JP2016164817A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路面積を縮小することができる。【解決手段】本実施形態の半導体記憶装置によれば、ＳＲＡＭを具備する。前記ＳＲＡＭは、第１インバータと、第２インバータと、一端が前記第１インバータの出力端子および前記第２インバータの入力端子に接続され、他端が第１ビット線に接続され、ゲートがワード線に接続される第１転送トランジスタと、一端が前記第２インバータの出力端子および前記第１インバータの入力端子に接続され、他端が第２ビット線に接続され、ゲートが前記ワード線に接続される第２転送トランジスタと、を含むメモリセルと、前記ワード線および前記ビット線対に各種電圧を供給する周辺回路と、を備える。前記メモリセルにおける各トランジスタは高耐圧トランジスタで構成され、前記周辺回路における各トランジスタは低耐圧トランジスタで構成される。【選択図】 図２

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体チップにおいて主電源がオフされる場合に、半導体チップ内のデータ（プログラムデータ等）をバックアップするためのバックアップ用ＳＲＡＭ（Static Random Access Memory）が提案されている。

特開２００２−０４２４７６号公報 特開平１１−１２０７７０号公報 特開平１１−０６６８６０号公報

回路面積を縮小することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、ＳＲＡＭを具備する。前記ＳＲＡＭは、第１インバータと、前記第１インバータの入力端子に接続される出力端子および前記第１インバータの出力端子に接続される入力端子を有する第２インバータと、一端が前記第１インバータの出力端子および前記第２インバータの入力端子に接続され、他端が第１ビット線に接続され、ゲートがワード線に接続される第１転送トランジスタと、一端が前記第２インバータの出力端子および前記第１インバータの入力端子に接続され、他端が第２ビット線に接続され、ゲートが前記ワード線に接続される第２転送トランジスタと、を含むメモリセルと、前記ワード線および前記ビット線対に各種電圧を供給する周辺回路と、を備える。前記メモリセルにおける各トランジスタは高耐圧トランジスタで構成され、前記周辺回路における各トランジスタは低耐圧トランジスタで構成される。

第１の実施形態に係る半導体記憶装置を示すブロック図。 第１の実施形態に係るＳＲＡＭの構成を示すブロック図。 第１の実施形態に係る降圧回路の構成を示す回路図。 第１の実施形態に係るリテンション動作および通常動作におけるタイミングチャート。

半導体チップにおいて主電源がオフされたリテンション動作（バックアップ）時において、バックアップ用ＳＲＡＭ（以下、単にＳＲＡＭと称す）は、例えばチップ外部の電池から供給される電圧によって、データを一時的に保持（リテンション）する。この電池の仕様に応じて、３．３Ｖの高電圧を供給する外部電源が用いられる。

この外部電源を用いることで、リテンション動作時または通常動作時において、ＳＲＡＭに３．３Ｖの高電圧が印加され得る。このため、ＳＲＡＭ全体に高耐圧トランジスタ（厚膜トランジスタともいう）が配置される必要がある。

しかし、高耐圧トランジスタが用いられることで、低耐圧トランジスタを用いる場合に比べてＮウェルの間隔を広く確保しなければならず、またトランジスタのゲート長を長くしないといけない等の理由により、ＳＲＡＭの回路面積が拡大するといった問題が生じてしまう。

これに対し、本実施形態では、ＳＲＡＭにおけるメモリセルアレイ以外の周辺回路を低耐圧トランジスタ（薄膜トランジスタともいう）で構成することで、上記問題を解決するものである。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。

＜第１の実施形態＞
図１乃至図４を用いて、第１の実施形態に係る半導体記憶装置について説明する。

第１の実施形態では、ＳＲＡＭ１３０のうち、最大電圧としてチップ外部から高電圧（例えば３．３Ｖ）が印加されるメモリセルアレイ１３１には、高耐圧トランジスタが配置される。一方、最大電圧として内部コア回路１２０から低電圧（例えば１．２Ｖ）が印加される周辺回路には、低耐圧トランジスタが配置される。これにより、周辺回路の回路面積を縮小することができ、ＳＲＡＭ全体としても回路面積を縮小することができる。以下に、第１の実施形態について詳説する。

［第１の実施形態における構成］
以下に図１乃至図３を用いて、第１の実施形態に係る半導体記憶装置の構成について説明する。

図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。

図１に示すように、半導体記憶装置は、半導体チップ１００、外部電源２００、電池３００、およびコントローラ４００を備える。

以下の説明において、電圧ＶＤＤ３３とは外部電源２００または電池３００から供給され、最大電圧が３．３Ｖ程度の高電圧である。また、内部コア電圧ＶＤＤＣとは外部電源２００以外の図示せぬ外部電源から供給され、最大電圧が１．２Ｖ程度の低電圧である。また、外部電源端子とは電圧ＶＤＤ３３が供給される端子であり、内部コア電源端子とは内部コア電圧ＶＤＤＣが供給される端子である。

外部電源２００は、電圧ＶＤＤ３３として高電圧（例えば３．３Ｖ）を電池３００または半導体チップ１００に供給する。電池３００は、外部電源２００からの高電圧を用いて電気エネルギーを蓄積する。電池３００は、主電源（外部電源２００）がオフされたとき（リテンション動作時）のバックアップ用電源として用いられ、放電することで電圧ＶＤＤ３３としてバックアップ電圧（例えば２．０〜３．３Ｖ）を半導体チップ１００に供給する。コントローラ４００は、外部電源２００を制御し、各種制御信号を半導体チップ１００に供給する。

半導体チップ１００は、ＩＯバッファ１１０、内部コア回路１２０、ＳＲＡＭ１３０、および定電圧生成回路１４０を備える。

ＩＯバッファ１１０は、外部と内部コア回路１２０とのインターフェースである。ＩＯバッファ回路１１０は、コントローラ４００からの高電圧の制御信号を分圧して内部コア回路１２０に供給する。ＩＯバッファ１１０は、外部から高電圧（電圧ＶＤＤ３３）が供給される回路であるため、高耐圧トランジスタで構成される。

内部コア回路１２０は、例えばプロセッサであり、半導体チップ１００内部を制御する。内部コア回路１２０は、ＩＯバッファ回路１１０によって分圧された制御信号に従って駆動する。内部コア回路１２０は、高速で動作する回路である。また、内部コア回路１２０は、低電圧（内部コア電圧ＶＤＤＣ）が供給される回路であるため、低耐圧トランジスタで構成される。

ＳＲＡＭ１３０は、主電源がオフされた場合のバックアップ用ＳＲＡＭである。ＳＲＡＭ１３０は、諸動作において、外部から電圧ＶＤＤ３３および内部コア電圧ＶＤＤＣを受けて駆動する。ＳＲＡＭ１３０の詳細については、後述する。

定電圧生成回路１４０は、定電圧を生成し、ＳＲＡＭ１３０に供給する。定電圧生成回路１４０は、例えばＢＧＲ（Band Gap Reference）である。ＢＧＲは、例えば外部電源２００からの電圧に基づいて、温度特性の小さい定電圧を生成する。

図２は、第１の実施形態に係るＳＲＡＭ１３０の構成を示すブロック図である。図３は、第１の実施形態に係る降圧回路１３６の構成を示す回路図である。

図２に示すように、ＳＲＡＭ１３０は、メモリセルアレイ１３１、周辺回路、降圧回路１３６、およびインバータ１３７を備える。なお、本例において、周辺回路とは、メモリセルアレイ１３１の周辺に位置し、主にワード線ＷＬおよびビット線対ＢＬ，／ＢＬに電圧を供給する回路であり、プリチャージ回路１３２、書き込み／読み出し回路１３３、ロウデコーダ１３４、およびＳＲＡＭコントローラ１３５を示す。

メモリセルアレイ１３１は、スタティック型の複数のメモリセルＭＣを有する。複数のメモリセルＭＣは、マトリクス状に配置される。また、メモリセルアレイ１３１は、複数のワード線ＷＬ、および複数のビット線対ＢＬ，／ＢＬを有する。複数のワード線ＷＬはそれぞれ、ロウ方向に延在する。複数のビット線対ＢＬ，／ＢＬは、カラム方向に延在する。各メモリセルＭＣは、各ワード線ＷＬおよび各ビット線対ＢＬ，／ＢＬに接続される。そして、メモリセルアレイ１３１のロウの選択はワード線ＷＬにより行われ、カラムの選択はビット線対ＢＬ，／ＢＬにより行われる。

メモリセルＭＣは、第１インバータＩＮＶ１、第２インバータＩＮＶ２、および転送トランジスタＸＦ１，ＸＦ２を備える。

第１インバータＩＮＶ１は、負荷用ＰＭＯＳトランジスタＬＤ１（以下、単にＰＭＯＳトランジスタＬＤ１と称す）と駆動用ＮＭＯＳトランジスタＤＶ１（以下、単にＮＭＯＳトランジスタＤＶ１と称す）とを含む。ＰＭＯＳトランジスタＬＤ１およびＮＭＯＳトランジスタＤＶ１は、セル電圧Ｖ＿ｃｅｌｌが供給されるノードＮ３と接地端子との間に電流経路を形成するように直列に接続される。

第２インバータＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２（以下、単にＰＭＯＳトランジスタＬＤ２と称す）と駆動用ＮＭＯＳトランジスタＤＶ２（以下、単にＮＭＯＳトランジスタＤＶ２と称す）とを含む。ＰＭＯＳトランジスタＬＤ２およびＮＭＯＳトランジスタＤＶ２は、セル電圧Ｖ＿ｃｅｌｌが供給されるノードＮ３と接地端子との間に電流経路を形成するように直列に接続される。

より具体的には、ＰＭＯＳトランジスタＬＤ１のソースはノードＮ３に接続され、ドレインはノードＮ１に接続される。ＮＭＯＳトランジスタＤＶ１のドレインはノードＮ１に接続され、ソースは接地端子に接続される。ＰＭＯＳトランジスタＬＤ１のゲートは、ＮＭＯＳトランジスタＤＶ１のゲートに接続される。

ＰＭＯＳトランジスタＬＤ２のソースはノードＮ３に接続され、ドレインはノードＮ２に接続される。ＮＭＯＳトランジスタＤＶ２のドレインはノードＮ２に接続され、ソースは接地端子に接続される。ＰＭＯＳトランジスタＬＤ２のゲートは、ＮＭＯＳトランジスタＤＶ２のゲートに接続される。

ＰＭＯＳトランジスタＬＤ１およびＮＭＯＳトランジスタＤＶ１のゲートは、ノードＮ２に接続される。ＰＭＯＳトランジスタＬＤ２およびＮＭＯＳトランジスタＤＶ２のゲートは、ノードＮ１に接続される。言い換えると、第１インバータＩＮＶ１と第２インバータＩＮＶ２とは、クロスカップル接続される。すなわち、第１インバータＩＮＶ１の出力端子（ノードＮ１）は第２インバータＩＮＶ２の入力端子（ＰＭＯＳトランジスタＬＤ２およびＮＭＯＳトランジスタＤＶ２のゲート）に接続される。また、第２インバータＩＮＶ２の出力端子（ノードＮ２）は第１インバータＩＮＶ１の入力端子（ＰＭＯＳトランジスタＬＤ１およびＮＭＯＳトランジスタＤＶ１のゲート）に接続される。

ノードＮ１は、ＮＭＯＳトランジスタからなる転送トランジスタＸＦ１を介してビット線ＢＬに接続される。すなわち、転送トランジスタＸＦ１のソースはノードＮ１に接続され、ドレインはビット線ＢＬに接続される。また、転送トランジスタＸＦ１のゲートは、ワード線ＷＬに接続される。

ノードＮ２は、ＮＭＯＳトランジスタからなる転送トランジスタＸＦ２を介してビット線／ＢＬに接続される。すなわち、転送トランジスタＸＦ２のソースはノードＮ２に接続され、ドレインはビット線／ＢＬに接続される。また、転送トランジスタＸＦ２のゲートは、ワード線ＷＬに接続される。

このようにして、メモリセルＭＣが構成される。

書き込み／読み出し回路１３３は、ビット線対ＢＬ，／ＢＬに接続される。書き込み／読み出し回路１３３は、図示せぬカラムデコーダを含み、ＳＲＡＭコントローラ１３５からのカラムアドレス信号をデコードし、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。そして、書き込み／読み出し回路１３３は、選択されたカラムに対してデータの書き込みおよび読み出しを行う。すなわち、書き込み／読み出し回路１３３は、外部から入力された入力データを書き込みデータとしてメモリセルアレイ１３１に書き込む。また、書き込み／読み出し回路１３３は、メモリセルアレイ１３１から読み出しデータを読み出し、この読み出しデータを出力データとして外部に出力する。

プリチャージ回路１３２は、ＰＭＯＳトランジスタＰＭ２，ＰＭ３を備える。ＰＭＯＳトランジスタＰＭ２はソースが内部コア電源端子に接続され、ドレインがビット線ＢＬに接続される。ＰＭＯＳトランジスタＰＭ３はソースが内部コア電源端子に接続され、ドレインがビット線／ＢＬに接続される。ＰＭＯＳトランジスタＰＭ２，ＰＭ３のゲートには、ＳＲＡＭコントローラ１３５からプリチャージ信号が入力される。

プリチャージ回路１３２は、読み出しおよび書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬをプリチャージする。例えば、プリチャージ回路１３２は、ＳＲＡＭコントローラ１３５からのプリチャージ信号に基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１３２は、プリチャージ信号が活性化された場合にビット線対ＢＬ，／ＢＬをプリチャージし、一方プリチャージ信号が非活性化された場合にプリチャージを解除する。

ロウデコーダ１３４は、複数のワード線ドライバ１３４Ａを含む。各ワード線ドライバ１３４Ａは、各ワード線ＷＬに接続される。また、ワード線ドライバ１３４Ａは、ＰＭＯＳトランジスタＰＭ１を介して内部コア電源端子に接続される。ロウデコーダ１３４は、ＳＲＡＭコントローラ１３５からのロウアドレス信号をデコードし、ワード線ＷＬの対応する１本を選択する。すなわち、ワード線ドライバ１３４Ａは、ＳＲＡＭコントローラ１３５からのロウアドレス信号に基づいて、内部コア電源端子からの内部コア電圧ＶＤＤＣをワード線ＷＬに供給する。また、各ワード線ＷＬは、ＮＭＯＳトランジスタＮＭ１を介して接地端子に接続される。

ＳＲＡＭコントローラ１３５は、プリチャージ回路１３２、書き込み／読み出し回路１３３、およびロウデコーダ１３４に種々の信号を供給し、これらを制御する。

インバータ１３７は、入力端子がノードＮ４に接続される。ノードＮ４には、リテンション信号／ＲＥＴが入力される。リテンション信号／ＲＥＴは、外部電源２００からの電圧ＶＤＤ３３に基づいて生成される高電圧の信号である。インバータ１３７は、電圧ＶＤＤ３３および接地電圧が供給され、リテンション信号／ＲＥＴを反転させてＰＭＯＳトランジスタＰＭ１のゲートおよびＮＭＯＳトランジスタＮＭ１のゲートに供給する。

降圧回路１３６は、リテンション動作時において電圧ＶＤＤ３３を降圧せずにそのままセル電圧Ｖ＿ｃｅｌｌとしてメモリセルアレイ１３１に出力する。一方、降圧回路１３６は、通常動作時において電圧ＶＤＤ３３を降圧してセル電圧Ｖ＿ｃｅｌｌとしてメモリセルアレイ１３１に出力する。

より具体的には、図３に示すように、降圧回路１３６は、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１０を備える。ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１０とは、互いに並列接続される。より具体的には、ＰＭＯＳトランジスタＰＭ１０のソースはノードＮ５を介して外部電源端子に接続され、ドレインはノードＮ３に接続される。ＰＭＯＳトランジスタＰＭ１０のゲートはノードＮ４に接続され、リテンション信号／ＲＥＴが供給される。ＮＭＯＳトランジスタＮＭ１０のドレインはノードＮ５を介して外部電源端子に接続され、ソースはノードＮ３に接続される。ＮＭＯＳトランジスタＮＭ１０のゲートには、電圧Ｖ＿ｂｉａｓが供給される。電圧Ｖ＿ｂｉａｓは、例えば定電圧生成回路１４０で生成される定電圧である。

メモリセルアレイ１３１、降圧回路１３６、およびインバータ１３７には、諸動作において外部電源端子から電圧ＶＤＤ３３として高電圧が印加される。このため、メモリセルアレイ１３１、降圧回路１３６、およびインバータ１３７は、高耐圧トランジスタで構成される。一方、周辺回路（プリチャージ回路１３２、書き込み／読み出し回路１３３、ロウデコーダ１３４、およびＳＲＡＭコントローラ１３５）には、諸動作において内部コア電源端子から内部コア電圧ＶＤＤＣとして低電圧が供給される。このため、周辺回路は、メモリセルアレイ１３１、降圧回路１３６、およびインバータ１３７よりも低耐圧トランジスタで構成される。

また、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１には、諸動作においてインバータ１３７を介して電圧ＶＤＤ３３として高電圧が供給される。このため、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１は、メモリセルアレイ１３１、降圧回路１３６、およびインバータ１３７と同様に高耐圧トランジスタで構成される。

［第１の実施形態における動作］
以下に、図４を用いて第１の実施形態における動作について説明する。

図４は、第１の実施形態に係るリテンション動作（バックアップ）および通常動作におけるタイミングチャートである。なお、図４において、破線は比較例を示している。

図４に示すように、リテンション動作で主電源がオフされると、電池３００は、電圧ＶＤＤ３３として例えば２．０〜３．３Ｖ程度のバックアップ電圧を供給する。また、コントローラ４００はＬ（Low）レベルのリテンション信号／ＲＥＴを供給し、定電圧生成回路１４０は電圧Ｖ＿ｂｉａｓとして０Ｖを供給する。これにより、ＰＭＯＳトランジスタＰＭ１０がオンし、ＮＭＯＳトランジスタＮＭ１０がオフする。このとき、ＰＭＯＳトランジスタＰＭ１０では、ソース（Ｎ５）からドレイン（Ｎ３）に電流が流れる。そして、電圧ＶＧＳの絶対値（ゲートとソースの電圧差）がＶｔｈｐ（＜０、ＶｔｈｐはＰＭＯＳトランジスタＰＭ１０の閾値電圧）の絶対値よりも十分に大きいため、ソースからドレインに十分大きな電圧が転送される。その結果、降圧回路１３６（ＰＭＯＳトランジスタＰＭ１０）は電圧ＶＤＤ３３をそのまま転送し、セル電圧Ｖ＿ｃｅｌｌが電圧ＶＤＤ３３と同レベルになる。これにより、メモリセルＭＣは、データを保持することができる。

一方、インバータ１３７は、Ｌレベルのリテンション信号／ＲＥＴを反転させてＨ（High）レベル（例えば３．３Ｖ）の電圧を出力する。この電圧は、ＮＭＯＳトランジスタＮＭ１をオンさせる電圧である。これにより、ＰＭＯＳトランジスタＰＭ１がオフし、ＮＭＯＳトランジスタＮＭ１がオンする。その結果、ワード線ＷＬは接地電圧（例えば０Ｖ）となる。また、書き込み／読み出し回路１３３は、ビット線対ＢＬ，／ＢＬを０Ｖとする。

次に、時刻Ｔ１において、リテンション動作で主電源がオンされると、外部電源２００は、電圧ＶＤＤ３３として例えば３．３Ｖを供給する。また、内部コア回路１２０は内部コア電圧ＶＤＤＣとして例えば１．２Ｖを供給し、定電圧生成回路１４０は電圧Ｖ＿ｂｉａｓとして例えば１．５Ｖを供給する。

その後、時刻Ｔ２において、通常動作が開始されると、コントローラ４００はＨレベルのリテンション信号／ＲＥＴを供給する。また、上述したように、電圧Ｖ＿ｂｉａｓとして例えば１．５Ｖが供給されている。これにより、ＰＭＯＳトランジスタＰＭ１０がオフし、ＮＭＯＳトランジスタＮＭ１０がオンする。このとき、ＮＭＯＳトランジスタＮＭ１０では、ドレイン（Ｎ５）からソース（Ｎ３）に電流が流れる。そして、電圧ＶＧＳがＶｔｈｎ（＞０、ＶｔｈｎはＮＭＯＳトランジスタＮＭ１０の閾値電圧）となる程度までしか転送されない。すなわち、Ｖｔｈｎ＝ＶＧＳ＝Ｖ＿ｂｉａｓ−Ｖｃｅｌｌの関係となる。したがって、セル電圧Ｖ＿ｃｅｌｌとして電圧［Ｖ＿ｂｉａｓ−Ｖｔｈｎ］が転送される。電圧［Ｖ＿ｂｉａｓ−Ｖｔｈｎ］は、例えば１．２Ｖ程度である。このように、降圧回路１３６（ＮＭＯＳトランジスタＮＭ１０）は電圧ＶＤＤ３３を降圧して転送する。

一方、インバータ１３７は、Ｈレベルのリテンション信号／ＲＥＴを反転させてＬレベルの電圧を出力する。これにより、ＰＭＯＳトランジスタＰＭ１がオンし、ＮＭＯＳトランジスタＮＭ１がオフする。その結果、ワード線ドライバ１３４Ａに１．２Ｖの内部コア電圧ＶＤＤＣが転送される。

その後、通常動作において、書き込み動作または読み出し動作が行われる。なお、図４に示すワード線ＷＬは、選択ワード線ＷＬを示している。

読み出し動作は、以下のように行われる。

まず、時刻Ｔ３において、ＳＲＡＭコントローラ１３５は、ＰＭＯＳトランジスタＰＭ２，ＰＭ３のゲートにＬレベルの電圧を供給する。これにより、ＰＭＯＳトランジスタＰＭ２，ＰＭ３がオンする。その結果、ビット線対ＢＬ，／ＢＬに１．２Ｖの内部コア電圧ＶＤＤＣが転送され、ビット線対ＢＬ，／ＢＬが１．２Ｖ程度の電圧にプリチャージされる。

次に、時刻Ｔ４において、ワード線ドライバ１３４Ａは、選択ワード線ＷＬに１．２Ｖ程度の電圧を印加する。選択ワード線ＷＬが立ち上がると、それにゲートが接続された転送トランジスタＸＦ１，ＸＦ２がオンする。これにより、メモリセルＭＣに記憶されているデータに応じて、ビット線対ＢＬ，／ＢＬが駆動する。すなわち、プリチャージされたビット線対ＢＬ，／ＢＬの電圧が変化する。書き込み／読み出し回路１３３の図示せぬセンスアンプは、このビット線対ＢＬ，／ＢＬのレベル変化を差動増幅し、データを読み出す。

一方、書き込み動作は、以下のように行われる。

まず、時刻Ｔ３において、ＳＲＡＭコントローラ１３５は、ＰＭＯＳトランジスタＰＭ２，ＰＭ３のゲートにＬレベルの電圧を供給する。これにより、ＰＭＯＳトランジスタＰＭ２，ＰＭ３がオンする。その結果、ビット線対ＢＬ，／ＢＬに１．２Ｖの内部コア電圧ＶＤＤＣが転送され、ビット線対ＢＬ，／ＢＬが１．２Ｖ程度の電圧にプリチャージされる。

次に、時刻Ｔ４において、ワード線ドライバ１３４Ａは、選択ワード線ＷＬに１．２Ｖ程度の電圧を印加する。選択ワード線ＷＬが立ち上がると、転送トランジスタＸＦ１，ＸＦ２がオンする。また、書き込み／読み出し回路１３３の図示せぬ書き込み回路により、書き込むデータに応じてビット線対ＢＬ，／ＢＬのいずれか一方がＬレベルとなる。これにより、ビット線対ＢＬ，／ＢＬのデータがメモリセルＭＣの内部に記憶される。

このようにして、第１の実施形態におけるリテンション動作および通常動作が行われる。

一方、図４の破線で示すように、比較例によれば、降圧回路１３６がなく、通常動作において電圧ＶＤＤ３３が降圧されずにメモリセルＭＣに供給される。このため、通常動作において、セル電圧Ｖ＿ｃｅｌｌが３．３Ｖ程度の高電圧となる。したがって、書き込み動作および読み出し動作において、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを３．３Ｖ程度の高電圧とする必要がある。その結果、周辺回路に高電圧が印加されるため、周辺回路は高耐圧トランジスタで構成される必要がある。

これに対し、第１の実施形態では、通常動作においてセル電圧Ｖ＿ｃｅｌｌを１．２Ｖ程度の低電圧にすることで、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬを１．２Ｖ程度の低電圧にしても書き込み動作および読み出し動作を行うことができる。したがって、周辺回路に高電圧が印加されないため、周辺回路は低耐圧トランジスタで構成される必要がある。

［第１の実施形態における効果］
上記第１の実施形態によれば、ＳＲＡＭ１３０のうち、メモリセルアレイ１３１には最大電圧として外部電源２００から高電圧（例えば３．３Ｖ）が印加される一方、周辺回路（書き込み／読み出し回路１３３、ロウデコーダ１３４、およびＳＲＡＭコントローラ１３５）には最大電圧として内部コア電源端子から低電圧（例えば１．２Ｖ）が印加される。すなわち、周辺回路には、高電圧が印加されない。このため、メモリセルアレイ１３１の各トランジスタは高耐圧トランジスタで構成されることに対して、周辺回路の各トランジスタは低耐圧トランジスタで構成されてもよい。これにより、周辺回路の回路面積を縮小することができ、ＳＲＡＭ全体としても回路面積を縮小することができる。

上記構成は、ＳＲＡＭ１３０が降圧回路１３６を備えることで実現することができる。

降圧回路１３６がない場合、通常動作において外部電源２００から電圧ＶＤＤ３３として高電圧（例えば３．３Ｖ）がメモリセルアレイ１３１に印加される。すなわち、セル電圧Ｖ＿ｃｅｌｌが高電圧となる。この場合、書き込み動作および読み出し動作を行うために、周辺回路からメモリセルアレイ１３１、すなわち、ビット線対ＢＬ，／ＢＬおよびワード線ＷＬに高電圧を印加する必要がある。したがって、周辺回路にも高電圧が印加される。

これに対し、本実施形態では、降圧回路１３６は、通常動作時においてセル電圧Ｖ＿ｃｅｌｌを低電圧（例えば１．２Ｖ）に降圧する。これにより、周辺回路からビット線対ＢＬ，／ＢＬおよびワード線ＷＬに印加される電圧が低電圧であっても、書き込み動作および読み出し動作の実行が可能となる。

＜第２の実施形態＞
第２の実施形態に係る半導体記憶装置について説明する。

第２の実施形態では、第１の実施形態の構成に加えて、降圧回路１３６におけるＮＭＯＳトランジスタＮＭ１０とメモリセルＭＣにおけるＮＭＯＳトランジスタＤＶ１，ＤＶ２とが同じ閾値電圧を有する。これにより、データのディスターブマージンの拡大（データ保持特性の向上）および書き込み特性の向上を図ることができる。以下に、第２の実施形態について詳説する。

［第２の実施形態における構成］
以下に、第２の実施形態に係る半導体記憶装置の構成について説明する。

第２の実施形態では、降圧回路１３６におけるＮＭＯＳトランジスタＮＭ１０とメモリセルＭＣにおけるＮＭＯＳトランジスタＤＶ１，ＤＶ２とが同じ構成を有する。より具体的には、ＮＭＯＳトランジスタＮＭ１０とＮＭＯＳトランジスタＤＶ１，ＤＶ２とは、同じトランジスタサイズ、レイアウト、膜厚、および材料等を有する。

ここで、トランジスタサイズとは、ゲート長およびゲート幅を示す。また、レイアウトとは、ウェルスペース、ソース・ドレイン拡散層等を示す。

これにより、ＮＭＯＳトランジスタＮＭ１０の閾値電圧Ｖｔｈは、ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧と同じになる。言い換えると、ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧は、ＮＭＯＳトランジスタＮＭ１０の閾値電圧Ｖｔｈに反映される。

これらＮＭＯＳトランジスタＮＭ１０とＮＭＯＳトランジスタＤＶ１，ＤＶ２とは、同一のプロセスによって形成される。

また、第２の実施形態では、βレシオが１．０程度である。βレシオとは、メモリセルＭＣにおけるＮＭＯＳトランジスタＤＶ１，ＤＶ２とＮＭＯＳトランジスタＸＦ１，ＸＦ２とのトランジスタサイズの比を示す。

［第２の実施形態における効果］
通常、通常動作において、メモリセルＭＣにおけるＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧が下がると、データのディスターブマージンは縮小する一方、書き込み特性は向上する。すなわち、データのディスターブマージンの拡大と書き込み特性の向上とは同時に達成することができず、相反するものである。なお、データのディスターブマージンが縮小するとはデータが反転しやすいことを示し、データのディスターブマージンが拡大するとはデータが反転しづらいことを示す。

第２の実施形態によれば、ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧とＮＭＯＳトランジスタＮＭ１０とが同じ閾値電圧を有する。言い換えると、ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧がＮＭＯＳトランジスタＮＭ１０の閾値電圧に反映される。

この構成においてＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧が下がると、これに伴ってＮＭＯＳトランジスタＮＭ１０の閾値電圧Ｖｔｈｎが下がる。ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧が下がることで、書き込み特性を向上することができる。一方、ＮＭＯＳトランジスタＮＭ１０の閾値電圧Ｖｔｈｎが下がることで、セル電圧Ｖ＿ｃｅｌｌ（Ｖ＿ｂｉａｓ−Ｖｔｈｎ）が上がる。通常、通常動作において、ワード線ＷＬの選択レベルに対してセル電圧Ｖ＿ｃｅｌｌが上がると、データのディスターブマージンは拡大する。本例では、ワード線ＷＬの選択レベルは、内部コア電圧ＶＤＤＣ（１．２Ｖ）に固定である。したがって、セル電圧Ｖ＿ｃｅｌｌが上がる、すなわち、ＮＭＯＳトランジスタＮＭ１０の閾値電圧Ｖｔｈｎが下がることで、データのディスターブマージンの拡大を図ることができる。

このように、ＮＭＯＳトランジスタＤＶ１，ＤＶ２の閾値電圧が下がることによって生じるデータのディスターブマージンの縮小を、セル電圧Ｖ＿ｃｅｌｌを上げることによって抑制することができる。すなわち、データのディスターブマージンの拡大および書き込み特性の向上をいずれも達成することができる。

また、通常、データのディスターブマージンを拡大させかつ書き込み特性を向上させて、メモリセルＭＣの動作を安定させるため、βレシオは大きく設定される。より具体的には、βレシオは１．５〜２．０程度に設定される。

第２の実施形態では、上述したように、データのディスターブマージンの拡大および書き込み特性の向上を図ることができ、メモリセルＭＣの動作を安定させることができる。このため、βレシオを小さくしても、メモリセルＭＣの動作の安定を図ることができる。より具体的には、βレシオは１．０程度に設定することができる。すなわち、ＮＭＯＳトランジスタＤＶ１，ＤＶ２と転送トランジスタＸＦ１，ＸＦ２とのトランジスタサイズを同等にすることができる。したがって、これらのトランジスタの配置の自由度が増すため、メモリセルＭＣの面積の縮小を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１０…ＩＯバッファ、１２０…内部コア回路、１３０…ＳＲＡＭ、１３２…プリチャージ回路、１３３…書き込み／読み出し回路、１３４…ロウデコーダ、１３５…ＳＲＡＭコントローラ、１３６…降圧回路、１４０…定電圧生成回路、ＩＮＶ１…第１インバータ、ＩＮＶ２…第２インバータ、ＭＣ…メモリセル、ＮＭ１０…ＮＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＰＭ１０…ＰＭＯＳトランジスタ、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ

Claims (9)

1. ＳＲＡＭを具備し、
   前記ＳＲＡＭは、
   第１インバータと、前記第１インバータの入力端子に接続される出力端子および前記第１インバータの出力端子に接続される入力端子を有する第２インバータと、一端が前記第１インバータの出力端子および前記第２インバータの入力端子に接続され、他端が第１ビット線に接続され、ゲートがワード線に接続される第１転送トランジスタと、一端が前記第２インバータの出力端子および前記第１インバータの入力端子に接続され、他端が第２ビット線に接続され、ゲートが前記ワード線に接続される第２転送トランジスタと、を含むメモリセルと、
   前記ワード線および前記第１および第２ビット線に各種電圧を供給する周辺回路と、
   を備え、
   前記メモリセルにおける各トランジスタは高耐圧トランジスタで構成され、前記周辺回路における各トランジスタは前記高耐圧トランジスタよりも低耐圧な低耐圧トランジスタで構成される半導体記憶装置。
2. 前記メモリセルには第１電源端子から第１電圧が供給され、前記周辺回路には第２電源端子から前記第１電圧よりも小さい第２電圧が供給される請求項１に記載の半導体記憶装置。
3. 前記ＳＲＡＭは、リテンション動作時において前記第１電源端子からの前記第１電圧をそのまま前記メモリセルに供給し、通常動作において前記第１電源端子からの前記第１電圧を降圧して前記メモリセルに供給する降圧回路をさらに備える請求項２に記載の半導体記憶装置。
4. 前記降圧回路は、前記第１電源端子と前記メモリセルとの間に電流経路を形成する第１ＮＭＯＳトランジスタと、前記第１電源端子と前記メモリセルとの間に電流経路を形成し、前記第１ＮＭＯＳトランジスタに並列接続される第１ＰＭＯＳトランジスタと、を含む請求項３に記載の半導体記憶装置。
5. リテンション動作時において、前記第１ＮＭＯＳトランジスタはオフされ、前記第１ＰＭＯＳトランジスタはオンされ、
   通常動作時において、前記第１ＮＭＯＳトランジスタはオンされ、前記第１ＰＭＯＳトランジスタはオフされる
   請求項４に記載の半導体記憶装置。
6. 前記メモリセルは、通常動作において前記ワード線に前記第２電圧が供給されることで選択される請求項２乃至請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記第１インバータは、直列接続された第２ＮＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを含み、
   前記第２インバータは、直列接続された第３ＮＭＯＳトランジスタおよび第３ＰＭＯＳトランジスタを含み、
   前記第１ＮＭＯＳトランジスタは、前記第２ＮＭＯＳトランジスタおよび前記第３ＮＭＯＳトランジスタと同じ閾値電圧を有する請求項４乃至請求項６のいずれか１項に記載の半導体記憶装置。
8. 前記第１電源端子からの前記第１電圧が供給されるＩＯバッファと、
   前記第２電源端子からの前記第２電圧が供給され、チップ内部を制御する内部コア回路と、
   をさらに具備し、
   前記ＩＯバッファにおける各トランジスタは前記高耐圧トランジスタで構成され、前記内部コア回路における各トランジスタは前記低耐圧トランジスタで構成される請求項２乃至請求項７のいずれか１項に記載の半導体記憶装置。
9. 前記周辺回路は、
   前記メモリセルに対して書き込み動作および読み出し動作を実行する前に前記第１ビット線および前記第２ビット線をプリチャージするプリチャージ回路と、
   前記第１ビット線および前記第２ビット線を選択して前記メモリセルに対して書き込みおよび読み出し動作を行う書き込み／読み出し回路と、
   書き込み動作および読み出し動作において前記ワード線を選択するロウデコーダと、
   前記プリチャージ回路、前記書き込み／読み出し回路、および前記ロウデコーダを制御するＳＲＡＭコントローラと、
   を含む請求項１乃至請求項８のいずれか１項に記載の半導体記憶装置。

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