KR101258346B1

KR101258346B1 - 조정 접지 노드들을 구비한 메모리

Info

Publication number: KR101258346B1
Application number: KR1020110007421A
Authority: KR
Inventors: 쿠오-위앤 수 (피터); 유키트 탕; 데렉 타오; 영석 김
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2010-07-08
Filing date: 2011-01-25
Publication date: 2013-04-26
Also published as: CN102314926A; US20140043921A1; US9978446B2; TW201234372A; US20160104525A1; US9218857B2; US20120008376A1; CN102314926B; US8576611B2; TWI501231B; US9530487B2; US20170092353A1; KR20120005367A

Abstract

일부 실시예들은 메모리 어레이와 관련된다. 메모리 어레이는 복수의 행들과 복수의 열들로 배열된 복수 개의 메모리 셀들을 포함하고, 복수의 열들 중의 하나의 열은 열 접지 노드; 열 접지 노드에 선택적으로 결합되도록 구성된 적어도 두 개의 전압 소스들; 및 서로 전기적으로 결합되고 열 접지 노드에 전기적으로 결합된 복수 개의 내부 접지 노드들을 구비하는 복수 개의 메모리 셀들;을 포함한다.

Description

조정 접지 노드들을 구비한 메모리{Memory with regulated ground nodes}

본 발명은 메모리에 관한 것으로, 보다 상세하게는 조정 접지 노드들(regulated ground nodes)을 구비한 메모리에 관한 것이다.

진보된 기술들(예를 들면, 0.13μm 이하 공정)에서, 노이즈는, 특히, 낮은 작동전압(예를 들면, 0.85V의 공칭 전압(VCC)에 비해 더 낮은 0.65V의 전압(VCC))에서 스태틱 랜덤 억세스 메모리(static random acess memory: SRAM)의 기록전압 트립 포인트(write voltage trip point)(예를 들면, 노드에 데이타를 기록하기에 충분한 비트 라인 상의 전압)에 큰 영향을 미칠 수 있다. 이 노이즈는 SRAM이 더 높은 공급전압(VCC)을 사용하는 것을 요구하기 때문에 SRAM 작동전압의 범위를 제한하고 전력소비를 증가시킨다. 이러한 상황을 개선하기 위해 한 접근법에서는 음전압을 가지는 비트 라인이 기록동작에 사용된다. 하지만, 이 접근법은 여러 단점들을 갖는다. 예를 들면, 전압 펌프회로는 음전압을 제공하는 것을 필요로 한다. 이러한 전압 펌프 메카니즘은 보통 전력 효율이 좋지 않다. 음전압의 전압 레벨을 제어하는 것은 쉽지 않다. 주의 깊게 다루는 것을 요구하고 컴파일러에 SRAM을 사용하는 데 어려움을 야기하는 비트 라인으로부터 메모리 내의 트래지스터들의 기판으로의 전류 누설을 일으킬 수 있는 포워드 바이어스(forward bias) 때문에, 잠재적인 위험이 존재한다.

본 발명의 목적은 상술한 문제점을 개선하는 조정 접지 노드들(regulated ground nodes)을 구비한 메모리를 제공하는 데 있다.

일부 실시예들에 따르면, 메모리 어레이가 제공된다. 메모리 어레이는 복수의 행들과 복수의 열들로 배열된 복수 개의 메모리 셀들을 포함하고, 복수의 열들 중의 하나의 열은 열 접지 노드; 열 접지 노드에 선택적으로 결합되도록 구성된 적어도 두 개의 전압 소스들; 및 서로 전기적으로 결합되고 열 접지 노드에 전기적으로 결합된 복수 개의 내부 접지 노드들을 구비하는 복수 개의 메모리 셀들;을 포함한다.

본 발명의 하나 이상의 실시예들의 세부사항들은 아래의 설명과 첨부 도면들에 개시된다. 다른 특징 및 장점들은 다음 설명들, 도면들 및 특허청구범위로부터 분명해질 것이다,
도 1은 본 발명의 일부 실시예들에 따른 메모리의 블록 다이아그램이다,
도 2는 일부 실시예들에 따른 도 1의 메모리의 세그먼트(segment)의 일부의 도면이다.
도 3은 일부 실시예들에 따른 전압(Vwa)이 발생되는 방법을 예시하는 회로의 도면이다.
도 4는 일부 실시예들에 따른 도 1의 메모리를 작동하기 위한 방법을 예시하는 플로우차트이다.
도 5는 다른 일부 실시예들에 따른 조정 접지 회로의 도면이다.
여러 도면들에서 동일한 참조부호들은 동일 구성요소들을 표시한다.

도면들에 예시된 실시예들 또는 예들은 특정 언어를 사용하여 개시된다. 그렇지만, 이 실시예 및 예들은 본 발명을 제한하는 것으로 간주되지 않는 것으로 이해될 것이다. 개시된 실시예들의 수정 및 변경들과 본 명세서에 개시된 원리들의 다른 응용들은 이 기술분야의 통상의 숙련된 기술자에 의해 보통 실시될 수 있는 정도로 고려된다. 참조번호들은 실시예들에서 반복될 수 있지만, 이들은 동일 참조번호를 공유하기는 하지만 하나의 실시예의 특징(들)을 다른 실시예에 적용하는 것을 요구하지 않는다. 일부 실시예들은 조정 접지 노드들을 토대로, SRAM을 위한 더 높은 범위의 작동전압을 제공한다.

양호한 메모리

도 1은 본 발명의 일부 실시예들에 따른 메모리(100)의 블록 다이아그램이다. 메모리(100)는 두 개의 비트 어레이들(bit arrays)(예를 들면, 메모리 어레이들)(130)을 포함한다. 각 비트 어레이(130)는 세그먼트들(segments)(예를 들면, 참조부호들(135)이 간결성을 위해 도시되지 않은 세그먼트들(135)) 내에 배열된 메모리 셀들(memory cells: MC)의 어레이를 포함한다. 각 세그먼트(135)는 적어도 하나의 행(row)과 적어도 하나의 열(column)의 메모리셀들(예를 들면, 메모리 셀(MC))을 포함한다. 일부 예들에서, 각 세그먼트(135)는 비트 어레이(130)의 전체 수평방향 폭을 가로질러 연장된 복수의 열을 포함한다. 또한, 한 행의 로컬 입력/출력 회로들(local input/output circuits: LIOs)(예를 들면, 참조번호들(137)이 간결성을 위해 도시되지 않은 LIOs(137))은 두 개의 세그먼트(135)(예를 들면, 상부 세그먼드와 하부 세그먼트) 사이에 샌드위치되어 있고, 각각의 상부 및 하부 세그먼트들에 의해 사용되기 위한 회로를 포함한다.

X 디코더(decoder)(110)는 억세스될 메모리 셀(예를 들면, 데이타가 판독되거나 기록되는 메모리 셀)의 X 어드레스 또는 행 어드레스를 제공한다.

제어 회로(140)는 메모리(100)에 프리 디코드(pre-decode), 클럭, y 디코더 (y-decoder) 및 다른 신호들을 제공한다.

글로벌 입력/출력 회로들(global input/output circuits: GIOs)(120)은 메모리 셀들(MC)와 다른 회로들 사이에 데이타를 전송하기 위한 메카니즘으로서 작용한다.

X 디코더(110), GIOs(120), 및 제어 회로(140)는 보통 주변회로로 불린다.

도 1은 예시를 위해 메모리(100)를 도시하지만, 본 발명의 실시예들은 그것으로 제한되지 않고 메모리 구성과 관계없이 사용될 수 있다.

세그먼트

도 2는 일부 실시예들에 따른 세그먼트(135)의 일부를 예시하는 섹션(section)(200)의 도면이다. 섹션(200)은 0 이상의 수인 m 개의 행을 포함한다. 섹션(200)은 로컬 IO(137)에 결합된다. 도 2에서, 로컬 IO(137)는, 예로서, 0 이상의 수인 n 개의 열들(예를 들면, 열(C[1] 내지 열(C[n]))의 섹션(200) 사이에 공유된다. 또한, 세그먼트(135)는 하나 또는 복수의 섹션들(200)을 포함하지만, 이해를 쉽게 하고 예시를 간결하기 위해, 하나의 섹션(200)만 도시된다. 일부 실시예들에서, 메모리(100) 내의 모든 노드들(VDD)은 서로 결합된다. 워드 라인(WL)(예를 들면, WL[1])은 한 행(예를 들면 행(1))의 세그먼트(135) 내의 메모리셀들을 제어한다.

한 열의 메모리 셀들(MC)(예를 들면, 열(C[1])은 한 쌍의 비트 라인들(BL, BLB)(예를 들면, 비트 라인(BL[1])과 비트 라인(ZBL[1])에 결합된다. 메모리(100) 내의 각 메모리 셀(MC)는 유사한 구성요소들을 포함한다. 간결성을 위해, 열(C[1]) 내의 하나의 메모리 셀(MC)의 세부 사항만 서술된다. 트랜지스터들(P1, P2, N1, N2)은 메모리 셀(MC)을 위한 크로스 래치(cross latch)를 형성한다. 노드들(NO, ZNO)은 메모리 셀(MC)을 위한 데이타를 저장한다. 트랜지스터들(N3, N4)은 노드들(NO, ZNO)과 각각의 비트 라인들(BL, ZBL)(예를 들면, 비트 라인(BL[1])과 비트 라인(ZBL[1])) 사이에 데이타를 전송하기 위한 메카니즘으로서 작용한다. 예를 들면, 메모리 셀(MC[1])과 같은 메모리 셀들 중의 하나를 위한 판독 동작시, 노드들(NO, ZNO)에 저장된 데이타는 각각의 트랜지스터들(N3, N4)을 통해, 상응하게 처리되는 각각의 비트 라인들(BL[1], ZBL[1])로 전송된다. 기록 동작시, 라인들(BL[1], ZBL[1]) 상의 데이타는 각각의 트랜지스터들(N3, N4)을 통해 각각의 노드들(NO, ZNO)로 전송된다. 각 메모리 셀(MC)은 서로 연결된 트랜지스터들(N1, N2)의 소스들에 의해 구성된 내부 접지 노드(Vgnd)를 포함한다. 일부 실시예들에서, 상황에 따라, 내부 접지 노드(Vgnd)는 트랜지스터(MR)(예를 들면, 트랜지스터(MR[1]))을 통해 VSS에 풀링되거나(pulled) 트랜지스터(MW)(예를 들면, 트랜지스터(MW[1]))을 통해 전압(Vwa)으로 풀링되거나/상승된다. 전압(Vwa)은 변화하거나 선결된 선택 전압으로 설정될 수 있기 때문에, 내부 접지 노드(Vgnd)에서의 전압 레벨은 변화하거나 "조정(regulated)"될 수 있다. 일부 실시예들에서, 전압(VDD)과 내부 접지 노드(Vgnd) 또는 전압(Vwa) 사이의 전압 차(예를 들면, 표시되지 않은 Vdiff)가 크면 클수록 메모리 셀들 내의 데이타는 오류가 발생되는 것이 더 어렵지만 메모리 셀은 더 높은 전력을 소모하거나 및/또는 더 높은 누설전류를 발생한다. 이에 비해, 전압(Vdiff)이 작으면 작을 수 록 데이타는 메모리 셀에 더 쉽게 기록되고 메모리 셀은 더 작은 전력을 소모하거나 및/또는 더 작은 누설전류를 발생하지만 메모리 셀 내의 데이타는 오류가 발생되는 위험이 더 높게 된다. 상황에 따라, 전압(Vdiff)은 상응하는 노드들(NO, ZNO)에 저장된 데이타를 유지하는데 충분한 값(예를 들면, Vret)으로 설정된다. 도 1에서 예시를 위해 메모리 셀들(MC)이 도시되었지만, 본 발명의 실시예들은 다른 구성들을 가지는 다른 메모리 셀들에 적용될 수 있다.

로컬 IO(137)는 각각 한 열에 대응하는 복수 개의 접지 회로들(220)(예를 들면, 220[1] 내지 220[n])을 포함한다. 하나의 접지 회로(220)는 하나의 열 내부 접지 노드(예를 들면, 표시되지 않는 노드(CIGD))를 형성하는, 함께 연결된 드레인들을 가지는 트랜지스터(MR)와 트랜지스터(MW)를 포함한다. 일부 실시예들에서, 상기 열 내부 접지 노드(CIGD)는 하나의 세그먼트(135)의 하나의 섹션(200)의 하나의 열에서 그 열 내의 모든 메모리 셀들(MC)의 모든 내부 접지 노드들(Vgnd)에 결합된다.

일부 실시예들에서, 하나의 열의 트랜지스터(MR)는 제1 전류경로로서 작용하거나 및/또는 그 열에서 모든 메모리 셀들(MC)을 위한 제1접지 기준을 위한 메카니즘을 제공한다. 예를 들면, 트랜지스터(MR[1])가 온될 때, 상응하는 열 내부 접지 노드(CIGD) 및 이 열 내부 접지 노드(CIGD)에 결합된 모든 내부 접지 노드들(Vgnd[1])은 온되는 트랜지스터(MR[1])가 그 드레인(예를 들면, 상응하는 열 내부접지 노드(CIGD))의 전압 레벨을 그 소스(예를 들면, 접지 또는 VSS)의 전압 레벨 까지 풀링하기 때문에 접지 또는 VSS로 풀링된다. 또한, 트랜지스터(MR)는 데이타가 다른 열의 메모리 셀에 기록될 때 "더미 판독(dummy read)" 작동으로 턴온(turn on)된다. 도 2에서, 트랜지스터(TR)의 소스는 적용들에 따라 음극 또는 양극인 가변전압(예를 들면, 전압(Vwa)과 유사한 전압(Vra))에 결합된다.

일부 실시예들에서, 트랜지스터(MW)는 제2 전류경로로서 작용하거나 및/또는 상응하는 열에서 모든 메모리 셀들(MC)을 위한 제2접지 기준을 위한 메카니즘을 제공한다. 또한, 트랜지스터(MW)는 데이타가 하나의 세그먼트(135)의 하나의 섹션(200)의 상응하는 열 내의 메모리 셀에 기록될 때 턴온된다. 트랜지스터(MW)는 그 드레인(예를 들면, 그 열 내의 열 내부 접지 노드(CIGD) 및 그에 따른 모든 내부 접지 노드들(Vgnd))의 전압 레벨을 그 소스의 레벨, 예를 들면, 전압(Vwa) 까지 풀링한다. 다르게 말하면, 열 내부 접지 노드(CIGD) 및 상응하는 메모리 셀들(MC)의 내부 접지 노드들(Vgnd)은 적용들에 따라 양극 또는 음극인 전압(Vwa)으로 조정된다.

일부 실시예들에서, 트랜지스터들(MR, MW)은 N형 금속산화물 반도체(N-type metal-oxide semiconductor: NMOS)이다. 그 결과, 트랜지스터들(MR, MW)의 각각의게이트들에 인가된 높은 논리 레벨(예를 들면, 하이(High))의 각각의 전압(CtrlR) 및 전압(CtrlW)은 트랜지스터들(MR, MW)을 턴온시킨다. 이에 비해, 그 게이트들에 인가된 저 논리 레벨(예를 들면, 로우(Low))의 전압은 트랜지스터들(MR, MW)를 턴오프시킨다. 일부 실시예들에서, 트랜지스터들(MR, MW)은 하나의 열 내의 상응하는 메모리 셀들 내에서 이들 트랜지스터들을 통해 흐르는 전류를 처리하기에 충분히 큰 사이즈로 형성된다. 일부 실시예들에서, 하나의 셀 내의 메모리 셀들의 수가 많으면 많을 수 록 트랜지스터들(MR, MW)은 더 크다. 이에 비해, 하나의 셀 내의 메모리 셀들의 수가 적으면 적을 수 록 트랜지스터들(MR, MW)은 더 작다. 또한, 트랜지스터들(MR, MW)은 하나의 열 내의 상응 노드들(CIGD/Vgnd)을 방전하고(예를 들면, 내부 열 접지 노드(CIGD)와 내부 접지 노드들(Vgnd)을 VSS로 풀링하는 것) 충전하는(예를 들면, 노드들(CIGD/Vgnd)을 전압(Vwa)으로 상승시키는 것) 속도를 급속하게 진행하도록 하는 크기로도 형성된다.

일부 실시예들에서, 신호(예를 들면, 전압(CtrlR))는 하나의 세그먼트(135)의 다른 섹션들(200)의 동일 열 번호 내의 모든 트랜지스터들(MR)을 제어한다. 예를 들면, 세그먼트(135)가 세 개의 섹션들(200)(예를 들면, 섹션들(200A, 200B, 200C))을 구비하고 섹션들(200A, 200B, 200C)의 각각이 n 열들(C[1] 내지 C[n])을 가진다면, 제1전압(CtrlR)(예를 들면, 전압(CtrlR[1]))은 각 섹션(200A, 200B, 200C)의 열(C[1]) 내의 모든 트랜지스터들(MR)을 제어하고, 제2전압(CtrlR)(예를 들면, 전압(CtrlR[2]))은 각 섹션(200A, 200B, 200C)의 열(C[2]) 내의 모든 트랜지스터들(MR)을 제어하고, 제3전압(CtrlR)(예를 들면, 전압(CtrlR[3]))은 각 섹션(200A, 200B, 200C)의 열(C[3]) 내의 모든 트랜지스터들(MR)을 제어하는 등의 방식으로 트래지스터들(MR)이 제어된다. 마찬가지로, 신호(예를 들면, 전압)(CtrlR)는 하나의 세그먼트(135)의 다른 섹션들(200)의 동일 열 번호 내의 모든 트랜지스터들(MW)을 제어한다. 위의 세 개의 섹션들(200A, 200B, 200C)을 구비하는 예시 세그먼트들(135)에서, 제1전압(CtrlW)(예를 들면, 전압(CtrlW[1]))은 각 섹션(200A, 200B, 200C)의 열(C[1]) 내의 모든 트랜지스터들(MW)을 제어하고, 제2전압(CtrlW)(예를 들면, 전압(CtrlW[2]))은 각 섹션(200A, 200B, 200C)의 열(C[2]) 내의 모든 트랜지스터들(MW)을 제어하고, 제3전압(CtrlW)(예를 들면, 전압(CtrlW[3]))은 각 섹션(200A, 200B, 200C)의 열(C[3]) 내의 모든 트랜지스터들(MW)을 제어하는 등의 방식으로 트래지스터들(MW)이 제어된다.

일부 실시예들에서, 전압(Vwa)은 하나의 세그먼트(135)의 모든 열 내의 모든 트랜지스터(MW)의 소스들에 제공된다. 일부 다른 실시예들에서, 전압(Vwa)은 하나의 비트 어레이(130) 내의 모든 세그먼트들(135)의 모든 열들 내의 모든 트랜지스터들(MW)의 소스들에 제공된다. 일부 또 다른 실시예에서, 전압(Vwa)은 메모리(100)의 모든 비트 어레이들(130)의 모든 세그먼트들의 모든 열들 내의 모든 트랜지스터들(MW)의 소스들에 제공된다.

일부 실시예들에서, NMOS 트랜지스터들(예를 들면, 트랜지스터들(N1, N2, N3, N4, MR, MW, 등)의 대부분(bulks)은 전압(VSS) 또는 접지에 연결된 반면, PNMOS 트랜지스터들(예를 들면, 트랜지스터들(P1, P2, 등)의 대부분(bulks)은 전압(VDD)에 결합된다.

예증적 작동

일부 실시예들에서, 메모리(100)는 (데이타) 유지모드(retention mode), 대기모드(standby mode), 판독모드(read mode) 및 기록모드(write mode)를 포함하는 네 개의 모드로 작동된다. 유지모드는 메모리(100)가 전압(Vwa)을 메모리 셀들(MC)이 노드들(NO, ZNO)에 저장된 데이타를 유지하기에 충분한 레벨(예를 들면, 전압(VDD)와 전압(Vwa) 사이의 전압차가 Vret인 레벨)로 수신하는 것을 나타낸다. 대기모드는 메모리(100)가 판독하거나 기록하는 활성모드에 있지 않지만, 메모리(100)가 판독이나 기록을 위한 준비를 하고 있는 것, 예를 들면, 메모리(100)가 감소된 전력소비 모드에 있는 것 등을 나타낸다. 일부 실시예들에서, 대기모드는 메모리(100)가 활성상태에 있지 않을 때 저장된 데이타를 유지하기에 충분한 적정 전압(Vwa)이 메모리(100)에 인가되지 때문에 유지 모드와 동일하다. 예시를 위해, 아래의 설명에서, 용어 "대기모드"는 다른 설명이 없으면 대기 및/또는 유지 모드를 포함한다. 판독모드는 노드들(NO, ZNO)에 저장된 데이타가 다른 회로들에 제공되는 것을 나타내는 반면, 기록모드는 데이타가 모드들(NO, ZNO)에 기록(그에 따라 저장)되는 것을 나타낸다. 데이타에 오류가 발생하는 위험을 회피하는 것과 비억세스(un-accessed) 셀들, 비억세스 열들 및/또는 비억세스 세그먼트들에서 전력을 절감하는 요구 사이에 균형에 따라, 열 내부 접지 노드들(CIGD)이 전압(VSS) 또는 전압(Vwa)에 전기적으로 연결되거나, 및/또는 전압(Vwa)이 저장된 데이타를 유지하기 위한 전압 레벨로 유지된다. 비억세스 셀들, 비억세스 열들 및/또는 비억세스 세그먼트들에서 데이타에 오류가 발생되는 위험을 피하기 위해, 상응하는 내부 접지 노드들(Vgnd)은 전압(VSS)에 연결된다. 하지만, 전력을 절감하기 위해, 상응하는 내부 접지 노드들(Vgnd)이 전압(Vwa)에 연결되거나 및/또는 전압(Vwa)의 전압 레벨이 상승된다.

일부 실시예들에서, 메모리(100) 내의 모든 트랜지스터들(MR)(예를 들면, 모든 비트 어레이들(130) 내의 모든 세그먼트들(135) 내의 모든 트랜지스터들(MR))은 대기모드에서 턴오프된다. 메모리(100) 내의 모든 트랜지스터들(MW)은 턴온된다. 그 결과, 메모리(100) 내의 모든 열 내부 접지 모드들(CIGD)과 모든 내부 접지 노드들(Vgnd)은 전압(Vwa)에 전기적으로 결합된다. 저장된 데이타에 오류가 발생하는 것을 피하는 것과 전력을 절감하는 요구 사이의 균형에 따라, 전압(Vwa)의 전압 레벨은 상응하게 조절된다. 일부 실시예들에서, 전압(Vwa) 및/또는 전압(VDD)은 저장된 데이타를 충분히 유지할 수 있을 정도로 조절된다.

일부 실시예들에서, 메모리(100)가 억세스될 때(판독이나 기록중 어느 하나를 위해), 하나의 세그먼트(135)의 하나의 행 내의 복수의 메모리 셀들(MC)(예를 들면, 억세스 메모리 셀들(accessed memory cells: AMC))은 억세스된다. 억세스 메모리 셀들(AMC) 이외의 메모리(100) 내의 메모리셀 들은 비억세스 메모리 셀들 (un-accessed memory cells: UAMC)이라 불린다. 하나의 억세스 메모리 셀(AMC)을 가지는 하나의 세그먼트(135)는 억세스 세그먼트(accessed segment: AS)라 불린다. 모든 비억세스 메모리 셀들(UAMC)을 가지는 하나의 세그먼트(135)는 비억세스 세그먼트(un-accessed segment: UAS)라 불린다. 억세스 메모리 셀들(AMC)의 각 메모리 셀(MC)은 하나의 섹션(200)의 하나의 열로부터 나온 것이다. 하나의 억세스 메모리 셀(AMC)을 가지는 하나의 열은 억세스 열(accessed column: AC)이라 불린다. 모든 비억세스 메모리 셀들(UAMC)을 가지는 하나의 열은 비억세스 열(un-accesscd column: UAC)이라 불린다. 예를 위해, 하나의 세그먼트(135)는 세 개의 섹션들, 예를 들면, 섹션들(200A, 200B, 200C)을 포함하고, 각 섹션(200A, 200B, 200C)는 n 열들(C[1] 내지 C[n])을 포함한다. 다른 예를 위해, 억세스 메모리 셀들(AMC)은 하나의 세그먼트(135)의 각 섹션(200A, 200B, 200C)의 행(R1)과 억세스 열들(C[1])에 있다. 일부 실시예들에서, 억세스 메모리 셀들(AMC)은 각각의 섹션들(200A, 200B, 200C)의 행(R1)과 열들(C[1])에 있는 억세스 메모리 셀들(AMC)을 포함한다. 만일 억세스 열들(AC)이 열들(C[2])이면, 억세스 메모리 셀들(AMC)은 각각의 섹션들(200A, 200B, 200C)의 행(R1)과 열들(C[2])에 있는 억세스 메모리 셀들(AMC)을 포함한다. 만일 억세스 열들(AC)이 열들(C[3])이면, 억세스 메모리 셀들(AMC)은 각각의 섹션들(200A, 200B, 200C)의 행(R1)과 열들(C[3])에 있는 억세스 메모리 셀들(AMC)을 포함한다.위의 세 개의 섹션들(200A, 200B, 200C)을 구비하는 하나의 세그먼트(135)는 예시를 위해 사용된다. 하나의 세그먼트(135)는 어떤 수의 섹션들(200)로도 구성될 수 있다.

일부 실시예들에서, 억세스 세그먼트의 억세스 열의 트랜지스터들(MR, MW)은 판독작동(예를 들면, 메모리(100)가 판독 엑세스에 있는)시 각각 턴온 및 턴오프된다. 그 결과, 상응하는 억세스 열 내의 모든 메모리 셀들의 열 내부 접지 노드들(CIGD)과 내부 접지 노드들(Vgnd)의 전압 레벨은 전압(VSS)에 전기적으로 연결된다. 마찬가지로, 하나의 억세스 세그먼트의 하나의 비억세스 열 내의 트랜지스터들(MR, MW) 역시 각각 턴온 및 턴오프되고, 그 결과, 상응하는 비억세스 열 내의 모든 메모리 셀들의 열 내부 접지 노드들(CIGD)과 내부 접지 노드들(Vgnd)의 전압 레벨은 전압(VSS)에 전기적으로 연결된다. 이와 동시에, 비억세스 세그먼트에서, 트랜지스터들(MR)과 트랜지스터들(MW)은 노들(Vgnd)의 전압레벨이 전압(Vwa)의 전압 레벨에 의해 제어되도록 각각 턴오프 및 턴온된다. 이 상태에서, 전압(Vwa)의 전압 레벨은 전압(Vwa)을 가능한 한 낮게 하는 것에 의해 저장된 데이타에 오류가 발생되는 위험을 피하는 것(예를 들면, VSS)과 전력을 절감하는 요구(예를 들면, 전압(Vwa)을 저장된 데이타를 유지할 만큼 충분히 상승시키는 것) 사이의 균형을 고려하여 설정된다. 일부 실시예들에서, 비억세스 열은, 기록 억세스 메모리 셀들을 턴온하는 워드 라인(WL)이 비억세스 열들 내에 있는 억세스 메모리 셀들과 동일 행 상의 메모리 셀들을 역시 턴온시켜서, 노드들(NO, ZNO) 에 저장된 데이타가 판독을 위해 활용될 수 있게 하기 때문에, "더미(dummy)" 판독모드에 있는 것으로 볼 수 있다.

일부 실시예들에서, 하나의 억세스 섹션의 하나의 억세스 열의 트랜지스터들(MR, MW)은 기록작동(예를 들면, 메모리(100)가 기록 엑세스에 있는)시 각각 턴오프 및 턴온된다. 그 결과, 상응하는 억세스 열 내의 모든 메모리 셀들의 열 내부 접지 노드들(CIGD)과 상응하는 내부 접지 노드들(Vgnd)의 전압 레벨은 억세스 메모리 셀(MC)에 데이타를 기록하는 것을 더 쉽게 할 수 있게 하는 선결된 값을 토대로 발생되는 전압(Vwa)에 전기적으로 결합된다. 예를 들면, 일부 실시예들에서, 데이타가 하나의 열(C[1]) 내에서 하나의 메모리 셀(MC)에 기록될 때, 트랜지스터(MR[1])은 턴오프되고, 트랜지스터(MW[1])은 턴온된다. 그 결과, 노드(Vgnd[1])의 전압 레벨은 전압(Vwa)의 전압 레벨 정도가 된다. 일부 실시예들에서, 전압(Vwa)이 VSS(또는 접지 또는 0V) 보다 더 높게 설정되기 때문에, 노드(Vgnd)의 전압 레벨은 VSS 보다 더 높다. 이와 동시에, 비트 라인들(BL[1], BLB[1])은 VSS에 관하여 하이(High)(예를 들면, VDD)로 미리충전된다(precharged). 그 결과, 억세스 메모리 셀의 트랜지스터들(P1, P2)은 상응하는 트랜지스터들(N1, N2)보다 더 약하게 되어 각각의 노드들(NO, ZNO)들에 기록하는 것을 더 쉽게 만든다. 또한, 메모리(100)는 저 작동전압(VDD)로 작동할 수 있다. 일부 실시예들에서, 하나의 억세스 세그먼트의 하나의 비억세스 열에서 트랜지스터들(MR, Mw)은 각각 온 및 오프이다. 트랜지스터(MR)가 온이기 때문에, 열 내부 접지 노드(CIGD)와 상응하는 내부 접지 노드(Vgnd)는 VSS에 전지적으로 결합된다. 또한, 하나의 비억세스 세그먼트 내의 모든 열들의 트랜지스터들(MR, MW)은 상응하는 노드들(Vgnd)의 전압 레벨이 전압(Vwa)의 전압 레벨에 의해 제어되도록 각각 턴오프 및 턴온된다. 이 상태에서, 전압(Vwa)의 전압 레벨은 전압(Vwa)을 가능한 한 낮게 하는 것에 의해 저장된 데이타에 오류가 발생되는 위험을 피하는 것(예를 들면, VSS)과 전압(Vwa)을 저장된 데이타를 유지할 만큼 충분히 상승시키는 것에 의해 전력을 절감하는 요구 사이의 균형을 고려하여 설정된다. 일부 실시예들에서, 비억세스 열은, 기록 억세스 메모리 셀들을 턴온하는 워드 라인(WL)이 비억세스 열들 내에 있는 억세스 메모리 셀들과 동일 행 상의 메모리 셀들을 역시 턴온시켜서, 에 저장된 데이타가 판독을 위해 활용될 수 있게 하기 때문에, "더미" 판독모드에 있는 것으로 볼 수 있다.

전압( Vwa )

도 3은 일부 실시예들에 따른 전압(Vwa)이 발생되는 방법을 예시하는 회로도(300)이다. 기준 전압(Vref)은 증폭기(Amp)의 비반전(non-inverting)(예를 들면, 포지티브) 입력에 제공된다. 출력전압(Vwa)은 증폭기(Amp)의 비반전(예를 들면, 포지티브) 입력에 피드백된다. 증폭기(Amp)는 전압폴로워(voltage follower)로 구성된다. 그 결과, 전압(Vwa)은 기준전압(Vref)이 된다.

일부 실시예들에서 전압(VDD)에 관한 비트 라인의 전압 비율은 기록 작동시 최소한 10%가 되도록 선택된다. 전압(Vwa)을 상승시키지 않으면, 전압(VDD)은 메모리(100)가 기능을 계속하지 못하고 상기 비율을 최소한 10%로 유지하지 못할 정도로 너무 내려갈 수 없다. 예를 들면, 전압(VDD)은 정상 작동전압의 90% 이하로 내려갈 수 없다. 하지만, 일부 실시예들에서, 전압(Vwa)을 상승시키는 것은 전압(VDD)을 정상 작동전압의 약 70% 까지 내려가게 할 수 있지만, 상기 비율은 여전히 최소한 10%로 유지된다. 일부 실시예들에서, 전압(Vwa)(또는 전압(Vref))은 선결된 전압(예를 들면, 50mV, 70mV, 100mV, 등)을 토대로 선택된다. 일부 실시예들에서 전압(Vwa)은 정상 작동전압(VDD)의 일정 백분율(예를 들면, 5%, 7%, 10%, 등)로 설정된다.

예증적 방법

도 4는 일부 실시예들에 따른 메모리(100)를 작동하기 위한 방법을 예시하는 플로우차트(400)이다.

단계(405)에서, 메모리(100)는, 예를 들면, 두 개의 메모리 어레이(130)를 가지는 것으로 제조된다. 각 메모리 어레이(130)는 복수 개의 세그먼트(135)를 구비한다. 각 세그먼트(135)는 세 개의 섹션들(200A, 200B, 200C)을 구비하고, 각 섹션(200)은 두 개의 행들(RO1, RO2)과 네 개의 열, 즉 열(C[1]), 열(C[2]), 열(C[3]), 및 열(C[4])을 구비한다. 노드들(VDD)은 함께 결합된다. 하나의 열 내의 노드들(Vgnd)은 함께 결합된다(예를 들면, 모든 노드들(Vgnd[1])은 함께 결합되고, 모든 노드들(Vgnd[2])은 함께 결합되고, 모든 노드들(Vgnd[3])은 함께 결합되는 등의 방식으로 한 열 내의 노드들이 결합된다). 노드들(VSS)은 함께 결합된다.

단계(410)에서, 메모리(100)는 모든 트랜지스터들(MR, MW)이 각각 턴오프 및 턴온되는 대기모드(또는 데이타 유지모드)를 구성한다. 그 결과, 모든 내부 접지 노드들(Vgnd)은 전압(Vwa)에 전기적으로 연결되고, 전력을 절감하기 위해, 전압(Vwa)은 메모리(100)의 머모리 셀들 내에 저장된 데이타를 유지하는데 충분한 레벨로 상승된다.

단계(415)에서, 메모리(100)는 판독모드를 구성한다. 실예에 있어서, 데이타는 임의의 한 세그먼트(135)(예를 들면, 표시되지 않은 세그먼트(135R)) 내의 메모리 셀들(억세스 메모리 셀들(AMC))로부터 판독된다. 또한, 억세스 메모리 셀들(AMC)은 세그먼트(135R)의 각 섹션(200A, 200B, 200C)의 행(RO1)과 각 열(C[1])에 있다. 이러한 실예에서, 억세스 열들(C[1]) 내의 트랜지스터들(MR, MW)은 각각 온 및 오프이다. 억세스 세그먼트(135)의 한 비억세스 열(예를 들면, 억세스 세그먼트(135) 내의 열들(C[2], C[3]. C[4]))내의 트랜지스터들(MR, MW) 역시 각각 온 및 오프이다. 이와 동시에, 한 비억세스 세그먼트(예를 들면, 세그먼트(235R) 이외의 한 세그먼트의 열들(C[1]), C[2]), C[3], C[4]))의 트랜지스터들(MR, MW)은 각각 오프 및 온이다. 또한, 이들 열들에서 전력을 절감하기 위해, 전압(Vwa)은 저장된 데이타를 유지하기에 충분한 레벨로 상승된다.

단계(420)에서, 메모리(100)는 기록모드를 구성한다. 실예에 있어서, 데이타는 임의의 한 세그먼트(135)(예를 들면, 표시되지 않은 세그먼트(135W)) 내의 메모리 셀들(억세스 메모리 셀들(AMC)에 기록된다. 또한, 억세스 메모리 셀들(AMC)은 세그먼트(135W)의 각 섹션(200A, 200B, 200C)의 행(RO1) 및 각 열(C[1]) 내에 있다. 이러한 실예에서, 억세스 열들(C[1]) 내의 트랜지스터들(MR, MW)은 각각 오프 및 온이다. 억세스 세그먼트(135W))의 한 비억세스 열(예를 들면, 열들(C[2], C[3], C[4])은 각각 온 및 오프이다. 이와 동시에, 한 비억세스 세그먼트(예를 들면, 세그먼트(135R) 이외의 한 세그먼트의 열들(C[1], C[2], C[3], C[4]))의 트랜지스터들(MR, MW)은 각각 오프 및 온이다. 또한, 이들 열들에서 전력을 절감하기 위해, 전원(Vwa)은 저장된 데이타를 유지하는데 충분한 레벨로 상승된다.

접지 회로-일부 다른 실시예들

도 5는 다른 일부 실시예들에 따른 조정 접지회로(예를 들면, 회로(500))의 상세 도면이다. 도 2의 접지 회로(220)과 비교하여, 회로(500)는 상응하는 트랜지스터들(MR, MW)과 병렬 연결된 추가 트랜지스터(예를 들면, 트랜지스터(Mret))를 포함한다. 즉, 노드(CIGD)에서 전압 레벨을 더 조정(regulate)하기 위해, 트랜지스터(Mret)의 드레인은 상응하는 열 내부 접지 노드(CIGD)에 결합되고, 트랜지스터(Mret)의 게이트는 제어전압(예를 들면, 전압(CtrlRet))에 결합되고, 트랜지스터(Mret)의 소스는 전압(예를 들면, 전압(Vmret))에 결합된다. 또한, 가변전압(예를 들면, 전압(Vra))은 트랜지스터(MR)의 소스에서 전압(VSS)으로 대체되어 역시 열 내부 접지 노드(CIGD)에서 전압 레벨을 더 조절한다. 일부 실시예들에서, 각각의 트렌지스터들(MR, MW)을 제어하는 신호들(CtrlR, CtrlW)과 마찬가지로, 신호(CtrlRet)는 한 세그먼트(135)의 다른 섹션들(200)의 동일 열 번호 내의 모든 트랜지스터들(MRet)을 제어한다. 예를 들면, 만일 한 세그먼트(135)가 세 개의 섹션들(200)(예를 들면, 섹션들(200A, 200B, 200C))을 구비하고 섹션들(200A, 200B, 200C)의 각각이 n 열들(C[1] 내지C[n])을 가진다면, 제1전압(CtrlRet)(예들 들면, 전압(CtrlRet[1]))은 각 섹션(200A, 200B, 200C)의 열(C[1]) 내의 모든 트랜지스터들(MRet)를 제어하고, 제2전압(CtrlRet)(예들 들면, 전압(CtrlRet[2]))은 각 센션(200A, 200B, 200C)의 열(C[2]) 내의 모든 트랜지스터들(MRet)를 제어하고, 제3전압(CtrlRet)(예들 들면, 전압(CtrlRet[3]))은 각 섹션(200A, 200B, 200C)의 열(C[3]) 내의 모든 트랜지스터들(MRet)를 제어한다.

일부 실시예들에서, 전압(Vra) 및/또는 전압(Vmret)은 전압(Vwa)이 발생되는 것과 같은 유사한 방식, 예를 들면, 회로(300)와 유사한 회로에 의해 발생된다. 회로(500)에서, 열 내부 접지 노드(CIGD)가 세 개의 다른 전압들(Vra, Vwa, Vmret)에 전기적으로 연결되기 때문에, 열 내부 접지 노드(CIGD)의 전압 레벨은 전압들(Vra, Vwa, Vmret) 중의 하나 또는 조합에 의해 적절히 제어된다. 예를 들면, 전압(Vra)은 한 판독 억세스 열 내의 열 내부 접지 노드(CIGD)를 조절하는데 사용되고, 전압(Vwa)은 한 기록 억세스 열 내의 열 내부 접지 노드(CIGD)를 조절하는데 사용되고, 전압(Vmret)은 유지모드에 있는 셀들(예를 들면, 비억세스 세그먼트들 등 내에 있는 셀들)을 위한 열 내부 접지 노드(CIGD)를 조절하는데 사용된다. 예를 들면, 일부 실시예들에서 전력 유지모드시 모든 열 내부 접지 노드(CIGD)는 전압(Vmret)에 전기적으로 결합되므로, 전압(Vmret)은 데이타 유지 값으로 설정된다. 일부 선택적인 실시예들에서, 내부 접지 노드들(CIGD)은 전압들(Vra, Vwa, Vmret) 중의 어느 하나에 결합되므로, 이 전압들은 적절히(예를 들면, 전압(Vmret)으로) 설정된다. 판독모드시, 한 억세스 열(AC)의 열 내부 접지 노드는 전압(Vra)에 결합된다. 억세스 세그먼트(예를 들면, 세그먼트(135R))의 한 비억세스 열(UAC)의 열 내부 접지 노드(CIGD)는 전압(Vra)에 결합된다. 한 비억세스 세그먼트(예를 들면, 세그먼트(135R) 이외의 한 세그먼트)의 열 내부 접지 노드(CIGD)는 전압(Vmret)에 결합된다. 기록모드시, 한 억세스 열(AC)의 열 내부 접지 노드(CIGD)는 전압(Vwa)에 결합된다. 억세스 세그먼트(예를 들면, 세그먼트(135W))의 비억세스 열(UAC)의 열 내부 접지 노드(CIGD)는 전압(Vra)에 결합된다. 한 비억세스 세그먼트(예를 들면, 세그먼트(135W) 이외의 한 세그먼트)의 열 내부 접지 노드(CIGD)는 전압(Vmret)에 결합된다. 위의 예들은 설명을 위한 것으로, 본 발명의 실시예들은 그것으로 한정되지 않는다. 전압들(Vwa, Vra, Vmret)은 가변될 수 있기 때문에 적절히 사용/설정된다. 예를 들면, 유지모드에 있는 열들 또는 셀들은 전압(Vwa 또는 Vra)에 전기적으로 결합될 수도 있으므로, 전압(Vwa 또는 Vra)은 유지 값(예를 들면, Vmret)으로 설정된다. 일부 실시예들에서, 전압(VDD)은 약 0.85V이고, 전압(Vwa)은 전압(VDD)의 약 10%이며; 전압(Vra)은 전압(VDD)의 약 5%이고, 전압(Vmret)은 0.45V이다. 일부 실시예들에서, 전압(Vdd)은 1.0 내지 2.5V이지만, 본 발명은 이것으로 제한되지 않으며 다른 전압(VDD, Vwa, Vra, Vmret) 값들로 적용될 수 있다,

지금까지 다수의 실시예들이 서술되었다, 그렇지만, 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경들이 이루어질 수 있음이 이해될 것이다. 예를 들면, 특정 도펀트 형태로 도시된 여러 트랜지스터들(예를 들면, NMOS, PMOS)은 설명을 위한 것으로, 본 발명의 실시예들은 특정 형태로 제한되지 않으며, 특정 트랜지스터를 위해 선택된 도펀트 형태는 설계 선택일 뿐으로 실시예들의 범위 내에 있다. 위의 설명에 사용된 여러 신호들의 논리 레벨(예를 들면, 로우 또는 하이) 역시 설명 목적을 위한 것으로, 실시예들은 신호가 활성화되거나 및/또는 비활성화될 때를 한 특정 레벨로 제한하지 않으며, 오히려 그러한 레벨을 선택하는 것은 설계 선택사항이다. 여러 상황들에서, 트랜지스터(에를 들면, MR 또는 MW)는 스위치의 기능을 한다. 그 결과, 스위치의 기능을 하는 트랜지스터 대신으로 스위치가 사용될 수 있다. 예증적인 방법은 바람직한 단계들을 도시하지만, 그러한 단계들은 꼭 도시된 순서로 수행될 필요는 없다. 단계들은 서술된 실시예들의 사상과 범위에 따라 적절히 추가, 대체, 순서 변경, 및/또는 삭제될 수 있다.

본 명세서의 각 청구항은 별개의 실시예를 구성하며, 다른 청구항들을 조합하는 실시예들 및/또는 다른 실시예들은 본 발명의 범위 내에 있으므로 본 발명을 검토한 후 이 기술분야의 숙련된 기술자들에게 명백해 질 것이다.

100: 메모리 110: X 디코더
120: 글로벌 입력/출력회로(GIO) 130: 비트 어레이
135: 세그먼트 137: 로컬 입력/출력회로((LIO)
200, 200A, 200B, 200C: 섹션 220: 접지회로

Claims

복수의 행들과 복수의 열들로 배열된 복수 개의 메모리 셀들을 포함하고,
상기 복수의 열들 중에 있는 열은,
열 접지 노드;
메모리의 동작 모드에 따라 상기 열 접지 노드에 선택적으로 결합되어 상기 열 접지 노드의 전압 레벨을 조절하도록 구성된 적어도 두 개의 전압 소스들; 및
서로 전기적으로 결합되고 상기 열 접지 노드에 전기적으로 결합된 복수 개의 내부 접지 노드들을 구비하는 복수 개의 메모리 셀들;
을 포함하는
메모리 어레이.
제1항에 있어서, 상기 적어도 두 개의 전압 소스들 중의 제1 전압 소스는 메모리 어레이를 위해 접지된 것인, 메모리 어레이.
제1항에 있어서,
적어도 두 개의 스위치들을 더 포함하고,
상기 적어도 두 개의 스위치들 중에 있는 스위치는 각 전압 소스에 결합되어 상기 각 전압소스를 제어하도록 구성되는 것인, 메모리 어레이.
제3항에 있어서, 상기 적어도 두 개의 스위치들 중의 제1 스위치가 온(on)이 되도록 구성될 때, 상기 적어도 두 개의 스위치들 중의 제2 스위치는 오프(off)가 도록 구성되고, 상기 제2 스위치가 온이 되도록 구성될 때, 상기 제1 스위치는 오프가 되도록 구성되는 것인, 메모리 어레이.
제1항에 있어서, 상기 복수 개의 행들과 상기 복수 개의 열들은 복수 개의 세그먼트들로 분할되고,
상기 메모리 어레이는 복수 개의 로컬 IO 회로들을 더 포함하고,
로컬 IO 회로는 한 쌍의 세그먼트들이 사용하도록 구성되는 것인, 메모리 어레이.
메모리 셀들의 메모리 어레이는 적어도 하나의 세그먼트를 구비하고, 각 메모리 셀은 내부 접지 노드를 구비하고, 상기 적어도 하나의 세그먼트는 적어도 한 개의 섹션을 구비하고, 각 섹션은 적어도 하나의 열과 적어도 하나의 행을 구비하고, 각 열은 메모리의 동작 모드에 따라 적어도 두 개의 전압 소스들에 선택적으로 결합되어 이 선택적으로 결합된 전압 소스에 대응하는 전압 레벨을 가질 수 있는 열 내부 접지 노드를 구비하고, 각 열의 상기 열 내부 접지 노드는 각 열에서 각 메모리 셀의 각 내부 접지 노드에 결합되는, 메모리 셀들의 메모리 어레이의 억세스 세그먼트의 억세스 섹션의 억세스 열의 억세스 메모리 셀로부터 데이타를 판독하는 방법에 있어서,
상기 방법은,
상기 억세스 섹션에서
상기 적어도 두 개의 전압 소스들 중의 제1 전압 소스를 상기 억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계; 및
상기 제1 전압 소스를 비억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계;
를 포함하는, 데이타를 판독하는 방법.
제6항에 있어서, 상기 제1 전압 소스로서 상기 메모리 어레이의 접지를 사용하는 단계를 더 포함하는, 데이타를 판독하는 방법.
제6항에 있어서,
상기 적어도 두 개의 전압 소스들의 제2 전압 소스를 비억세스 세그먼트의 비억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계를 더 포함하고,
상기 제1 전압 소스는 상기 제2 전압 소스의 제2 전압과 상이한 제1 전압을 갖는 것인, 데이타를 판독하는 방법.
제8항에 있어서, 상기 제2 전압을 상기 비억세스 세그먼트의 상기 비억세스 열의 메모리 셀 내에 데이타를 유지하는데 요구되는 레벨로 구비하는 단계를 더 포함하는, 데이타를 판독하는 방법.
제6항에 있어서, 상기 제1 전압 소스를 상기 억세스 열의 상기 열 내부 접지 노드에 전기적으로 결합하도록 구성된 제1 스위치; 및 상기 적어도 두 개의 전압 소스들 중의 제2 전압 소스를 상기 비억세스 열의 상기 열 내부 접지 노드에 전기적으로 결합하도록 구성된 제2 스위치;를 포함하는 적어도 두 개의 스위치들을 사용하는 단계를 더 포함하는, 데이타를 판독하는 방법.
메모리 셀들의 메모리 어레이는 적어도 하나의 세그먼트를 구비하고, 각 메모리 셀은 내부 접지 노드를 구비하고, 세그먼트는 적어도 하나의 섹션을 구비하고, 각 섹션은 적어도 하나의 열과 적어도 하나의 행을 구비하고, 각 열은 메모리의 동작 모드에 따라 적어도 두 개의 전압 소스들에 선택적으로 결합되어 이 선택적으로 결합된 전압 소스에 대응하는 전압 레벨을 가질 수 있는 열 내부 접지 노드를 구비하고, 각 열의 상기 열 내부 접지 노드는 각 열에서 각 메모리 셀의 각 내부 접지 노드에 결합되는, 메모리 셀들의 메모리 어레이의 억세스 세그먼트의 억세스 섹션의 억세스 열의 억세스 메모리 셀에 데이타를 기록하는 방법에 있어서,
상기 방법은,
상기 억세스 섹션에서
상기 적어도 두 개의 전압 소스들 중의 제1 전압 소스를 상기 억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계; 및
상기 적어도 두 개의 전압 소스들 중의 제2 전압 소스를 비억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계;
를 포함하고,
상기 제1 전압 소스는 상기 제2 전압 소스의 제2 전압과 상이한 제1 전압을 가지는 것인, 데이타를 기록하는 방법.
제11항에 있어서, 상기 제2 전압 소스로서 상기 메모리 어레이의 접지를 사용하는 단계, 및 상기 제1 전압으로서 접지 보다 더 높은 전압을 사용하는 단계를 더 포함하는, 데이타를 기록하는 방법.
제11항에 있어서, 상기 제1 전압 소스를 비억세스 세그먼트의 비억세스 열의 열 내부 접지 노드에 전기적으로 결합하는 단계를 더 포함하는, 데이타를 기록하는 방법.
제13항에 있어서, 상기 제1 전압을 위한 전압 레벨을, 상기 제1 전압 소스에 결합된 상응하는 열 내부 접지 노드를 구비하는 메모리 셀 내에 데이타를 유지하는데 요구되는 레벨로 사용하는 단계를 더 포함하는, 데이타를 기록하는 방법.
제11항에 있어서, 상기 제1 전압 소스를 상기 억세스 섹션의 상기 억세스 열의 상기 열 내부 접지 노드에 전기적으로 결합하도록 구성된 제1 스위치; 및 상기 제2 전압 소스를 상기 억세스 섹션의 상기 비억세스 열의 상기 열 내부 접지 노드에 전기적으로 결합하도록 구성된 제2 스위치;를 포함하는 적어도 두 개의 스위치들을 사용하는 단계를 더 포함하는, 데이타를 판독하는 방법.
메모리 셀들의 메모리 어레이는 행들과 열들로 배열되고, 메모리 셀은 내부 접지 노드를 구비하고, 상기 열은, 상기 열 내의 적어도 하나의 메모리 셀의 내부 접지 노드에 전기적으로 결합되고 메모리의 동작 모드에 따라 적어도 두 개의 전압 소스들에 선택적으로 결합되어 이 선택적으로 결합된 전압 소스에 대응하는 전압 레벨을 가지는 열 내부 접지 노드를 구비하는, 메모리 셀들의 메모리 어레이의 열을 대기 모드로 설정하는 방법에 있어서,
상기 방법은,
상기 열의 상기 열 내부 접지 노드를 상기 적어도 두 개의 전압 소스들 중의 제1 전압 소스에 전기적으로 결합하는 단계; 및
상기 열 내의 상기 적어도 하나의 메모리 셀이 상기 열 내의 상기 적어도 하나의 메모리 셀에 저장된 데이타를 유지하는데 요구되는 전압을 가지도록 상기 제1전압 소스에 제1 전압을 인가하는 단계;
를 포함하고,
상기 열 내의 상기 적어도 하나의 메모리 셀에 저장된 데이타를 유지하는데 요구되는 상기 전압은 상기 메모리셀들 중에 있는 메모리 셀로부터 데이타를 판독하거나 이 메모리 셀에 데이타를 기록하기 위한 동작 전압과 상이한 것인,
메모리 어레이의 열을 대기 모드로 설정하는 방법.
제16항에 있어서, 상기 적어도 두 개의 전압 소스들 중의 제2 전압 소스로서 상기 메모리 어레이의 접지를 사용하는 단계, 및 상기 제1 전압으로서 접지 보다 더 높은 전압을 사용하는 단계를 더 포함하는, 메모리 어레이의 열을 대기 모드로 설정하는 방법.
메모리 셀에 있어서,
전압 공급 노드;
메모리의 동작 모드에 따라 적어도 두 개의 전압 소스들에 선택적으로 결합되도록 구성되어 이 선택적으로 결합된 전압 소스에 대응하는 전압 레벨을 구비할 수 있는 접지 기준 노드; 및
상기 전압 공급 노드와 상기 접지 기준 노드에 결합된 크로스 래치;
를 포함하는 메모리 셀.
제18항에 있어서, 상기 적어도 두 개의 전압 소스들 중의 적어도 하나의 전압 소스는 상기 메모리 셀의 접지 노드인 것인, 메모리 셀.