JP2010080056A

JP2010080056A - スタティック型半導体記憶装置

Info

Publication number: JP2010080056A
Application number: JP2010003085A
Authority: JP
Inventors: Kiyoyasu Akai; 清恭赤井; Nobuyuki Kokubo; 信幸小久保
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2010-01-08
Filing date: 2010-01-08
Publication date: 2010-04-08

Abstract

【課題】大きな書込みマージンを得ることが可能なスタティック型半導体記憶装置を提供する。
【解決手段】このスタティック型半導体記憶装置では、読出／書込制御信号／ＷＥがＬレベルにされたことに応じて内部書込信号ＷＬｉを所定時間だけＨレベルにし、内部書込信号ＷＬｉがＬレベルの場合は電源電圧ＶＣＣをメモリセルに供給し、内部書込信号ＷＬｉがＨレベルの場合は電源電圧ＶＣＣ降圧した電圧ＶＣＣ−ＶＴＨをメモリセルに供給する。内部書込信号ＷＬｉがＨレベルにされる所定時間は、読出／書込制御信号／ＷＥがＬレベルにされる時間よりも短い。したがって、非書込動作時は大きなスタティックノイズマージンを維持し、書込動作時は大きな書込みマージンを得ることができる。
【選択図】図１４

Description

この発明は、スタティック型半導体記憶装置に関し、特に、書込みマージンが大きいスタティック型半導体記憶装置に関する。

従来、低消費なＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）においては、図２０に示すような高抵抗負荷型のメモリセル１２０が用いられていた。高抵抗負荷型のメモリセル１２０は、抵抗２ａ，２ｂと、チャネルＭＯＳトランジスタ３ａ，３ｂ，４ａ，４ｂとを備える。抵抗２ａは、ＮチャネルＭＯＳトランジスタ４ａと直列に接続される。抵抗２ｂは、ＮチャネルＭＯＳトランジスタ４ｂと直列に接続される。抵抗２ａ，２ｂには、電源ノード１から外部電源電圧が供給される。ＮチャネルＭＯＳトランジスタ４ａ，４ｂのドレイン端子は接地ノード８に接続される。ＮチャネルＭＯＳトランジスタ３ａは、抵抗２ａとＮチャネルＭＯＳトランジスタ４ａとの接続点であるノードＮ１とビット線ＢＬとの間に配置される。また、ＮチャネルＭＯＳトランジスタ３ｂは、抵抗２ｂとＮチャネルＭＯＳトランジスタ４ｂとの接続点であるノードＮ２とビット線／ＢＬとの間に配置される。

ＮチャネルＭＯＳトランジスタ３ａ，３ｂのゲート端子にはワード線Ｗが接続される。また、ノードＮ１は、ＮチャネルＭＯＳトランジスタ４ｂのゲート端子に接続され、ノードＮ２は、ＮチャネルＭＯＳトランジスタ４ａのゲート端子に接続される。抵抗２ａ，２ｂは１ＴΩ以上の高抵抗である。

メモリセル１２０からのデータの読出し時には、ＮチャネルＭＯＳトランジスタ３ａ，３ｂがオンされ、カラム電流が低電位側の記憶ノードへ流れ込む。すなわち、負荷素子である抵抗２ａ，２ｂに並列に低インピーダンスの負荷が接続されたのと同じになり、高インピーダンスな負荷素子である抵抗２ａ，２ｂは存在しないのと同じになる。したがって、ＮチャネルＭＯＳトランジスタ３ａ，３ｂを負荷として扱う必要がある。その結果、ＮチャネルＭＯＳトランジスタ３ａ，４ａおよびＮチャネルＭＯＳトランジスタ３ｂ，４ｂは、図２１に示すようなインバータ特性を示す。

曲線ｋ１は、ＮチャネルＭＯＳトランジスタ３ａ，４ａのインバータ特性を示し、曲線ｋ２は、ＮチャネルＭＯＳトランジスタ３ｂ，４ｂのインバータ特性を示す。曲線ｋ１と曲線ｋ２との関係は、一方の曲線を傾き４５度の線に対して対称移動させた関係である。そうすると、一般に「セルの目」と呼ばれる曲線ｋ１，ｋ２で囲まれた領域が形成される。曲線ｋ１と曲線ｋ２との距離Ｌは、スタティックノイズマージンＳＮＭ（ＳｔａｔｉｃＮｏｉｓｅＭａｒｇｉｎ）と呼ばれるものであり、スタティックノイズマージンＳＮＭが大きいほど特性が安定していることを示す。

点Ｓ１，Ｓ２は、安定点であり、安定点Ｓ１はデータ「０」を示し、安定点Ｓ２はデータ「１」を示す。スタティックノイズマージンＳＮＭを大きくするには、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）のドレイン電流とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）のドレイン電流との比（「β比」という。）を大きくする。そうすると、図２１の曲線ｋ３（点線）で示すようにスタティックノイズマージンＳＮＭが大きくなる。β比を大きくするには、ＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）に対してＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）の長さを長くし、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）に対してＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）の幅を大きくすることが考えられるが、これではメモリセルの面積を増大させる。

そこで、図２２に示すように、ノードＮ１とＮチャネルＭＯＳトランジスタ３ａとの間に抵抗Ｒ１を、ノードＮ２とＮチャネルＭＯＳトランジスタ３ｂとの間に抵抗Ｒ２を、それぞれ、挿入することによってβ比を大きくしている。

しかし、このような方法によってβ比を大きくしても、メモリセルの動作電圧の下限は２．４〜２．５Ｖ程度であり、近年の低電圧動作（２Ｖ程度）には対応できなかった。

かかる理由から、図２３に示すフルＣＭＯＳ型のメモリセル１２１が用いられるようになった。メモリセル１２１は、高抵抗負荷型のメモリセル１２０の抵抗２ａ，２ｂをＰチャネルＭＯＳトランジスタ７ａ，７ｂに代えたものである。メモリセル１２１のインバータ特性も、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とのインバータ特性であるが、フルＣＭＯＳ型のメモリセル１２１の場合には、負荷にＰチャネルＭＯＳトランジスタ７ａ，７ｂを用いているため、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とのインバータ特性にＰチャネルＭＯＳトランジスタ７ａ，７ｂの負荷も考慮に入れる必要がある。その結果、図２４に示すように、ＰチャネルＭＯＳトランジスタ７ａ，７ｂが負荷として追加されることによって、インバータ特性は外部電源電圧Ｖｃｃから始まる。これに対し、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とのインバータ特性は、Ｖｃｃ−Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタ３ａまたは３ｂのしきい値）から始まる。

また、インバータ特性の肩は、ＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）との場合、ＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）のしきい値によって決定されていたのに対し、ＰチャネルＭＯＳトランジスタ７ａ，７ｂが負荷として追加されたときは、ＰチャネルＭＯＳトランジスタ７ａ，７ｂの負荷とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）のしきい値との競合によって決定され、張り出しが大きくなる。

これらの違いによって、フルＣＭＯＳ型のメモリセル１２１の場合は、β比を大きくしなくても高抵抗負荷型のメモリセル１２０よりもスタティックノイズマージンＳＮＭが大きくなる。

また、フルＣＭＯＳ型のメモリセル１２１においても、図２５に示すようにノードＮ１とＮチャネルＭＯＳトランジスタ３ａとの間に抵抗Ｒ１を、ノードＮ２とＮチャネルＭＯＳトランジスタ３ｂとの間に抵抗Ｒ２を、それぞれ、挿入してβ比を大きくした場合にも、図２４の点線で示すように、さらにスタティックノイズマージンＳＮＭを大きくできる。その結果、動作電圧の下限が大きくなる。

このようにフルＣＭＯＳ型のメモリセル１２１においては、スタティックノイズマージンＳＮＭが大きくなり、動作マージンが拡大されるが、これに反して書込みマージンは小さくなる。書込み易いということはスタティックノイズマージンＳＮＭが小さいということであり、特に、２．５Ｖ以上の比較的高い電圧においては、書込みマージンを十分に取らなければ書込みができないという問題がある。

そこで、本発明は、かかる問題を解決するためになされたものであり、その目的は、大きなスタティックノイズマージンＳＮＭを有するメモリセルにおいて、書込みマージンを取ることができるスタティック型半導体記憶装置を提供することである。

この発明に係るスタティック型半導体記憶装置は、複数のスタティック型のメモリセルを含むメモリセルアレイを備えたものである。各メモリセルは、第１の導電型の第１の駆動用トランジスタおよび第２の導電型の第１の負荷用トランジスタを含む第１のインバータならびに第１の導電型の第２の駆動用トランジスタおよび第２の導電型の第２の負荷用トランジスタを含む第２のインバータを有するフリップフロップ回路と、第１のインバータの出力ノードに接続される第１の導電型の第１のアクセストランジスタと、第２のインバータの出力ノードに接続される第１の導電型の第２のアクセストランジスタとを含む。このスタティック型半導体記憶装置は、さらに、各メモリセルの第１および第２の負荷用トランジスタのソース電極に接続される内部電源線と、書込動作時に活性化レベルにされ、非書込動作時に活性化レベルにされる書込制御信号を受け、書込制御信号が活性化レベルにされたことに応じて内部書込信号を予め定められた時間だけ活性化レベルにする信号発生回路と、外部から電源電圧を受ける外部電源線と、外部電源線から電源電圧を受け、内部書込信号が非活性化レベルの場合は電源電圧を内部電源線に供給し、内部書込信号が活性化レベルの場合は電源電圧を降圧して内部電源線に供給する電圧供給回路とを備える。予め定められた時間は、書込制御信号が活性化レベルにされる時間よりも短い。

この発明に係るスタティック型半導体記憶装置では、書込制御信号が活性化レベルにされたことに応じて内部書込信号を予め定められた時間だけ活性化レベルにし、内部書込信号が非活性化レベルの場合は電源電圧をメモリセルに供給し、内部書込信号が活性化レベルの場合は電源電圧を降圧してメモリセルに内部電源線に供給する。したがって、非書込動作時は大きなスタティックノイズマージンを維持し、書込動作時は大きな書込みマージンを得ることができる。

実施の形態１によるスタティック型半導体記憶装置の概略ブロック図である。図１に示す半導体記憶装置における電圧供給回路の回路図である。実施の形態２によるスタティック型半導体記憶装置の電圧供給回路の回路図である。実施の形態３によるスタティック型半導体記憶装置の電圧供給回路の回路図である。実施の形態４によるスタティック型半導体記憶装置の電圧供給回路の回路図である。図５に示す電圧供給回路により電圧が供給されたときのメモリセルのインバータ特性図である。。スタティック型半導体記憶装置の概略ブロック図である。実施の形態５によるスタティック型半導体記憶装置の電圧供給回路の回路図である。図８の電圧供給回路に含まれる外部電源電圧制御回路の回路図である。図８の電圧供給回路に含まれる外部電源電圧制御回路が出力する電圧の特性図である。実施の形態６によるスタティック型半導体記憶装置の概略ブロック図である。図１１に示すスタティック型半導体記憶装置の信号生成回路のブロック図である。図１１に示すスタティック型半導体記憶装置の電圧供給回路の回路図である。図１１に示すスタティック型半導体記憶装置における信号のタイミングチャート図である。実施の形態７によるスタティック型半導体記憶装置の概略ブロック図である。図１５に示すスタティック型半導体記憶装置における信号生成回路のブロック図である。図１５に示すスタティック型半導体記憶装置における信号のタイミングチャート図である。実施の形態８によるスタティック型半導体記憶装置のブロック構成図である。図１８に示すスタティック型半導体記憶装置の駆動回路の回路図である。高抵抗負荷型のメモリセルの回路図である。図２０に示すメモリセルのインバータ特性図である。高抵抗負荷型のメモリセルの他の回路図である。フルＣＭＯＳ型のメモリセルの回路図である。図２３に示すメモリセルのインバータ特性図である。フルＣＭＯＳ型のメモリセルの他の回路図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［実施の形態１］
図１を参照して、この発明の実施の形態１によるスタティック型半導体記憶装置１００は、外部電源線５と、内部電源線６と、行アドレスバッファ１０と、列アドレスバッファ２０と、行アドレスデコーダ３０と、列アドレスデコーダ４０と、読出／書込バッファ５０と、ワード線ドライバ６０と、駆動回路７０と、書込ドライバ８０と、センスアンプ９０と、列選択スイッチ１１０と、メモリセル１２１〜１２４と、入出力バッファ１３０と、ＰチャネルＭＯＳトランジスタ１４１〜１４４とを備える。また、駆動回路７０は、インバータ７１と、電圧供給回路７２とを含む。

外部電源線５は、入出力端子から入力された外部電源電圧を駆動回路７０の電圧供給回路７２へ供給する。内部電源線６は、電圧供給回路７２から出力された電圧をメモリセル１２１〜１２４へ供給する。

行アドレスバッファ１０は、入出力端子から入力された行アドレス信号を行アドレスデコーダ３０へ出力する。列アドレスバッファ２０は、入出力端子から入力された列アドレス信号を列アドレスデコーダ４０へ出力する。

行アドレスデコーダ３０は、入力された行アドレス信号をデコードし、ワード線ドライバ６０へ出力する。列アドレスデコーダ４０は、入力された列アドレス信号をデコードし、列選択スイッチ１１０へ出力する。

読出／書込バッファ５０は、入出力端子から入力された読出／書込制御信号を駆動回路７０のインバータ７１、書込ドライバ８０、およびセンスアンプ９０へ出力する。

ワード線ドライバ６０は、行アドレスデコーダ３０からの行アドレスに対応する行のワード線をＨレベルに引き上げる。インバータ７１は、データの書込み時、Ｌレベルの読出／書込制御信号／ＷＥを反転した内部書込信号ＷＥｉを電圧供給回路７２へ出力する。電圧供給回路７２は、内部書込信号ＷＥｉに基づいて、後述する方法により異なる電圧を内部電源線６へ出力する。

書込ドライバ８０は、読出／書込バッファ５０からのＬ（論理ロー）レベルの読出／書込制御信号によって活性化され、列選択スイッチ１１０によって接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・へセンスアンプ９０によって増幅されたデータを書込む。

センスアンプ９０は、読出／書込バッファ５０からの読出／書込制御信号によって活性化される。そして、センスアンプ９０は、データの読出し時、列選択スイッチ１１０によって接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・上の出力信号を増幅して入出力バッファ１３０へ出力する。また、センスアンプ９０は、データの書込み時、入出力バッファ１３０からのデータを増幅し、入出力バッファ１３０を介して書込ドライバ８０へ出力する。

列選択スイッチ１１０は、列アドレスデコーダ４０からの列アドレスに対応する列のビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・を書込ドライバ８０またはセンスアンプ９０と接続する。

メモリセル１２１〜１２４は、記憶情報に対応する論理値「０」または「１」が記憶される。入出力バッファ１３０は、データの書込み時、入出力端子からのデータをセンスアンプ９０へ出力し、センスアンプ９０で増幅されたデータを書込ドライバ８０へ出力する。また、入出力バッファ１３０は、データの読出し時、センスアンプ９０で増幅されたデータを入出力端子へ出力する。

ＰチャネルＭＯＳトランジスタ１４１〜１４４は、常時オンにされ、対応するビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・へ外部電源電圧を供給する。

図２を参照して、電圧供給回路７２は、ＰチャネルＭＯＳトランジスタ７２０と、ＮチャネルＭＯＳトランジスタ７２１と、電源電圧ノード７２２とを備える。電源電圧ノード７２２は外部電源線５に接続される。ＰチャネルＭＯＳトランジスタ７２０とＮチャネルＭＯＳトランジスタ７２１とは、外部電源線と内部電源線６との間に並列接続される。また、ＰチャネルＭＯＳトランジスタ７２０とＮチャネルＭＯＳトランジスタ７２１は、内部書込信号ＷＥｉをゲート端子に受ける。

メモリセル１２１〜１２４へのデータの書込み時、Ｌレベルの読出／書込制御信号／ＷＥが読出／書込バッファ５０から駆動回路７０のインバータ７１へ入力されると、インバータ７１は、Ｌレベルの読出／書込制御信号／ＷＥを反転したＨ（論理ハイ）レベルの内部書込信号ＷＥｉを出力する。そうすると、ＰチャネルＭＯＳトランジスタ７２０およびＮチャネルＭＯＳトランジスタ７２１は、Ｈレベルの内部書込信号ＷＥｉをゲート端子に受け、ＰチャネルＭＯＳトランジスタ７２０はオフされ、ＮチャネルＭＯＳトランジスタ７２１はオンされる。そして、ＮチャネルＭＯＳトランジスタ７２１は、外部電源電圧ＶＣＣよりもＮチャネルＭＯＳトランジスタ７２１のしきい値ＶＴＨ分だけ低い電圧ＶＣＣ−ＶＴＨを内部電源線６へ出力する。

メモリセル１２１〜１２４は、図２３に示すフルＣＭＯＳ型のメモリセルである。内部電源線６は、フルＣＭＯＳ型のメモリセルの電源ノード１と接続されているため、内部電源線６へ出力された電圧ＶＣＣ−ＶＴＨは、メモリセル１２１〜１２４の電源ノード１へ供給される。そうすると、負荷であるＰチャネルＭＯＳトランジスタ７ａ，７ｂに電圧ＶＣＣ−ＶＴＨが供給されるため、メモリセル１２１〜１２４は、図２１に示すインバータ特性に従って駆動される。

一方、メモリセル１２１〜１２４からのデータの読出し時、読出／書込バッファ５０は、Ｈレベルの読出／書込制御信号／ＷＥを駆動回路７０のインバータ７１へ出力するため、インバータ７１は、Ｌレベルの内部書込信号ＷＥｉを出力する。そうすると、ＰチャネルＭＯＳトランジスタ７２０およびＮチャネルＭＯＳトランジスタ７２１は、Ｌレベルの内部書込信号ＷＥｉをゲート端子に受け、ＰチャネルＭＯＳトランジスタ７２０はオンされ、ＮチャネルＭＯＳトランジスタ７２１はオフされる。そして、ＰチャネルＭＯＳトランジスタ７２０は、外部電源電圧ＶＣＣを内部電源線６へ出力する。

そして、メモリセル１２１〜１２４の電源ノード１に外部電源電圧ＶＣＣが供給されるため、メモリセル１２１〜１２４は、図２４に示すインバータ特性に従って駆動される。

したがって、電圧供給回路７２は、内部書込信号ＷＥｉに基づいて、データの書込み時、電圧ＶＣＣ−ＶＴＨをメモリセル１２１〜１２４の電源ノード１へ供給し、データの読出し時、外部電源電圧ＶＣＣを電源ノード１へ供給する。そして、メモリセル１２１〜１２４は、電圧ＶＣＣ−ＶＴＨに応じてスタティックノイズマージンＳＮＭが小さいインバータ特性に従って駆動され、電圧ＶＣＣに応じてスタティックノイズマージンＳＮＭが大きいインバータ特性に従って駆動される。その結果、データの書込み時は、スタティックノイズマージンＳＮＭが小さくなり、書込みマージンが大きくなる。

なお、駆動回路７０のインバータ７１は、ＰチャネルＭＯＳトランジスタ７２０とＮチャネルＭＯＳトランジスタ７２１とを選択的に活性化させるＬレベルの内部書込信号ＷＥｉ、Ｈレベルの内部書込信号ＷＥｉを生成するため、本発明において活性化信号生成回路を構成する。

再び、図１を参照して、メモリセル１２１〜１２４からのデータの読出し動作／へのデータの書込み動作について説明する。読出し動作においては、半導体記憶装置１００に入出力端子を介して外部からアドレス信号およびＨレベルの読出／書込制御信号が入力される。行アドレスバッファ１０は、入力された行アドレス信号を行アドレスデコーダ３０へ出力し、行アドレスデコーダ３０は行アドレス信号をデコードしてワード線ドライバ６０へ出力する。そして、ワード線ドライバ６０は、行アドレスに対応するワード線をＨレベルに引き上げる。

列アドレスバッファ２０は、入力された列アドレス信号を列アドレスデコーダ４０へ出力し、列アドレスデコーダ４０は列アドレス信号をデコードして列選択スイッチ１１０へ出力する。そして、列選択スイッチ１１０は、列アドレスに対応するビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・をセンスアンプ９０と接続する。

一方、読出／書込バッファ５０は、Ｈレベルの読出／書込制御信号を駆動回路７０のインバータ７１へ出力し、インバータ７１はＬレベルの内部書込信号ＷＥｉを電圧供給回路７２へ出力する。そうすると、電圧供給回路７２は、上述した方法によって外部電源電圧ＶＣＣを内部電源線６を介してメモリセル１２１〜１２４へ供給する。そして、メモリセル１２１〜１２４のうち、Ｈレベルに引き上げられたワード線と、列選択スイッチ１１０によってセンスアンプ９０に接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・とにつながったメモリセルは、スタティックノイズマージンＳＮＭの大きいインバータ特性に従って駆動され、記憶されたデータに対応する出力信号を出力する。

センスアンプ９０は、出力された出力信号を増幅して入出力バッファ１３０へ出力する。そして、入出力バッファ１３０はデータを入出力端子を介して外部へ出力する。

書込み動作においては、半導体記憶装置１００に入出力端子を介して外部からアドレス信号およびＬレベルの読出／書込制御信号が入力される。行アドレスバッファ１０は、入力された行アドレス信号を行アドレスデコーダ３０へ出力し、行アドレスデコーダ３０は行アドレス信号をデコードしてワード線ドライバ６０へ出力する。そして、ワード線ドライバ６０は、行アドレスに対応するワード線をＨレベルに引き上げる。

列アドレスバッファ２０は、入力された列アドレス信号を列アドレスデコーダ４０へ出力し、列アドレスデコーダ４０は列アドレス信号をデコードして列選択スイッチ１１０へ出力する。そして、列選択スイッチ１１０は、列アドレスに対応するビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・を書込ドライバ８０と接続する。

一方、読出／書込バッファ５０は、Ｌレベルの読出／書込制御信号を駆動回路７０のインバータ７１へ出力し、インバータ７１はＨレベルの内部書込信号ＷＥｉを電圧供給回路７２へ出力する。そうすると、電圧供給回路７２は、上述した方法によって外部電源電圧ＶＣＣ−ＶＴＨを内部電源線６を介してメモリセル１２１〜１２４へ供給する。そして、メモリセル１２１〜１２４のうち、Ｈレベルに引き上げられたワード線と、列選択スイッチ１１０によって書込ドライバ８０に接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・とにつながったメモリセルは、スタティックノイズマージンＳＮＭの小さいインバータ特性に従って駆動される。

入出力バッファ１３０は、入出力端子を介して入力したデータをセンスアンプ９０へ出力し、増幅されたデータをセンスアンプ９０から受け取る。そして、入出力バッファ１３０は、増幅されたデータを書込ドライバ８０へ出力する。そうすると、書込ドライバ８０は、入力したデータを列選択スイッチ１１０によって接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・へ書込む。そして、データが書込まれたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・につながったメモリセルは、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動されているため、ビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・上のデータはメモリセルに容易に書込まれる。

実施の形態１によれば、スタティック型半導体記憶装置１００は、データの書込み時、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動するための電圧ＶＣＣ−ＶＴＨをメモリセルに供給し、データの読出し時、大きいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動するための電圧ＶＣＣをメモリセルに供給するので、メモリセルを安定に駆動し、かつ、データの書込みマージンを大きくできる。

［実施の形態２］
実施の形態２によるスタティック型半導体記憶装置２００は、図１に示すスタティック型半導体記憶装置１００の電圧供給回路７２を電圧供給回路７３に代えたものであり、その他は実施の形態１と同じである。

図３を参照して、電圧供給回路７３は、電圧供給回路７２のＮチャネルＭＯＳトランジスタ７２２を高抵抗な抵抗７３１に代えたものである。抵抗７３１はテラ（Ｔ）Ωオーダーの抵抗値を有する。

メモリセル１２１〜１２４へのデータの書込み時、ＰチャネルＭＯＳトランジスタ７２０はＨレベルの内部書込信号ＷＥｉをゲート端子に受けてオフされる。そうすると、抵抗７３１は、外部電源線５上の外部電源電圧ＶＣＣを殆ど降圧せずに、電圧ＶＣＣを内部電源線６へ出力する。そして、メモリセル１２１〜１２４は、電圧ＶＣＣを電源ノード１に受ける。この場合、メモリセル１２１〜１２４は、図２４に示す大きなスタティックノイズマージンＳＮＭを有するインバータ特性ではなく、図２１に示す小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。電圧供給回路７３が抵抗７３１によって電圧ＶＣＣをメモリセル１２１〜１２４へ供給するとき、メモリセル１２１〜１２４の負荷であるＰチャネルＭＯＳトランジスタ７ａ，７ｂと抵抗７３１とは直列に接続されたことになり、メモリセル１２１〜１２４は、実質的には図２０に示す高抵抗負荷型のメモリセルと同じように駆動される。したがって、この場合、メモリセル１２１〜１２４は、図２１に示す小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。

一方、メモリセル１２１〜１２４からのデータの読出し時、ＰチャネルＭＯＳトランジスタ７２０はＬレベルの内部書込信号ＷＥｉをゲート端子に受けてオンされる。そうすると、ＰチャネルＭＯＳトランジスタ７２０の抵抗は非常に小さいので、ＰチャネルＭＯＳトランジスタ７２０は電圧ＶＣＣを内部電源線６へ出力する。そして、メモリセル１２１〜１２４は、電圧ＶＣＣを電源ノード１に受け、図２４に示す大きなスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。この場合、メモリセル１２１〜１２４の負荷であるＰチャネルＭＯＳトランジスタ７ａ，７ｂに直列に接続される抵抗は、電圧供給回路７３のＰチャネルＭＯＳトランジスタ７２０の非常に小さい抵抗であるため、メモリセル１２１〜１２４は、図２４に示す大きなスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。

このように実施の形態２においては、電圧供給回路７３からメモリセル１２１〜１２４へ同じ電圧ＶＣＣが供給されるが、メモリセル１２１〜１２４は、異なるインバータ特性に従って駆動される。つまり、データの書込み時、電圧供給回路７３は、抵抗７３１をメモリセル１２１〜１２４と直列に接続してメモリセル１２１〜１２４の負荷を小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動するための負荷に設定する。一方、データの読出し時、電圧供給回路７３は、抵抗が非常に小さいＰチャネルＭＯＳトランジスタ７２０をメモリセル１２１〜１２４と直列に接続してメモリセル１２１〜１２４の負荷を大きいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動するための負荷に設定する。

したがって、メモリセル１２１〜１２４と直列に接続する負荷を変化させることによっても、メモリセル１２１〜１２４のインバータ特性を変化させることができる。その他は、実施の形態１と同じである。

実施の形態２によれば、スタティック型半導体記憶装置２００は、データの書込み時とデータの読出し時とで、メモリセルの負荷を異なる負荷に設定し、データの書込み時、スタティックノイズマージンＳＮＭの小さいインバータ特性に従ってメモリセルを駆動し、データの読出し時、スタティックノイズマージンＳＮＭの大きいインバータ特性に従ってメモリセルを駆動するので、メモリセルを安定に駆動し、かつ、データの書込みマージンを大きくできる。

［実施の形態３］
実施の形態３によるスタティック型半導体記憶装置３００は、図１に示すスタティック型半導体記憶装置１００の電圧供給回路７２を電圧供給回路７４に代えたものであり、その他は実施の形態１と同じである。

図４を参照して、電圧供給回路７４は、電圧供給回路７２のＮチャネルＭＯＳトランジスタ７２２をＰチャネル薄膜トランジスタ７４１に代えたものである。Ｐチャネル薄膜トランジスタ７４１は、オン状態でテラ（Ｔ）Ωオーダーの抵抗値を有する。

メモリセル１２１〜１２４へのデータの書込み時、内部書込信号ＷＥｉはＨレベルである。したがって、ＰチャネルＭＯＳトランジスタ７２０はＨレベルの内部書込信号ＷＥｉをゲート端子に受けてオフされ、Ｐチャネル薄膜トランジスタ７４１は、Ｈレベルの内部書込信号ＷＥｉがインバータ７４２によって反転されたＬレベルの信号をゲート端子に受けてオンされる。そうすると、Ｐチャネル薄膜トランジスタ７４１は、外部電源線５上の外部電源電圧ＶＣＣを殆ど降圧せずに、電圧ＶＣＣを内部電源線６へ出力する。そして、メモリセル１２１〜１２４は、電圧ＶＣＣを電源ノード１に受ける。この場合、Ｐチャネル薄膜トランジスタ７４１は実施の形態２の抵抗７３１と同じ機能を果たすため、メモリセル１２１〜１２４は、図２１に示す小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。

一方、メモリセル１２１〜１２４からのデータの読出し時、ＰチャネルＭＯＳトランジスタ７２０はＬレベルの内部書込信号ＷＥｉをゲート端子に受けてオンされ、Ｐチャネル薄膜トランジスタ７４１はＨレベルの信号をゲート端子に受けてオフされる。そうすると、実施の形態２で説明したのと同じように、メモリセル１２１〜１２４は、電圧ＶＣＣを電源ノード１に受け、図２４に示す大きなスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。

このように実施の形態３においても、電圧供給回路７３からメモリセル１２１〜１２４へ同じ電圧ＶＣＣが供給されるが、メモリセル１２１〜１２４は、異なるインバータ特性に従って駆動される。つまり、データの書込み時とデータの読出し時とで、ＰチャネルＭＯＳトランジスタ７２０とＰチャネル薄膜トランジスタ７４１とを選択的に活性化させ、メモリセル１２１〜１２４の負荷を異なる負荷に設定する。その他は、実施の形態２と同じである。

実施の形態３によれば、スタティック型半導体記憶装置３００は、データの書込み時とデータの読出し時とで、メモリセルの負荷を異なる負荷に設定し、データの書込み時、スタティックノイズマージンＳＮＭの小さいインバータ特性に従ってメモリセルを駆動し、データの読出し時、スタティックノイズマージンＳＮＭの大きいインバータ特性に従ってメモリセルを駆動するので、メモリセルを安定に駆動し、かつ、データの書込みマージンを大きくできる。

［実施の形態４］
実施の形態４によるスタティック型半導体記憶装置４００は、図１に示すスタティック型半導体記憶装置１００の電圧供給回路７２を電圧供給回路７５に代えたものである。その他は半導体記憶装置１００と同じである。

図５を参照して、電圧供給回路７５は、ＮチャネルＭＯＳトランジスタ７５１と、ＰチャネルＭＯＳトランジスタ７５２と、インバータ７５３とを備える。ＮチャネルＭＯＳトランジスタ７５１、およびＰチャネルＭＯＳトランジスタ７５２は、接地ノード７５０と内部電源線６との間に並列接続される。インバータ７５３は、内部書込信号ＷＥｉを反転してＮチャネルＭＯＳトランジスタ７５１のゲート端子およびＰチャネルＭＯＳトランジスタ７５２のゲート端子に与える。内部電源線６は、図２３の接地ノード８に接続される。

メモリセル１２１〜１２４へのデータの書込み時、電圧供給回路７５のインバータ７５３はＨレベルの内部書込信号ＷＥｉが入力される。そうすると、インバータ７５３は、Ｌレベルの信号をＮチャネルＭＯＳトランジスタ７５１のゲート端子およびＰチャネルＭＯＳトランジスタ７５２のゲート端子に与え、ＮチャネルＭＯＳトランジスタ７５１はオフされ、ＰチャネルＭＯＳトランジスタ７５２はオンされる。

そして、ＰチャネルＭＯＳトランジスタ７５２は、接地電圧ＧＮＤよりもＰチャネルＭＯＳトランジスタ７５２のしきい値ＶＴＨ分だけ高い電圧ＧＮＤ＋ＶＴＨを内部電源線６へ出力する。メモリセル１２１〜１２４は、電圧ＧＮＤ＋ＶＴＨを接地ノード８に受け、図６の点線で示すインバータ特性に従って駆動される。この場合、メモリセル１２１〜１２４は、接地ノード８が電位ＧＮＤ＋ＶＴＨに上昇されるため、駆動用トランジスタであるＮチャネルＭＯＳトランジスタ４ａのゲート端子に高い電圧が供給される領域でのノードＮ２の電位はＶＴＨ分上昇する。その結果、図６の点線で示すインバータ特性になり、スタティックノイズマージンＳＮＭは小さくなる。

一方、メモリセル１２１〜１２４へのデータの書込み時、電圧供給回路７５は、Ｌレベルの内部書込信号ＷＥｉが入力される。そうすると、インバータ７５３は、Ｈレベルの信号をＮチャネルＭＯＳトランジスタ７５１のゲート端子とＰチャネルＭＯＳトランジスタ７５２のゲート端子とに与え、ＮチャネルＭＯＳトランジスタ７５１はオンされ、ＰチャネルＭＯＳトランジスタ７５２はオフされる。

そして、ＮチャネルＭＯＳトランジスタ７５１は、接地電圧ＧＮＤを内部電源線６へ出力する。メモリセル１２１〜１２４は、接地電圧ＧＮＤを接地ノード８に受け、図２４に示すインバータ特性に従って駆動され、スタティックノイズマージンＳＮＭは大きくなる。

このように実施の形態４においては、データの書込み時、メモリセル１２１〜１２４の接地ノード８へ電圧ＧＮＤ＋ＶＴＨを供給することによってスタティックノイズマージンが小さいインバータ特性に従ってメモリセル１２１〜１２４を駆動させ、データの読出し時、メモリセル１２１〜１２４の接地ノード８へ電圧ＧＮＤを供給することによってスタティックノイズマージンが大きいインバータ特性に従ってメモリセル１２１〜１２４を駆動させる。その他は、実施の形態１と同じである。

なお、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを選択的に活性化させて異なる電圧をメモリセルに供給し、異なるスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動させる点では、実施の形態１と同じであるが、大きいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動させるための電圧と、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動させるための電圧とを、メモリセルへ供給するトランジスタの導電型が実施の形態１とは逆である。

実施の形態４によれば、スタティック型半導体記憶装置４００は、データの書込み時とデータの読出し時とで、メモリセルの接地ノードへ異なる電圧を供給し、データの書込み時、スタティックノイズマージンＳＮＭの小さいインバータ特性に従ってメモリセルを駆動し、データの読出し時、スタティックノイズマージンＳＮＭの大きいインバータ特性に従ってメモリセルを駆動するので、メモリセルを安定に駆動し、かつ、データの書込みマージンを大きくできる。

［実施の形態５］
図７を参照して、メモリセル１２１〜１２４は、アレイ状に並べられている。そして、メモリセル１２１にデータを書込むときは、行デコーダ３０でデコードされた行アドレスに対応するワード線Ｗ１がワード線ドライバ（図７においては図示せず）によってＨレベルに引き上げられ、列デコーダ２０でデコードされた列アドレスに対応するビット線対ＢＬ１，／ＢＬ１にデータを書込むためにカラム選択線１５が立ち上げられる。そして、ＮチャネルＭＯＳトランジスタ１３ａ，１３ｂがオンされてＩ／Ｏ線１４ａ上の書込みデータがビット線対ＢＬ１，／ＢＬ１へ伝達されてメモリセル１２１にデータが書込まれる。

この場合、メモリセル１２１と同じワード線Ｗ１につながった隣接するメモリセル１２３は、自動的に読出し状態になる。メモリセル１２１〜１２４へ供給される電源電圧が２．２Ｖ以下と非常に低い場合、メモリセル１２１〜１２４のＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とのインバータ特性が消滅してしまうため、選択されたメモリセル１２１と同じワード線Ｗ１に接続されたメモリセル１２３は、ワード線Ｗ１がＨレベルに引き上げられたときにスタティックノイズマージンＳＮＭがなく、書込まれたデータが消失してしまうという問題がある。このため、実施の形態１〜４で説明した電圧供給回路７２〜７５を用いたのでは、電源電圧が２．２以下に下がったとき、データの書込みを行っているメモリセル以外のメモリセルにおけるデータ消失を防止することができない。

そこで、この実施の形態５によるスタティック型半導体記憶装置５００は、図１に示す電圧供給回路７２に代えて図８に示す電圧供給回路７６を用いる。

図８を参照して、電圧供給回路７６は、ＰチャネルＭＯＳトランジスタ７２０，７６３と、外部電源電圧制御回路７６１と、インバータ７６２と、ＮチャネルＭＯＳトランジスタ７６４とを備える。並列接続されたＰチャネルＭＯＳトランジスタ７６３およびＮチャネルＭＯＳトランジスタ７６４は、外部電源電圧制御回路７６１に直列に接続される。そして、外部電源電圧制御回路７６１は、電源ノード７２２に接続され、並列接続されたＰチャネルＭＯＳトランジスタ７６３およびＮチャネルＭＯＳトランジスタ７６４は、内部電源線６に接続される。また、ＰチャネルＭＯＳトランジスタ７２０は、電源ノード７２２と内部電源線６との間に配置され、外部電源電圧制御回路７６１と、ＰチャネルＭＯＳトランジスタ７６３およびＮチャネルＭＯＳトランジスタ７６４とに対して並列に接続される。

ＰチャネルＭＯＳトランジスタ７２０およびＮチャネルＭＯＳトランジスタ７６４は、内部書込信号ＷＥｉをゲート端子に受け、オン・オフされる。ＰチャネルＭＯＳトランジスタ７６３は、内部書込信号ＷＥｉがインバータ７６２で反転された信号をゲート端子に受け、オン・オフされる。

メモリセル１２１〜１２４へデータを書込むとき、すなわち、Ｈレベルの内部書込信号ＷＥｉが電圧供給回路７６へ入力されたとき、ＰチャネルＭＯＳトランジスタ７２０はオフされ、ＰチャネルＭＯＳトランジスタ７６３およびＮチャネルＭＯＳトランジスタ７６４がオンされる。そして、外部電源電圧制御回路７６１は、後述する方法により外部電源電圧ＶＣＣのレベルに応じた電圧を内部電源線６へ出力する。

また、メモリセル１２１〜１２４からデータを読出すとき、すなわち、Ｌレベルの内部書込信号ＷＥｉが電圧供給回路７６へ入力されるとき、ＰチャネルＭＯＳトランジスタ７２０はオンされ、ＰチャネルＭＯＳトランジスタ７６３およびＮチャネルＭＯＳトランジスタ７６４がオフされる。そして、ＰチャネルＭＯＳトランジスタ７２０は電圧ＶＣＣを内部電源線６へ出力する。

図９を参照して、外部電源電圧制御回路７６１は、抵抗７６５，７６７と、ＰチャネルＭＯＳトランジスタ７６８，７６９と、ＮチャネルＭＯＳトランジスタ７７０とを備える。抵抗７６５は、電源ノード７２２と接地ノード７６６との間に３個直列に接続され、電源ノード７２２に供給された外部電源電圧ＶＣＣを分圧する。

ＰチャネルＭＯＳトランジスタ７６８は、電源ノード７２２と接地ノード７６６との間に抵抗７６７，７６７と直列に接続される。また、ＰチャネルＭＯＳトランジスタ７６８は、ノード７７２上の電圧をゲート端子に受け、図２１のインバータ特性が消滅する下限電圧Ｖｇｎよりも高い電圧がゲート端子に入力されるとオフされる。

ＰチャネルＭＯＳトランジスタ７６９とＮチャネルＭＯＳトランジスタ７７０とは、電源ノード７２２とノード７７１との間に並列に接続される。また、ＰチャネルＭＯＳトランジスタ７６９は、ノード７６３上の電圧をゲート端子に受け、下限電圧Ｖｇｎよりも高い電圧がゲート端子に入力されるとオフされる。ＮチャネルＭＯＳトランジスタ７７０は、常時、オンされている。

下限電圧Ｖｇｎ以下の外部電源電圧ＶＣＣが電源ノード７２２に供給されると、ノード７７２上の電圧は低いためＰチャネルＭＯＳトランジスタ７６８がオンされ、ノード７６３には外部電源電圧ＶＣＣが供給され、ＰチャネルＭＯＳトランジスタ７６９は、外部電源電圧ＶＣＣをゲート端子に受ける。しかし、外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも低いため、ＰチャネルＭＯＳトランジスタ７６９はオンし、ノード７７１に外部電源電圧ＶＣＣを出力する。この場合、ＮチャネルＭＯＳトランジスタ７７０もオンされているが、ＮチャネルＭＯＳトランジスタ７７０は、電圧ＶＣＣ−ＶＴＨ（ＶＴＨはＮチャネルＭＯＳトランジスタ７７０のしきい値）をノード７７１に出力するため、ノード７７１上の電圧は電圧ＶＴＨとなる。

下限電圧Ｖｇｎ以上の外部電源電圧ＶＣＣが電源ノード７２２へ供給されると、ノード７７２は下限電圧Ｖｇｎよりも低い電圧をＰチャネルＭＯＳトランジスタ７６８へ印加するため、ＰチャネルＭＯＳトランジスタ７６８はオンされ、ノード７６３は、外部電源電圧ＶＣＣになる。そうすると、ノード７６３は、外部電源電圧ＶＣＣをＰチャネルＭＯＳトランジスタ７６９のゲート端子に与えるため、ＰチャネルＯＳトランジスタ７６９はオフされる。そして、ＮチャネルＭＯＳトランジスタ７７０は、電圧ＶＣＣ−ＶＴＨをノード７７１へ出力する。

したがって、外部電源電圧制御回路７６１は、図１０に示すように外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときＰチャネルＭＯＳトランジスタ７６９によって外部電源電圧ＶＣＣをノード７７１へ出力し、外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも高くなると、電圧ＶＣＣ−ＶＴＨをノード７７１へ出力する。

そうすると、再び図８を参照して、メモリセル１２１〜１２４へのデータの書込み時、外部電源電圧制御回路７６１から内部電源線６へ電圧が出力されるが、外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときは外部電源電圧ＶＣＣが内部電源線６へ出力され、外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも高いときは電圧ＶＣＣ−ＶＴＨが内部電源線６へ出力される。そして、内部電源線６に出力された電圧ＶＣＣまたはＶＣＣ−ＶＴＨは、メモリセル１２１〜１２４の電源ノード１へ供給される。

その結果、メモリセル１２１〜１２４は、外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときは、図２４に示すインバータ特性に従って駆動され、外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも高くなると、図２１に示すインバータ特性に従って駆動される。外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のとき、メモリセル１２１〜１２４のＮチャネルＭＯＳトランジスタ３ａ（または３ｂ）とＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とのインバータ特性は消滅するが、ＮチャネルＭＯＳトランジスタ４ａ（または４ｂ）とＰチャネルＭＯＳトランジスタ７ａ（または７ｂ）とのインバータ特性は消滅しないため、メモリセル１２１〜１２４は、図２４に示すインバータ特性に従って駆動される。

したがって、外部電源電圧ＶＣＣが下限電圧Ｖｇｎ以下のときは、動作電圧が低いためメモリセル１２３１〜１２４へデータを容易に書込むことができ、スタティックノイズマージンＳＮＭが大きいためデータは消失されない。また、外部電源電圧ＶＣＣが下限電圧Ｖｇｎよりも高いときは、動作電圧が高いためデータが消失されることがなく、スタティックノイズマージンＳＮＭが小さいため書込みマージンが大きくなる。

また、データの読出し時は、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣがメモリセル１２１〜１２４へ供給されるため、メモリセル１２１〜１２４は、大きなスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される。

その他は、実施の形態１の説明と同じである。
実施の形態５によれば、スタティック型半導体記憶装置５００においては、データの書込み時、供給される外部電源電圧ＶＣＣのレベルに応じてスタティックノイズマージンＳＮＭの大きいインバータ特性またはスタティックノイズマージンＳＮＭの小さいインバータ特性に従ってメモリセルが駆動され、データの読出し時、スタティックノイズマージンＳＮＭの大きいインバータ特性に従ってメモリセルが駆動されるので、外部電源電圧ＶＣＣが変動しても、安定してデータの書込みおよび読出しを行なうことができる。

［実施の形態６］
図１１を参照して、実施の形態６によるスタティック型半導体記憶装置６００は、図１に示すスタティック型半導体記憶装置１００の駆動回路７０を駆動回路７０Ａに代え、信号生成回路１５０を追加したものである。駆動回路７０Ａは、インバータ７１と電圧供給回路７８とを含む。

信号生成回路１５０は、読出／書込バッファ５０からの読出／書込制御信号／ＷＥに基づいて、後述する方法により内部書込信号ＷＬｉを生成し、駆動回路７０Ａの電圧供給回路７８およびワード線ドライバ６０へ出力する。

図１２を参照して、信号生成回路１５０は、ワンショットマルチ１５１，１５２からなる。ワンショットマルチ１５１と、ワンショットマルチ１５２とは、出力信号をＨレベルに保持する期間が異なる。

図１２，１４を参照して、信号生成回路１５０における内部書込信号ＷＬｉの生成について生成する。アドレス信号とともに、そのアドレス信号によって指定されるメモリセルにデータを書込むための期間、Ｌレベルを保持した読出／書込制御信号／ＷＥが入力される。そして、読出／書込バッファ５０は、Ｌレベルを保持した読出／書込制御信号／ＷＥを信号生成回路１５０へ出力する。そうすると、ワンショットマルチ１５１は、読出／書込制御信号／ＷＥの立下りに同期してＨレベルに立ち上がる信号ＷＥＭを生成し、ワンショットマルチ１５２へ出力する。そして、ワンショットマルチ１５２は、信号ＷＥＭの立下りに同期してＨレベルに立ち上がる内部書込信号ＷＬｉを生成する。内部書込信号ＷＬｉは、読出／書込制御信号／ＷＥがＬレベルを保持している期間よりも短い期間、Ｈレベルを保持する。

図１３を参照して、電圧供給回路７８は、図２に示す電圧供給回路７２にＮＡＮＤ７８１とインバータ７８２とを追加したものである。ＮＡＮＤ７８１は、内部書込信号ＷＥｉ，ＷＬｉを入力し、その２つの信号の論理を取る。そして、インバータ７８２は、ＮＡＮＤ７８１の出力信号を反転してＰチャネルＭＯＳトランジスタ７２０のゲート端子とＮチャネルＭＯＳトランジスタ７２１のゲート端子とに与える。つまり、電圧供給回路７８は、内部書込信号ＷＥｉと内部書込信号ＷＬｉとが共にＨレベルのときＮチャネルＭＯＳトランジスタ７２１をオンさせてメモリセル１２１〜１２４へ電圧ＶＣＣ−ＶＴＨを供給する。

また、データの読出しモードに移行した場合、読出／書込制御信号／ＷＥはＨレベルを保持するため、信号生成回路１５０はＨレベルの内部書込信号ＷＬｉを出力する。そうすると、ＮＡＮＤ７８１は、Ｌレベルの内部書込信号ＷＥｉおよびＨレベルの内部書込信号ＷＬｉを入力し、Ｈレベルの信号を出力し、インバータ７２１は、Ｌレベルの信号を出力する。そうすると、ＮチャネルＭＯＳトランジスタ７２１はオフされ、ＰチャネルＭＯＳトランジスタ７２０はオンされて内部電源線６に電圧ＶＣＣが出力される。

したがって、電圧供給回路７８は、データをメモリセル１２１〜１２４へ書込むとき、読出／書込制御信号／ＷＥがＬレベルを保持する期間よりも短い期間だけ、電圧ＶＣＣ−ＶＴＨをメモリセル１２１〜１２４の電源ノード１へ供給し、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセル１２１〜１２４を駆動させ、データをメモリセル１２１〜１２４から読出すときは、電圧ＶＣＣをメモリセル１２１〜１２４の電源ノード１へ供給し、大きいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセル１２１〜１２４を駆動させる。

再び、図１１を参照して、スタティック型半導体記憶装置６００におけるデータの読出し動作および書込み動作について説明する。読出し動作においては、半導体記憶装置６００に入出力端子を介して外部からアドレス信号およびＨレベルの読出／書込制御信号／ＷＥが入力される。行アドレスバッファ１０は、入力された行アドレス信号を行アドレスデコーダ３０へ出力し、行アドレスデコーダ３０は行アドレス信号をデコードしてワード線ドライバ６０へ出力する。

一方、信号生成回路１５０は、Ｈレベルの読出／書込制御信号／ＷＥに基づいてＨレベルの内部書込信号ＷＬｉを駆動回路７０Ａの電圧供給回路７８およびワード線ドライバ６０へ出力する。そうすると、ワード線ドライバ６０は、Ｈレベルに保持された内部書込信号ＷＬｉを受けて、行アドレスに対応するワード線をＨレベルに引き上げる。

一方、読出／書込バッファ５０は、Ｈレベルの読出／書込制御信号／ＷＥを駆動回路７０Ａのインバータ７１へ出力し、インバータ７１はＬレベルの内部書込信号ＷＥｉを電圧供給回路７８へ出力する。そうすると、電圧供給回路７８は、Ｈレベルの内部書込信号ＷＬｉとＬレベルの内部書込信号ＷＥｉとに基づいて、上述したように電圧ＶＣＣを内部電源線６を介してメモリセル１２１〜１２４へ供給する。そして、メモリセル１２１〜１２４のうち、Ｈレベルに引き上げられたワード線と、列選択スイッチ１１０によってセンスアンプ９０に接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・とにつながったメモリセルは、スタティックノイズマージンＳＮＭの大きいインバータ特性に従って駆動され、記憶されたデータに対応する出力信号を出力する。

書込み動作においては、半導体記憶装置６００に入出力端子を介して外部からアドレス信号およびＬレベルの読出／書込制御信号／ＷＥが入力される。行アドレスバッファ１０は、入力された行アドレス信号を行アドレスデコーダ３０へ出力し、行アドレスデコーダ３０は行アドレス信号をデコードしてワード線ドライバ６０へ出力する。

一方、信号生成回路１５０は、上述したようにＬレベルの読出／書込制御信号／ＷＥに基づいて、読出／書込制御信号／ＷＥがＬレベルを保持する期間よりも短い期間、Ｈレベルを保持する内部書込信号ＷＬｉを駆動回路７０Ａの電圧供給回路７８およびワード線ドライバ６０へ出力する。そうすると、ワード線ドライバ６０は、Ｈレベルに保持された内部書込信号ＷＬｉを受けて、内部書込信号ＷＬｉがＨレベルを保持する期間のみ行アドレスに対応するワード線をＨレベルに引き上げる。

一方、読出／書込バッファ５０は、Ｌレベルの読出／書込制御信号／ＷＥを駆動回路７０Ａのインバータ７１へ出力し、インバータ７１はＨレベルの内部書込信号ＷＥｉを電圧供給回路７８へ出力する。そうすると、電圧供給回路７８は、上述した方法によって内部書込信号ＷＬｉがＨレベルを保持する期間のみ、外部電源電圧ＶＣＣ−ＶＴＨを内部電源線６を介してメモリセル１２１〜１２４へ供給する。そして、メモリセル１２１〜１２４のうち、Ｈレベルに引き上げられたワード線と、列選択スイッチ１１０によって書込ドライバ８０に接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・とにつながったメモリセルは、スタティックノイズマージンＳＮＭの小さいインバータ特性に従って駆動される。

入出力バッファ１３０は、入出力端子を介して入力したデータをセンスアンプ９０へ出力し、増幅されたデータをセンスアンプ９０から受け取る。そして、入出力バッファ１３０は、増幅されたデータを書込ドライバ８０へ出力する。そうすると、書込ドライバ８０は、入力したデータを列選択スイッチ１１０によって接続されたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・へ書込む。そして、データが書込まれたビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・につながったメモリセルは、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動されているため、ビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２、・・・上のデータはメモリセルに容易に書込まれる。この場合、メモリセル１２１〜１２４が小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従って駆動される期間と、ワード線がＨレベルに引き上げられる期間とは一致する。

上記においては、実施の形態１における電圧供給回路７２を用いた例について説明したが、実施の形態６においては、これに限らず、電圧供給回路７２に代えて実施の形態２における電圧供給回路７３、実施の形態３における電圧供給回路７４、実施の形態４における電圧供給回路７５、および実施の形態５における電圧供給回路７６を用いて電圧供給回路７８を構成しても良い。

これらの電圧供給回路７２〜７６を用いて電圧供給回路７８を構成した場合にも内部書込信号ＷＬｉがＨレベルを保持する期間のみ、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動できる。

実施の形態６によれば、スタティック型半導体記憶装置６００は、データの書込みモード期間を示す読出／書込制御信号／ＷＥがＬレベルを保持する期間よりも短い期間のみ、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動するので、書込みマージンを大きくできるとともに半導体記憶装置の低消費化を図ることができる。

［実施の形態７］
図１５を参照して、実施の形態７によるスタティック型半導体記憶装置７００は、図１１に示すスタティック型半導体記憶装置６００の信号生成回路１５０を信号生成回路１５０Ａに代えたものであり、その他は半導体記憶装置６００と同じである。

信号生成回路１５０Ａは、読出／書込制御信号／ＷＥに基づいて内部書込信号ＷＬｉ，ＷＬＳｉを生成し、内部書込信号ＷＬｉをワード線ドライバ６０へ出力し、内部書込信号ＷＬＳｉを駆動回路７０Ａの電圧供給回路７８へ出力する。その他は、半導体記憶装置６００と同じである。

図１６を参照して、信号生成回路１５０Ａは、ワンショットマルチ１５１，１５２，１５３から成る。ワンショットマルチ１５１，１５２については、実施の形態６の説明と同じである。ワンショットマルチ１５３は、ワンショットマルチ１５１，１５２とは異なる期間、出力信号をＨレベルに保持する。

図１６，１７を参照して、信号生成回路１５０Ａにおける内部書込信号ＷＬｉ，ＷＬＳｉの生成について説明する。アドレス信号とともに、そのアドレス信号によって指定されるメモリセルにデータを書込むための期間、Ｌレベルを保持した読出／書込制御信号／ＷＥが入力される。そして、読出／書込バッファ５０は、Ｌレベルを保持した読出／書込制御信号／ＷＥを信号生成回路１５０へ出力する。そうすると、ワンショットマルチ１５１は、読出／書込制御信号／ＷＥの立下りに同期してＨレベルに立ち上がる信号ＷＥＭを生成し、ワンショットマルチ１５２，１５３へ出力する。そして、ワンショットマルチ１５２は、信号ＷＥＭの立下りに同期してＨレベルに立ち上がる内部書込信号ＷＬｉを生成する。また、ワンショットマルチ１５３は、信号ＷＥＭの立下りに同期してＨレベルに立ち上がる内部書込信号ＷＬＳｉを生成する。内部書込信号ＷＬｉは、読出／書込制御信号／ＷＥがＬレベルを保持している期間よりも短い期間、Ｈレベルを保持する。また、内部書込信号ＷＬＳｉは、読出／書込制御信号／ＷＥがＬレベルを保持している期間よりも短く、かつ、データをメモリセル１２１〜１２４へ実際に書込む期間、Ｈレベルを保持する。

一方、データの読出し時、信号生成回路１５０Ａは、Ｈレベルの読出／書込制御信号／ＷＥが入力される。そうすると、ワンショットマルチ１５１は、Ｈレベルの信号ＷＥＭを出力する。そして、ワンショットマルチ１５２，１５３もＨレベルの内部書込信号ＷＬｉ，ＷＬＳｉを出力する。

そうすると、メモリセル１２１〜１２４へのデータの書込み時、電圧供給回路７８は、Ｈレベルの内部書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳｉとが入力され、ワード線ドライバ６０は、Ｈレベルの内部書込信号ＷＬｉが入力される。そして、電圧供給回路７８は、Ｈレベルの内部書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳｉとに基づいて、実際にデータを書込む期間のみ、ＮチャネルＭＯＳトランジスタ７２１によって電圧ＶＣＣ−ＶＴＨをメモリセル１２１〜１２４の電源ノード１へ供給する。また、ワード線ドライバ６０は、内部書込信号ＷＬｉがＨレベルの期間のみ、行アドレスに対応するワード線をＨレベルに引き上げる。これによって、実際にメモリセル１２１〜１２４にデータが書込まれる期間のみメモリセル１２１〜１２４をスタティックノイズマージンＳＮＭが小さいインバータ特性に従って駆動できる。

一方、メモリセル１２１〜１２４からのデータの読出し時、電圧供給回路７８は、Ｌレベルの内部書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳｉとが入力され、ワード線ドライバ６０は、Ｈレベルの内部書込信号ＷＬｉが入力される。そして、電圧供給回路７８は、Ｌレベルの内部書込信号ＷＥｉと、Ｈレベルの内部書込信号ＷＬＳｉとに基づいて、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣをメモリセル１２１〜１２４の電源ノード１へ供給する。また、ワード線ドライバ６０は、内部書込信号ＷＬｉがＨレベルの期間のみ、行アドレスに対応するワード線をＨレベルに引き上げる。これによって、メモリセル１２１〜１２４からデータが読出される期間、メモリセル１２１〜１２４をスタティックノイズマージンＳＮＭが大きいインバータ特性に従って駆動できる。

スタティック型半導体記憶装置７００におけるデータの読出動作および書込動作は実施の形態６と同じである。

上記においては、実施の形態１における電圧供給回路７２を用いた例について説明したが、実施の形態７においては、これに限らず、電圧供給回路７２に代えて実施の形態２における電圧供給回路７３、実施の形態３における電圧供給回路７４、実施の形態４における電圧供給回路７５、および実施の形態５における電圧供給回路７６を用いて電圧供給回路７８を構成しても良い。

これらの電圧供給回路７２〜７６を用いて電圧供給回路７８を構成した場合にも内部書込信号ＷＬＳｉがＨレベルを保持する期間のみ、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動できる。

実施の形態７によれば、スタティック型半導体記憶装置６００は、データの書込みモード期間を示す読出／書込制御信号／ＷＥがＬレベルを保持する期間よりも短い、実際にデータを書込む期間のみ、小さいスタティックノイズマージンＳＮＭを有するインバータ特性に従ってメモリセルを駆動するので、書込みマージンを大きくできるとともに半導体記憶装置のさらに低消費化を図ることができる。

［実施の形態８］
最近、スタティック型半導体記憶装置の大容量化が進み、セルアレイが複数存在する。そこで、図１８に示すように複数のメモリセルを複数のブロックＢＬＫ１，ＢＬＫ２，・・・，ＢＬＫｎに分割し、各ブロックＢＬＫ１，ＢＬＫ２，・・・，ＢＬＫｎに対応するように駆動回路９０１，９０２，・・・，９０ｎを設ける。各駆動回路９０１，９０２，・・・，９０ｎは、外部電源線５と接続されており、外部電源電圧ＶＣＣが供給される。

各駆動回路９０１，９０２，・・・，９０ｎは、実施の形態１〜実施の形態５までに示した電圧供給回路７２〜７６を含む。各駆動回路９０１，９０２，・・・，９０ｎが実施の形態１〜３，５に示した電圧供給回路７２〜７４，７６を含む場合、外部電源線５を介して外部電源電圧ＶＣＣが供給される。そして、各駆動回路９０１，９０２，・・・，９０ｎの電圧供給回路７２〜７４，７６の各々は、メモリセルの電源ノード１へ電圧ＶＣＣまたはＶＣＣ−ＶＴＨを供給し、スタティックノイズマージンＳＮＭが小さいインバータ特性またはスタティックノイズマージンが大きいインバータ特性に従って対応するブロックに含まれるメモリセルを駆動する。

また、各駆動回路９０１，９０２，・・・，９０ｎが実施の形態４に示した電圧供給回路７５を含む場合、外部電源線５を介して接地電圧ＧＮＤが供給される。そして、各駆動回路９０１，９０２，・・・，９０ｎの電圧供給回路７５は、メモリセルの接地ノード８へ電圧ＧＮＤまたはＧＮＤ＋ＶＴＨを供給し、スタティックノイズマージンＳＮＭが小さいインバータ特性またはスタティックノイズマージンが大きいインバータ特性に従って対応するブロックに含まれるメモリセルを駆動する。

また、各駆動回路９０１，９０２，・・・，９０ｎは、ブロック選択信号ＢＬＳ１〜ＢＬＳｎによって対応するブロックＢＬＫ１〜ＢＬＫｎが選択されたことに伴って、対応するブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルを異なるインバータ特性に従って駆動する。

図１９を参照して、たとえば、各駆動回路９０１，９０２，・・・，９０ｎが実施の形態１における電圧供給回路７２を含む場合、各駆動回路９０１，９０２，・・・，９０ｎは電圧供給回路７２と、ＮＡＮＤ８０１と、インバータ８０２とを備える。ＮＡＮＤ８０１は、内部書込信号ＷＥｉとブロック選択信号ＢＬＳ１〜ＢＬＳｎとを入力する。そして、データの書込み時、Ｈレベルの内部書込信号ＷＥｉと、対応するブロックＢＬＫ１〜ＢＬＫｎが選択されたことを示すＨレベルのブロック選択信号とが入力されると、ＮＡＮＤ８０１は、Ｌレベルの信号を出力し、インバータ８０２はＨレベルの信号を出力する。したがって、電圧供給回路７２はＮチャネルＭＯＳトランジスタ７２１によって電圧ＶＣＣ−ＶＴＨを内部電源線６へ出力する。そうすると、対応するブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルは、スタティックノイズマージンＳＮＭが小さいインバータ特性に従って駆動され、書込みマージンが大きくなる。

また、対応するブロックＢＬＫ１〜ＢＬＫｎが選択されていないとき、ＮＡＮＤ８０１はＬレベルのブロック選択信号ＢＬＳ１〜ＢＬＫｎが入力されるため、Ｈレベルの信号を出力し、インバータ８０２はＬレベルの信号を出力する。その結果、電圧供給回路７２は、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣを内部電源線６へ出力する。そうすると、対応するブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルには、外部電源電圧ＶＣＣが供給される。したがって、そのブロックに含まれるメモリセルはデータを消失することがなく、安定している。

データの読出し時、ＮＡＤＮ８０１は、Ｌレベルの内部書込信号ＷＥｉが入力されるため、対応するブロックＢＬＫ１〜ＢＬＫｎが選択されているか否かに拘わらず、すなわち、ブロック選択信号ＢＬＳ１〜ＢＬＳｎがＨレベルかＬレベルかに拘わらず、Ｈレベルの信号を出力し、インバータ８０２はＬレベルの信号を出力する。そうすると、上述したように電圧供給回路７２は、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣを内部電源線６へ出力する。そして、対応するブロックＢＬＫ１〜ＢＬＫｎに含まれるメモリセルには、外部電源電圧ＶＣＣが供給される。したがって、対応するブロックがデータの読出しにおいて選択されているときは、そのブロックに含まれるメモリセルは、スタティックノイズマージンＳＮＭが大きいインバータ特性に従って駆動されてデータの読出しが行われる。データの読出しモードにおいて、対応するブロックが選択されていないときは、そのブロックに含まれるメモリセルはデータを消失することがなく、安定している。

他の電圧供給回路７３〜７６を用いた場合も同様である。
したがって、電圧供給回路７２〜７６による対応するブロックに含まれるメモリセルへの電圧の供給をブロック選択信号と関連させることによって、対応するブロックに含まれるメモリセルをデータの書込みまたはデータの読出しに適したインバータ特性に従って正確に駆動することができる。

実施の形態８によれば、各ブロックに対応して設けられた各駆動回路は、対応するブロックが選択されると、そのブロックに含まれるメモリセルをスタティックノイズマージンが小さいインバータ特性またはスタティックノイズマージンが大きいインバータ特性に従って駆動するので、データの書込み時、およびデータの読出しを正確に行なうことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，７２２電源ノード、２ａ，２ｂ，７３１，７６５，７６７抵抗、５外部電源線、６内部電源線、１０行アドレスバッファ、３ａ，３ｂ，４ａ，４ｂ，１３ａ，１３ｂ，１４１〜１４４，７２１，７５１，７６４，７７０ＮチャネルＭＯＳトランジスタ、７ａ，７ｂ，７２０，７５２，７６３，７６８，７６９ＰチャネルＭＯＳトランジスタ、８，７５０，７６６接地ノード、１４ａＩ／Ｏ線、２０列アドレスバッファ、３０行アドレスデコーダ、４０列アドレスデコーダ、５０読出／書込バッファ、６０ワード線ドライバ、７０，７０Ａ，９０１〜９０ｎ駆動回路、７１，７４２，７５３，７６２，７８２，８０２インバータ、７２，７３，７４，７５，７６，７８電圧供給回路、８０書込ドライバ、９０センスアンプ、１００〜６００半導体記憶装置、１１０列選択スイッチ、１２０〜１２４メモリセル、１３０入出力バッファ、１５０，１５０Ａ信号生成回路、１５１〜１５３ワンショットマルチ、７４１Ｐチャネル薄膜トランジスタ、７６１外部電源電圧制御回路、７６３，７７１，７７２ノード、７８１，８０１ＮＡＮＤ。

Claims

複数のスタティック型のメモリセルを含むメモリセルアレイを備え、
各メモリセルは、第１の導電型の第１の駆動用トランジスタおよび第２の導電型の第１の負荷用トランジスタを含む第１のインバータならびに第１の導電型の第２の駆動用トランジスタおよび第２の導電型の第２の負荷用トランジスタを含む第２のインバータを有するフリップフロップ回路と、前記第１のインバータの出力ノードに接続される第１の導電型の第１のアクセストランジスタと、前記第２のインバータの出力ノードに接続される第１の導電型の第２のアクセストランジスタとを含み、
さらに、各メモリセルの前記第１および第２の負荷用トランジスタのソース電極に接続される内部電源線と、
書込動作時に活性化レベルにされ、非書込動作時に活性化レベルにされる書込制御信号を受け、前記書込制御信号が活性化レベルにされたことに応じて内部書込信号を予め定められた時間だけ活性化レベルにする信号発生回路と、
外部から電源電圧を受ける外部電源線と、
前記外部電源線から前記電源電圧を受け、前記内部書込信号が非活性化レベルの場合は前記電源電圧を前記内部電源線に供給し、前記内部書込信号が活性化レベルの場合は前記電源電圧を降圧して前記内部電源線に供給する電圧供給回路とを備え、
前記予め定められた時間は、前記書込制御信号が活性化レベルにされる時間よりも短い、スタティック型半導体記憶装置。
前記書込動作時に、前記複数のメモリセルのうちの選択されたメモリセルにデータを書き込む書込回路を備え、
前記予め定められた時間は、前記書込回路が前記メモリセルにデータを書き込む時間である、請求項１に記載のスタティック型半導体記憶装置。
前記電圧供給回路は、
前記外部電源線と前記内部電源線の間に接続され、前記内部書込信号が非活性化レベルの場合に導通するＰチャネルＭＯＳトランジスタと、
前記外部電源線と前記内部電源線の間に接続され、前記内部書込信号が活性化レベルの場合に導通するＮチャネルＭＯＳトランジスタとを含み、
前記内部書込信号が活性化レベルの場合は、前記電源電圧よりも前記ＮチャネルＭＯＳトランジスタのしきい値電圧だけ低い電圧が前記内部電源線に供給される、請求項１または請求項２に記載のスタティック型半導体記憶装置。
複数行複数列に配列された複数のスタティック型のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリセルアレイを備え、
各メモリセルは、第１の導電型の第１の駆動用トランジスタおよび第２の導電型の第１の負荷用トランジスタを含む第１のインバータならびに第１の導電型の第２の駆動用トランジスタおよび第２の導電型の第２の負荷用トランジスタを含む第２のインバータを有するフリップフロップ回路と、前記第１のインバータの出力ノードと対応のビット線対のうちの一方のビット線との間に接続され、ゲートが対応のワード線に接続される第１の導電型の第１のアクセストランジスタと、前記第２のインバータの出力ノードと対応のビット線対のうちの他方のビット線との間に接続され、ゲートが対応のワード線に接続される第１の導電型の第２のアクセストランジスタとを含み、
さらに、各メモリセルの前記第１および第２の負荷用トランジスタのソース電極に接続される内部電源線と、
書込動作時に活性化レベルにされ、非書込動作時に活性化レベルにされる書込制御信号を受け、前記書込制御信号が活性化レベルにされたことに応じて、予め定められた第１の時間だけ第１の内部書込信号を活性化レベルにするとともに、前記第１の時間よりも短い第２の時間だけ第２の内部書込信号を活性化レベルにする信号発生回路と、
前記第１の内部書込信号が活性化レベルにされている期間に、選択されたワード線を選択レベルにするワード線ドライバと、
前記第２の内部書込信号が活性化レベルにされている期間に、選択されたビット線対を介して選択されたメモリセルにデータを書き込む書込回路と、
外部から電源電圧を受ける外部電源線と、
前記外部電源線から前記電源電圧を受け、前記第２の内部書込信号が非活性化レベルの場合は前記電源電圧を前記内部電源線に供給し、前記第２の内部書込信号が活性化レベルの場合は前記電源電圧を降圧して前記内部電源線に供給する電圧供給回路とを備え、
前記第１の時間は、前記書込制御信号が活性化レベルにされる時間よりも短い、スタティック型半導体記憶装置。
前記電圧供給回路は、
前記外部電源線と前記内部電源線の間に接続され、前記第２の内部書込信号が非活性化レベルの場合に導通するＰチャネルＭＯＳトランジスタと、
前記外部電源線と前記内部電源線の間に接続され、前記第２の内部書込信号が活性化レベルの場合に導通するＮチャネルＭＯＳトランジスタとを含み、
前記第２の内部書込信号が活性化レベルの場合は、前記外部電源電圧よりも前記ＮチャネルＭＯＳトランジスタのしきい値電圧だけ低い電圧が前記内部電源線に供給される、請求項４に記載のスタティック型半導体記憶装置。