JPH0863972A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 読み出しアクセス時のビット線駆動能力を維
持しながら、書き込みアクセス時のデータ書き込みの容
易化を図る。 【構成】 メモリセルＭijには、電源線側制御回路１２
及び接地線側制御回路１４を経て電源が供給される。書
き込みアクセス時には、書き込み読み出し制御信号Ｗ／
Ｒに従って、前記電源線側制御回路１２及び前記接地線
側制御回路１４にて、前記メモリＭijに供給される電源
を抑制することで、記憶するビットデータの保持特性を
抑え、データ書き込みの容易化を図る。これ以外のとき
には、ビットデータの保持特性が抑えられず、読み出し
アクセス時のビット線駆動能力が維持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各ワードアドレスのメ
モリセルに対応して設けられている複数本のワード線の
うちの１本を、当該半導体記憶装置の外部から入力され
るアドレス信号に従って選択し、選択されたそのワード
線をアクティブ状態とし、これによって該ワード線に対
応するメモリセルをビット線対へと接続状態とすること
で、このように接続状態となったメモリセルに対して該
ビット線対を経由し、当該半導体記憶装置の外部から書
き込みアクセスあるいは読み出しアクセスするようにし
た半導体記憶装置に係り、特に、記憶するビットデータ
の保持特性を維持し、又、読み出しアクセス時のビット
線駆動能力を維持しながら、同時に、書き込みアクセス
時に記憶されていたビットデータを反転させる際のデー
タ書き込みを容易にできるようにすることで、書き込み
アクセス時間をより短縮することができる半導体記憶装
置に関する。

【０００２】

【従来の技術】近年、半導体集積回路の進歩には非常に
目覚しいものがある。又、このような半導体集積回路の
進歩等によって、非常に多様な分野でデジタル回路技術
が用いられるようになっている。例えば、民生用機器や
工場等での生産設備用等に用いられる機械の制御等、従
来アナログ回路が用いられていたものがデジタル回路化
されているものもある。

【０００３】このようなデジタル回路技術を用いた装置
にあっては、半導体記憶装置の役割が非常に重要なもの
である。この半導体記憶装置は、単にデータ等を記憶す
るだけでなく、ＣＰＵ（central processing unit ）を
用いたものにあっては、該ＣＰＵで実行されるプログラ
ムが記憶されるものもある。

【０００４】又、デジタル回路で用いられる半導体記憶
装置には、一般にＲＡＭ（random access memory）と称
するものがある。

【０００５】このＲＡＭは、データが記憶されているア
ドレス（場所）によらず、任意のアドレスのデータをア
クセス可能なものである。又、このＲＡＭは、ビットデ
ータを記憶する多数のメモリセルに対して、複数本のワ
ード線及び複数本のビット線が配置されている。該ＲＡ
Ｍは、このような複数本のワード線及び複数本のビット
線によって、マトリックス状に配置された個々のメモリ
セルをアクセスするものである。

【０００６】具体的には、各ワードアドレスのメモリセ
ルに対応して設けられている複数本のワード線のうちの
１本を、当該半導体記憶装置の外部から入力されるアド
レス信号に従って選択し、選択されたそのワード線をア
クティブ状態とする。複数本のワード線のうちの１本が
このようにアクティブ状態とされることで、アクティブ
状態とされた該ワード線に対応する１ワード分の複数の
メモリセルは、それぞれに対応する前記ビット線対へと
接続状態となる。

【０００７】又、このように接続状態となった１ワード
分のメモリセルからは、それぞれに対応する前記ビット
線対を経由し、当該ＲＡＭの外部から書き込みアクセス
あるい読み出しアクセスが可能となるものである。

【０００８】例えば、このような複数本の全てのビット
線対に対して、当該ＲＡＭ外部からアクセスすること
で、一度に１ワード分の書き込みアクセスあるいは読み
出しアクセスを行うことも可能である。あるいは、この
ような複数の前記ビット線対に対してカラムセレクタを
設け、当該ＲＡＭの外部から入力されるビットアドレス
に従っていずれか１つの前記ビット線対を選択すること
で、当該ＲＡＭの外部からは任意の１ビットの書き込み
アクセスあるいは読み出しアクセスを行うことも可能で
ある。

【０００９】図９は、従来からのＲＡＭに用いられる１
つのメモリセルを中心とした回路図である。

【００１０】この図９において、ＲＡＭに用いられる、
１ビットのビットデータを記憶する１つのメモリセル
は、インバータＩ１及びＩ２と、ＮチャネルＭＯＳトラ
ンジスタＭ３及びＭ４にて構成されている。又、複数の
メモリセルを配置したＲＡＭにおいて、各メモリセルに
対してはワード線Ｗi 及びビット線対（Ｂaj−Ｂbj）が
設けられている。

【００１１】この図９においては、ワードアドレスが
“０”から“m ”までのワードアドレスに対応して設け
られる、合計（ m＋１）本のワード線のうちの、第i 番
目の前記ワード線Ｗi が示されている。又、ビットアド
レスが“０”から“n ”までに対応して設けられる、合
計（ n＋１）本の前記ビット線対（Ｂa ０−Ｂb ０）〜
（Ｂan−Ｂbn）のうちの、第j 番目の前記ビット線対
（Ｂaj−Ｂbj）が示されている。

【００１２】この図９において、第i 番目のワードアド
レスの、その第j 番目のビットアドレスのメモリセルに
対してアクセスする場合、まず、前記ワード線Ｗi をＨ
状態とする。これによって、該ワード線Ｗi へそのゲー
トが接続された前記ＮャネルＭＯＳトランジスタＮ３及
びＮ４は、いずれもオン状態となる。これによって、前
記インバータＩ１及びＩ２で構成されるラッチ回路は、
前記ビット線対（Ｂaj−Ｂbj）に接続される。

【００１３】従って、これらインバータＩ１及びＩ２に
よって構成されるラッチ回路に対しては、該ビット線対
（Ｂaj−Ｂbj）を経て、そのＲＡＭの外部から書き込み
アクセスあるいは読み出しアクセスすることが可能とな
る。

【００１４】図１０は、従来からのＣＭＯＳ（compleme
ntary metal oxide semiconductor）型のメモリセルを
用いたＲＡＭのそのメモリセルを中心とした回路図であ
る。

【００１５】この図１０においては、前記メモリセルを
構成する前記インバータＩ１及びＩ２について、その回
路がトランジスタレベルで示されている。この図１０に
示されるメモリセルは、前記図９に示した２つの前記イ
ンバータＩ１及びＩ２によるメモリセルの一例である。

【００１６】即ち、前記図９に示したインバータＩ１及
びＩ２を用いたメモリセルには、例えば、抵抗負荷型や
デプレッション負荷型の論理ゲートを用いたインバータ
のもの等もある。

【００１７】このように、この図１０において、前記イ
バータＩ１及びＩ２は、ＣＭＯＳ型のインバータゲート
が用いられている。即ち、前記インバータＩ１は、Ｐチ
ャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳト
ランジスタＮ１によって構成されている。前記インバー
タＩ２は、ＰチャネルＭＯＳトランジスタＰ２及びＮチ
ャネルＭＯＳトランジスタＮ２によって構成されてい
る。

【００１８】まず、前記インバータＩ１については、前
記ＰチャネルＭＯＳトランジスタＰ１のソースは電源Ｖ
ＤＤに接続され、前記ＮチャネルＭＯＳトランジスタＮ
１のソースはグランドＧＮＤへ接続されている。又、こ
れらＰチャネルＭＯＳトランジスタＰ１のドレイン及び
前記ＮチャネルＭＯＳトランジスタＮ１のドレインが互
いに接続され、当該インバータＩ１の出力となってい
る。又、これらＰチャネルＭＯＳトランジスタＰ１のゲ
ート及びＮチャネルＭＯＳトランジスタＮ１のゲートは
互いに接続され、当該インバータＩ１の入力とされてい
る。

【００１９】又、前記インバータＩ２についても、その
前記ＰチャネルＭＯＳトランジスタＰ２及び前記Ｎチャ
ネルＭＯＳトランジスタＮ２の、それぞれのソース、ド
レイン及びゲート等は、前述のような前記インバータＩ
１と同様に接続されている。

【００２０】

【発明が解決しようとする課題】しかしながら、前記図
１０に示したＣＭＯＳ型のメモリセルを用いたＲＡＭ
等、記憶するビットデータの保持特性が良好で、又、読
み出しアクセス時のビット線駆動能力が良好なものにつ
いては、一般に、書き込みアクセス時間が延長されてし
まうという問題がある。

【００２１】これは、このように記憶するビットデータ
の保持特性が良好なため、書き込みアクセス時におい
て、記憶されていたビットデータを反転させる際には、
そのビットデータのデータ書き込みが困難になってしま
うためである。このようにビットデータのデータ書き込
みが困難となってしまうと、書き込みアクセス時間が延
長されてしまうという問題を生じてしまうものである。

【００２２】特に、そのメモリセルのビット線駆動能力
をより向上させるため、そのメモリセルに用いられるプ
ルダウン用のＮチャネルＭＯＳトランジスタのトランジ
スタサイズがより大きくされ、該ＮチャネルＭＯＳトラ
ンジスタの駆動能力がより増大されていると、このよう
にビットデータのデータ書き込みがより困難となってし
まい、書き込みアクセス時間がより延長されてしまうも
のである。

【００２３】例えば前記図１０に示される、前記インバ
ータＩ１のプルダウン用の前記ＮチャネルＭＯＳトラン
ジスタＮ１や、前記インバータＩ２のプルダウン用の前
記ＮチャネルＭＯＳトランジスタＮ２の、そのトランジ
スタサイズが大きくされ、その出力駆動能力が増大され
ると、特にこのようなビットデータのデータ書き込みが
困難となってしまい、書き込みアクセス時間がより延長
されてしまうものである。

【００２４】本発明は、前記従来の問題点を解決するべ
くさなされたもので、記憶するビットデータの保持特性
を維持し、又、読み出しアクセス時のビット線駆動能力
を維持しながら、同時に、書き込みアクセス時に記憶さ
れていたビットデータを反転させる際の、ビットデータ
のデータ書き込みをより容易にできるようにすること
で、書き込みアクセス時間をより短縮することができる
半導体記憶装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明は、各ワードアド
レスのメモリセルに対応して設けられている複数本のワ
ード線のうちの１本を、当該半導体記憶装置の外部から
入力されるアドレス信号に従って選択し、選択されたそ
のワード線をアクティブ状態とし、これによって該ワー
ド線に対応するメモリセルをビット線対へと接続状態と
することで、このように接続状態となったメモリセルに
対して該ビット線対を経由し、当該半導体記憶装置の外
部から書き込みアクセスあるいは読み出しアクセスする
ようにした半導体記憶装置において、前記書き込みアク
セス時に、少なくとも該書き込みアクセスの対象となる
メモリセルへの、その電源の供給を抑制する電源供給制
御回路を備えたとにより、前記課題を達成したものであ
る。

【００２６】又、本発明の前記半導体記憶装置におて、
前記電源供給制御回路が、元電源からメモリセルへの電
源供給経路に直列に挿入された電源供給抑制抵抗と、少
なくとも前記読み出しアクセス時には前記電源供給抑制
抵抗を短絡し、少なくとも前記書き込みアクセス時に
は、該短絡を解除するようにし、これによって該書き込
みアクセス時には、少なくとも該書き込みアクセスの対
象となるメモリセルへの、その電源の供給を抑制する電
源供給抑制スイッチング手段とにより構成することで、
前記課題を達成すると共に、特に前記電源供給制御回路
の構成をより簡便なものとしたものである。

【００２７】

【作用】前記図９を用い前述した、一般的なＲＡＭのメ
モリセルでは、ビットデータのデータ書き込みは、前記
ビット線対（Ｂaj−Ｂbj）を経て入力されるビットデー
タによって、そのメモリセルに記憶されていたビットデ
ータを、いわば強制的に変更するというものである。こ
のようなＲＡＭは、個々のメモリセルを、２つのインバ
ータＩ１及びＩ２にて構成することができ、その構成を
より簡便なものとすることができる。

【００２８】しかしながら、前述したように、記憶する
ビットデータの保持特性を向上させようとすると、ビッ
トデータのデータ書き込みが困難となってしまう。ある
いは、ビットデータのデータ書き込みをより容易なもの
とすると、記憶するビットデータの保持特性が低下して
しまう。このように、記憶するビットデータの保持特性
と、ビットデータのデータ書き込みの容易さとは、相反
する特性となっている。

【００２９】本発明においては、記憶するビットデータ
の保持特性を維持しながら、ビットデータのデータ書き
込みの容易化を図るため、記憶するビットデータの保持
特性が要求されるタイミングと、ビットデータのデータ
書き込みの容易化が特に要求されるタイミングとを、特
に区別するようにしている。

【００３０】まず、記憶するビットデータの保持特性が
より要求されるのは、特に読み出しアクセス時である。
このような読み出しアクセス時は、記憶されるビットデ
ータに基づいて、そのＲＡＭ外部へのビットデータ読み
出しに用いられる、前記ビット線対（Ｂaj−Ｂbj）を駆
動するための駆動能力がより求められるためである。こ
のような読み出しアクセス時に、そのビット線駆動能力
が低いと、読み出しアクセス時間が延長されてしまうと
いう問題がある。

【００３１】一方、前記データ書き込みアクセス時にお
いては、そのビットデータのデータ書き込みをより容易
に行うためには、それまでに記憶されているビットデー
タの保持特性は低い方が好ましいものである。即ち、こ
のようなデータ書き込みアクセス時には、前記ビット線
対（Ｂaj−Ｂbj）等を経てそのＲＡＭ外部から入力され
たビットデータを、ノイズ等の影響を受けることなく保
持できる程度であれば良い。即ち、そのメモリセルの外
部に対する出力駆動能力は、特に求められない。

【００３２】このような点に鑑み、本発明においては、
前記読み出しアクセス時における、そのメモリセルに記
憶されたビットデータの保持特性を高め、一方、前記書
き込みアクセス時においては、このようなビットデータ
の保持特性を低下させるようにしている。

【００３３】又、このようなビットデータの保持特性
を、前記読み出しアクセスのタイミングや前記書き込み
アクセスのタイミング等の、それぞれの時点で変更する
ための回路で、特により簡便な構成のものを見出してい
る。即ち、本発明においては、各メモリセルへ供給され
る電源を制御することで、前記読み出しアクセス時には
ビットデータの保持特性を向上させ、一方、前記書き込
みアクセス時にはそのビットデータの保持特性を低下さ
せるようにしている。このようにすることで、そのＲＡ
Ｍの各メモリセル自体については、従来と同様のものを
用いることも可能である。

【００３４】図１は、本発明の要旨を示すブロック図で
ある。

【００３５】この図１においては、第i 番目の前記ワー
ド線Ｗi と、第j 番目の前記ビット線Ｂj に対応する、
１つのメモリセルＭijが示されている。

【００３６】この図１では、１つの前記メモリセルＭij
のみ示されているが、一般には、多数のワード線Ｗ０〜
Ｗm 及び多数のビット線Ｂ０〜Ｂn に対応する、合計
（（ m＋１）×（ n＋１））個の、多数の前記メモリセ
ルＭ００〜Ｍmnが設けられているものである。

【００３７】この図１に示されるように、本発明におい
ては、このような多数のメモリセルＭ００〜Ｍmnへ、電
源供給制御回路を経由して電源を供給するようにしてい
る。この図１においては、本発明で言及する該電源供給
制御回路は、電源線側制御回路１２及び接地線側制御回
路１４となっている。

【００３８】まず、前記電源線側制御回路１２は、前記
メモリセルＭijへと電源を供給する１対の電源線ＶＤＤ
及びグランド線ＧＮＤについて、特に該電源線ＶＤＤの
経路に設けられている。又、前記接地線側制御回路１４
については、前記グランド線ＧＮＤの経路に設けられて
いる。

【００３９】又、これら電源線側制御回路１２及び接地
線側制御回路１４は、書き込み読み出し制御信号Ｗ／Ｒ
によって制御されている。即ち、これら電源線側制御回
路１２及び接地線側制御回路１４は、いずれも、該書き
込み読み出し制御信号Ｗ／Ｒによって、前記書き込みア
クセス時に、少なくとも該書き込みアクセスの対象とな
るメモリセルへの、その電源の供給を抑制するものであ
る。

【００４０】具体的には、本発明において、これら電源
線側制御回路１２あるいは接地線側制御回路１４にて、
このようにその電源の供給を抑制することで、前記メモ
リセルＭijの記憶するビットデータの保持特性を抑制
（低下）することができる。

【００４１】例えば前記電源線側制御回路１２について
は、少くとも前記書き込みアクセスの対象となるメモリ
セルへの、その電源の供給を抑制することで、前記メモ
リセルＭijへ用いられる論理ゲートのＨ状態側への出力
駆動能力を抑制することができ、これによって記憶する
ビットデータの保持特性を抑制することができる。

【００４２】あるいは、前記接地線側制御回路１４に
て、少なくとも前記書き込みアクセスの対象となるメモ
リセルへのその電源の供給を抑制することで、前記メモ
リセルＭijに用いられる論理ゲートのＬ状態側への出力
駆動能力を抑制することができる。これによって、該メ
モリセルの記憶するビットデータの保持特性を抑制する
ことができる。

【００４３】なお、該書き込み読み出し制御信号Ｗ／Ｒ
について、本発明は特に限定するものではない。

【００４４】即ち、該書き込み読み出し制御信号Ｗ／Ｒ
としては、書き込み要求を伝達する信号、例えば書き込
み要求信号ＷＥ（Ｈ状態で書き込み要求を伝達するも
の）や、書き込み要求信号（ＷＥバー）（Ｌ状態で書き
込み要求を伝達するもの）であってもよい。このような
書き込み要求を伝達する信号によって、書き込みアクセ
ス時に記憶されているビットデータの保持特性を低下さ
せ、そのビットデータの書き込みの容易化を図ることが
可能である。又、書き込みアクセス時間をより短縮する
ことができる。

【００４５】又、このように前記書き込み要求信号ＷＥ
又は（ＷＥバー）を用いるようにした場合、ビットデー
タの保持特性が低下される期間は、ビットデータを書き
込むための、比較的短時間である。従って、読み出しア
クセス時だけでなく、読み出しアクセスも書き込みアク
セスも行っていない時には、ビットデータの保持特性は
確保（上昇）され、ノイズの悪影響の低減等の点で好ま
しいものである。

【００４６】あるいは、読み出し要求を伝達する信号、
即ち読み出し要求信号ＲＥ（Ｈ状態で読み出し要求を伝
達するもの）や、読み出し要求信号（ＲＥバー）（Ｌ状
態で読み出し要求を伝達するもの）であってもよい。こ
のように読み出し要求を伝達する信号を用いることで、
特に、読み出しアクセス時における記憶するビットデー
タの保持特性を向上させ、このときのビット線駆動能力
の向上によって、読み出しアクセス時間をより短縮する
ことができる。

【００４７】なお、本発明においては、前記電源線側制
御回路１２及び前記接地線側制御回路１４について、よ
り具体的に限定するものではない。

【００４８】例えば、本発明は、これら電源線側制御回
路１２及び接地線側制御回路１４を、共に用いるものに
限定されるものではない。即ち、これら電源線側制御回
路１２及び接地線側制御回路１４のいずれか一方を省略
することも可能である。

【００４９】例えば、用いられているメモリセルのイン
バータの出力駆動能力において、特にＨ状態への出力駆
動能力がその回路特性上より大きくされている場合に
は、前記電源線側制御回路１２のみを用いるようにして
もよい。一方、用いられるメモリセルのインバータの出
力駆動能力において、特にＬ状態側への出力駆動能力が
その回路特性上より大きくされている場合には、前記接
地線側制御回路１４のみを用いるようにしてもよい。

【００５０】又、これら電源線側制御回路１２及び接地
線側制御回路１４を共に用いるようにした場合におい
て、それぞれに用いる前記書き込み読み出し制御信号Ｗ
／Ｒの用い方についても、特に限定するものではない。
即ち、これら電源線側制御回路１２及び接地線側制御回
路１４へと、同一の該書き込み読み出し制御信号Ｗ／Ｒ
を用いることに限定されるものではない。即ち、後述す
る実施例の如く、前記電源線側制御回路１２に対して
は、書き込み要求信号ＷＥを用いるようにし、前記接地
線側制御回路１４へは前記書き込み要求信号（ＷＥバ
ー）を用いるようにしてもよい。

【００５１】以上説明したように、本発明においては、
前記電源供給制御回路、例えば前記電源線側制御回路１
２あるいは前記接地線側制御回路１４の少なくともいず
れか一方を用いることで、少なくとも前記書き込みアク
セス時に、少なくとも該書き込みアクセスの対象となる
メモリセルへの、その電源の供給を抑制することができ
る。又、このように電源の供給を抑制することで、その
メモリセルに記憶するビットデータの保持特性を適宜制
御することができる。即ち、読み出しアクセス時には、
ビットデータの保持特性を維持し、ビット線駆動能力を
維持することができる。一方、前記書き込みアクセス時
には、そのビットデータの保持特性を抑制することで、
ビットデータのデータ書き込みをより容易に行うことが
可能である。

【００５２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００５３】図２は、本発明が適用された半導体記憶装
置の主要部の回路図である。

【００５４】この図２においては、特に、１ワード当り
合計（ n＋１）個で、このようなものが合計（ m＋１）
ワードだけ配列され、（（ m＋１）×（ n＋１））個配
列されたメモリセルＭにて構成されるメモリセルアレイ
を用いたＲＡＭが示されている。該ＲＡＭは、このよう
なメモリセルアレイ中の任意の１つの前記メモリセルＭ
を選択し、選択された該メモリセルＭに記憶されるビッ
トデータを、データ入出力端子ＴＩＯから書き込みアク
セスあるいは読み出しアクセスするというものである。

【００５５】又、このような複数のメモリセルＭは、合
計（ m＋１）本の前記ワード線Ｗ０〜Ｗm と、合計（ n
＋１）対の前記ビット線対（Ｂa ０−Ｂb ０）〜（Ｂan
−Ｂbn）とに対応して、マトリックス状に配列されてい
る。又、これらビット線対（Ｂa ０−Ｂb ０）〜（Ｂan
−Ｂbn）には、カラムセレクタ１６が接続され、更に、
該カラムセレクタ１６とデータ入出力端子ＢＩＯとの間
には、読み出し書き込み回路１８が設けられている。

【００５６】又、このような複数の前記メモリセルＭの
全てには、電源線Ｖ２及びグランド線Ｇ２によって、電
源が供給されている。

【００５７】なお、前記電源線Ｖ２からは、図４を用い
て後述する電源線側制御回路１２Ａ、あるいは図６を用
いて後述する電源線側制御回路１２Ｂのいずれかから、
前記書き込み要求信号ＷＥに応じてその電源の供給が制
御（抑制）された電源が供給される。一方、前記グラン
ド線Ｇ２からは、図５を用いて後述する接地線側制御回
路１４Ａ、あるいは図７を用いて後述する接地線側制御
回路１４Ｂのいずれかによって、書き込み要求信号（Ｗ
Ｅバー）に応じてその電源の供給が制御（抑制）された
電源が供給されている。

【００５８】この図２に示される如く、このような構成
の本実施例のＲＡＭにあって、その書き込みアクセスに
際して、あるいはその読み出しアクセスに際して、ま
ず、本実施例のＲＡＭの外部から、ワードアドレス及び
ビットアドレスが入力される。又、このようにして入力
された前記ワードアドレスに応じて、前記ワード線Ｗ０
〜Ｗm のいずれか１本を選択する。又、このように入力
された前記ビットアドレスに応じて、前記カラムセレク
タ１６により、前記ビット線対（Ｂa ０−Ｂb ０）〜
（Ｂan−Ｂbn）のいずれか一対を選択する。

【００５９】前述のように前記ワード線Ｗ０〜Ｗm のい
ずれか１本がアクティブ状態（本実施例ではＨ状態）と
なると、該ワード線に接続される合計（ n＋１）個の前
記メモリセルＭが、それぞれに対応する前記ビット線対
（Ｂa ０−Ｂb ０）〜（Ｂan−Ｂbn）へと接続状態とな
る。ここで、これら合計（ n＋１）個の前記メモリセル
Ｍのうち、前記カラムセレクタ１６にて選択された前記
ビット線対（Ｂa ０−Ｂb ０）〜（Ｂan−Ｂbn）のいず
れか一対に接続された前記メモリセルＭのみが、前記読
み出し書き込み回路１８に接続される。

【００６０】このようにして１個のみの前記メモリセル
Ｍが前記読み出し書き込み回路１８へ接続されるタイミ
ング、ないしは該タイミング以後に、そのアクセスが読
み出しアクセスであるか書き込みアクセスであるかに応
じ、前記書き込み要求信号ＷＥ及び（ＷＥバー）の入力
が設定される。即ち、読み出しアクセスであれば、前記
書き込み要求信号ＷＥはＬ状態のままであり、前記書き
込み要求信号（ＷＥバー）はＨ状態のままである。一
方、前記書き込みアクセスであれば、前記書き込み要求
信号ＷＥはＨ状態となり、前記書き込み要求信号（ＷＥ
バー）はＬ状態となる。従って、このように１個のみの
前記メモリセルＭが選択されると、前記読み出し書き込
み回路１８は、このような前記書き込み要求信号ＷＥ及
び（ＷＥバー）に応じ、前記データ入出力端子ＤＩＯを
経て、本実施例のＲＡＭの外部から、選択される該メモ
リセルＭに対して読み出しアクセスあるいは書き込みア
クセスを行うものである。

【００６１】図３は、本実施例に用いられるメモリセル
の回路図である。

【００６２】この図３においては、前記図２に示した合
計（（ m＋１）×（ n＋１））個の前記メモリセルＭの
うちの、いずれか１つの回路が示されている。この図３
に示される如く、本実施例に用いられる前記メモリセル
Ｍは、基本的に、前記図１０に示した従来のものと同じ
である。

【００６３】しかしながら、このような前記メモリセル
Ｍに供給される電源は異なる。即ち、本実施例の前記メ
モリセルＭについては、前記電源線側制御回路１２Ａあ
るいは１２Ｂのいずれかから接続される前記電源線Ｖ
２、及び、前記接地線側制御回路１４Ａあるいは１４Ｂ
のいずれかから接続される前記グランド線Ｇ２によっ
て、それぞれの前記メモリセルＭへと電源が供給されて
いる。

【００６４】図４は、本実施例に用いられる前記電源線
側制御回路の第１例の回路図である。

【００６５】この図４においては、前記図２の前記電源
線Ｖ２と、元電源とされる電源ＶＤＤ（電源線ＶＤＤ）
との間に設けられ、該電源ＶＤＤからの電源供給を抑制
制御する電源線側制御回路１２Ａが示されている。該電
源線側制御回路１２Ａは、そのソース及びドレインが相
互に接続された２つのＰチャネルＭＯＳトランジスタＰ
１０及びＰ１１にて構成されている。特に、前記Ｐチャ
ネルＭＯＳトランジスタＰ１０のオン抵抗はほぼ零とさ
れ、一方、前記ＰチャネルＭＯＳトランジスタＰ１１の
オン抵抗は比較的大きくされている。

【００６６】又、前記ＰチャネルＭＯＳトランジスタＰ
１０は、前記書き込み要求信号ＷＥに応じ動作し、前記
書き込みアクセス時にはオフ状態となり、これ以外の時
にはオン状態となっている。一方、前記ＰチャネルＭＯ
ＳトランジスタＰ１１のゲートは前記グランドＧＮＤに
接続され、該ＰチャネルＭＯＳトランジスタＰ１１は、
常時オン状態となり、本発明での電源供給抑制抵抗とし
て用いられる。

【００６７】従って、第１例の該電源線側制御回路１２
Ａは、まず前記書き込みアクセス時には、前記書き込み
要求信号ＷＥがＨ状態となることで、前記ＰチャネルＭ
ＯＳトランジスタＰ１０がオフ状態となり、前記Ｐチャ
ネルＭＯＳトランジスタＰ１１はオン状態となる。従っ
て、このような書き込みアクセス時には、元電源とされ
る前記電源ＶＤＤから供給される電源は、前記Ｐチャネ
ルＭＯＳトランジスタＰ１１の比較的大きくされたオン
抵抗によって抑制され、前記電源線Ｖ２から供給され
る。

【００６８】一方、このような書き込みアクセス時以外
のときには、前記書き込み要求信号ＷＥはＬ状態となる
ため、前記ＰチャネルＭＯＳトランジスタＰ１０もオン
状態となり、前記電源ＶＤＤからの電源は基本的に抑制
されることなく、前記電源線Ｖ２へと供給される。

【００６９】図５は、本実施例に用いられる前記接地線
側制御回路の第２例の回路図である。

【００７０】この図５においては、前記図２の前記グラ
ンド線Ｇ２と、元電源のグランドＧＮＤ（グランド線Ｇ
ＮＤ）との間に設けられる、第２例の接地線側制御回路
１４Ａが示されている。前記接地線側制御回路１４Ａ
は、それぞれのソース及びドレインが相互に並列接続さ
れた、２つのＮチャネルＭＯＳトランジスタＮ１０及び
Ｎ１１によって構成されている。前記ＮチャネルＭＯＳ
トランジスタＮ１０のオン抵抗は基本的に零とされてい
る。一方、前記ＮチャネルＭＯＳトランジスタＮ１１の
オン抵抗は、比較的大きな抵抗とされている。

【００７１】又、前記ＮチャネルＭＯＳトランジスタＮ
１０のゲートには、前記書き込み要求信号（ＷＥバー）
が接続されている。従って、該ＮチャネルＭＯＳトラン
ジスタＮ１０は、前記書き込みアクセス時には前記書き
込み要求信号（ＷＥバー）がＬ状態となることで、その
ソースとドレイン間がオフ状態となる。一方、該書き込
みアクセスの時以外には、前記書き込み要求信号（ＷＥ
バー）はＨ状態であり、該ＮチャネルＭＯＳトランジス
タＮ１０はオン状態となる。

【００７２】一方、前記ＮチャネルＭＯＳトランジスタ
Ｎ１１については、そのゲートは前記電源ＶＤＤに接続
され、常時オン状態となっている。該ＮチャネルＭＯＳ
トランジスタＮ１１は、本発明の電源供給抑制抵抗とし
て用いられる。

【００７３】従って、本第１例の前記接地線側制御回路
１４Ａについては、まず前記書き込みアクセス時には、
前記書き込み要求信号（ＷＥバー）がＬ状態となること
で前記ＮチャネルＭＯＳトランジスタＮ１０がオフ状態
となり、元電源の前記グランドＧＮＤを経て供給される
電源は抑制される。一方、このような書き込みアクセス
時以外については、前記ＮチャネルＭＯＳトランジスタ
Ｎ１１がオン状態であるだけでなく、前記書き込み要求
信号（ＷＥバー）がＨ状態となることで前記Ｎチャネル
ＭＯＳトランジスタＮ１０もオン状態となり、元電源の
前記グランドＧＮＤを経て供給する電源は抑制されな
い。

【００７４】図６は、本実施例に用いられる前記電源線
側制御回路の第２例の回路図である。

【００７５】この図６においては、前記図２に示される
前記電源線Ｖ２と、元電源とされる前記電源ＶＤＤとの
間に設けられる、第２例の電源線側制御回路１２Ｂが示
されている。該電源線側制御回路１２Ｂは、Ｐチャネル
ＭＯＳトランジスタＰ１４と、コンデンサＣにて構成さ
れている。前記ＰチャネルＭＯＳトランジスタＰ１４の
オン抵抗は基本的に零とされ、そのゲートには前記書き
込み要求信号ＷＥが接続されている。又、前記容量Ｃ
は、元電源とされる前記電源ＶＤＤから前記電源線Ｖ２
側へ供給される電源の安定化を図るためのものである。

【００７６】この図６に示されている本第２例の前記電
源線側制御回路１２Ｂにおいて、まず前記書き込みアク
セス時には、前記書き込み要求信号ＷＥがＨ状態とな
り、これに伴って、前記ＰチャネルＭＯＳトランジスタ
Ｐ１４はオフ状態となる。従って、このような書き込み
アクセス時には、前記電源ＶＤＤから前記電源線Ｖ２側
へ供給される電源の、前記コンデンサＣを用いた電源供
給の安定化は特に行われない。従って、このような書き
込みアクセス時には、前記電源線側制御回路１２Ｂと前
記電源ＶＤＤとの間の配線抵抗等（本発明での電源供給
抑制抵抗に相当）によって、前記メモリセルＭの記憶す
るビットデータの保持特性は比較的抑えられる。

【００７７】一方、前記書き込みアクセス時以外におい
ては、前記書き込み要求信号ＷＥはＬ状態とされ、これ
に伴って、前記ＰチャネルＭＯＳトランジスタＰ１４が
オン状態となる。従って、このような書き込みアクセス
時以外の時には、前記コンデンサＣによって、前記電源
ＶＤＤから前記電源線Ｖ２側へ供給される電源の安定化
が図られるものである。例えば前記読み出しアクセスの
際、ビット線を駆動するための電流は前記コンデンサＣ
からも供給され、従ってビット線駆動能力が向上され
る。

【００７８】図７は、本実施例に用いられる前記接地線
側制御回路の第２例の回路図である。

【００７９】この図７においては、前記図２の前記グラ
ンド線Ｇ２と、元電源とされるものの前記グランドＧＮ
Ｄとの間に設けられる、第２例の接地線側制御回路１４
Ｂが示されている。該接地線側制御回路１４Ｂは、Ｎチ
ャネルＭＯＳトランジスタＮ１４と、コンデンサＣによ
って構成されている。

【００８０】まず、前記ＮチャネルＭＯＳトランジスタ
Ｎ１４は、そのオン抵抗は基本的に零とされ、そのゲー
トには前記書き込み要求信号（ＷＥバー）が接続されて
いる。又、前記コンデンサＣは、元電源の前記グランド
ＧＮＤに接続される前記グランド線Ｇ２による電源供給
の安定化を図るためのものである。

【００８１】この図７に示される本第２例の前記接地線
側制御回路１４Ｂにおいて、まず、前記書き込みアクセ
ス時には、前記書き込み要求信号（ＷＥバー）がＬ状態
とされることで、前記ＮチャネルＭＯＳトランジスタＮ
１４はオフ状態となる。従って、このような書き込みア
クセス時には、前記コンデンサによる、前記グランド線
Ｇ２に関する電源供給の安定化は特に図られない。従っ
て、このような書き込みアクセス時には、本第２例の前
記接地線側制御回路１４Ｂと、元電源の前記グランドＧ
ＮＤとの間の配線抵抗等（本発明での電源供給抑制抵抗
に相当）によって、前記メモリセルＭで記憶するビット
データの保持特性は抑えられる。従って、このような書
き込みアクセス時に、そのビットデータの書き込みは比
較的容易に行うことが可能である。

【００８２】一方、前記書き込みアクセス時以外のとき
には、前記書き込み要求信号（ＷＥバー）はＨ状態とな
るので、前記ＮチャネルＭＯＳトランジスタＮ１４はオ
ン状態となる。従って、前記コンデンサＣによって、元
電源の前記グランドＧＮＤによる前記グランド線Ｇ２か
らの電源供給の安定化が図られる。従って、このように
電源供給の安定化が図られるため、前記メモリセルＭに
記憶するビットデータの保持特性が向上される。又、読
み出しアクセス時におけるビット線駆動能力が、前記コ
ンデンサＣからの電流供給によって向上される。

【００８３】以上説明したとおり、本実施例によれば、
本発明の前記電源供給制御回路に対応する、前記電源線
側制御回路１２Ａあるいは１２Ｂを用い、又、前記接地
線側制御回路１４Ａあるいは１４Ｂを用いることで、前
記メモリセルＭに記憶するビットデータの保持特性を適
宜変更し、読み出しアクセス時にはビット線駆動能力を
維持し、書き込みアクセス時にはそのデータ書き込みの
容易化を図ることができる。

【００８４】なお、本実施例において用いる前記電源線
側制御回路１２Ａ及び１２Ｂ、又、前記接地線側制御回
路１４Ａ及び１４Ｂの、構成として用いるものの選択は
特に限定されるものではない。

【００８５】即ち、前記メモリセルＭに用いるインバー
タの、Ｈ状態への出力駆動能力、あるいはＬ状態への出
力駆動能力のうちの、特にいずれか一方のみを動作タイ
ミングに応じて制御し、その記憶するビットデータの保
持特性を各動作タイミングで制御する場合には、前記電
源線側制御回路１２Ａ及び１２Ｂ、及び、前記接地線側
制御回路１４Ａ及び１４Ｂの、少なくともいずれか１つ
のみを備えるようにしてもよい。

【００８６】あるいは電源線側と接地線側とにそれぞれ
備えるようにした場合、前記電源線側制御回路１２Ａと
前記接地線側制御回路１４Ｂとを組合せて用いてもよ
く、前記電源線側制御回路１２Ｂと前記接地線側制御回
路１４Ａとを組合せて用いてもよい。

【００８７】なお、図８は、本実施例での書き込みアク
セス時の特性を示すタイムチャートである。

【００８８】この図８の時刻 t₁₁において、前記書き込
みアクセスに対応し、前記書き込み要求信号（ＷＥバ
ー）がＬ状態となり、前記書き込み要求信号ＷＥがＨ状
態となっている。又、該時刻 t₁₁において、“０（Ｌ状
態）”のビットデータの書き込みに応じて、前記ビット
線ＢajがＨ状態からＬ状態へ変化し始める。この時Ｂaj
はＨ状態である。該ビット線Ｂajは、最終的に、時刻 t
₁₄において完全にＬ状態となっている。

【００８９】ここで、本実施例によれば、データ書き込
みの容易化が図られているため、前記ビット線Ｂajの電
圧がＬ１まで低下した段階、時刻 t₁₂において、実線m
１に示される如く、書き込みアクセス対象となるメモリ
セルＭijに記憶されているビットデータが反転してい
る。比較して、特にデータの書き込みの容易化が図られ
ていない前記図１０を用いて前述した従来例において
は、前記ビット線Ｂajの電圧がＬ２まで低下した時刻 t
₁₃にて、破線m ２に示される如く、書き込みアクセス対
象となる前記メモリセルＭijに記憶されるビットデータ
が反転している。

【００９０】このように、本実施例によれば、“１（Ｈ
状態）”が記憶されていたメモリセルに対して“０（Ｌ
状態）”のビットデータを書き込むアクセス時間をより
短縮することが可能である。

【００９１】なお、この図８においては、本実施例に対
して、前記接地線側制御回路１４Ａ、１４Ｂ、１２Ａあ
るいは１２Ｂのいずれか１つを少なくとも用いるものの
タイムチャートが示されている。

【００９２】

【発明の効果】以上説明したとおり、本発明によれば、
記憶するビットデータの保持特性を維持し、又、読み出
しアクセス時のビット線駆動能力を維持しながら、同時
に、書き込みアクセス時に記憶されていたビットデータ
を反転させる際の、ビットデータのデータ書き込みをよ
り容易にできるようにすることで、書き込みアクセス時
間をより短縮することができるという優れた効果を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用された半導体記憶装置の実施例の
主要部の回路図

【図３】前記実施例に用いられるメモリセルの回路図

【図４】前記実施例に用いられる電源線側制御回路の第
１例の回路図

【図５】前記実施例に用いられる接地線側制御回路の第
１例の回路図

【図６】前記実施例に用いられる前記電源線側制御回路
の第２例の回路図

【図７】前記実施例に用いられる前記接地線側制御回路
の第２例の回路図

【図８】前記実施例の“０”を書き込む書き込みアクセ
スの特性を示すタイムチャート

【図９】従来の半導体記憶装置のメモリセル付近の回路
図

【図１０】ＣＭＯＳ型の従来の半導体記憶装置のメモリ
セル付近の回路図

【符号の説明】

１２、１２Ａ、１２Ｂ…電源線側制御回路 １４、１４Ａ、１４Ｂ…接地線側制御回路 １６…カラムセレクタ １８…読み出し書き込み回路 Ｍ、Ｍij…メモリセル Ｗ０〜Ｗm 、Ｗi …ワード線 Ｂa ０〜Ｂan、Ｂaj、Ｂb ０〜Ｂbn、Ｂbj、Ｂj …ビッ
ト線 ＶＤＤ…電源あるいは電源線（元電源） ＧＮＤ…グランドあるいはグランド線（元電源のグラン
ド） Ｖ２…電源線（電源供給が制御されたもの） Ｇ２…グランド線（電源供給が制御されたもの） Ｗ／Ｒ…書き込み読み出し制御信号 ＷＥ、（ＷＥバー）…書き込み要求信号 Ｐ１、Ｐ２、Ｐ１０、Ｐ１１、Ｐ１４…ＰチャネルＭＯ
Ｓトランジスタ Ｎ１〜Ｎ４、Ｎ１０、Ｎ１１、Ｎ１４…ＮチャネルＭＯ
Ｓトランジスタ Ｃ…コンデンサ Ｉ１、Ｉ２…インバータ ＤＩＯ…データ入出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】各ワードアドレスのメモリセルに対応して
   設けられている複数本のワード線のうちの１本を、当該
   半導体記憶装置の外部から入力されるアドレス信号に従
   って選択し、選択されたそのワード線をアクティブ状態
   とし、これによって該ワード線に対応するメモリセルを
   ビット線対へと接続状態とすることで、このように接続
   状態となったメモリセルに対して該ビット線対を経由
   し、当該半導体記憶装置の外部から書き込みアクセスあ
   るいは読み出しアクセスするようにした半導体記憶装置
   において、 前記書き込みアクセス時に、少なくとも該書き込みアク
   セスの対象となるメモリセルへの、その電源の供給を抑
   制する電源供給制御回路を備えたとを特徴とする半導体
   記憶装置。
2. 【請求項２】請求項１において、前記電源供給制御回路
   が、 元電源からメモリセルへの電源供給経路に直列に挿入さ
   れた電源供給抑制抵抗と、 少なくとも前記読み出しアクセス時には前記電源供給抑
   制抵抗を短絡し、少なくとも前記書き込みアクセス時に
   は、該短絡を解除するようにし、これによって該書き込
   みアクセス時には、少なくとも該書き込みアクセスの対
   象となるメモリセルへの、その電源の供給を抑制する電
   源供給抑制スイッチング手段とにより構成されているこ
   とを特徴とする半導体記憶装置。