JPS63201989A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63201989A JPS63201989A JP62033201A JP3320187A JPS63201989A JP S63201989 A JPS63201989 A JP S63201989A JP 62033201 A JP62033201 A JP 62033201A JP 3320187 A JP3320187 A JP 3320187A JP S63201989 A JPS63201989 A JP S63201989A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するものであり、伊ｉ
えば、ＣＭＯ５（相補型ＭＯ３）スタティック型Ｒ／、
Ｍ（ランダム・アクセス・メモリ）などに利用して有効
な技術に関するものである。
えば、ＣＭＯ５（相補型ＭＯ３）スタティック型Ｒ／、
Ｍ（ランダム・アクセス・メモリ）などに利用して有効
な技術に関するものである。
クロ・シクドスタティック型デコーダを含むＣＭＯＳス
タテイ７り型ＲＡＭがある。このようなＣＭＯＳスタテ
ィック型ＲＡＭなどのＸアドレスデコーダＸＤＣＨに、
第５図に示されるようなプリデコーダＰＤＣＲを設ける
ことで、チンプレイアウトを効率化する方法が提案され
ている。
タテイ７り型ＲＡＭがある。このようなＣＭＯＳスタテ
ィック型ＲＡＭなどのＸアドレスデコーダＸＤＣＨに、
第５図に示されるようなプリデコーダＰＤＣＲを設ける
ことで、チンプレイアウトを効率化する方法が提案され
ている。
このようなスタティック型ＲＡＭのアドレスデコーダに
ついては、例えば、特開昭５６−７４８９０号公報など
に記載されている。
ついては、例えば、特開昭５６−７４８９０号公報など
に記載されている。
第５図において、ＣＭＯＳスタティック型ＲＡＭのＸア
ドレスデコーダＸＤＣＲは、１個のプリデコーダＰＤＣ
Ｒと、ナントゲート回路ＮＡＧ Ｏに代表される複数の
デコード用ナントゲート回路を含む、このうち、プリデ
コーダＰＯＣＲは、例えば下位２ビツトの相補内部アド
レス信号ａｘＱ及びａｘｌ （ここで、例えば外部ア
ドレス信号ＡｘＯと同相の内部アドレス信号ａｘＱ及び
逆相の内部アドレス信号ｒマてをあわせて相補内部アド
レス信号ａｘＱのように表す、以下同じ）を受け、選択
信号φｘＯ〜φｘ３を形成する。また、デコード用ナン
トゲート回路は、第５図のナントゲート回路ＮＡＧＯに
例示的に示されるように、それぞれのゲートに対応する
組み合ねゼとされる相補内部アドレス信号ａｘ２〜ａｘ
ｉを受は直列形態とされる複数のＮチャンネルＭＯＳＦ
ＥＴＱｇ２ないし９ｇ３と、これらのＭＯＳＦＥＴＱｇ
２ないし９ｇ３と回路の電源電圧Ｖｃｃ及び接地電位と
の間に設けられるＰチャンネルＭＯ８ＦＥＴＱｇｌ及び
ＮチャンネルＭＯＳＦＥＴＱｇ４によって構成される。
ドレスデコーダＸＤＣＲは、１個のプリデコーダＰＤＣ
Ｒと、ナントゲート回路ＮＡＧ Ｏに代表される複数の
デコード用ナントゲート回路を含む、このうち、プリデ
コーダＰＯＣＲは、例えば下位２ビツトの相補内部アド
レス信号ａｘＱ及びａｘｌ （ここで、例えば外部ア
ドレス信号ＡｘＯと同相の内部アドレス信号ａｘＱ及び
逆相の内部アドレス信号ｒマてをあわせて相補内部アド
レス信号ａｘＱのように表す、以下同じ）を受け、選択
信号φｘＯ〜φｘ３を形成する。また、デコード用ナン
トゲート回路は、第５図のナントゲート回路ＮＡＧＯに
例示的に示されるように、それぞれのゲートに対応する
組み合ねゼとされる相補内部アドレス信号ａｘ２〜ａｘ
ｉを受は直列形態とされる複数のＮチャンネルＭＯＳＦ
ＥＴＱｇ２ないし９ｇ３と、これらのＭＯＳＦＥＴＱｇ
２ないし９ｇ３と回路の電源電圧Ｖｃｃ及び接地電位と
の間に設けられるＰチャンネルＭＯ８ＦＥＴＱｇｌ及び
ＮチャンネルＭＯＳＦＥＴＱｇ４によって構成される。
メモリアレイＭ−ＡＲＹの各ワード線は、ワード線ＷＯ
〜Ｗ３に代表して示されるように、対応するワード線駆
動回路に結合される。これらのワード線駆動回路は、そ
れぞれＣＭＯＳインバータ回路形態とされるＰチャンネ
ルＭＯＳＦＥＴＱｄｌ及びＮチャンネルＭＯＳＦＥＴＱ
ｄ ２によって構成される。ＸアドレスデコーダＸＤＣ
Ｈの各デコード用ナントゲート回路には、４個のワード
線駆動回路がそれぞれ結合される。各ワード線駆動回路
は、それぞれを構成するＰチャンネルＭＯＳＦＥＴＱｄ
ｌのソースに上記プリデコーダＰＤＣＲから対応する
選択信号φｘＯ〜φｘ３が供給されることで、Ｘアドレ
スデコーダＸＤＣＨの一部としての機能をあわせ持つ。
〜Ｗ３に代表して示されるように、対応するワード線駆
動回路に結合される。これらのワード線駆動回路は、そ
れぞれＣＭＯＳインバータ回路形態とされるＰチャンネ
ルＭＯＳＦＥＴＱｄｌ及びＮチャンネルＭＯＳＦＥＴＱ
ｄ ２によって構成される。ＸアドレスデコーダＸＤＣ
Ｈの各デコード用ナントゲート回路には、４個のワード
線駆動回路がそれぞれ結合される。各ワード線駆動回路
は、それぞれを構成するＰチャンネルＭＯＳＦＥＴＱｄ
ｌのソースに上記プリデコーダＰＤＣＲから対応する
選択信号φｘＯ〜φｘ３が供給されることで、Ｘアドレ
スデコーダＸＤＣＨの一部としての機能をあわせ持つ。
ところが、ＣＭＯＳスタティック型ＲＡＭが大記憶容量
化されるに従って、上記のようなりロックドスタティッ
ク型のＸアドレスデコーダには次のような問題が生じて
きた。すなわち、ＣＭＯＳスタティック型ＲＡＭの大記
憶容量化にともなって、各ワード線に結合される寄生容
量が増大し、選択状態とされるワード線の電圧レベルの
立ち上がりが遅くなる。これに対処するため、ＭＯＳＦ
ＥＴＱｄ ｌ及びＱｄ２のサイズを大きくし、ワード線
駆動回路の駆動能力を大きくしようとすると、これらの
ＭＯＳ Ｆ ＥＴのドレイン容量やゲート容量が大きく
なり、プリデコーダＰＤＣＲやデコード用ナントゲート
回路に対する負荷が増大する。
化されるに従って、上記のようなりロックドスタティッ
ク型のＸアドレスデコーダには次のような問題が生じて
きた。すなわち、ＣＭＯＳスタティック型ＲＡＭの大記
憶容量化にともなって、各ワード線に結合される寄生容
量が増大し、選択状態とされるワード線の電圧レベルの
立ち上がりが遅くなる。これに対処するため、ＭＯＳＦ
ＥＴＱｄ ｌ及びＱｄ２のサイズを大きくし、ワード線
駆動回路の駆動能力を大きくしようとすると、これらの
ＭＯＳ Ｆ ＥＴのドレイン容量やゲート容量が大きく
なり、プリデコーダＰＤＣＲやデコード用ナントゲート
回路に対する負荷が増大する。
これらの負荷増大による影響は、特に複数のＭＯＳＦＥ
Ｔが直列形態とされるデコード用ナントゲート回路にお
いて著しく、スタティック型ＲＡＭの高速化を妨げる一
因となっている。
Ｔが直列形態とされるデコード用ナントゲート回路にお
いて著しく、スタティック型ＲＡＭの高速化を妨げる一
因となっている。
この発明の目的は、Ｘアドレスデコーダの選択動作を高
速化しメモリアクセスの高速化を図ったＣＭＯＳスタテ
ィック型ＲＡＭなどの半導体記憶装置を提供することに
ある。
速化しメモリアクセスの高速化を図ったＣＭＯＳスタテ
ィック型ＲＡＭなどの半導体記憶装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、Ｘアドレスデコーダのデコード用論理ゲート
回路と各ワード線駆動回路の間に、そのゲートに例えば
プリデコーダの対応する出力信号を受ける容量カットＭ
ＯＳＦＥＴを設け、各ワード線駆動回路の入力端子に例
えばそのソースが回路の電源電圧に結合されそのゲート
に選択制御信号を受けるリセットＭＯＳ Ｆ ＥＴを設
けるものである。
回路と各ワード線駆動回路の間に、そのゲートに例えば
プリデコーダの対応する出力信号を受ける容量カットＭ
ＯＳＦＥＴを設け、各ワード線駆動回路の入力端子に例
えばそのソースが回路の電源電圧に結合されそのゲート
に選択制御信号を受けるリセットＭＯＳ Ｆ ＥＴを設
けるものである。
上記した手段によれば、各ワード線駆動回路に対応して
容量カットＭＯＳＦＥＴが設けられることで、プリデコ
ーダ及びデコード用論理ゲート回路の出力信号に対する
負荷を増大させることなくすなわちＸアドレスデコーダ
の選択動作に影響を与えることなくワード線駆動回路の
駆動能力を大きくすることができるため、ＣＭＯＳスタ
ティック型ＲＡＭなどの半導体記憶装置の大記憶容量化
と高速化を図ることができる。
容量カットＭＯＳＦＥＴが設けられることで、プリデコ
ーダ及びデコード用論理ゲート回路の出力信号に対する
負荷を増大させることなくすなわちＸアドレスデコーダ
の選択動作に影響を与えることなくワード線駆動回路の
駆動能力を大きくすることができるため、ＣＭＯＳスタ
ティック型ＲＡＭなどの半導体記憶装置の大記憶容量化
と高速化を図ることができる。
〔実施例１〕
第４図には、この発明が通用されたＣＭＯＳスタティッ
ク型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子は、公知のＣＭＯ５集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。以下の
図において、チャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であって、矢印
の付加されないＮチャンネルＭＯＳＦＥＴと［ｌＪされ
る。
ク型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子は、公知のＣＭＯ５集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。以下の
図において、チャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であって、矢印
の付加されないＮチャンネルＭＯＳＦＥＴと［ｌＪされ
る。
第４図において、メモリアレイＭ−ＡＲＹは、ｍ＋１本
のワード線ＷＯ〜Ｗｍと、ｎ＋１組の相補データ線ＤＯ
−Ｄ了〜Ｄｎ−Ｄｎ及びこれらのワード線と相補データ
線の交点に配置される（ｍ＋１）ｘ （ｎ＋１）（Ｉの
メモリセルＭＣによって構成される。
のワード線ＷＯ〜Ｗｍと、ｎ＋１組の相補データ線ＤＯ
−Ｄ了〜Ｄｎ−Ｄｎ及びこれらのワード線と相補データ
線の交点に配置される（ｍ＋１）ｘ （ｎ＋１）（Ｉの
メモリセルＭＣによって構成される。
それぞれのメモリセルＭＣは、特に制限されないが、Ｐ
チャンネルＭＯＳＦＥＴＱ２１とＮチャンネルＭＯＳＦ
ＥＴＱＩ及びＰチャンネルＭＯＳＦＥＴＱ２２とＮチャ
ンネルＭＯＳＦＥＴＱ２からなる二組のＣＭＯＳインバ
ータ回路をその基本構成とする。これらのＣＭＯＳイン
バータ回路は、その入力端子と出力端子がそれぞれ交差
接続されることによってランチ形態とされ、このＣＭＯ
Ｓスタティック型ＲＡＭの記憶素子となるフリップフロ
ップを構成する。
チャンネルＭＯＳＦＥＴＱ２１とＮチャンネルＭＯＳＦ
ＥＴＱＩ及びＰチャンネルＭＯＳＦＥＴＱ２２とＮチャ
ンネルＭＯＳＦＥＴＱ２からなる二組のＣＭＯＳインバ
ータ回路をその基本構成とする。これらのＣＭＯＳイン
バータ回路は、その入力端子と出力端子がそれぞれ交差
接続されることによってランチ形態とされ、このＣＭＯ
Ｓスタティック型ＲＡＭの記憶素子となるフリップフロ
ップを構成する。
ＭＯＳＦＥＴＱ２１とＱｌ及びＭＯ５ＦＥ、ＴＱ２２と
Ｑ２のそれぞれ共通結合されたドレインは、このフリッ
プフロップの入出力ノードとされ、さらにＮチャンネル
型の伝送ゲートＭＯＳＦＥＴＱ３及びＱ４を介して、対
応する相補データ線ＤＯ・ＤＯにそれぞれ結合される。
Ｑ２のそれぞれ共通結合されたドレインは、このフリッ
プフロップの入出力ノードとされ、さらにＮチャンネル
型の伝送ゲートＭＯＳＦＥＴＱ３及びＱ４を介して、対
応する相補データ線ＤＯ・ＤＯにそれぞれ結合される。
これらの伝送ゲートＭＯＳＦＥＴＱ３及びＱ４のゲート
は、対応するワード線Ｗ−０に共通接続される。
は、対応するワード線Ｗ−０に共通接続される。
この他のメモリセルＭＣも、すべて同様な回路構成とさ
れ、同様に対応する相補データ線及びワード線に結合さ
れることでマトリックス状に配置され、メモリアレイＭ
−ＡＲＹを構成する。すなわち、同一の列に配置される
メモリセルＭＣの入出力ノードは、それぞれ対応する伝
送ゲートＭＯＳＦＥＴを介して対応する相補データ線Ｄ
Ｏ−Ｄ■〜Ｄｎ−ｆｆπに結合される。また、同一の行
に配置されるメモリセルＭＣの伝送ゲートＭＯＳＦＥＴ
のゲートは、それぞれ対応するワード線ｗＯ〜Ｗｍに共
通接続される。
れ、同様に対応する相補データ線及びワード線に結合さ
れることでマトリックス状に配置され、メモリアレイＭ
−ＡＲＹを構成する。すなわち、同一の列に配置される
メモリセルＭＣの入出力ノードは、それぞれ対応する伝
送ゲートＭＯＳＦＥＴを介して対応する相補データ線Ｄ
Ｏ−Ｄ■〜Ｄｎ−ｆｆπに結合される。また、同一の行
に配置されるメモリセルＭＣの伝送ゲートＭＯＳＦＥＴ
のゲートは、それぞれ対応するワード線ｗＯ〜Ｗｍに共
通接続される。
メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・■１〜Ｄ
ｎ−σ１と回路の電源電圧Ｖｃｃとの間には、第４図に
例示的に示されるように、Ｎチャンネル型の負荷ＭＯＳ
ＦＥＴ対Ｑ５・Ｑ６〜Ｑ７・Ｑ８が設けられる。
ｎ−σ１と回路の電源電圧Ｖｃｃとの間には、第４図に
例示的に示されるように、Ｎチャンネル型の負荷ＭＯＳ
ＦＥＴ対Ｑ５・Ｑ６〜Ｑ７・Ｑ８が設けられる。
ワード＆６１１ＷＯ〜Ｗｍは、ＸアドレスデコーダＸＤ
ＣＨに結合される。このＸアドレスデコーダＸＤＣＨに
は、Ｘアドレスバ７ファＸＡＤＢから相補内部アドレス
信号ａｘＱ〜ａｘｉ （ここで、例えば外部アドレス
信号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内
部アドレス信号ａｘＱをあわせて相補内部アドレス信号
ａｘＱと表す、以下同じ）が供給される。また、Ｘアド
レスデコーダＸ０ＣＲには、後述するタイミング制御回
路ＴＣから、タイミング信号φｃｅ （選択制御信号）
が供給される。このタイミング信号φｃｅは、外部から
制御信号として供給されるチップイネ、−プル信号で１
に従って形成され、このＣＭＯＳスタティック型ＲＡＭ
の選択状態においてハイレベルとされる。Ｘアドレスデ
コーダＸＤＣＲは、後述するように、タイミング信号φ
ｃｅによって選択的に動作状態とされ、相補内部アドレ
ス信号土ＸＯ−土ｘｉをデコードして、Ｘアドレス信号
ＡＸＯ−ＡＸｉによって指定される一本のワード線をハ
イレベルの選択状態とする。
ＣＨに結合される。このＸアドレスデコーダＸＤＣＨに
は、Ｘアドレスバ７ファＸＡＤＢから相補内部アドレス
信号ａｘＱ〜ａｘｉ （ここで、例えば外部アドレス
信号ＡＸＯと同相の内部アドレス信号ａｘＱと逆相の内
部アドレス信号ａｘＱをあわせて相補内部アドレス信号
ａｘＱと表す、以下同じ）が供給される。また、Ｘアド
レスデコーダＸ０ＣＲには、後述するタイミング制御回
路ＴＣから、タイミング信号φｃｅ （選択制御信号）
が供給される。このタイミング信号φｃｅは、外部から
制御信号として供給されるチップイネ、−プル信号で１
に従って形成され、このＣＭＯＳスタティック型ＲＡＭ
の選択状態においてハイレベルとされる。Ｘアドレスデ
コーダＸＤＣＲは、後述するように、タイミング信号φ
ｃｅによって選択的に動作状態とされ、相補内部アドレ
ス信号土ＸＯ−土ｘｉをデコードして、Ｘアドレス信号
ＡＸＯ−ＡＸｉによって指定される一本のワード線をハ
イレベルの選択状態とする。
ＸアドレスデコーダＸＤＣＲの具体的な回路構成と動作
については、後で詳細に説明する。
については、後で詳細に説明する。
ＸアドレスバッファＸＡＤＢは、外部端子ＡＸＯ〜ＡＸ
ｉを介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
取り込み、これをもとに上記相補内部アドレス信号ａｘ
Ｑ〜土ｘｉを形成してＸアドレスデコーダＸ０ＣＲに供
給する。
ｉを介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
取り込み、これをもとに上記相補内部アドレス信号ａｘ
Ｑ〜土ｘｉを形成してＸアドレスデコーダＸ０ＣＲに供
給する。
一方、メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・百
１〜Ｄｎ−百１は、それぞれカラムスイッチＣ８Ｗの対
応するスイッチＭＯＳＦＥＴ対Ｑ９・ＱＩＯ〜Ｑｌｌ・
Ｑ１２を介して選択的に相補共通データ線ＣＤ−ＣＤに
接続される。これらのスイッチＭＯＳ Ｆ ＥＴ対Ｑ９
−ＱＩＯ−Ｑｌｌ・Ｑ１２のゲートはそれぞれ共通接続
され、ＹアドレスデコーダＹＤＣＲから対応するデータ
線選択信号Ｙ ０４ Ｙ ｎが供給される。
１〜Ｄｎ−百１は、それぞれカラムスイッチＣ８Ｗの対
応するスイッチＭＯＳＦＥＴ対Ｑ９・ＱＩＯ〜Ｑｌｌ・
Ｑ１２を介して選択的に相補共通データ線ＣＤ−ＣＤに
接続される。これらのスイッチＭＯＳ Ｆ ＥＴ対Ｑ９
−ＱＩＯ−Ｑｌｌ・Ｑ１２のゲートはそれぞれ共通接続
され、ＹアドレスデコーダＹＤＣＲから対応するデータ
線選択信号Ｙ ０４ Ｙ ｎが供給される。
ＹアドレスデコーダＹＤＣＲは、ＹアドレスバンフプＹ
ＡＤＢから供給される相補内部アドレス信号ａｙＱ〜ａ
ｙ’ｊをデコードして、−組の相補データ線を選択し相
補共通データ線ＣＤ−τｌに接続するためのデータ線選
択信号ＹＯ〜Ｙｎを形成する。このＹアドレスデコーダ
ＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様に、タ
イミング制御回路ＴＣから供給されるタイミング信号φ
ｃｅに従って、選択的に動作状態とされる。
ＡＤＢから供給される相補内部アドレス信号ａｙＱ〜ａ
ｙ’ｊをデコードして、−組の相補データ線を選択し相
補共通データ線ＣＤ−τｌに接続するためのデータ線選
択信号ＹＯ〜Ｙｎを形成する。このＹアドレスデコーダ
ＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様に、タ
イミング制御回路ＴＣから供給されるタイミング信号φ
ｃｅに従って、選択的に動作状態とされる。
相補共通データ線ＣＤ−Ｃ，Ｄは、センスアンプＳＡの
入力端子に結合されるとともに、ライトアンプＷＡの出
力端子に結合される。センスアンプＳＡの出力端子は、
データ出力バッファＤＯＢの入力端子に結合され、ライ
トアンプＷＡの入力端子は、データ入力バッファＤＩＢ
の出方端子に結合される。
入力端子に結合されるとともに、ライトアンプＷＡの出
力端子に結合される。センスアンプＳＡの出力端子は、
データ出力バッファＤＯＢの入力端子に結合され、ライ
トアンプＷＡの入力端子は、データ入力バッファＤＩＢ
の出方端子に結合される。
センスアンプＳＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｓａに従って選択的に動作状態
とされ、選択されたメモリセルＭＣから相補共通データ
線ＣＤ−σ百を介して出方さ′れる読み出し信号を増幅
する。センスアンプＳＡの出力信号は、データ出力バッ
ファＤＯＢに供給される。
されるタイミング信号φｓａに従って選択的に動作状態
とされ、選択されたメモリセルＭＣから相補共通データ
線ＣＤ−σ百を介して出方さ′れる読み出し信号を増幅
する。センスアンプＳＡの出力信号は、データ出力バッ
ファＤＯＢに供給される。
データ出力バッファＤＯＢは、ＣＭＯＳスタティック型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従ワて
選択的に動作状態とされる。
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従ワて
選択的に動作状態とされる。
データ出力バッファＩ）ＯＢは、センスアンプＳＡから
出力されるメモリセルの読み出し信号をさらに増幅し、
入出力端子ＤＩＯを介して外部の装置に送出する。デー
タ出力バッファＤＯＢの出力は、タイミング信号φＯＳ
がロウレベルとされるＣＭＯＳスタティック型ＲＡＭの
非選択状態及び書き込み動作モードにおいて、ハイイン
ピーダンス状態とされる。
出力されるメモリセルの読み出し信号をさらに増幅し、
入出力端子ＤＩＯを介して外部の装置に送出する。デー
タ出力バッファＤＯＢの出力は、タイミング信号φＯＳ
がロウレベルとされるＣＭＯＳスタティック型ＲＡＭの
非選択状態及び書き込み動作モードにおいて、ハイイン
ピーダンス状態とされる。
一方、データ入力バッファＤＩＢは、ＣＭＯＳスタティ
ック型ＲＡＭの書き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部の装置から供給される書き込みデ
ータを相補書き込み信号とし、ライトアンプＷＡに供給
する。
ック型ＲＡＭの書き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部の装置から供給される書き込みデ
ータを相補書き込み信号とし、ライトアンプＷＡに供給
する。
ライトアンプＷＡは、ＣＭＯＳスタティック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路’ｒ
ｃから供給されるタイミング信号φＮ（５に従って選
択的に動作状態とされる。ライトアンプＷＡは、データ
入力バッファＤＩＢから供給される相補書き込み信号に
従った書き込み電流を、相補共通データ線ＣＤ−τπを
介して、選択されたメモリセルＭＣに供給する。ライト
アンプＷＡの出力は、タイミング１８号φｗｅがロウレ
ベルとされるスタティック型ＲＡＭの非選択状態及び読
み出し動作モードにおいて、ハイインピーダンス状態と
される。
書き込み動作モードにおいて、タイミング制御回路’ｒ
ｃから供給されるタイミング信号φＮ（５に従って選
択的に動作状態とされる。ライトアンプＷＡは、データ
入力バッファＤＩＢから供給される相補書き込み信号に
従った書き込み電流を、相補共通データ線ＣＤ−τπを
介して、選択されたメモリセルＭＣに供給する。ライト
アンプＷＡの出力は、タイミング１８号φｗｅがロウレ
ベルとされるスタティック型ＲＡＭの非選択状態及び読
み出し動作モードにおいて、ハイインピーダンス状態と
される。
タイミング制御回路ＴＣは、外部から制御信号として供
給されるチップ選択信号で茗、ライトイネーブル信号Ｗ
１及び出カイネーブル信号σ百をもとに、上記各種のタ
イミング信号を形成し、各回路に供給する。
給されるチップ選択信号で茗、ライトイネーブル信号Ｗ
１及び出カイネーブル信号σ百をもとに、上記各種のタ
イミング信号を形成し、各回路に供給する。
第１図には、第４図のＣＭＯＳスタティック型ＲＡＭの
ＸアドレスデコーダＸＤＣＲの一実施例の回路図が示さ
れている。
ＸアドレスデコーダＸＤＣＲの一実施例の回路図が示さ
れている。
第１図において、ＣＭＯＳスタティック型ＲＡＭのＸア
ドレスデコーダＸＤＣＲは、特に制限されないが、下位
２ビツトの相補内部アドレス信号ａｘＯ及びａｘｌを受
けるプリデコーダＰＤＣＲと、下位２ビツトを除く相補
内部アドレス信号上ｘ２〜ａｘｉがそれぞれ対応する組
み合わせとされて供給されるに＋１個のデコード用ナン
トゲート回路ＮＡＧＯ〜ＮＡＧｋを含む。
ドレスデコーダＸＤＣＲは、特に制限されないが、下位
２ビツトの相補内部アドレス信号ａｘＯ及びａｘｌを受
けるプリデコーダＰＤＣＲと、下位２ビツトを除く相補
内部アドレス信号上ｘ２〜ａｘｉがそれぞれ対応する組
み合わせとされて供給されるに＋１個のデコード用ナン
トゲート回路ＮＡＧＯ〜ＮＡＧｋを含む。
プリデコーダＰＤＣＲは、ＸアドレスバフファＸＡＤＢ
から供給される下位２ビツトの相補内部アドレス信号ａ
ｘＱ及びａｉｌをデコードし、選択信号φＸＯ〜φｘ３
を形成する。これらの選択信号φｘＯ〜φｘ３は、相補
内部アドレス信号上ｘＯ及びａｘｌに従って、択一的に
形成される。
から供給される下位２ビツトの相補内部アドレス信号ａ
ｘＱ及びａｉｌをデコードし、選択信号φＸＯ〜φｘ３
を形成する。これらの選択信号φｘＯ〜φｘ３は、相補
内部アドレス信号上ｘＯ及びａｘｌに従って、択一的に
形成される。
すなわち、選択信号φｘＯは、反転内部アドレス信号「
７１及び「ｉＴがともに論理ハイレベルであるときに論
理ハイレベルとされる。同様に、選択信号φｘ１は、非
反転内部アドレス信号ａｘＱ及び反転内部アドレス信号
７７１がともに論理ハイレベルであるとき、選択信号φ
ｘ２は反転内部アドレス信号ａｘＱ及び非反転内部アド
レス信号ａｘｌがともに論理ハイレベルであるとき、ま
た選択ｆａ号φｘ３は、非反転内部アドレス信号ａｘＯ
及びａｘｌがともに論理ハイレベルであるときに、それ
ぞれ論理ハイレベルとされる。
７１及び「ｉＴがともに論理ハイレベルであるときに論
理ハイレベルとされる。同様に、選択信号φｘ１は、非
反転内部アドレス信号ａｘＱ及び反転内部アドレス信号
７７１がともに論理ハイレベルであるとき、選択信号φ
ｘ２は反転内部アドレス信号ａｘＱ及び非反転内部アド
レス信号ａｘｌがともに論理ハイレベルであるとき、ま
た選択ｆａ号φｘ３は、非反転内部アドレス信号ａｘＯ
及びａｘｌがともに論理ハイレベルであるときに、それ
ぞれ論理ハイレベルとされる。
一方、デコード用ナントゲート回路ＮＡＧＯ〜ＮＡＧｋ
は、回路の電源電圧Ｖｃｃと接地電位との間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＱｇ１．Ｎチャ
ンネルＭＯＳＦＥＴＱｇ２ないしＱｇ３及びＮチャンネ
ルＭＯＳＦＥＴＱｇ ４によってそれぞれ構成される。
は、回路の電源電圧Ｖｃｃと接地電位との間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＱｇ１．Ｎチャ
ンネルＭＯＳＦＥＴＱｇ２ないしＱｇ３及びＮチャンネ
ルＭＯＳＦＥＴＱｇ ４によってそれぞれ構成される。
ＭＯＳＦＥＴＱｇ１及びＱｇ４のゲートは共通接続され
、上述のタイミング信号φｃｅ （選択制御信号）が供
給される。
、上述のタイミング信号φｃｅ （選択制御信号）が供
給される。
また′、ＭＯＳＦＥＴＱｇ２ないしＱｇ３のゲートには
、相補内部アドレス信号ａｘ２〜ａｘｅがそれぞれ対応
する組み合わせとされて供給される。
、相補内部アドレス信号ａｘ２〜ａｘｅがそれぞれ対応
する組み合わせとされて供給される。
すなわち、ナントゲート回路ＮＡＧＯのＭＯＳＦＥＴＱ
ｇ２ないしＱｇ３のゲートには、すべて反転内部アドレ
ス信号子τ］〜「７丁がそれぞれ供給され、またナント
ゲート回路ＮＡＧｋのＭＯＳＦＥＴＱｇ２ないしＱｇ３
のゲートには、すべて非反転内部アドレス信号ａｘ２〜
ａｘｉがそれぞれ供給される。同様に、ナントゲート回
路ＮＡＯ１〜ＮＡＧｋ−１のＭＯＳＦＥＴＱｇ ２ない
しＱｇ３のゲートには、相補内部アドレス信号ａｘ２を
最下位ビットとしそれぞれのナントゲート回路の番号に
対応した２進数となるように組み合わされた相補内部ア
ドレス信号ａｘ２〜土ｘｉがそれぞれ供給される。
ｇ２ないしＱｇ３のゲートには、すべて反転内部アドレ
ス信号子τ］〜「７丁がそれぞれ供給され、またナント
ゲート回路ＮＡＧｋのＭＯＳＦＥＴＱｇ２ないしＱｇ３
のゲートには、すべて非反転内部アドレス信号ａｘ２〜
ａｘｉがそれぞれ供給される。同様に、ナントゲート回
路ＮＡＯ１〜ＮＡＧｋ−１のＭＯＳＦＥＴＱｇ ２ない
しＱｇ３のゲートには、相補内部アドレス信号ａｘ２を
最下位ビットとしそれぞれのナントゲート回路の番号に
対応した２進数となるように組み合わされた相補内部ア
ドレス信号ａｘ２〜土ｘｉがそれぞれ供給される。
これにより、ナントゲート回路ＮＡＧＯの出力信号すな
わち反転選択信号子１は、ＣＭＯＳスタティック型ＲＡ
Ｍの非選択状態において通常論理ハイレベルとされ、反
転内部アドレス信号ａｘ’１〜ｒマ丁がすべて論理ハイ
レベルであるとき、タイミング信号φｃｅに同期して論
理ロウレベルとされる。つまり、反転選択信号丁子は、
ＣＭＯＳスタティック型ＲＡＭが選択状態とされ、Ｘア
ドレス信号ＡＸＯ〜ＡＸｉによってワード線ＷＯ〜Ｗ３
のいずれかが指定されるときに論理ロウレベルとされる
。同様に、ナントゲート回路ＮＡＧｋの出力信号すなわ
ち反転選択信号ｉは、非反転内部アドレス信号ａｘ２〜
ａｘｉがすべて論理ハイレベルであるとき、タイミング
信号φｃｅに同期して論理ロウレベルとされる。つまり
、反転選択信号「ｉは、ＣＭＯＳスタティック型ＲＡＭ
が選択状態とされ、Ｘアドレス信号ＡＸＯ〜ＡＸｉによ
ってワード線Ｗａ＋−３〜Ｗｍのいずれかが指定される
ときに論理ロウレベルとされる。図示されないナントゲ
ート回路ＮＡＧ１〜Ｎ Ａ Ｇｋ−１の出力信号すなわ
ち反転選択信号５Ｌ−５ｋ−１も、上記反転選択信号丁
子及びＳｋと同様な論理によって形成される。
わち反転選択信号子１は、ＣＭＯＳスタティック型ＲＡ
Ｍの非選択状態において通常論理ハイレベルとされ、反
転内部アドレス信号ａｘ’１〜ｒマ丁がすべて論理ハイ
レベルであるとき、タイミング信号φｃｅに同期して論
理ロウレベルとされる。つまり、反転選択信号丁子は、
ＣＭＯＳスタティック型ＲＡＭが選択状態とされ、Ｘア
ドレス信号ＡＸＯ〜ＡＸｉによってワード線ＷＯ〜Ｗ３
のいずれかが指定されるときに論理ロウレベルとされる
。同様に、ナントゲート回路ＮＡＧｋの出力信号すなわ
ち反転選択信号ｉは、非反転内部アドレス信号ａｘ２〜
ａｘｉがすべて論理ハイレベルであるとき、タイミング
信号φｃｅに同期して論理ロウレベルとされる。つまり
、反転選択信号「ｉは、ＣＭＯＳスタティック型ＲＡＭ
が選択状態とされ、Ｘアドレス信号ＡＸＯ〜ＡＸｉによ
ってワード線Ｗａ＋−３〜Ｗｍのいずれかが指定される
ときに論理ロウレベルとされる。図示されないナントゲ
ート回路ＮＡＧ１〜Ｎ Ａ Ｇｋ−１の出力信号すなわ
ち反転選択信号５Ｌ−５ｋ−１も、上記反転選択信号丁
子及びＳｋと同様な論理によって形成される。
このＣＭＯＳスタティック型ＲＡＭのＸアドレスデコー
ダＸＤＣＲには、メモリアレイＭ−ＡＲＹのワード線Ｗ
Ｏ〜Ｗｍに対応して、ｍ＋１個のワード線駆動回路Ｗ
Ｄ Ｏ” Ｗ Ｄ ｍが設けられる。
ダＸＤＣＲには、メモリアレイＭ−ＡＲＹのワード線Ｗ
Ｏ〜Ｗｍに対応して、ｍ＋１個のワード線駆動回路Ｗ
Ｄ Ｏ” Ｗ Ｄ ｍが設けられる。
これらのワード線駆動回路Ｗ Ｄ Ｏ−Ｗ Ｄ ｍは、
第５図（７）”７一ド線駆動回路ＷＤ Ｏ、ＷＤ ３
、 ＷＤｓ＋−３及びＷＤｍに例示的に示されるように
、ＰチャンネルＭＯＳＦＥＴＱｄｌ及びＮチャンネ、Ｉ
Ｌ／ＭＯＳＦＥＴＱｄ２からなるＣＭＯＳインバータ回
路によって構成される。この実施例のＣＭＯＳスタティ
ック型ＲＡＭは、比較的大きな記憶容量とされるため、
メモリアレイＭ−ＡＲＹの各ワード線ＷＯ〜Ｗｍには、
メモリセルの伝送ゲートＭＯＳＦ Ｅ Ｔのゲート容量
を主とする比較的大きな記憶容量が結合される。このた
め、ＭＯＳＦＥＴＱｄ１及びＱｄ２は比較的大きなコン
ダクタンスとされ、ワード線駆動回路ＷＤＯ〜Ｗ Ｄ
ｍは比較的大きな駆動能力を持つように設計される。
第５図（７）”７一ド線駆動回路ＷＤ Ｏ、ＷＤ ３
、 ＷＤｓ＋−３及びＷＤｍに例示的に示されるように
、ＰチャンネルＭＯＳＦＥＴＱｄｌ及びＮチャンネ、Ｉ
Ｌ／ＭＯＳＦＥＴＱｄ２からなるＣＭＯＳインバータ回
路によって構成される。この実施例のＣＭＯＳスタティ
ック型ＲＡＭは、比較的大きな記憶容量とされるため、
メモリアレイＭ−ＡＲＹの各ワード線ＷＯ〜Ｗｍには、
メモリセルの伝送ゲートＭＯＳＦ Ｅ Ｔのゲート容量
を主とする比較的大きな記憶容量が結合される。このた
め、ＭＯＳＦＥＴＱｄ１及びＱｄ２は比較的大きなコン
ダクタンスとされ、ワード線駆動回路ＷＤＯ〜Ｗ Ｄ
ｍは比較的大きな駆動能力を持つように設計される。
ナントゲート回路ＮＡＧＯ〜ＮＡＧｋによって形成され
る選択信号１１〜Ｓｋは、対応する容量カットＭＯＳＦ
ＥＴＱＩ ３〜Ｑ１４ないしＱ１５〜Ｑ１６を介して、
対応する４組のワード線駆動回路ＷＤＯ〜ＷＤ３ないし
ＷＤｓ−３〜ＷＤｍにそれぞれ供給される。各組の４個
の容量カッ）ＭＯＳＦＥＴのうちＭＯＳＦＥＴＱＩ ３
及びＱ１５に代表される第１のＭＯＳＦＥＴのゲートに
は、プリデコーダＰＤＣＲから選択信号φｘＯが共通に
供給される。また、ＭＯＳＦＥＴＱＩ４及びＱ１６に代
表される第４のＭＯＳＦＥＴのゲートには、プリデコー
ダＰＤＣＲから選択信号φｘ３が共通に供給される。同
様に、各組の４個の容量カットＭＯＳＦＥＴのうち第２
及び第３のＭＯＳ Ｆ ＥＴのゲートには、プリデコー
ダＰＤＣＲから選択信号φｘ１及びφｘ２がそれぞれ共
通に供給される。
る選択信号１１〜Ｓｋは、対応する容量カットＭＯＳＦ
ＥＴＱＩ ３〜Ｑ１４ないしＱ１５〜Ｑ１６を介して、
対応する４組のワード線駆動回路ＷＤＯ〜ＷＤ３ないし
ＷＤｓ−３〜ＷＤｍにそれぞれ供給される。各組の４個
の容量カッ）ＭＯＳＦＥＴのうちＭＯＳＦＥＴＱＩ ３
及びＱ１５に代表される第１のＭＯＳＦＥＴのゲートに
は、プリデコーダＰＤＣＲから選択信号φｘＯが共通に
供給される。また、ＭＯＳＦＥＴＱＩ４及びＱ１６に代
表される第４のＭＯＳＦＥＴのゲートには、プリデコー
ダＰＤＣＲから選択信号φｘ３が共通に供給される。同
様に、各組の４個の容量カットＭＯＳＦＥＴのうち第２
及び第３のＭＯＳ Ｆ ＥＴのゲートには、プリデコー
ダＰＤＣＲから選択信号φｘ１及びφｘ２がそれぞれ共
通に供給される。
これにより、Ｘアドレス信号ＡＸＯ〜ＡＸｉによって指
定される１本のワード線に対応するワード線駆動回路に
のみ、論理ロウレベルの反転選択信号ＳＯ〜Ｓｋが伝達
されるものとなる。
定される１本のワード線に対応するワード線駆動回路に
のみ、論理ロウレベルの反転選択信号ＳＯ〜Ｓｋが伝達
されるものとなる。
デコード用ナントゲート回路ＮＡＧＯ−ＮＡＧｋの出力
端子とワード線駆動回路ＷＤＯ〜Ｗ Ｄ ｍの入力端子
の間にこれらの容量カットＭＯ８ＦＥＴＱ１３〜Ｑ１６
が設けられることによって、非選択時における各ワード
線駆動回路の入力端子のレベルはフローティング状態と
なる。これを防ぐため、各ワード線駆動回路の入力端子
と回路の電源電圧Ｖｃｃとの間に、Ｐチャンネル型のリ
セットＭＯＳＦＥＴＱ２，３〜Ｑ２４ないしＱ２５〜Ｑ
２６がそれぞれ設けられる。これらのりセラ）ＭＯ５Ｆ
Ｅ ’Ｉ’のゲートには、上記タイミング信号φｃｅ
が共通に供給される。リセットＭＯＳＦＥＴＱ２３〜Ｑ
２４ないしＱ２５〜Ｑ２６は、タイミング信号φｃｅが
論理ロウレベルとされるＣＭＯＳスタティック型ＲＡＭ
の非選択状態において一斉にオン状態となり、対応する
ワード線駆動回路ＷＤＯ〜Ｗ Ｄ ｍの入力端子のレベ
ルを論理ハイレベルとする。これにより、各ワード線駆
動回路の出力端子すなわちワード線ＷＯ〜Ｗｍのレベル
はロウレベルの非選択状態に固定される。ＣＭＯＳスタ
ティック型ＲＡＭが選択状態とされタイミング信号φｃ
ｅが論理ハイレベルとされることによって、容量カット
ＭＯ５ＦＥ’ｒＭＯＳＦＥＴＱ２３〜Ｑ２４ないしＱ２
５〜Ｑ２６はオフ状態となる。このとき、Ｘアドレス信
号ＡＸＯ”ＡＸｉによって指定されるワード線に対応す
るワード線駆動回路には論理ロウレベルの反転選択信号
が供給される。
端子とワード線駆動回路ＷＤＯ〜Ｗ Ｄ ｍの入力端子
の間にこれらの容量カットＭＯ８ＦＥＴＱ１３〜Ｑ１６
が設けられることによって、非選択時における各ワード
線駆動回路の入力端子のレベルはフローティング状態と
なる。これを防ぐため、各ワード線駆動回路の入力端子
と回路の電源電圧Ｖｃｃとの間に、Ｐチャンネル型のリ
セットＭＯＳＦＥＴＱ２，３〜Ｑ２４ないしＱ２５〜Ｑ
２６がそれぞれ設けられる。これらのりセラ）ＭＯ５Ｆ
Ｅ ’Ｉ’のゲートには、上記タイミング信号φｃｅ
が共通に供給される。リセットＭＯＳＦＥＴＱ２３〜Ｑ
２４ないしＱ２５〜Ｑ２６は、タイミング信号φｃｅが
論理ロウレベルとされるＣＭＯＳスタティック型ＲＡＭ
の非選択状態において一斉にオン状態となり、対応する
ワード線駆動回路ＷＤＯ〜Ｗ Ｄ ｍの入力端子のレベ
ルを論理ハイレベルとする。これにより、各ワード線駆
動回路の出力端子すなわちワード線ＷＯ〜Ｗｍのレベル
はロウレベルの非選択状態に固定される。ＣＭＯＳスタ
ティック型ＲＡＭが選択状態とされタイミング信号φｃ
ｅが論理ハイレベルとされることによって、容量カット
ＭＯ５ＦＥ’ｒＭＯＳＦＥＴＱ２３〜Ｑ２４ないしＱ２
５〜Ｑ２６はオフ状態となる。このとき、Ｘアドレス信
号ＡＸＯ”ＡＸｉによって指定されるワード線に対応す
るワード線駆動回路には論理ロウレベルの反転選択信号
が供給される。
したがって、このワード線駆動回路の出力端子すなわち
指定されるワード線はハイレベルの選択状態となる。一
方、選択状態とされないワード線駆動回路の入力端子は
、対応するりセラ１−Ｍ０３ＦＥＴと８閂カットＭＯＳ
ＦＥＴがともにオフ状態となることで、フローティング
状態となる。しかし、ＣＭＯＳスタティック型ＲＡＭが
選択状態とされる時間が短いため、各ワード線駆動回路
のＭＯ５ＦＥ’ｒＱｄｌ及びＱ ｄ ２０）ゲート容１
に！積されるハイレベルの電荷によって、対応するワー
ド線は非選択状態を維持する。
指定されるワード線はハイレベルの選択状態となる。一
方、選択状態とされないワード線駆動回路の入力端子は
、対応するりセラ１−Ｍ０３ＦＥＴと８閂カットＭＯＳ
ＦＥＴがともにオフ状態となることで、フローティング
状態となる。しかし、ＣＭＯＳスタティック型ＲＡＭが
選択状態とされる時間が短いため、各ワード線駆動回路
のＭＯ５ＦＥ’ｒＱｄｌ及びＱ ｄ ２０）ゲート容１
に！積されるハイレベルの電荷によって、対応するワー
ド線は非選択状態を維持する。
以上のように、この実施例のＣＭＯＳスタティック型Ｒ
ＡＭのＸアドレスデコーダＸＤＣＨには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＨの選択信号φｘＯ〜φｘ３
を受ける容量カッ）Ｍｏ ３ Ｆ Ｅ ’ｌ’がそれぞ
れ設けられる。また、各ワード線駆動回路の入力端子と
回路の電源電圧ＶＣＣとの間には、そのゲートにタイミ
ング信号φｃｏ （選択制御信号）を受けるリセットＭ
ＯＳＦＥＴがそれぞれ設けられる。したがって、プリデ
コーダＰＤＣＲの出力信号すなわち選択信号φｘＯ〜φ
Ｘ３に対する負荷は、比較的小さなコンダクタンスとさ
れる容量カントＭＯＳＦＥＴのみとなり、また各デコー
ド用ナントゲート回路の出力信号すなわち反転選択信号
ＳＯ〜Ｓｋに対する負荷は、容量カットＭＯＳ Ｆ Ｅ
Ｔを介して接続される１個のワード線駆動回路のみとな
る。つまり、ＣＭＯＳスタティック型ＲＡＭが大記憶容
量化されることでメモリアレイＭ−ＡＲＹの各ワード線
に比較的大きな寄生容量が結合されまたワード線駆動回
路を構成するＭＯＳＦＥＴＱｄ １及びＱｄ２のサイズ
が比較的太き（されるにもかかわらず、プリデコーダＰ
ＤＣＲ及びデコード用ナントゲート回路の出力信号に対
する負荷はそれほど大きな影響を受けないものとなる。
ＡＭのＸアドレスデコーダＸＤＣＨには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＨの選択信号φｘＯ〜φｘ３
を受ける容量カッ）Ｍｏ ３ Ｆ Ｅ ’ｌ’がそれぞ
れ設けられる。また、各ワード線駆動回路の入力端子と
回路の電源電圧ＶＣＣとの間には、そのゲートにタイミ
ング信号φｃｏ （選択制御信号）を受けるリセットＭ
ＯＳＦＥＴがそれぞれ設けられる。したがって、プリデ
コーダＰＤＣＲの出力信号すなわち選択信号φｘＯ〜φ
Ｘ３に対する負荷は、比較的小さなコンダクタンスとさ
れる容量カントＭＯＳＦＥＴのみとなり、また各デコー
ド用ナントゲート回路の出力信号すなわち反転選択信号
ＳＯ〜Ｓｋに対する負荷は、容量カットＭＯＳ Ｆ Ｅ
Ｔを介して接続される１個のワード線駆動回路のみとな
る。つまり、ＣＭＯＳスタティック型ＲＡＭが大記憶容
量化されることでメモリアレイＭ−ＡＲＹの各ワード線
に比較的大きな寄生容量が結合されまたワード線駆動回
路を構成するＭＯＳＦＥＴＱｄ １及びＱｄ２のサイズ
が比較的太き（されるにもかかわらず、プリデコーダＰ
ＤＣＲ及びデコード用ナントゲート回路の出力信号に対
する負荷はそれほど大きな影響を受けないものとなる。
このため、ＸアドレスデコーダＸＤＣＲの選択動作は高
速化され、ＣＭＯＳスタティック型ＲＡＭのメモリアク
セスは高速化される。
速化され、ＣＭＯＳスタティック型ＲＡＭのメモリアク
セスは高速化される。
〔実施例２〕
第２図には、この発明が通用されたＣＭＯＳスタティッ
ク型ＲＡＭのＸアドレスデコーダＸＤＣＲの第２の実施
例の回路図が示されている。同図には、Ｘアドレスデコ
ーダＸＤＣＲのナントゲート回路ＮＡＧＯ及びワード線
駆動回路ＷＤＯ〜ＷＤ３とそれに関連する回路のみが、
部分的に記載されており、記載されない回路については
、上記第１の実施例及び記載される回路によって類推さ
れたい、また、記載される回路のうち、上記第１の実施
例と同じ部分については、その構成と動作の説明を省略
する。
ク型ＲＡＭのＸアドレスデコーダＸＤＣＲの第２の実施
例の回路図が示されている。同図には、Ｘアドレスデコ
ーダＸＤＣＲのナントゲート回路ＮＡＧＯ及びワード線
駆動回路ＷＤＯ〜ＷＤ３とそれに関連する回路のみが、
部分的に記載されており、記載されない回路については
、上記第１の実施例及び記載される回路によって類推さ
れたい、また、記載される回路のうち、上記第１の実施
例と同じ部分については、その構成と動作の説明を省略
する。
第２図において、この実施例のＣＭＯＳスタティック型
ＲＡＭのＸアドレスデコーダＸＤＣＲは、前述の第１の
実施例と同様に、１個のプリデコーダＰＤＣＲとに＋ｌ
（囚のデコード用ナントゲート回路ＮＡＧＯ〜ＮＡＧｋ
を含む、また、メモリアレイＭ−ＡＲＹのワード線ＷＯ
〜Ｗｍに対応して、ワード線駆動回路ＷＤＯ〜ＷＤｍが
それぞれ設けられる。
ＲＡＭのＸアドレスデコーダＸＤＣＲは、前述の第１の
実施例と同様に、１個のプリデコーダＰＤＣＲとに＋ｌ
（囚のデコード用ナントゲート回路ＮＡＧＯ〜ＮＡＧｋ
を含む、また、メモリアレイＭ−ＡＲＹのワード線ＷＯ
〜Ｗｍに対応して、ワード線駆動回路ＷＤＯ〜ＷＤｍが
それぞれ設けられる。
この実施例のＸアドレスデコーダＸ０ＣＲにおいて、デ
コード用ナントゲート回路ＮＡＧＯと対応する４組のワ
ード線駆動回路ＷＤＯ〜ＷＤ３との間には、そのゲート
にプリデコーダＰＤＣＲから対応する選択信号φｘＯ〜
φｘ３を受けるＮチ中ンネル型の容量カットＭＯＳＦＥ
ＴＱ１７〜Ｑ１８が設けられる。これらの選択信号φｘ
Ｏ〜φｘ３は、上記第１の実施例と同様な論理条件に従
って、形成される。
コード用ナントゲート回路ＮＡＧＯと対応する４組のワ
ード線駆動回路ＷＤＯ〜ＷＤ３との間には、そのゲート
にプリデコーダＰＤＣＲから対応する選択信号φｘＯ〜
φｘ３を受けるＮチ中ンネル型の容量カットＭＯＳＦＥ
ＴＱ１７〜Ｑ１８が設けられる。これらの選択信号φｘ
Ｏ〜φｘ３は、上記第１の実施例と同様な論理条件に従
って、形成される。
容量カントＭＯＳＦＥＴＱ１７〜Ｑ１８には、それぞれ
Ｐチャンネル型のリセットＭＯＳ Ｆ ＥＴＱ２７〜Ｑ
２８が並列形態に設けられる。これらのリセットＭＯＳ
ＦＥＴＱ２７〜Ｑ２８のゲートはすべて共通接続され、
タイミング制御回路ＴＣから上述のタイミング信号φｃ
ｅが供給される。
Ｐチャンネル型のリセットＭＯＳ Ｆ ＥＴＱ２７〜Ｑ
２８が並列形態に設けられる。これらのリセットＭＯＳ
ＦＥＴＱ２７〜Ｑ２８のゲートはすべて共通接続され、
タイミング制御回路ＴＣから上述のタイミング信号φｃ
ｅが供給される。
プリデコーダＰＯＣＲ，デコード用ナントゲート回路Ｎ
ＡＧＯ，ワード線駆動回路ＷＤＯ〜ＷＤ３及び容１カッ
トＭＯＳＦＥＴＱＩ ７〜Ｑ１８などは、上記第１の実
施例の場合と同様な選択動作を行い、Ｘアドレス信号Ａ
ＸＯ〜ＡＸｌによって指定される１本のワード線をハイ
レベルの選択状態とする。
ＡＧＯ，ワード線駆動回路ＷＤＯ〜ＷＤ３及び容１カッ
トＭＯＳＦＥＴＱＩ ７〜Ｑ１８などは、上記第１の実
施例の場合と同様な選択動作を行い、Ｘアドレス信号Ａ
ＸＯ〜ＡＸｌによって指定される１本のワード線をハイ
レベルの選択状態とする。
リセットＭ ＯＳ Ｆ Ｅ ’ｒ Ｑ ２７〜０２８は
、このＣＭＯＳスタティック型ＲＡＭが非選択状態とさ
れタイミング信号φｃｅが論理ロウレベルとされるとき
に一斉にオン状態となる。これにより、各ワード線駆動
回路ＷＤＯ〜ＷＤ３の入力端子は、対応するリセットＭ
ＯＳＦＩＥ’ｒＱ２７〜Ｑ２８を介して、対応するナン
トゲート回路ＮＡＧＯの出力端子に接続される。前述の
ように、ナントゲート回路Ｎ、ＡＧＯの出力端子と回路
の電源電圧との間にはそのゲートに上記タイミング信号
φｃｅを受けるＰチャンネルＭＯＳＦＥＴＱｇ １が設
けられる。
、このＣＭＯＳスタティック型ＲＡＭが非選択状態とさ
れタイミング信号φｃｅが論理ロウレベルとされるとき
に一斉にオン状態となる。これにより、各ワード線駆動
回路ＷＤＯ〜ＷＤ３の入力端子は、対応するリセットＭ
ＯＳＦＩＥ’ｒＱ２７〜Ｑ２８を介して、対応するナン
トゲート回路ＮＡＧＯの出力端子に接続される。前述の
ように、ナントゲート回路Ｎ、ＡＧＯの出力端子と回路
の電源電圧との間にはそのゲートに上記タイミング信号
φｃｅを受けるＰチャンネルＭＯＳＦＥＴＱｇ １が設
けられる。
また、このＭＯＳＦＥＴｌ”Ｑｇｌは、−コのＣＭＯＳ
スタティック型ＲＡＭが非選択状態とされタイミング信
号φｃ ｅｌＪ＜８６理ロウレベルとされるときに、上
記リセットＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２７〜Ｑ２Ｂと
ともにオン状態となる。したがって、各ワード線駆動回
路の入力端子は、このＭＯＳＦＥＴＱｇ ｌ及び対応す
るりセラ）ＭＯＳＦＥＴを介して供給される回路の電源
電圧Ｖｃｃにより、論理ハイレベルに固定される。また
、各ワード線駆動回路の入力端子が論理ロウレベルとさ
れることで、その出方信号すなわちワード線ＷＯ〜Ｗｍ
はロウレベルの非選択状態に固定される。
スタティック型ＲＡＭが非選択状態とされタイミング信
号φｃ ｅｌＪ＜８６理ロウレベルとされるときに、上
記リセットＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２７〜Ｑ２Ｂと
ともにオン状態となる。したがって、各ワード線駆動回
路の入力端子は、このＭＯＳＦＥＴＱｇ ｌ及び対応す
るりセラ）ＭＯＳＦＥＴを介して供給される回路の電源
電圧Ｖｃｃにより、論理ハイレベルに固定される。また
、各ワード線駆動回路の入力端子が論理ロウレベルとさ
れることで、その出方信号すなわちワード線ＷＯ〜Ｗｍ
はロウレベルの非選択状態に固定される。
一方、このＣＭＯＳスタティック型ＲＡＭＰ（選択状態
とされタイミング信号φｃｅが論理ハイレベルとされる
と、リセットＭＯＳＦＥＴＱ２７〜Ｑ２８はすべてオフ
状態となる。これにより、プリデコーダＰＯＣＲの対応
する選択信号φｘＱ〜φｘ３が論理ハイレベルとされ対
応する容量カットＭＯＳＦＥＴがオン状態とされるワー
ド線駆動回路のみに、対応するナントゲート回路の反転
選択信号丁子が伝達される。プリデコーダＰＤＣＲの対
応ｊる選択信号φｘＯ〜φｘ３が論理ロウレベルとされ
る場合、リセットＭＯＳＦＥＴと容量カットＭＯＳＦＥ
Ｔが同時にオフ状態となり、対応するワード線駆動回路
の入力端子のレベルはフローティング状態となる。しか
し、前述の第１の実施例の場合と同様に、ＣＭＯＳスタ
ティック型ＲＡＭが選択状態とされる時間が短いため、
各ワード線駆動回路のＭＯＳＦＥＴＱｄ１及びＱｄ２の
ゲート容量に蓄積されるハイレベルの電荷によって、対
応するワード線はロウレベルの非選択状態を維持する。
とされタイミング信号φｃｅが論理ハイレベルとされる
と、リセットＭＯＳＦＥＴＱ２７〜Ｑ２８はすべてオフ
状態となる。これにより、プリデコーダＰＯＣＲの対応
する選択信号φｘＱ〜φｘ３が論理ハイレベルとされ対
応する容量カットＭＯＳＦＥＴがオン状態とされるワー
ド線駆動回路のみに、対応するナントゲート回路の反転
選択信号丁子が伝達される。プリデコーダＰＤＣＲの対
応ｊる選択信号φｘＯ〜φｘ３が論理ロウレベルとされ
る場合、リセットＭＯＳＦＥＴと容量カットＭＯＳＦＥ
Ｔが同時にオフ状態となり、対応するワード線駆動回路
の入力端子のレベルはフローティング状態となる。しか
し、前述の第１の実施例の場合と同様に、ＣＭＯＳスタ
ティック型ＲＡＭが選択状態とされる時間が短いため、
各ワード線駆動回路のＭＯＳＦＥＴＱｄ１及びＱｄ２の
ゲート容量に蓄積されるハイレベルの電荷によって、対
応するワード線はロウレベルの非選択状態を維持する。
以上のように、この実施例のＣＭＯＳスタティック型Ｒ
ＡＭのＸアドレスデコーダＸ０ＣＲには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＲの選択信号φｘＯ〜φｘ３
を受ける容量カットＭＯＳＦＥＴがそれぞれ設けられる
。また、これらの容量カットＭＯＳＦＥＴには、そのゲ
ートにタイミング信号φｃｅ（ｉｉ択制御信号）を受け
るリセットＭＯＳＦＥＴがそれぞれ設けられる。これに
より、前述の第１の実施例の場合と同様に、プリデコー
ダＰＤＣＲの出力信号すなわち選択信号φＸＯ〜φｘ３
に対する負荷は、比較的小さなコンダクタンスとされる
容量カットＭＯＳＦＥＴのみとなり、また各デコード用
ナントゲート回路の出力信号すなわち反転選択信号「１
〜Ｓｋに対する負荷は、容量カットＭＯＳＦＥＴを介し
て接続される１個のワード線駆動回路のみとなる。この
ため、ＣＭＯＳスタティック型ＲＡＭが大記憶容量化さ
れるにもかかわらず、ＸアドレスデコーダＸ０ＣＲの選
択動作は高速化され、ＣＭＯＳスタティック型ＲＡＭの
メモリアクセスは高速化されるものである。
ＡＭのＸアドレスデコーダＸ０ＣＲには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＲの選択信号φｘＯ〜φｘ３
を受ける容量カットＭＯＳＦＥＴがそれぞれ設けられる
。また、これらの容量カットＭＯＳＦＥＴには、そのゲ
ートにタイミング信号φｃｅ（ｉｉ択制御信号）を受け
るリセットＭＯＳＦＥＴがそれぞれ設けられる。これに
より、前述の第１の実施例の場合と同様に、プリデコー
ダＰＤＣＲの出力信号すなわち選択信号φＸＯ〜φｘ３
に対する負荷は、比較的小さなコンダクタンスとされる
容量カットＭＯＳＦＥＴのみとなり、また各デコード用
ナントゲート回路の出力信号すなわち反転選択信号「１
〜Ｓｋに対する負荷は、容量カットＭＯＳＦＥＴを介し
て接続される１個のワード線駆動回路のみとなる。この
ため、ＣＭＯＳスタティック型ＲＡＭが大記憶容量化さ
れるにもかかわらず、ＸアドレスデコーダＸ０ＣＲの選
択動作は高速化され、ＣＭＯＳスタティック型ＲＡＭの
メモリアクセスは高速化されるものである。
〔実施例３〕
第３図には、この発明が通用されたＣＭＯＳスタティッ
ク型ＲＡＭのＸアドレスデコーダＸＤＣＲの第３の実施
例の回路図が示されている。同図には、第２の実施例の
場合と同様に、ＸアドレスデコーダＸＤＣＨのナントゲ
ート回路ＮＡＧＯ及びワード線駆動回路ＷＤＯ−ＷＤ３
とそれに関連する回路のみが、部分的に記載されている
。記載されない回路については、上記第１及び第２の実
施例又は記載される回路によって類推されたい。
ク型ＲＡＭのＸアドレスデコーダＸＤＣＲの第３の実施
例の回路図が示されている。同図には、第２の実施例の
場合と同様に、ＸアドレスデコーダＸＤＣＨのナントゲ
ート回路ＮＡＧＯ及びワード線駆動回路ＷＤＯ−ＷＤ３
とそれに関連する回路のみが、部分的に記載されている
。記載されない回路については、上記第１及び第２の実
施例又は記載される回路によって類推されたい。
また、記載される回路のうち、上記第１及び第２の実施
例と同じ部分については、その構成と動作の説明を省略
する。
例と同じ部分については、その構成と動作の説明を省略
する。
第３図において、この実施例のＣＭＯＳスタティック型
ＲＡＭのＸアドレスデコーダＸＤＣＲは、前述の実施例
の場合と同様に、１個のプリデコーダＰＤＣＲ及びに＋
１個のデコード用ナントゲート回路ＮＡＧＯ〜ＮＡＧｋ
を含む、また、メモリアレイＭ−ＡＲＹのワードｌｊｔ
ｗｏ 〜Ｗｍに対応して、ワード線駆動回路Ｗ Ｄ −
Ｗ Ｄ ｍがそれぞれ設けられる。
ＲＡＭのＸアドレスデコーダＸＤＣＲは、前述の実施例
の場合と同様に、１個のプリデコーダＰＤＣＲ及びに＋
１個のデコード用ナントゲート回路ＮＡＧＯ〜ＮＡＧｋ
を含む、また、メモリアレイＭ−ＡＲＹのワードｌｊｔ
ｗｏ 〜Ｗｍに対応して、ワード線駆動回路Ｗ Ｄ −
Ｗ Ｄ ｍがそれぞれ設けられる。
この実施例のＸアドレスデコーダＸＤＣＲにおいて、プ
リデコーダＰＯＣＲには上述のタイミング信号φｃｅ
（選択制御信号）が供給される。これにより、ＣｔＪｉ
ＯＳスタティック型ＲＡＭが選択状態とされ上記タイ
ミング信号φｃｅが論理ハイレベルとされることによっ
て、プリデコーダＰＯＣＲの出力信号すなわち選択信号
φＸＯ〜φｘ３が択一的に論理ハイレベルとされる。
リデコーダＰＯＣＲには上述のタイミング信号φｃｅ
（選択制御信号）が供給される。これにより、ＣｔＪｉ
ＯＳスタティック型ＲＡＭが選択状態とされ上記タイ
ミング信号φｃｅが論理ハイレベルとされることによっ
て、プリデコーダＰＯＣＲの出力信号すなわち選択信号
φＸＯ〜φｘ３が択一的に論理ハイレベルとされる。
デコード用ナントゲート回路ＮＡＧＯと対応する４組の
ワード線駆動回路ＷＤＯ〜ＷＤ３との間には、そのゲー
トにプリデコーダＰＤＣＲから対応する選択信号φｘＯ
〜−ｘ３を受けるＮチャンネル型の容量カットＭＯＳＦ
ＥＴＱＩ ９〜Ｑ２０が設けられる。また、各ワード線
駆動回路の入力端子と回路の電源電圧Ｖｃｃとの間には
、Ｐチャンネル型のリセットＭＯ８ＦＥＴＱ２９〜Ｑ３
０がそれぞれ設けられる。これらのリセットＭＯＳＦＥ
ＴＱ２９〜Ｑ３０のゲートは、対応する容量カットＭＯ
ＳＦＥＴＱ’１９〜Ｑ２０のゲートに共通接続され、対
応する選択信号φｘＯ〜φｘ３がそれぞれ供給される。
ワード線駆動回路ＷＤＯ〜ＷＤ３との間には、そのゲー
トにプリデコーダＰＤＣＲから対応する選択信号φｘＯ
〜−ｘ３を受けるＮチャンネル型の容量カットＭＯＳＦ
ＥＴＱＩ ９〜Ｑ２０が設けられる。また、各ワード線
駆動回路の入力端子と回路の電源電圧Ｖｃｃとの間には
、Ｐチャンネル型のリセットＭＯ８ＦＥＴＱ２９〜Ｑ３
０がそれぞれ設けられる。これらのリセットＭＯＳＦＥ
ＴＱ２９〜Ｑ３０のゲートは、対応する容量カットＭＯ
ＳＦＥＴＱ’１９〜Ｑ２０のゲートに共通接続され、対
応する選択信号φｘＯ〜φｘ３がそれぞれ供給される。
リセットＭＯＳＦＥＴＱ２９〜Ｑ３０は、プリデコーダ
ＰＤＣＲの対応する選択信号φｘＯ〜φｘ３が論理ロウ
レベルとされ、対応するワード線駆動回路が非選択状態
とされるときにオン状態となり、ワード線駆動回路の入
力端子を論理ハイレベルとする。プリデコーダＰＤＣＨ
の対応する選択信号φｘＯ〜φｘ３が論理ハイレベルと
されるとき、こ耗らのリセットＭＯＳＦＥＴはオフ状態
となるが、対応する容量カットＭＯＳＦＥＴが相補的に
オン状態となることから、対応するワード 。
ＰＤＣＲの対応する選択信号φｘＯ〜φｘ３が論理ロウ
レベルとされ、対応するワード線駆動回路が非選択状態
とされるときにオン状態となり、ワード線駆動回路の入
力端子を論理ハイレベルとする。プリデコーダＰＤＣＨ
の対応する選択信号φｘＯ〜φｘ３が論理ハイレベルと
されるとき、こ耗らのリセットＭＯＳＦＥＴはオフ状態
となるが、対応する容量カットＭＯＳＦＥＴが相補的に
オン状態となることから、対応するワード 。
線駆動回路の入力端子のレベルは対応するナントゲート
回路の出力信号のレベルによって規定される。つまり、
この実施例の場合、各リセットＭＯＳＦＥＴと対応する
容量カッ）ＭＯＳＦＥＴは相補的にオン状態とされるた
め、各ワード線駆動回路の入力端子のレベルがフローテ
ィング状態となることがない。このため、各ワード線駆
動回路の出力信号すなわちメモリアレイＭ−ＡＲＹのワ
ニド線ＷＯ〜Ｗｍのレベルは安定化される。
回路の出力信号のレベルによって規定される。つまり、
この実施例の場合、各リセットＭＯＳＦＥＴと対応する
容量カッ）ＭＯＳＦＥＴは相補的にオン状態とされるた
め、各ワード線駆動回路の入力端子のレベルがフローテ
ィング状態となることがない。このため、各ワード線駆
動回路の出力信号すなわちメモリアレイＭ−ＡＲＹのワ
ニド線ＷＯ〜Ｗｍのレベルは安定化される。
以上のように、この実施例のＣＭＯＳスタティック型Ｒ
ＡＭのＸアドレスデコーダＸＤＣＲには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＲの選択信号φｘＯ〜φｘ３
を受ける容量カットＭＯＳＦＥＴがそれぞれ設けられる
。また、各ワード線駆動回路の入力端子と回路の電源電
圧Ｖｃｃとの間には、そのゲートが対応する容量カット
ＭＯＳＦＥＴのゲートに共通接続されるリセットＭＯＳ
ＦＥＴがそれぞれ設けられる。プリデコーダＰＤＣＨに
は、上記タイミング信号φｃｏが供給され、その出力信
号すなわち選択信号φｘＱ〜φｘ３はタイミング信号φ
ｃｅに従ワて形成される。このため、リセットＭＯＳＦ
ＥＴは対応する容量カットＭ ＯＳ Ｆ Ｅ ’ｒと相
補的にオン状態とされ、各ワード線駆動回路の入力端子
のレベルは対応するりセットＭＯＳＦＥＴを介して供給
される電源電圧■ＣＣによる論理ハイレベルあるいは容
量カットＭＯ５Ｆ Ｅ Ｔを介して供給される対応する
ナントゲート回路の出力信号に従った論理レベルに確定
される。このため、第１の実施例のようにその選択動作
が高速化されることに加えて、ワード線駆動回路の出力
レベルすなわちワード線ＷＯ〜Ｗｍのレベルが安定した
論理ロウレベル又は論理ハイレベルに確定され、Ｘアド
レスデコーダＸＤＣＨの選択動作が安定化される。
ＡＭのＸアドレスデコーダＸＤＣＲには、デコード用ナ
ントゲート回路と対応する４組のワード線駆動回路との
間に、プリデコーダＰＤＣＲの選択信号φｘＯ〜φｘ３
を受ける容量カットＭＯＳＦＥＴがそれぞれ設けられる
。また、各ワード線駆動回路の入力端子と回路の電源電
圧Ｖｃｃとの間には、そのゲートが対応する容量カット
ＭＯＳＦＥＴのゲートに共通接続されるリセットＭＯＳ
ＦＥＴがそれぞれ設けられる。プリデコーダＰＤＣＨに
は、上記タイミング信号φｃｏが供給され、その出力信
号すなわち選択信号φｘＱ〜φｘ３はタイミング信号φ
ｃｅに従ワて形成される。このため、リセットＭＯＳＦ
ＥＴは対応する容量カットＭ ＯＳ Ｆ Ｅ ’ｒと相
補的にオン状態とされ、各ワード線駆動回路の入力端子
のレベルは対応するりセットＭＯＳＦＥＴを介して供給
される電源電圧■ＣＣによる論理ハイレベルあるいは容
量カットＭＯ５Ｆ Ｅ Ｔを介して供給される対応する
ナントゲート回路の出力信号に従った論理レベルに確定
される。このため、第１の実施例のようにその選択動作
が高速化されることに加えて、ワード線駆動回路の出力
レベルすなわちワード線ＷＯ〜Ｗｍのレベルが安定した
論理ロウレベル又は論理ハイレベルに確定され、Ｘアド
レスデコーダＸＤＣＨの選択動作が安定化される。
以上の実施例に示されるように、この発明をクロックト
スクチインク型のＸアドレスデコーダを有するスタティ
ック型ＲＡＭなどの半導体記憶装置に通用した場合、次
のような効果が得られる。
スクチインク型のＸアドレスデコーダを有するスタティ
ック型ＲＡＭなどの半導体記憶装置に通用した場合、次
のような効果が得られる。
すなわち、
（１） Ｘアドレスデコーダのデコード用論理ゲート回
路と各ワード線駆動回路の間に、そのゲートに例えばプ
リデコーダの対応する出力信号を受ける容量カフ トＭ
ＯＳ Ｆ’ Ｅ Ｔを設けることで、デコード用論理
ゲート回路及びプリデコーダの出力信号に対する負荷を
削減することができるという効果が得られる。
路と各ワード線駆動回路の間に、そのゲートに例えばプ
リデコーダの対応する出力信号を受ける容量カフ トＭ
ＯＳ Ｆ’ Ｅ Ｔを設けることで、デコード用論理
ゲート回路及びプリデコーダの出力信号に対する負荷を
削減することができるという効果が得られる。
（２）上記（１１項により、デコード用論理ゲート回路
及びプリデコーダの出力信号に対する負荷を増大させる
ことなくすなわちＸアドレスデコーダの選択動作に影響
を与えることなくワード線駆動回路の駆動能力を太き（
することができるという効果が得られる。
及びプリデコーダの出力信号に対する負荷を増大させる
ことなくすなわちＸアドレスデコーダの選択動作に影響
を与えることなくワード線駆動回路の駆動能力を太き（
することができるという効果が得られる。
（３）上記（【）項及び（２）項により、Ｘアドレスデ
コーダの選択動作に影響を与えることな（記憶容量を大
きくすることができ、大記憶容量化とメモリアクセスの
高速化を図９たＣＭＯＳスタティック型ＲＡＭなどの半
導体記憶装置を実現できるという効果が得られる。
コーダの選択動作に影響を与えることな（記憶容量を大
きくすることができ、大記憶容量化とメモリアクセスの
高速化を図９たＣＭＯＳスタティック型ＲＡＭなどの半
導体記憶装置を実現できるという効果が得られる。
（４上記（１）項〜（３）項において、各ワード線駆動
回路の入力端子に例えばそのソースが回路の電源電圧に
結合されそのゲートに選択制御信号を受けるリセットＭ
ＯＳＦＥＴを設けることで、スタティック型ＲＡＭなど
の非選択状態又は対応するワードＩＪＩＩ駆動回路の非
選択時において、容量カッ）ＭＯＳＦＥＴがオフ状態と
なることにより、ワード線駆動回路の入力端子のレベル
が不安定になるのを防止できるという効果が得られる。
回路の入力端子に例えばそのソースが回路の電源電圧に
結合されそのゲートに選択制御信号を受けるリセットＭ
ＯＳＦＥＴを設けることで、スタティック型ＲＡＭなど
の非選択状態又は対応するワードＩＪＩＩ駆動回路の非
選択時において、容量カッ）ＭＯＳＦＥＴがオフ状態と
なることにより、ワード線駆動回路の入力端子のレベル
が不安定になるのを防止できるという効果が得られる。
（５）上記（４）項において、プリデコーダの出力信号
の論理条件に選択制御信号を加え、例えば各ワード線駆
動回路の入力端子と回路の電源電圧の間に設けられるリ
セットＭＯＳ Ｆ ＥＴのゲートと対応する上記容量カ
ットＭＯＳＦＥＴのゲートを共通接続し、リセットＭＯ
Ｓ Ｆ ＥＴと容量カットＭＯＳＦＥＴを相補的にオン
状態とすることで、ワード線駆動回路の入力端子のレベ
ルがフローティング状態となることを防止し、Ｘアドレ
スデコーダの選択動作をより安定化することができると
いう効果が得られる。
の論理条件に選択制御信号を加え、例えば各ワード線駆
動回路の入力端子と回路の電源電圧の間に設けられるリ
セットＭＯＳ Ｆ ＥＴのゲートと対応する上記容量カ
ットＭＯＳＦＥＴのゲートを共通接続し、リセットＭＯ
Ｓ Ｆ ＥＴと容量カットＭＯＳＦＥＴを相補的にオン
状態とすることで、ワード線駆動回路の入力端子のレベ
ルがフローティング状態となることを防止し、Ｘアドレ
スデコーダの選択動作をより安定化することができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図〜第３
図のデコード用ナントゲート回路は、出力ノードと回路
の電源電圧との間にそのゲートが対応するＭＯＳＦＥＴ
Ｑｇ２〜Ｑｇ３のゲートに共通接続される複数のＰチャ
ンネル型の並列ＭＯＳＦＥＴが設けられる通常のナント
ゲート回路であってもよい、また、これらのデコード用
論理ゲート回路は、ナントゲート回路ではなく、例えば
ノアゲート回路等信の論理ゲート回路を用いるものであ
ってもよい、第２図において、プリデコーダＰＤＣＨの
選択信号φｘＯ〜φｘ３の論理条件としてタイミング信
号φｃｅを加え、リセットＭＯＳＦＥＴＱ２７〜Ｑ２８
のゲートを対応する容量カットＭＯＳＦＥＴＱＩ ７〜
Ｑ１Ｂのゲートと共通接続することによって、容量カッ
トＭＯＳ Ｆ ＥＴとリセットＭＯＳ Ｆ ＥＴを相補
的にオン状態とすることもよい、また、プリデコーダＰ
ＤＣＲは下位３ビット以上のアドレス信号をデコードす
るものであってもよいし、選択信号φｘｏ〜φｘ３の論
理レベルは通常論理ハイレベルとし選択時に論理ロウレ
ベルとなるものであってもよい、この場合、論理レベル
に合わせて、容量カットＭＯＳ Ｆ ＥＴ及びリセット
ＭＯＳＦＥＴの導電型を入れ換える必要がある。さらに
、第４図のスタティック型ＲＡＭのブロック構成や制御
信号の組み合わせ等、種々の実施形態を採りうるもので
ある。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図〜第３
図のデコード用ナントゲート回路は、出力ノードと回路
の電源電圧との間にそのゲートが対応するＭＯＳＦＥＴ
Ｑｇ２〜Ｑｇ３のゲートに共通接続される複数のＰチャ
ンネル型の並列ＭＯＳＦＥＴが設けられる通常のナント
ゲート回路であってもよい、また、これらのデコード用
論理ゲート回路は、ナントゲート回路ではなく、例えば
ノアゲート回路等信の論理ゲート回路を用いるものであ
ってもよい、第２図において、プリデコーダＰＤＣＨの
選択信号φｘＯ〜φｘ３の論理条件としてタイミング信
号φｃｅを加え、リセットＭＯＳＦＥＴＱ２７〜Ｑ２８
のゲートを対応する容量カットＭＯＳＦＥＴＱＩ ７〜
Ｑ１Ｂのゲートと共通接続することによって、容量カッ
トＭＯＳ Ｆ ＥＴとリセットＭＯＳ Ｆ ＥＴを相補
的にオン状態とすることもよい、また、プリデコーダＰ
ＤＣＲは下位３ビット以上のアドレス信号をデコードす
るものであってもよいし、選択信号φｘｏ〜φｘ３の論
理レベルは通常論理ハイレベルとし選択時に論理ロウレ
ベルとなるものであってもよい、この場合、論理レベル
に合わせて、容量カットＭＯＳ Ｆ ＥＴ及びリセット
ＭＯＳＦＥＴの導電型を入れ換える必要がある。さらに
、第４図のスタティック型ＲＡＭのブロック構成や制御
信号の組み合わせ等、種々の実施形態を採りうるもので
ある。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型ＲＡＭやその
他の半導体記憶装置などにも通用できる０本発明は、少
なくともクロックドスタティック型のアドレスデコーダ
を有する半導体記憶装置及びこのような半導体記憶装置
を内蔵する半導体装置に広く通用できる。
をその背景となった利用分野であるスタティック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型ＲＡＭやその
他の半導体記憶装置などにも通用できる０本発明は、少
なくともクロックドスタティック型のアドレスデコーダ
を有する半導体記憶装置及びこのような半導体記憶装置
を内蔵する半導体装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ｘアドレスデコーダのデコード用論理ゲ
ート回路と各ワード線駆動回路の間に、そのゲートに例
えばプリデコーダの対応する出力信号を受ける容量カッ
トＭＯＳＦＥＴを設け、また各ワード線駆動回路の入力
端子に例えばそのソースが回路の重環電圧に結合されそ
のゲートに選択制御信号を受けるリセットＭＯ３ＦＥ’
Ｉ’を設けることで、デコード用論理ゲート回路及びプ
リデコーダの出力信号に対する負荷を増大させることな
くワード線駆動回路の駆動能力を大きくすることができ
、大記憶容量化とメモリアクセスの高速化を図ったＣＭ
ＯＳスタティック型ＲＡＭなどの半導体記憶装置を実現
できるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ｘアドレスデコーダのデコード用論理ゲ
ート回路と各ワード線駆動回路の間に、そのゲートに例
えばプリデコーダの対応する出力信号を受ける容量カッ
トＭＯＳＦＥＴを設け、また各ワード線駆動回路の入力
端子に例えばそのソースが回路の重環電圧に結合されそ
のゲートに選択制御信号を受けるリセットＭＯ３ＦＥ’
Ｉ’を設けることで、デコード用論理ゲート回路及びプ
リデコーダの出力信号に対する負荷を増大させることな
くワード線駆動回路の駆動能力を大きくすることができ
、大記憶容量化とメモリアクセスの高速化を図ったＣＭ
ＯＳスタティック型ＲＡＭなどの半導体記憶装置を実現
できるものである。
第１図は、この発明が通用されたスタティック型ＲＡＭ
のＸアドレスデコーダのｇ／４１の実施例を示す回路図
、 第２図は、この発明が適用されたスタティック型ＲＡＭ
のＸアドレスデコーダの第２の実施例を示す回路図、 第３図は、この発明が通用されたスタティック型ＲＡＭ
のＸアドレスデコーダの第３の実施例を示す回路図、 第４図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す回路ブロック図、第５図は、従来のス
タティック型ＲＡＭのＸアドレスデコーダの一例を示す
回路図である。 ＸＤＣＲ・・・Ｘアドレスデコーダ、ＰＤＣＲ・・・プ
リデコーダ、ＮＡＧＯ〜ＮＡＧｋ・・・デコード用ナン
トゲート回路、ＷＤＯ〜ＷＤｍ・・・ワード線駆動回路
。 Ｑ１〜Ｑ２０、Ｑｇ２〜Ｑｇ４、Ｑｄ２・・・Ｎチャン
ネルＭＯＳＦＥＴ％Ｑ２１〜Ｑ３０％Ｑｇｌ、Ｑｄｌ・
・・ＰチャンネルＭＯＳＦＥＴ。 Ｍ−ＡＲＹ・・・メモリアレイ、ＭＣ・・・メモリセル
、Ｃ８Ｗ・・・カラムスイッチ、ＹＤＣＲ・・・Ｙアド
レスデコーダ、ＸＡＤＢ・・・Ｘアドレスバッファ、Ｙ
ＡＤＢ・・・Ｙアドレスバッファ、ＳＡ・・・センスア
ンプ、ＤＯＢ・・・データ出力バッファ、ＷＡ・・・ラ
イトアンプ、ＤＩＢ・・・データ人カバソファ、ＴＣ・
・・タイミング制御回路。
のＸアドレスデコーダのｇ／４１の実施例を示す回路図
、 第２図は、この発明が適用されたスタティック型ＲＡＭ
のＸアドレスデコーダの第２の実施例を示す回路図、 第３図は、この発明が通用されたスタティック型ＲＡＭ
のＸアドレスデコーダの第３の実施例を示す回路図、 第４図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す回路ブロック図、第５図は、従来のス
タティック型ＲＡＭのＸアドレスデコーダの一例を示す
回路図である。 ＸＤＣＲ・・・Ｘアドレスデコーダ、ＰＤＣＲ・・・プ
リデコーダ、ＮＡＧＯ〜ＮＡＧｋ・・・デコード用ナン
トゲート回路、ＷＤＯ〜ＷＤｍ・・・ワード線駆動回路
。 Ｑ１〜Ｑ２０、Ｑｇ２〜Ｑｇ４、Ｑｄ２・・・Ｎチャン
ネルＭＯＳＦＥＴ％Ｑ２１〜Ｑ３０％Ｑｇｌ、Ｑｄｌ・
・・ＰチャンネルＭＯＳＦＥＴ。 Ｍ−ＡＲＹ・・・メモリアレイ、ＭＣ・・・メモリセル
、Ｃ８Ｗ・・・カラムスイッチ、ＹＤＣＲ・・・Ｙアド
レスデコーダ、ＸＡＤＢ・・・Ｘアドレスバッファ、Ｙ
ＡＤＢ・・・Ｙアドレスバッファ、ＳＡ・・・センスア
ンプ、ＤＯＢ・・・データ出力バッファ、ＷＡ・・・ラ
イトアンプ、ＤＩＢ・・・データ人カバソファ、ＴＣ・
・・タイミング制御回路。
Claims (1)
- 【特許請求の範囲】 １、そのゲートに選択制御信号を受けるＭＯＳＦＥＴ及
びそれぞれのゲートに対応する組み合わせとされるアド
レス信号を受ける複数のＭＯＳＦＥＴが直並列接続され
てなる論理ゲート回路と、上記論理ゲート回路の出力信
号に従って対応するワード線を選択状態とするワード線
駆動回路と、上記論理ゲート回路とワード線駆動回路の
間に設けられる容量カットＭＯＳＦＥＴと、上記ワード
線駆動回路の入力端子に設けられるリセットＭＯＳＦＥ
Ｔとを含むアドレスデコーダを具備することを特徴とす
る半導体記憶装置。 ２、上記アドレスデコーダは上記アドレス信号の一部を
受けるプリデコーダを含み、上記論理ゲート回路はそれ
ぞれのゲートに上記アドレス信号の一部を除く他のアド
レス信号の非反転信号又は反転信号が対応する組み合わ
せとされて供給され直列形態とされる複数のＭＯＳＦＥ
Ｔと上記複数のＭＯＳＦＥＴと回路の電源電圧及び接地
電位との間にそれぞれ設けられそれぞれのゲートに上記
選択制御信号を受けるＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴとによって構成され、上記ワー
ド線駆動回路はＣＭＯＳインバータ回路によって構成さ
れ、上記論理ゲート回路の出力信号は上記プリデコーダ
の出力信号に従って選択的に複数のワード線駆動回路に
供給されることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３、上記容量カットＭＯＳＦＥＴは、上記論理ゲート回
路及びそれに対応する複数のワード線駆動回路の間にそ
れぞれ設けられそれぞれのゲートに上記プリデコーダの
対応する出力信号を受けるＮチャンネル型の伝送ゲート
ＭＯＳＦＥＴによって構成されることを特徴とする特許
請求の範囲第１項又は第２項記載の半導体記憶装置。 ４、上記リセットＭＯＳＦＥＴは、上記ワード線駆動回
路の入力端子と回路の電源電圧との間にそれぞれ設けら
れそのゲートに上記選択制御信号を受けるＰチャンネル
ＭＯＳＦＥＴによって構成されることを特徴とする特許
請求の範囲第１項、第２項又は第３項記載の半導体記憶
装置。 ５、上記リセットＭＯＳＦＥＴは、上記容量カットＭＯ
ＳＦＥＴにそれぞれ並列形態に設けられそのゲートに上
記選択制御信号を受けるＰチャンネルＭＯＳＦＥＴによ
って構成されることを特徴とする特許請求の範囲第１項
、第２項又は第３項記載の半導体記憶装置。 ６、上記プリデコーダは、その出力信号を上記選択制御
信号に従って形成し、上記リセットＭＯＳＦＥＴは、上
記ワード線駆動回路の入力端子と回路の電源電圧との間
にそれぞれ設けられそのゲートが対応する上記容量カッ
トＭＯＳＦＥＴのゲートに共通接続されるＰチャンネル
ＭＯＳＦＥＴによって構成されることを特徴とする特許
請求の範囲第１項、第２項又は第３項記載の半導体記憶
装置。 ７、上記半導体記憶装置は、ＣＭＯＳスタティック型Ｒ
ＡＭであることを特徴とする特許請求の範囲第１項、第
２項、第３項、第４項、第５項又は第６項記載の半導体
記憶装置。
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