JPS61258395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61258395A JPS61258395A JP60099588A JP9958885A JPS61258395A JP S61258395 A JPS61258395 A JP S61258395A JP 60099588 A JP60099588 A JP 60099588A JP 9958885 A JP9958885 A JP 9958885A JP S61258395 A JPS61258395 A JP S61258395A
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- drain
- data line
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された横型レシオレスＲＯＭ（リード・オンリー
・メモリ）に有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された横型レシオレスＲＯＭ（リード・オンリー
・メモリ）に有効な技術に関するものである。
ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯ５ＦＥＴを形成する横型マスクＲＯＭが公知であ
る（例えば、産報出版■、１９７７年９月３０日付ｒｆ
ｃメモリの使い方」新田松雄、大表良−共著、頁７３〜
頁７６参照）。
用ＭＯ５ＦＥＴを形成する横型マスクＲＯＭが公知であ
る（例えば、産報出版■、１９７７年９月３０日付ｒｆ
ｃメモリの使い方」新田松雄、大表良−共著、頁７３〜
頁７６参照）。
このマスク型ＲＯＭは、例えば、ワード線とデ−夕線と
の交叉点にＭＯＳＦＥＴのゲート絶縁膜を厚く形成して
正常に動作しないＭＯＳＦＥＴかあるいはゲート絶縁膜
を薄く形成して正常に動作するＭＯＳ Ｆ ＥＴを形成
することによって、記憶情報を書込むものである。
の交叉点にＭＯＳＦＥＴのゲート絶縁膜を厚く形成して
正常に動作しないＭＯＳＦＥＴかあるいはゲート絶縁膜
を薄く形成して正常に動作するＭＯＳ Ｆ ＥＴを形成
することによって、記憶情報を書込むものである。
この場合、その読み出し信号が記憶用ＭＯＳＦＥＴと負
荷手段とのコンダクタンスのレシオによらないで、予め
プリチージされたデータ線の電位を記憶用ＭＯＳＦＥＴ
によってディスチャージするか否かで形成されるレシオ
レス（ダイナミック型）ＲＯＭにおいて、そのレベル判
定にＣＭＯＳ（相補型ＭＯ３）インバータ回路を用いる
と、読み出し動作が遅（なってしまう、すなわち、ＣＭ
ＯＳインバータ回路にあっては、そのロジンクスレッシ
ョルド電圧が電源電圧ＶｃｃのはｙＶｃｃ／２のような
中間レベルにされる。記憶ＭＯ５ＦＥＴは、高集積大記
憶用化のためにそのサイズが比較的小さく設定される。
荷手段とのコンダクタンスのレシオによらないで、予め
プリチージされたデータ線の電位を記憶用ＭＯＳＦＥＴ
によってディスチャージするか否かで形成されるレシオ
レス（ダイナミック型）ＲＯＭにおいて、そのレベル判
定にＣＭＯＳ（相補型ＭＯ３）インバータ回路を用いる
と、読み出し動作が遅（なってしまう、すなわち、ＣＭ
ＯＳインバータ回路にあっては、そのロジンクスレッシ
ョルド電圧が電源電圧ＶｃｃのはｙＶｃｃ／２のような
中間レベルにされる。記憶ＭＯ５ＦＥＴは、高集積大記
憶用化のためにそのサイズが比較的小さく設定される。
また、データ線は多数の記憶用ＭＯＳＦＥＴが結合され
るため、その浮遊容量値が比較的大きくされる。この結
果、上記記憶用ＭＯＳ Ｆ ＥＴによってデータ線のプ
リチャージレベルをロジンクスレフショルド電圧（Ｖｃ
ｃ／２）以下にディスチャージさせるために比較的長時
間を費やすことになってしまう。そこで、ロジ。
るため、その浮遊容量値が比較的大きくされる。この結
果、上記記憶用ＭＯＳ Ｆ ＥＴによってデータ線のプ
リチャージレベルをロジンクスレフショルド電圧（Ｖｃ
ｃ／２）以下にディスチャージさせるために比較的長時
間を費やすことになってしまう。そこで、ロジ。
クスレッショルド電圧が任官に設定できる差動型のセン
スアンプを用いることが考えられる。しかしながら、こ
の場合には、センスアンプ自体の回路が複雑化するとと
もに基準電圧発生回路が必要になるため素子数が増大し
、増幅動作のために直流電流を消費するので、消費電力
も大きくなる等の問題が生じる。
スアンプを用いることが考えられる。しかしながら、こ
の場合には、センスアンプ自体の回路が複雑化するとと
もに基準電圧発生回路が必要になるため素子数が増大し
、増幅動作のために直流電流を消費するので、消費電力
も大きくなる等の問題が生じる。
この発明の目的は、簡単な構成によりその動作の高速化
を図った半導体記憶装置を提供することにある。
を図った半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、レシオレス方式のＲＯＭにおけるメモリアレ
イからの読み出し信号を増幅ＭＯＳＦＥＴのゲートに供
給し、そのドレインから増幅出力信号を得るようにする
ものである。
イからの読み出し信号を増幅ＭＯＳＦＥＴのゲートに供
給し、そのドレインから増幅出力信号を得るようにする
ものである。
〔実施例１〕
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ３集積回路の製造技術によって、単結晶シリコンのよ
うな半導体基板上に、おいて形成される。同図において
、ＰチャンネルＭＯ５ＦＥＴは、ＭＯ３ＦＥ’Ｔ”ＱＩ
のようにそのチャンネル部分に直線が付されることによ
って、ＮチャンネルＭＯＳＦＥＴＱ９等と区別される。
Ｏ３集積回路の製造技術によって、単結晶シリコンのよ
うな半導体基板上に、おいて形成される。同図において
、ＰチャンネルＭＯ５ＦＥＴは、ＭＯ３ＦＥ’Ｔ”ＱＩ
のようにそのチャンネル部分に直線が付されることによ
って、ＮチャンネルＭＯＳＦＥＴＱ９等と区別される。
メモリアレイＭ−ＡＲＹは、その代表として例示的に示
されている複数のワード線Ｗ１〜Ｗｍ及びデータ線（デ
ィシフト線又はビット線）Ｄ１〜Ｄｎと、これらのワー
ド線とデータ線との交叉点に記憶情報に従って選択的に
設けられた記憶用ＭＯ５ＦＥＴＭＩ〜Ｍ５とにより構成
される。同図において、例示的に示された記憶用ＭＯＳ
Ｆ ＥＴＭ１〜Ｍ５は、そのしきい値電圧がワード線
の選択レベルでオン状態にされるものであり、上記選択
レベルに対してオフ状態か又はそのゲート又はドレイン
がワード線又はデータ線に接続されない記憶用ＭＯＳＦ
ＥＴは省略されている。上記メモリアレイＭ −Ａ Ｒ
Ｙにおいて、同じ行に配置された記憶用ＭＯＳ Ｆ Ｅ
Ｔは、ＭＯＳＦＥＴＭ３．Ｍ４等のようにそのゲートが
それぞれ対応するワード線ｗｉ等に接続される。同じ列
に配置された記憶用ＭＯＳ Ｆ ＥＴは、ＭＯＳＦＥＴ
Ｍｉ、Ｍ２等のようにそのドレインがそれぞれ対応する
データ線Ｄ１等に接続される。特に制限されないが、こ
れらの記憶用ＭＯＳＦＥＴＭＩ〜Ｍ５は、Ｎチャンネル
部分 Ｓ Ｆ ＥＴで構成され、同じＰ型ウェル領域内
に形成される。
されている複数のワード線Ｗ１〜Ｗｍ及びデータ線（デ
ィシフト線又はビット線）Ｄ１〜Ｄｎと、これらのワー
ド線とデータ線との交叉点に記憶情報に従って選択的に
設けられた記憶用ＭＯ５ＦＥＴＭＩ〜Ｍ５とにより構成
される。同図において、例示的に示された記憶用ＭＯＳ
Ｆ ＥＴＭ１〜Ｍ５は、そのしきい値電圧がワード線
の選択レベルでオン状態にされるものであり、上記選択
レベルに対してオフ状態か又はそのゲート又はドレイン
がワード線又はデータ線に接続されない記憶用ＭＯＳＦ
ＥＴは省略されている。上記メモリアレイＭ −Ａ Ｒ
Ｙにおいて、同じ行に配置された記憶用ＭＯＳ Ｆ Ｅ
Ｔは、ＭＯＳＦＥＴＭ３．Ｍ４等のようにそのゲートが
それぞれ対応するワード線ｗｉ等に接続される。同じ列
に配置された記憶用ＭＯＳ Ｆ ＥＴは、ＭＯＳＦＥＴ
Ｍｉ、Ｍ２等のようにそのドレインがそれぞれ対応する
データ線Ｄ１等に接続される。特に制限されないが、こ
れらの記憶用ＭＯＳＦＥＴＭＩ〜Ｍ５は、Ｎチャンネル
部分 Ｓ Ｆ ＥＴで構成され、同じＰ型ウェル領域内
に形成される。
上記各データ線Ｄ１〜Ｄｎには、それぞれＰチャンネル
部分 Ｓ Ｆ ＥＴＱ １〜Ｑ３により構成されたプリ
チャージ回路が設けられる。これらのＭ Ｏ５ＦＥＴＱ
Ｉ〜Ｑ３のゲートには、プリチャージ信号φｐが供給さ
れる。これらのプリチャージＭＯ５ＦＥＴＱＩ〜Ｑ３は
、上記プリチャージ信号φｐがロウレベル（回路の接地
電位）にされたときオン状態にされ、上記それぞれのデ
ータ線Ｄ１〜Ｉ）ｎをハイＬ・ベル（電源電圧Ｖｃｃ）
にプリチャージする。
部分 Ｓ Ｆ ＥＴＱ １〜Ｑ３により構成されたプリ
チャージ回路が設けられる。これらのＭ Ｏ５ＦＥＴＱ
Ｉ〜Ｑ３のゲートには、プリチャージ信号φｐが供給さ
れる。これらのプリチャージＭＯ５ＦＥＴＱＩ〜Ｑ３は
、上記プリチャージ信号φｐがロウレベル（回路の接地
電位）にされたときオン状態にされ、上記それぞれのデ
ータ線Ｄ１〜Ｉ）ｎをハイＬ・ベル（電源電圧Ｖｃｃ）
にプリチャージする。
また、各データ線Ｄ１〜Ｄｎは、特に制限されないが、
カラムスイッチ回路を構成するＰチャンネルＭＯ５ＦＥ
ＴＱ４〜Ｑ６を介して共通データ線ＣＤに接続される。
カラムスイッチ回路を構成するＰチャンネルＭＯ５ＦＥ
ＴＱ４〜Ｑ６を介して共通データ線ＣＤに接続される。
ＸアドレスデコーダＸＤＣＲは、図示しない相補アドレ
ス信号を解読して、上記ワード線Ｗ１〜Ｗｍの中から１
つのワード線を選択状態にさせる選択信号を形成して、
それを対応するワード線に伝える。
ス信号を解読して、上記ワード線Ｗ１〜Ｗｍの中から１
つのワード線を選択状態にさせる選択信号を形成して、
それを対応するワード線に伝える。
ＹアドレスデコーダＹ−ＤＣＲは、図示しない相補アド
レス信号を解読して、上記データ線Ｄ１〜Ｄｎの中から
１つのデータ線を選択する選択信号を形成して、上記カ
ラムスイッチＭＯＳＦＥＴ０４〜Ｑ６のゲートに伝える
。
レス信号を解読して、上記データ線Ｄ１〜Ｄｎの中から
１つのデータ線を選択する選択信号を形成して、上記カ
ラムスイッチＭＯＳＦＥＴ０４〜Ｑ６のゲートに伝える
。
上記共通データ線ＣＤは、上記プリチャージ信号φｐが
ゲートに供給されたＰチャンネルＭＯＳＦＥＴＱ７によ
り、データ線と同様にプリチャージされる。
ゲートに供給されたＰチャンネルＭＯＳＦＥＴＱ７によ
り、データ線と同様にプリチャージされる。
この実施例では、上記メモリアレイＭ−ＡＲＹからの読
み出し動作の高速化のために、上記共通データ線ＣＤに
は次のようなセンスアンプ回路が設けられる。
み出し動作の高速化のために、上記共通データ線ＣＤに
は次のようなセンスアンプ回路が設けられる。
共通データ線ＣＤは、Ｐチャンネル型の増＠ＭＯＳＦＥ
ＴＱ８のゲートに結合される。このＭＯＳ Ｆ ＥＴＱ
Ｂのソースは、電源電圧ＶＣＣに接続され、そのドレ
インから増幅信号を送出するものである。上記ＭＯＳ
Ｆ ＥＴＱ ８のドレインと回路の接地電位（基準電位
）点との間には、Ｎチャンネル型のリセットＭＯＳＦＥ
ＴＱ９が設けろれる。
ＴＱ８のゲートに結合される。このＭＯＳ Ｆ ＥＴＱ
Ｂのソースは、電源電圧ＶＣＣに接続され、そのドレ
インから増幅信号を送出するものである。上記ＭＯＳ
Ｆ ＥＴＱ ８のドレインと回路の接地電位（基準電位
）点との間には、Ｎチャンネル型のリセットＭＯＳＦＥ
ＴＱ９が設けろれる。
このＭＯＳＦＥＴＱ９は、そのゲートに非反転のプリチ
ャージ信号φｐが供給されることによって、プリチャー
ジ期間にオン状態にされる。
ャージ信号φｐが供給されることによって、プリチャー
ジ期間にオン状態にされる。
この実施例では、上記増幅ＭＯＳＦＥＴＱ８のドレイン
出力は、小さなサイズのＰチャンネル間Ｏ３ＦＥＴとＮ
チャンネルＭＯＳ Ｆ ＥＴとにより構成されたＣＭＯ
Ｓインバータ回路ＩＶＩの入力端子に結合される。これ
によって、増幅ＭＯ５ＦＥＴＱ８は、小さな入力容量を
持つＣＭＯＳインバータ回路ＩＶＩを駆動するので、共
通データ線ＣＤに現れた読み出し信号を高速に次段回路
に伝えることができる。このＣＭ ＯＳインバータ回路
ＩＶＩの出力信号は、比較的大きなサイズのＰチャンネ
ルＭ、０３ＦＥＴとＮチャンネルＭＯＳＦＥＴとにより
構成されたＣ Ｍ ＯＳインバーク回路Ｉ■２を介して
データ出力回１？＠ＤＯＢ （図示せず）へ送出される
。
出力は、小さなサイズのＰチャンネル間Ｏ３ＦＥＴとＮ
チャンネルＭＯＳ Ｆ ＥＴとにより構成されたＣＭＯ
Ｓインバータ回路ＩＶＩの入力端子に結合される。これ
によって、増幅ＭＯ５ＦＥＴＱ８は、小さな入力容量を
持つＣＭＯＳインバータ回路ＩＶＩを駆動するので、共
通データ線ＣＤに現れた読み出し信号を高速に次段回路
に伝えることができる。このＣＭ ＯＳインバータ回路
ＩＶＩの出力信号は、比較的大きなサイズのＰチャンネ
ルＭ、０３ＦＥＴとＮチャンネルＭＯＳＦＥＴとにより
構成されたＣ Ｍ ＯＳインバーク回路Ｉ■２を介して
データ出力回１？＠ＤＯＢ （図示せず）へ送出される
。
この実施例回路の動作の一例を第２図のタイミング図に
従って説明する。
従って説明する。
メモリセルの記憶情報の読み出しに先立って、ブリチー
ジ信号φｐがロウレベルにされるので、ブリチージＭＯ
ＳＦＥＴＱＩ〜Ｑ３及びＱ７はオン状態にされ、それぞ
れ対応するデータ９ｊｌＤ１〜Ｄｎ及び共通データ線Ｃ
Ｄをはゾ電源電圧ＶＣＣのレベルにプリチャージする。
ジ信号φｐがロウレベルにされるので、ブリチージＭＯ
ＳＦＥＴＱＩ〜Ｑ３及びＱ７はオン状態にされ、それぞ
れ対応するデータ９ｊｌＤ１〜Ｄｎ及び共通データ線Ｃ
Ｄをはゾ電源電圧ＶＣＣのレベルにプリチャージする。
このとき、ハイレベルにされるプリチャージ信号φｐに
よってリセット用ＭＯＳＦＥＴＱ９もオン状態にされ、
増［ＭＯＳＦＥＴＱ８の出力点であるドレイン（ノード
Ｎｌ）を回路の接地電位にリセットさせる。なお、Ｘア
ドレスデコーダＸＤＣＲば、このプリチャージ期間にお
いては、その出力信号を全てロウレベルにする。これに
よって、全ての記憶用ＭＯ５ＦＥＴＭＩ〜ｒｖｆ ５は
オフ状態にされる。これによって、データ線Ｄｌ−Ｄｎ
−の上述のようなプリチャージが行われる。
よってリセット用ＭＯＳＦＥＴＱ９もオン状態にされ、
増［ＭＯＳＦＥＴＱ８の出力点であるドレイン（ノード
Ｎｌ）を回路の接地電位にリセットさせる。なお、Ｘア
ドレスデコーダＸＤＣＲば、このプリチャージ期間にお
いては、その出力信号を全てロウレベルにする。これに
よって、全ての記憶用ＭＯ５ＦＥＴＭＩ〜ｒｖｆ ５は
オフ状態にされる。これによって、データ線Ｄｌ−Ｄｎ
−の上述のようなプリチャージが行われる。
次に、ブリチージパルスφｐがハイレベルにさされると
、上記プリチャージＭＯＳＦＥＴＱＩ〜Ｑ３及びＱ７は
オフ状態にされる。これによって、データ線Ｄ１〜Ｄｎ
と共通データ線ＣＤは、フローティング状態で上記プリ
チャージレベルを維持する。上記プリチージＭＯＳ Ｆ
ＥＴＱ １〜Ｑ３及びＱ７をオフ状態とした後、アド
レスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによってメモリセ
ルの選択動作が行われる。選択されたワード線に結合さ
れた記憶用ＭＯＳＦＥＴは、記憶情報に従って、ワード
線の選択レベルに対して高いしきい値電圧を持つＭＯＳ
ＦＥＴ （図示せず）か又は低いしきい値電圧を持つＭ
ＯＳＦＥＴＭかであるので、そのオフ／オン動作に従っ
てデータ線がハイレベルに留まるかロウレベルにディス
チャージされる。このようなデータ線の読み出し信号は
、選択されたカラムスイッチＭＯＳＦＥＴを通して共通
データ線ＣＤに現れる。
、上記プリチャージＭＯＳＦＥＴＱＩ〜Ｑ３及びＱ７は
オフ状態にされる。これによって、データ線Ｄ１〜Ｄｎ
と共通データ線ＣＤは、フローティング状態で上記プリ
チャージレベルを維持する。上記プリチージＭＯＳ Ｆ
ＥＴＱ １〜Ｑ３及びＱ７をオフ状態とした後、アド
レスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによってメモリセ
ルの選択動作が行われる。選択されたワード線に結合さ
れた記憶用ＭＯＳＦＥＴは、記憶情報に従って、ワード
線の選択レベルに対して高いしきい値電圧を持つＭＯＳ
ＦＥＴ （図示せず）か又は低いしきい値電圧を持つＭ
ＯＳＦＥＴＭかであるので、そのオフ／オン動作に従っ
てデータ線がハイレベルに留まるかロウレベルにディス
チャージされる。このようなデータ線の読み出し信号は
、選択されたカラムスイッチＭＯＳＦＥＴを通して共通
データ線ＣＤに現れる。
例えば、選択された記憶用ＭＯ５ＦＥＴがオン状態なら
、同図に実線で示すように共通データ線ＣＤの電位はロ
ウレベルにディスチャージされる。
、同図に実線で示すように共通データ線ＣＤの電位はロ
ウレベルにディスチャージされる。
この実施例では、上記共通データ線ＣＤの電位が、上記
プリチャージ電圧（Ｖｃｃ）に対して増幅ＭＯＳＦＥＴ
Ｑ８１７１しきい値電圧Ｖｔｈｐ （約０．５Ｖ）以
下に低下すると、直ちにこのＭＯＳＦＥＴＱＢはオン状
態となり、その出力であるドレイン（ノードＮｌ）をハ
イレベルに立ち上げる。これによって、同図において点
線で示したように、約Ｖｃｃ／２のロジックスレッショ
ルド電圧を持つＣＭＯＳインバータ回路を用いた場合に
比べて大幅な動作の高速化を図ることができる。
プリチャージ電圧（Ｖｃｃ）に対して増幅ＭＯＳＦＥＴ
Ｑ８１７１しきい値電圧Ｖｔｈｐ （約０．５Ｖ）以
下に低下すると、直ちにこのＭＯＳＦＥＴＱＢはオン状
態となり、その出力であるドレイン（ノードＮｌ）をハ
イレベルに立ち上げる。これによって、同図において点
線で示したように、約Ｖｃｃ／２のロジックスレッショ
ルド電圧を持つＣＭＯＳインバータ回路を用いた場合に
比べて大幅な動作の高速化を図ることができる。
なお、選択されたデータ線に結合された記憶用ＭＯＳ
Ｆ ＥＴがオフ状態又はワード線若しくはデータ線に接
続されていない場合と、共通データ線ＣＤの電位は、同
図に破線で示したようにハイレベルＨのままとされる。
Ｆ ＥＴがオフ状態又はワード線若しくはデータ線に接
続されていない場合と、共通データ線ＣＤの電位は、同
図に破線で示したようにハイレベルＨのままとされる。
この実施例では、センスアンプとして、増幅ＭＯＳＦＥ
ＴとリセットＭＯＳＦＥＴという極めて簡単な回路によ
り構成できるとともに、ダイナミック動作を行うので、
差動型のセンスアンプを用いた場合のような直流電流が
流れないから、低消費電力化をも図ることができる。
ＴとリセットＭＯＳＦＥＴという極めて簡単な回路によ
り構成できるとともに、ダイナミック動作を行うので、
差動型のセンスアンプを用いた場合のような直流電流が
流れないから、低消費電力化をも図ることができる。
（１）メモリアレイからの読み出し信号をプリチャージ
レベルと同じ電位の１ｉ源電圧Ｖｃｃがソースに供給さ
れ、ドレインから出力信号を得る増幅ＭＯ８ＦＥＴによ
ってディスチャージの有無を判定するものであるので、
そのしきい値電圧に従つた小さな信号レベルの変化に応
答するものとなる。これによって、高速読み出し動作を
実現できるという効果が得られる。
レベルと同じ電位の１ｉ源電圧Ｖｃｃがソースに供給さ
れ、ドレインから出力信号を得る増幅ＭＯ８ＦＥＴによ
ってディスチャージの有無を判定するものであるので、
そのしきい値電圧に従つた小さな信号レベルの変化に応
答するものとなる。これによって、高速読み出し動作を
実現できるという効果が得られる。
（２）センスアンプは、増＠ＭＯＳＦＥＴとリセットＭ
ＯＳＦＥＴという極めて簡単な回路により構成できると
いう効果が得られる。
ＯＳＦＥＴという極めて簡単な回路により構成できると
いう効果が得られる。
（３）増！ＭＯＳＦＥＴとリセットＭＯＳＦＥＴとは、
プリチャージ信号に従って相補的に動作するので、両Ｍ
ＯＳ Ｆ ＥＴを通して直流電流が流れることがないか
ら、低消費電力化を図ることができるという効果が得ら
れる。
プリチャージ信号に従って相補的に動作するので、両Ｍ
ＯＳ Ｆ ＥＴを通して直流電流が流れることがないか
ら、低消費電力化を図ることができるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、カラムスイッ
チ回路は、特に必要とされるものではない。例えば、Ｐ
ＬＡ （プログラマブル・ロジック・アレイ）を構成す
るオア（ＯＲ）又はアンド（ＡＮＤ）アレイに適用する
場合、上記メモリアレイＭ−ＡＲＹのデータ線の信号は
上記センスアンプを介して次段のアンド又はオアアレイ
の入力線（ワード線）に伝えられる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、カラムスイッ
チ回路は、特に必要とされるものではない。例えば、Ｐ
ＬＡ （プログラマブル・ロジック・アレイ）を構成す
るオア（ＯＲ）又はアンド（ＡＮＤ）アレイに適用する
場合、上記メモリアレイＭ−ＡＲＹのデータ線の信号は
上記センスアンプを介して次段のアンド又はオアアレイ
の入力線（ワード線）に伝えられる。
また、電源電圧として負の電圧を用いる場合、第１図の
実施例回路では、ブリチージレベルを回路の接地電位の
ようなハイレベルとするか、又は負の電圧をプログラム
レベルとする場合には、ＭＯＳＦＥＴの導電型を逆に構
成ればよい。
実施例回路では、ブリチージレベルを回路の接地電位の
ようなハイレベルとするか、又は負の電圧をプログラム
レベルとする場合には、ＭＯＳＦＥＴの導電型を逆に構
成ればよい。
この発明は、マイクロコンピュータ等のような各種情報
処理装置を構成する半導体Ｓ積回路装置に内蔵されるＲ
ＯＭ、ＰＬＡ又は単独の半導体記憶装置としてのＲＯＭ
として広（利用することができる。
処理装置を構成する半導体Ｓ積回路装置に内蔵されるＲ
ＯＭ、ＰＬＡ又は単独の半導体記憶装置としてのＲＯＭ
として広（利用することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示すタ、１ミング図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ
、その動作の一例を示すタ、１ミング図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ
Claims (1)
- 【特許請求の範囲】 １、そのドレインがデータ線に結合されたプリチャージ
ＭＯＳＦＥＴによってプリチャージされたデータ線の電
位を記憶情報に従って選択的にディスチャージさせる記
憶用ＭＯＳＦＥＴを含むメモリアレイと、このメモリア
レイからの読み出し信号がゲートに伝えられ、そのドレ
インから増幅信号を送出する増幅ＭＯＳＦＥＴと、上記
増幅ＭＯＳＦＥＴのドレインと回路の基準電位点との間
に設けられたリセットＭＯＳＦＥＴとを含むセンスアン
プとを具備することを特徴とする半導体記憶装置。 ２、上記記憶用ＭＯＳＦＥＴとリセットＭＯＳＦＥＴは
、ＮチャンネルＭＯＳＦＥＴで構成され、上記プリチー
ジＭＯＳＦＥＴと増幅ＭＯＳＦＥＴはＰチャンネルＭＯ
ＳＦＥＴで構成されるものであることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 ３、上記データ線とセンスアンプの入力端子である増幅
ＭＯＳＦＥＴのゲートとの間には、ＰチャンネルＭＯＳ
ＦＥＴにより構成されたカラム選択ＭＯＳＦＥＴが設け
られるものであることを特徴とする特許請求の範囲第２
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099588A JPS61258395A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60099588A JPS61258395A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61258395A true JPS61258395A (ja) | 1986-11-15 |
Family
ID=14251250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60099588A Pending JPS61258395A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61258395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306174B1 (ko) * | 1997-02-03 | 2001-11-15 | 니시무로 타이죠 | 반도체기억장치 |
| US9916904B2 (en) | 2009-02-02 | 2018-03-13 | Qualcomm Incorporated | Reducing leakage current in a memory device |
-
1985
- 1985-05-13 JP JP60099588A patent/JPS61258395A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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