JPS5940397A - デ−タ読み出し回路 - Google Patents
デ−タ読み出し回路Info
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- JPS5940397A JPS5940397A JP57150902A JP15090282A JPS5940397A JP S5940397 A JPS5940397 A JP S5940397A JP 57150902 A JP57150902 A JP 57150902A JP 15090282 A JP15090282 A JP 15090282A JP S5940397 A JPS5940397 A JP S5940397A
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＲＯＭ （ＲｅａｄＯｎｌｙＭｅｍｏｒｙ ）
、デコーダ等のデータ読み出し回路に関する。
、デコーダ等のデータ読み出し回路に関する。
データ読み出し回路の従来例ｉ ＲＯＭを例にして説明
する０第１１に示される如〈従来のＲＯＭの回路構成は
、カラムデコーダ１の出力線Ｃ目〜Ｃ２２に接続されデ
ータの１”、′０”に対応してトランジスタが存在した
シ、シなかったシするデータ領域のセルトランジスタＴ
ｃが、例えばＮチャネル型トランジスタの場合、出力線
Ｂ１〜Ｂ４をワイヤードＯＲ（オア）構成として１つの
ＲＯＭ出力線Ｗ１に選択的に接続するローデコーダ２の
出力線Ｒ１〜Ｒ４をダート入力とするトランジスタ群Ｔ
ｎ、〜Ｔｎ４もＮチャネル型トランジスタで構成されて
いる。第１図中Ｔｒｐｏ ＃ ’ｌ’ｒｐ１〜Ｔ ｒ
ｐ ４はプリチャージ用トランジスタ、３は基準電圧Ｖ
Ｂの発生回路、４は差動センスアンプ、ＶＤＤは電源電
圧である。
する０第１１に示される如〈従来のＲＯＭの回路構成は
、カラムデコーダ１の出力線Ｃ目〜Ｃ２２に接続されデ
ータの１”、′０”に対応してトランジスタが存在した
シ、シなかったシするデータ領域のセルトランジスタＴ
ｃが、例えばＮチャネル型トランジスタの場合、出力線
Ｂ１〜Ｂ４をワイヤードＯＲ（オア）構成として１つの
ＲＯＭ出力線Ｗ１に選択的に接続するローデコーダ２の
出力線Ｒ１〜Ｒ４をダート入力とするトランジスタ群Ｔ
ｎ、〜Ｔｎ４もＮチャネル型トランジスタで構成されて
いる。第１図中Ｔｒｐｏ ＃ ’ｌ’ｒｐ１〜Ｔ ｒ
ｐ ４はプリチャージ用トランジスタ、３は基準電圧Ｖ
Ｂの発生回路、４は差動センスアンプ、ＶＤＤは電源電
圧である。
第１図の回路においてクロック信号φが“Ｌ”（低）レ
ベルの時、トランジスタＴｒｐｏ ＋ Ｔｒ、１〜Ｔｒ
ｐ ４により、ＲＯＭ出カ出力線及びＢ１〜Ｂ４は“
Ｈ”（高つまりＶＤＤ ）レベルにノリチャージされ、
クロックφが“Ｈ“レベルに移った瞬間からディスチャ
ージが始まる。カラムデコーダ１はアドレス入力によシ
ラインＣ１１〜ｃ２２のうちただ１本だけが“Ｈ”レベ
ルとなシ、ローデコーダ２もただ１本だけが“Ｈ＃レベ
ルとなる。
ベルの時、トランジスタＴｒｐｏ ＋ Ｔｒ、１〜Ｔｒ
ｐ ４により、ＲＯＭ出カ出力線及びＢ１〜Ｂ４は“
Ｈ”（高つまりＶＤＤ ）レベルにノリチャージされ、
クロックφが“Ｈ“レベルに移った瞬間からディスチャ
ージが始まる。カラムデコーダ１はアドレス入力によシ
ラインＣ１１〜ｃ２２のうちただ１本だけが“Ｈ”レベ
ルとなシ、ローデコーダ２もただ１本だけが“Ｈ＃レベ
ルとなる。
ローデコーダ出力Ｒ１とカラムデコーダ出力Ｃ１１が“
Ｈ”レベルの場合の波形図を第２図に示す。
Ｈ”レベルの場合の波形図を第２図に示す。
クロックφが“Ｈ＃レベルになると、まず出力線Ｂ１が
ＶＤＤから次第にレベルが下がっていき、トランジスタ
Ｔｎ１がオン状態になるとライ：／ Ｗ＋のレベルも下
がっていき、センスアンプ４の基準レベルｖＢを越える
とデータ出力Ｄ８が反転する。
ＶＤＤから次第にレベルが下がっていき、トランジスタ
Ｔｎ１がオン状態になるとライ：／ Ｗ＋のレベルも下
がっていき、センスアンプ４の基準レベルｖＢを越える
とデータ出力Ｄ８が反転する。
しかしながら第１図の回路にあっては、プリチャージ状
態でローデコーダ２に接続されたＮチャネル型のセレク
タトランジスタＴｎ１〜Ｔｎ４のソース、ドレイン電圧
が共に“Ｈ＃レベルとなっているため、これらトランジ
スタＴｎ１〜Ｔｎ４はオフ状態となっている０このため
出力線Ｂ１〜Ｂ４のチャージが放電されても、出力ｉＷ
１のチャージはしばらくの間放電されず、出力線Ｗ１と
Ｂ１〜Ｂ４０レベル差がトラン・ゾスタＴｎ１〜Ｔｎ４
のスレッショルド電圧ＶｔｈＮ（ハックケート効果によ
るスレッショルド電圧の上昇効果を含む）以上間いた時
、始めて出力線Ｗ１のレベルは変化をはじめ、ＲＯＭの
アクセス時間ｔａｃを長くしてしまうものであった。
態でローデコーダ２に接続されたＮチャネル型のセレク
タトランジスタＴｎ１〜Ｔｎ４のソース、ドレイン電圧
が共に“Ｈ＃レベルとなっているため、これらトランジ
スタＴｎ１〜Ｔｎ４はオフ状態となっている０このため
出力線Ｂ１〜Ｂ４のチャージが放電されても、出力ｉＷ
１のチャージはしばらくの間放電されず、出力線Ｗ１と
Ｂ１〜Ｂ４０レベル差がトラン・ゾスタＴｎ１〜Ｔｎ４
のスレッショルド電圧ＶｔｈＮ（ハックケート効果によ
るスレッショルド電圧の上昇効果を含む）以上間いた時
、始めて出力線Ｗ１のレベルは変化をはじめ、ＲＯＭの
アクセス時間ｔａｃを長くしてしまうものであった。
本発明は上記実情に鑑みてなされたもので、複数のデー
タ出力線をワイヤードＯＲ構成としてセンスアンプに入
力する形式のＲＯＭまたはデコーダ等において、アクセ
ス速度を高速化できるデータ読み出し回路を提供しよう
とするものである６〔発明の概要〕 本発明は上記目的を達成するために、ワイヤ −−
ドＯＲ構成のデータ出力線に介挿されるＭＯＳトラフ）
、；ｔ、夕とデータ記憶用のセルトランジスタとの極性
を互いに逆になるようにして、プリチャージ状態で選択
されたトランジスタがオフ状態（高インピーダンス状態
）にならないようにし、データ出力線とこれら出力線を
ワイヤードＯＲ接続する出力線（ノード）とが切シ離さ
れた時間をなくシ、アクセス速度が高速化されるように
したものである。
タ出力線をワイヤードＯＲ構成としてセンスアンプに入
力する形式のＲＯＭまたはデコーダ等において、アクセ
ス速度を高速化できるデータ読み出し回路を提供しよう
とするものである６〔発明の概要〕 本発明は上記目的を達成するために、ワイヤ −−
ドＯＲ構成のデータ出力線に介挿されるＭＯＳトラフ）
、；ｔ、夕とデータ記憶用のセルトランジスタとの極性
を互いに逆になるようにして、プリチャージ状態で選択
されたトランジスタがオフ状態（高インピーダンス状態
）にならないようにし、データ出力線とこれら出力線を
ワイヤードＯＲ接続する出力線（ノード）とが切シ離さ
れた時間をなくシ、アクセス速度が高速化されるように
したものである。
以下図面を参照して本発明の一実施例を説明する。第３
図は同実施例の回路図であるが、これは第１図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
図は同実施例の回路図であるが、これは第１図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して説明を省略し、特徴とする点の説明を行なう。
本構成の特徴は、ローデコーダ２にケ゛−ト入力が接続
されたトランジスタＴ１〜Ｔｐ４の極性がＮチャネル型
からＰチャネル型に変わっており、また第１図で出力＊
Ｗ１を高レベルにプリチャージする） ラフ ） スタ
ＴｒｐＯが省略されている点である・このためローデコ
ーダ２の出力勝Ｒ１〜Ｒ４は、選択されたただ１本だけ
が°゛Ｌ″Ｌ″レベルてその出力線に接続されたトラン
ジスタはオンし、他のローデコーダ２の出力１腺はＨ”
レベルとなってその出力線に接続されたトランジスタは
オフし、ただ１本のデータバスラインが出力線Ｗ１に接
続される。
されたトランジスタＴ１〜Ｔｐ４の極性がＮチャネル型
からＰチャネル型に変わっており、また第１図で出力＊
Ｗ１を高レベルにプリチャージする） ラフ ） スタ
ＴｒｐＯが省略されている点である・このためローデコ
ーダ２の出力勝Ｒ１〜Ｒ４は、選択されたただ１本だけ
が°゛Ｌ″Ｌ″レベルてその出力線に接続されたトラン
ジスタはオンし、他のローデコーダ２の出力１腺はＨ”
レベルとなってその出力線に接続されたトランジスタは
オフし、ただ１本のデータバスラインが出力線Ｗ１に接
続される。
この回路の動作は、クロックφが低（接地ＧＮＤ ）レ
ベルの時、データ出力線８１〜Ｂ４はＨ＃（電源ＶＤＤ
）レベルにノリグーヤーノされれる。次にクロックφ
が″′Ｈ″レベルとなってトランジスタＴｒｐ１〜Ｔｒ
ｐ４はオフし、セルトランジスタのソースに接地電位が
供給され、例えばカラムデコーダ１の出力線Ｃ１１１：
）Ｅ ” Ｈ”レベルであった場合、データ出力線Ｂ１
ｒ Ｔ３ｓ ｐ Ｂ４の正電荷は放電されることにな
る。データ出力線Ｂ２は、セルトランジスタが存在しな
いために“Ｈ＃レベルにチャージされたままとなる。更
にここでローデコーダ２の出力Ｒ１が″Ｌ＃レベルであ
ると、トランジスタＴｐ１のソース、ドレインの電位は
″Ｈ＃レベルにチャージされているため、ただちにトラ
ンジスタＴｐ１はオンし、出力線Ｗ１とＢ１は接続され
ることになる。従って第４図の動作波形図に示すように
、出力線Ｗ１ 、 Ｂ１のレベルは、クロックφがＨ”
レベルに遷移すると直ちにレベルを下げ始め、差動セン
スアンｆ４の基準電位ｖＢを越えた瞬間に出力にデータ
八が出力されるものである。
ベルの時、データ出力線８１〜Ｂ４はＨ＃（電源ＶＤＤ
）レベルにノリグーヤーノされれる。次にクロックφ
が″′Ｈ″レベルとなってトランジスタＴｒｐ１〜Ｔｒ
ｐ４はオフし、セルトランジスタのソースに接地電位が
供給され、例えばカラムデコーダ１の出力線Ｃ１１１：
）Ｅ ” Ｈ”レベルであった場合、データ出力線Ｂ１
ｒ Ｔ３ｓ ｐ Ｂ４の正電荷は放電されることにな
る。データ出力線Ｂ２は、セルトランジスタが存在しな
いために“Ｈ＃レベルにチャージされたままとなる。更
にここでローデコーダ２の出力Ｒ１が″Ｌ＃レベルであ
ると、トランジスタＴｐ１のソース、ドレインの電位は
″Ｈ＃レベルにチャージされているため、ただちにトラ
ンジスタＴｐ１はオンし、出力線Ｗ１とＢ１は接続され
ることになる。従って第４図の動作波形図に示すように
、出力線Ｗ１ 、 Ｂ１のレベルは、クロックφがＨ”
レベルに遷移すると直ちにレベルを下げ始め、差動セン
スアンｆ４の基準電位ｖＢを越えた瞬間に出力にデータ
八が出力されるものである。
本発明の主旨は、カラムデコーダ１の出力が入力される
セルトランジスタとローデコーダ２の出力が入力される
セレクタトランジスタとのＰ／Ｎ極性を同種のものから
異種のものに変えたことである。従って出方線ｗ１及び
Ｂ１〜Ｂ４がフ０リチャージされた状態でセレクタトラ
ンジスタが従来はオフしていたのに対し、本発明ではオ
ンしている。このため従来回路ではデータ出方線のＶゝ
ルが１ＶＤＤレベルカラセレクタトランジスタのスレッ
ショルド電圧幅ＶｔｈＮ以上に降下するまで、センスア
ンプ４の入力ｗ１にセルトランジスタのオン／オフとい
う情報が入力されなかったため、どのような高感度なセ
ンスアンプを用いても、アクセス時間ｔａｃを余シ高速
化できなかった。一方本発明によれば、データ出刃線の
プリチャージ状態で、ｗｌとセルアレイのデータ出力線
が、セレクトされたトランジスタによって接続されてい
るため、データ出刃線とセンスアンプ人力ｗ１はほとん
ど同時にレベルを降下し始める。このため第４図に示し
たように高感度なセンスアンプを用いることにょシ、ア
クセス速度を高速化できるものである。
セルトランジスタとローデコーダ２の出力が入力される
セレクタトランジスタとのＰ／Ｎ極性を同種のものから
異種のものに変えたことである。従って出方線ｗ１及び
Ｂ１〜Ｂ４がフ０リチャージされた状態でセレクタトラ
ンジスタが従来はオフしていたのに対し、本発明ではオ
ンしている。このため従来回路ではデータ出方線のＶゝ
ルが１ＶＤＤレベルカラセレクタトランジスタのスレッ
ショルド電圧幅ＶｔｈＮ以上に降下するまで、センスア
ンプ４の入力ｗ１にセルトランジスタのオン／オフとい
う情報が入力されなかったため、どのような高感度なセ
ンスアンプを用いても、アクセス時間ｔａｃを余シ高速
化できなかった。一方本発明によれば、データ出刃線の
プリチャージ状態で、ｗｌとセルアレイのデータ出力線
が、セレクトされたトランジスタによって接続されてい
るため、データ出刃線とセンスアンプ人力ｗ１はほとん
ど同時にレベルを降下し始める。このため第４図に示し
たように高感度なセンスアンプを用いることにょシ、ア
クセス速度を高速化できるものである。
第５図は差動センスアンプ４の具体例であシ、これはＮ
チャネル型トランジスタＴＮ１１〜ＴＮ１５＋Ｐチャネ
ル型トランジスタＴｐ１１ ｅ Ｔｐ１２よシなる差動
部と、Ｎチャネル型トランジスタＴＮｉ４〜ＴＮ１６
ｅ Ｐチャネル型トランジスタＴｐ１３ ｅ Ｔｐ１４
よシなるデータ出力部よシなる。第５図のセンスアンプ
のように差動入カ段’１ｉ−Ｎチャネル型トランジスタ
で構成し、第３図のようにセレクタトランジスタＴｐ１
〜Ｔ、４をＰチャネル型トランジスタ、セルトランジス
タＴｃをＮチャネル型とし、更に基準電圧Ｖｎ ｔ”
ＶＤＤレベルに近いところに設定することにょ夛、容易
に高速ＲＯＭ或いはデコーダを構成することができる。
チャネル型トランジスタＴＮ１１〜ＴＮ１５＋Ｐチャネ
ル型トランジスタＴｐ１１ ｅ Ｔｐ１２よシなる差動
部と、Ｎチャネル型トランジスタＴＮｉ４〜ＴＮ１６
ｅ Ｐチャネル型トランジスタＴｐ１３ ｅ Ｔｐ１４
よシなるデータ出力部よシなる。第５図のセンスアンプ
のように差動入カ段’１ｉ−Ｎチャネル型トランジスタ
で構成し、第３図のようにセレクタトランジスタＴｐ１
〜Ｔ、４をＰチャネル型トランジスタ、セルトランジス
タＴｃをＮチャネル型とし、更に基準電圧Ｖｎ ｔ”
ＶＤＤレベルに近いところに設定することにょ夛、容易
に高速ＲＯＭ或いはデコーダを構成することができる。
第３図の回路では、データ出方線のレベルが下がシ、セ
レクタトランジスタのスレッショルド電圧と同じレベル
になると、セレクタトランジスタはオフし、それ以上は
降下しなくなるが（第４図のＶｔｈｐ参照）、この時点
ではデータ読み出しは終了しておシ、問題とならない。
レクタトランジスタのスレッショルド電圧と同じレベル
になると、セレクタトランジスタはオフし、それ以上は
降下しなくなるが（第４図のＶｔｈｐ参照）、この時点
ではデータ読み出しは終了しておシ、問題とならない。
第６図は本発明の他の実施例で、ＲＯＭ出力部がＡＮＤ
（アンド） −ＯＲ（オア）構成になっている例であ
る。ここで（１１１）〜（１１４）はＲＯＭアレイであ
る。この例ではＲＯＭでの°゛１”。
（アンド） −ＯＲ（オア）構成になっている例であ
る。ここで（１１１）〜（１１４）はＲＯＭアレイであ
る。この例ではＲＯＭでの°゛１”。
０’（Ｄｆログラムハ、エンハンスメントモードのトラ
ンジスタ或いはデプレッションモードのトランジスタと
いう違いによっている。カラムデコーダ１の出力が入力
されるＲＯＭアレイ（１１１）からＲＯＭアレイ（１２
４）が導通状態にある場合、出力線Ｂ１〜Ｂ４のチャー
ジは放電される。Ｂ１〜Ｂ４のノード点の寄生容量がＲ
ＯＭアレイ内のノード点の寄生容量よりもはるかに太き
いため、放電している時間は長くなり、トランジスタＴ
ｐ１〜Ｔｐ４をＮチャネル型トランジスタとした場合よ
りもアクセス時間は早くなる利点がある。
ンジスタ或いはデプレッションモードのトランジスタと
いう違いによっている。カラムデコーダ１の出力が入力
されるＲＯＭアレイ（１１１）からＲＯＭアレイ（１２
４）が導通状態にある場合、出力線Ｂ１〜Ｂ４のチャー
ジは放電される。Ｂ１〜Ｂ４のノード点の寄生容量がＲ
ＯＭアレイ内のノード点の寄生容量よりもはるかに太き
いため、放電している時間は長くなり、トランジスタＴ
ｐ１〜Ｔｐ４をＮチャネル型トランジスタとした場合よ
りもアクセス時間は早くなる利点がある。
第７図は本発明の他の実施例である。即ち本発明のポイ
ントであるセレクタトランジスタが係数個であっても同
等の効果が得られる。
ントであるセレクタトランジスタが係数個であっても同
等の効果が得られる。
以上説明した如く本発明によれば、プリチャージ状態で
セレクタトランジスタがオンするようにしたため、アク
セス時間の高速化がはかれるデータ読み出し回路が提供
できるものである。
セレクタトランジスタがオンするようにしたため、アク
セス時間の高速化がはかれるデータ読み出し回路が提供
できるものである。
第１図は従来のＲＯＭ回路図、第２図は同回路の動作を
示す波形図、第３図は本発明の一実施例の回路図、第４
図は同回路の動作を示す波形図、第５図は差動センスア
ンプの具体的回路図、第６図、第７図は本発明の他の実
施例の回路図でちる。 Ｂ１〜Ｂ４・・・データ出力線、Ｗｌ・・・データ出力
線ノードｓ Ｔｃ・・・セルトランジスタ、Ｔｐ１〜Ｔ
Ｐ４＃Ｔｒｐ１〜Ｔ ｒ ｐ ４・・・プリチャージ用
トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 □悶
示す波形図、第３図は本発明の一実施例の回路図、第４
図は同回路の動作を示す波形図、第５図は差動センスア
ンプの具体的回路図、第６図、第７図は本発明の他の実
施例の回路図でちる。 Ｂ１〜Ｂ４・・・データ出力線、Ｗｌ・・・データ出力
線ノードｓ Ｔｃ・・・セルトランジスタ、Ｔｐ１〜Ｔ
Ｐ４＃Ｔｒｐ１〜Ｔ ｒ ｐ ４・・・プリチャージ用
トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 □悶
Claims (1)
- ＭＯＳトランノスタで構成されたセルアレイのデータ出
力線を、前記トランジスタとは逆導電型のＭＯＳ ）ラ
ンジスタを介して１つの出力ノード点で接続し、前記セ
ルアレイがプリチャージ状態で前記逆導電型のＭＯＳ
）ランジスタが導通状態にあるようにしたことを特徴と
するデータ読み出し回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150902A JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
| EP83106973A EP0105105B1 (en) | 1982-08-31 | 1983-07-15 | Data readout circuit for a mos transistor array |
| DE8383106973T DE3378238D1 (de) | 1982-08-31 | 1983-07-15 | Data readout circuit for a mos transistor array |
| US06/518,348 US4592021A (en) | 1982-08-31 | 1983-07-29 | Data readout circuit for an MOS transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150902A JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940397A true JPS5940397A (ja) | 1984-03-06 |
| JPH0344400B2 JPH0344400B2 (ja) | 1991-07-05 |
Family
ID=15506878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150902A Granted JPS5940397A (ja) | 1982-08-31 | 1982-08-31 | デ−タ読み出し回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4592021A (ja) |
| EP (1) | EP0105105B1 (ja) |
| JP (1) | JPS5940397A (ja) |
| DE (1) | DE3378238D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709352A (en) * | 1984-11-19 | 1987-11-24 | Oki Electric Industry Co., Ltd. | MOS read-only memory systems |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPH0713878B2 (ja) * | 1985-06-20 | 1995-02-15 | 三菱電機株式会社 | Ｃｍｏｓトランジスタ回路 |
| JPS63131568A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 半導体メモリ装置 |
| JP2617189B2 (ja) * | 1987-08-03 | 1997-06-04 | 沖電気工業株式会社 | 電流検出回路 |
| JPH0727718B2 (ja) * | 1988-02-19 | 1995-03-29 | 日本電気株式会社 | センス回路 |
| JPH0817034B2 (ja) * | 1988-10-24 | 1996-02-21 | 三菱電機株式会社 | 半導体記憶装置 |
| FR2751778B1 (fr) * | 1996-07-23 | 1998-11-06 | Sgs Thomson Microelectronics | Memoire accessible en lecture seulement |
| US5894432A (en) * | 1997-07-08 | 1999-04-13 | International Business Machines Corporation | CMOS memory cell with improved read port |
| US6424571B1 (en) * | 2001-05-01 | 2002-07-23 | Micron Technology, Inc. | Sense amplifier with data line precharge through a self-bias circuit and a precharge circuit |
Citations (1)
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0019987A1 (en) * | 1979-06-01 | 1980-12-10 | Motorola, Inc. | High speed IGFET sense amplifier/latch |
| US4318014A (en) * | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
| JPS5837636B2 (ja) * | 1980-07-31 | 1983-08-17 | 富士通株式会社 | 半導体記憶装置 |
| JPS57117188A (en) * | 1981-01-12 | 1982-07-21 | Toshiba Corp | Sense amplifier circuit |
-
1982
- 1982-08-31 JP JP57150902A patent/JPS5940397A/ja active Granted
-
1983
- 1983-07-15 DE DE8383106973T patent/DE3378238D1/de not_active Expired
- 1983-07-15 EP EP83106973A patent/EP0105105B1/en not_active Expired
- 1983-07-29 US US06/518,348 patent/US4592021A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634192A (en) * | 1979-08-29 | 1981-04-06 | Matsushita Electric Ind Co Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3378238D1 (de) | 1988-11-17 |
| EP0105105A3 (en) | 1986-11-05 |
| EP0105105B1 (en) | 1988-10-12 |
| EP0105105A2 (en) | 1984-04-11 |
| US4592021A (en) | 1986-05-27 |
| JPH0344400B2 (ja) | 1991-07-05 |
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