JP3188608B2 - Ｄｒａｍ内のアクセストランジスタを介してチャージ転送を検知するセンス回路 - Google Patents

Ｄｒａｍ内のアクセストランジスタを介してチャージ転送を検知するセンス回路

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JP3188608B2
JP3188608B2 JP19101995A JP19101995A JP3188608B2 JP 3188608 B2 JP3188608 B2 JP 3188608B2 JP 19101995 A JP19101995 A JP 19101995A JP 19101995 A JP19101995 A JP 19101995A JP 3188608 B2 JP3188608 B2 JP 3188608B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ビットライン上のチャ
ージの最適なラッチ動作を実行できるようにダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）装置の読
み出し動作中にメモリセル・アクセス・トランジスタを
介してチャージ転送のタイミングを追跡・検知するセン
ス回路に関するものである。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、ロウおよびカラムでアドレス可能
な複数のメモリセルから構成されている。各メモリセル
は、キャパシタと絶縁ゲート電解効果型のアクセストラ
ンジスタ（Insulated-Gate Field-Effect Access Trans
istor ：ＩＧＦＥＴ）から構成されている。キャパシタ
はアクセストランジスタを介してカラムライン（また
は、ディジットラインもしくはビットラインとも呼ばれ
る）と結合されている。
【０００３】アクセストランジスタのゲートの動作はロ
ウライン（または、ワードラインとも呼ばれる）により
制御される。２進法のデータビットは充電されたセル容
量（２進数：１）または、非充電セル容量（２進数：
０）で表される。各メモリセルの内容を読み出すため
に、メモリセルに関連づけられたワードラインが活性化
され、これによりメモリセルキャパシタ（単に、セルキ
ャパシタともいう）が個々のセルに関連づけられたディ
ジットラインと短絡される。メモリセル内に蓄えられた
フルチャージ（もしくは、チャージなし）の情報をディ
ジットラインへ転送するために、ワードラインを電源電
圧Ｖｃｃより大きい電圧でブートストラップすることは
一般的に行われる。読み出し動作の前に、ディジットラ
インペアは１／２Ｖｃｃの電圧で平衡化される（イコラ
イズされる）。
【０００４】このように、セルキャパシタがその関連づ
けられているディジットラインと短絡され、セルキャパ
シタからの放電によりイコライズされた平衡電圧（１／
２Ｖｃｃ）が、わずかに上昇されるか、わずかに引き下
げられるかのいずれかとなる。ディジットラインとセル
キャパシタ間でフルチャージ転送が一旦生じれば、ディ
ジットラインと関連のあるセンスアンプがデータをラッ
チするために起動する。
【０００５】このセンスアンプのラッチ動作に関して以
下に説明する。もしディジットラインの電圧が１／２Ｖ
ｃｃよりも小さかったならば、Ｎチャネルセンスアンプ
はディジットラインの電圧を接地電位へ落とす。反対
に、もし、ディジットラインの電圧が１／２Ｖｃｃより
も大きかったならば、Ｐチャネルセンスアンプは、ディ
ジットラインの電圧を最大のＶｃｃまで上げる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭ装置におけるラッチ動作に関して以下の問題が
あった。センスアンプによるラッチ動作のタイミングを
厳密に検出することは重要である。もしラッチ動作がフ
ルチャージ転送が完了する以前になされた場合、ラッチ
された値は、メモリセル内に格納されたデータビットの
真のデータ値を反映していない。一方、もしフルチャー
ジ転送の完了後相当時間の経過した時にラッチ動作が行
われた場合、ディジットライン上の電荷は部分的に消え
去っており、ラッチされた値は、格納されたデータビッ
トの真の値を反映しない。たとえ、データが不正確にラ
ッチされていないとしても、メモリの動作スピードは影
響を受ける。
【０００７】明確に言えば、ＤＲＡＭにおいてはデータ
のラッチ動作に対して最適な瞬間がある。ラッチ動作が
その最適な瞬間に近づくほど、メモリの動作特性は良く
なると言える。現在の技術では、ダミーメモリアレイ素
子（これは、実際のメモリアレイのＲＣ時定数の近似値
を与える）と組み合わせた遅延素子の列もしくはシュミ
ットトリガ回路を用いてラッチ動作の最適の時間（タイ
ミング）を近似するのが通常である。しかしながら、最
適のラッチタイミングを得ることは困難なことであっ
た。
【０００８】本発明は、上記した従来のＤＲＡＭ装置の
センスアンプにおけるラッチ動作のタイミングに伴う問
題点を解決するためになされたものであり、その目的と
するところは、ＤＲＡＭ装置に適用され、メモリセルト
ランジスタからディジットライン上に読み出されたチャ
ージのラッチ動作の最適なタイミングを検出し、センス
アンプに指示できるセンス回路を提供することにある。
【０００９】
【課題を解決するための手段および作用】本発明のセン
ス回路は、フェーズイネーブル信号が供給されるダミー
ワードラインと、ダミーワードライン上のフェーズイネ
ーブル信号により制御されるゲートを有しており、しき
い値電圧に関してＤＲＡＭアレイ内のセルアクセストラ
ンジスタをシミュレートする単一のダミーアクセストラ
ンジスタと、ダミーアクセストランジスタを介して第１
のポテンシャルに結合されるとともに、ディジットライ
ン容量をシミュレートするキャパシタを介して第２のポ
テンシャルに結合されているフローティングノードと、
フローティングノードのチャージ状態を表す出力信号を
生じ、この出力信号をＤＲＡＭ内のデータのラッチ動作
を開始するために用いる、フローティングノードに結合
された出力ノードとから構成され、これによりセルアク
セストランジスタを介してチャージ転送を追跡・検知す
ることを特徴としている。
【００１０】好ましい態様においては、上記センス回路
において、ダミーワードラインは、前記ＤＲＡＭのメモ
リセルアレイのワードラインと構造的に同一であること
を特徴としている。構造的に同一なので、周囲の温度の
変化や電圧の変動があった場合でも正確なチャージ転送
を検出することができる。
【００１１】好ましい態様においては、上記センス回路
において、ダミーワードラインは抵抗とキャパシタとを
有し、該抵抗の抵抗値と該キャパシタのキャパシタ値と
で関連づけられており、該抵抗値および該キャパシタ値
は、機能的ワードラインのＲＣ時定数と密接に近似した
ダミーワードラインのＲＣ時定数を与えることを特徴と
している。好ましい態様においては、上記センス回路に
おいて、フローティングノードは、反転したＣＭＯＳド
ライバ回路を介して出力ノードと結合され、該ＣＭＯＳ
ドライバ回路はフローティングノードと直接結合された
入力を有することを特徴としている。
【００１２】好ましい態様においては、上記センス回路
は、さらに第１のアクセストランジスタを有し、該第１
のアクセストランジスタのゲートは出力ノードと結合さ
れ、該第１のアクセストランジスタは、フローティング
ノードと第１のポテンシャルとを結合することを特徴と
している。好ましい態様においては、上記センス回路に
おいて、出力ノードからの信号の大きさは、少なくとも
１つの追加のＣＭＯＳドライバ回路を通過させて増加さ
せられることを特徴としている。
【００１３】好ましい態様においては、上記センス回路
において、フローティングノードは第１のバスに結合さ
れ、該第１のバスからフローティングノードへの電流は
電流制限装置により制限されることを特徴としている。
好ましい態様においては、上記センス回路において、前
記フローティングノードは前記キャパシタを介して前記
第２のポテンシャルに保たれている第２のバスと結合し
ており、第２のアクセストランジスタおよび第３のアク
セストランジスタを有し、該第２のアクセストランジス
タおよび該第３のアクセストランジスタを介して、前記
ダミーアクセストランジスタのゲートと前記フローティ
ングノードとを、それぞれ、リセット信号に応答する前
記第２のバスに結合することを特徴としている。
【００１４】上記した構成の本発明のセンス回路および
様々な実施態様におけるセンス回路は、低消費電力の簡
単な構成を有する回路である。該センス回路は、ＤＲＡ
Ｍセルとそのセルに関連づけられたディジットライン間
でのキャパシタ転送のセンスアンプによるラッチ動作タ
イミングを正確に検知し指示する機能を有する。即ち、
本発明のセンス回路はＤＲＡＭ装置内に組み込まれ、Ｄ
ＲＡＭセルのキャパシタと該セルに関連するディジット
ライン（ビットライン）間のチャージ転送時のセンスア
ンプによるラッチ動作の最適タイミングを正確に追跡・
検知する機能を有する。
【００１５】本発明のセンス回路は、ＤＲＡＭ装置の周
辺回路として配置され、ディジットラインの容量（capa
citance）をシミュレートするキャパシタを介してグラ
ンドへ結合されているフローティングノードをチャージ
するためのモデルアクセストランジスタすなわちダミー
アクセストランジスタを使用する。このフローティング
ノードは、Ｎチャネル電界効果型の出力トランジスタの
ゲートと接続されている。該フローティングノードの電
圧が、この出力トランジスタのしきい値（threshold vo
ltage ）に到達したら、出力トランジスタはオンし始め
る。該出力トランジスタからの出力は（この場合、接地
電位である）、上記フローティングノードを電源Ｖｃｃ
に接続するＰチャネルトランジスタのゲートへフィード
バックされる。該Ｐチャネルトランジスタは、Ｎチャネ
ル出力トランジスタのトリップ点（即ち、しきい値電
圧）へ到達したら、該フローティングノードの電位を電
源電位Ｖｃｃへ急速に引き上げるために用いられる。こ
のセンス回路は、次の読み出しサイクルのためにハイレ
ベルの信号をＮチャネル・リセット・トランジスタのゲ
ートへ送ることによりリセットされる。このＮチャネル
・リセット・トランジスタはこの容量性ノード（上記フ
ローティングノード）を接地電位に結合する。
【００１６】
【実施例】本発明は、ダイナミック・ランダム・アクセ
ス・メモリ（以下”ＤＲＡＭ”と略称する。）装置のメ
モリアレイを構成するメモリセルのキャパシタおよび該
キャパシタに接続されたディジットライン（degit lin
e）間でのチャージ転送の際、センスアンプによるラッ
チ動作のタイミングを正確に追跡・検知し指示する機能
を持つ低消費電力のセンス回路に関する発明である。こ
のセンス回路は、ＤＲＡＭ装置の周辺回路として位置づ
けられる。
【００１７】図１は、本発明の好適な実施例としてのＤ
ＲＡＭ装置内に用いられるセンス回路１０の構成図であ
る。図１に示すように、この新規な低消費型センス回路
１０は、キャパシタＣ１を介して、グランド電位（接地
電位、図１では”▽”で表されている、以下同じ。）と
結合されているフローティングノードＮ１を中心として
構成されている。このキャパシタＣ１の容量値は、最終
の金属マスク工程時に多くのオプションで変更可能であ
るが、ディジットライン容量を正確にシミュレートする
ように選択する。
【００１８】ノードＮ１は、ダミーアクセストランジス
タとしてのＮチャネルの第１の絶縁ゲート電界効果型の
アクセストランジスタＱＮ１(Insulated-Gate Field-Ef
fectAccess Transistor：以下「ＩＧＦＥＴ」と略称す
る)を介して電圧Ｖｃｃを供給する電源と結合されてい
る。この、ＩＧＦＥＴ（ＱＮ１）はＤＲＡＭアレイ内の
セル・アクセス・トランジスタの動作特性を（特に、し
きい値電圧に関して）エミュレートする。
【００１９】トランジスタＱＮ１のゲートはダミーワー
ドラインＷＬD を介して、ダミーワードライン・ドライ
バＤ１と結合されている。ＤＲＡＭアレイの機能的ワー
ドラインと構造的に同一のダミーワードラインＷＬD
は、互いに関連づけられた抵抗ＲWLと容量ＣWLを有し、
これらはＤＲＡＭの機能的ワードラインのＲＣ時定数に
密接に近似させたＲＣ時定数を付与する。従って、周囲
の温度および電圧の変動に対して、該機能的ワードライ
ンとダミーワードラインＷＬDとは同じ動作を行う。ダ
ミーワードラインドライバＤ１は、ロウアドレスストロ
ーブＲＡＳから派生されたフェーズイネーブル信号ＳPE
の信号線を入力線としている。
【００２０】本実施例のセンス回路１０では、ＤＲＡＭ
アレイ内の機能的ワードラインドライバのように、ダミ
ーワードラインドライバＤ１のプルアップ側は、電源電
圧Ｖｃｃよりも高いブートストラップ（bootstrapped）
電圧Ｖｃｃｐをもたらすブートストラップ電源バスに結
合されていることに注目されたい。アクセストランジス
タＱＮ１のゲートに加えられるブートストラップ電圧Ｖ
ｃｃｐにより、アクセス装置を介して高められたチャー
ジ転送を与える。
【００２１】フローティングノードＮ１はＣＭＯＳイン
バータＩＮＶ１の入力側と結合されている。このインバ
ータＩＮＶ１は、第１のＰチャネルＩＧＦＥＴ（ＱＰ
１）と第２のＮチャネルＩＧＦＥＴ（ＱＮ２）から構成
されている。インバータＩＮＶ１の中間出力信号ＯＵＴ
１は、第２のＰチャネルＩＧＦＥＴ（ＱＰ２）のゲート
にフィードバックされる。
【００２２】このトランジスタＱＰ２の機能は、ノード
Ｎ１の電位が第２のＮチャネルＩＧＦＥＴ（ＱＮ２）の
しきい値電圧に到達しこのトランジスタＱＮ２がオン状
態になり始めるや否や、直ちに出力ノードＯＵＴ１は接
地電位に引き下げられ、トランジスタＱＰ２はオン状態
になるので、これにより急速にノードＮ１はＶｃｃに引
き上げられる。トランジスタＱＮ１のゲートおよびノー
ドＮ１は、それぞれ、第３のＮチャネルＩＧＦＥＴ（Ｑ
Ｎ３）と第４のＮチャネルＩＧＦＥＴ（ＱＮ４）を介し
て、グランドバスと接続されている。
【００２３】ワードラインの時定数が余りにも長い場合
や不必要なチャージの抜き取りに十分な時間がない場合
には、両トランジスタＱＮ３およびＱＮ４のゲートは、
次の読みだしサイクル用にこの回路を直ちにリセットす
るためのリセット信号ＳR により、制御される。不必要
なチャージを抜き取るために十分な時間がない場合や各
読み出しサイクルの開始時において、活性化したハイリ
セット信号ＳR により、フローティングノードＮ１およ
びトランジスタＱＮ１のゲートの両方は接地電位まで放
電される。
【００２４】図１において、第３のＰチャネルＩＧＦＥ
Ｔ（ＱＰ３）および第５のＮチャネルＩＧＦＥＴ（ＱＮ
５）は最初に抵抗として機能し、ノードＮ１上のハイレ
ベルからロウレベルへおよびロウレベルからハイレベル
への電位の遷移の周期の中でインバータＩＮＶ１に固有
である一時的な電流を制限するために用いられる。選択
自由な（オプショナルな）第４のＰチャネルＩＧＦＥＴ
（ＱＰ４）は、最初に抵抗として使用されることに注目
すべきである。トランジスタＱＰ４は、センス回路が静
電気の放電の発生によりダメージを受ける可能性を低下
させるために用いられる。また、インバータＩＮＶ１の
出力信号ＯＵＴ１は、出力信号ＯＵＴ１自身の電圧レベ
ルを強化するために、また他の回路からセンス回路を分
離するために、反転ドライバ対Ｄ２およびＤ３を介して
出力される。最終出力ＯＵＴ２は、読み出し動作におい
て、ＮチャネルおよびＰチャネルセンスアンプがディジ
ットライン上のデータをラッチする動作を起動させるた
めに使用される。
【００２５】本実施例で示したコンパクトで低消費電力
型センス回路１０は、ＤＲＡＭ装置の周辺回路として配
置され位置づけられ、メモリセルに接続されたビットラ
イン（ディジットライン）と該メモリセルのキャパシタ
間のチャージ転送の際、センスアンプによるラッチ動作
のタイミングを正確に検知し、センスアンプに伝達する
機能を有する。従って、本発明のセンス回路１０はＤＲ
ＡＭ装置の読み出し速度を向上させ、また低消費電力で
コンパクトな構成を有するので、ＤＲＡＭ装置内に組み
込まれても集積度を低下させることはないという特徴を
有する。
【００２６】本実施例で示したセンス回路１０は、ディ
ジットライン（ビットライン）の容量をシミュレートす
るキャパシタを介してグランドへ接続されているフロー
ティングノードをチャージするためのダミーアクセスト
ランジスタすなわちモデル・アクセス・トランジスタを
有しており、また該フローティングノードは、本センス
回路の出力信号を出力するＮチャネル電界効果型の出力
トランジスタのゲートと接続されているので、該フロー
ティングノードの電圧が、この出力トランジスタのしき
い値電圧に到達した場合、該出力トランジスタはオン状
態になる。そして、該出力トランジスタからの出力は、
上記フローティングノードを電源Ｖｃｃに結合するＰチ
ャネルトランジスタのゲートへフィードバックされ、該
Ｐチャネルトランジスタは、Ｎチャネル出力トランジス
タのトリップ点（即ち、しきい値電圧）へ達することに
より該フローティングノードの電位を電源電位Ｖｃｃへ
急速に引き上げるため、従来におけるラッチ動作のタイ
ミングを検出するための装置より、迅速にラッチ動作の
最適なタイミングを検出でき、これによりセンスアンプ
へ該ラッチ動作の最適なタイミングを指示することがで
きる。従って、本発明のセンス回路１０をＤＲＡＭ装置
内に組み込むことにより最適のデータラッチ動作を行う
センスアンプを含むＤＲＡＭ装置を提供することが可能
となる。
【００２７】ＤＲＡＭ装置内でのアクセストランジスタ
を介してメモリセルからディジットラインへのチャージ
転送において、最適のセンスアンプによるラッチ動作を
指示する本発明の新規なセンス回路１０の構成および動
作は、上記実施例で詳細に説明されたが、集積回路の分
野の当業者、特にＤＲＡＭ装置関連の当業者にとって、
特許請求の範囲に記載した発明としての本発明の変更例
や修正例は、本発明の概念および範囲内から逸脱するこ
となしに得ることが可能である。
【００２８】
【発明の効果】上記で説明したように、本発明のセンス
回路は、コンパクトで低消費電力の回路であり、ＤＲＡ
Ｍ装置の周辺回路として配置され位置づけられ、ＤＲＡ
Ｍセルとそのセルに接続されたビットライン（ディジッ
トライン）とキャパシタ間のチャージ転送のためのセン
スアンプによる最適ラッチタイミングを正確に検知し、
該センスアンプに伝達する機能を有する。従って、本発
明のセンス回路により、ＤＲＡＭ装置の正確な読み出し
速度を向上させることができる。
【００２９】また、低消費電力でコンパクトな構成を有
するので、ＤＲＡＭ装置内に組み込まれても集積度を低
下させることはない。該センス回路は、ディジットライ
ン（ビットライン）の容量をシミュレートするキャパシ
タを介してグランドへ接続されているフローティングノ
ードをチャージするためのダミーアクセストランジスタ
すなわちモデルアクセストランジスタを有している。ま
た、該フローティングノードは、該センス回路の出力信
号を出力するＮチャネル電界効果型の出力トランジスタ
のゲートと接続されているので、該フローティングノー
ドの電圧が、この出力トランジスタのしきい値電圧に達
した場合、該出力トランジスタはオン状態になる。
【００３０】また、該出力トランジスタからの出力は、
上記フローティングノードを電源Ｖｃｃに接続するＰチ
ャネルトランジスタのゲートへフィードバックされ、該
Ｐチャネルトランジスタは、Ｎチャネル出力トランジス
タのトリップ点（即ち、しきい値電圧）へ達したら、該
フローティングノードの電位を電源電位Ｖｃｃへ急速に
引き上げるため、従来におけるラッチ動作のタイミング
を検出する装置より、迅速かつ正確にラッチ動作の最適
なタイミングを検出でき、センスアンプへラッチ動作の
最適なタイミングを指示することができる。従って、本
発明のセンス回路をＤＲＡＭ装置内に組み込むことによ
り最適のデータラッチ動作を行うセンスアンプを含むＤ
ＲＡＭ装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の好適な実施例としてのＤＲＡＭ装置
内に用いられるセンス回路の構成図である。
【符号の説明】
１０ センス回路 Ｃ１ キャパシタＣ１ Ｄ１ ドライバ ＩＮＶ１ インバータ Ｎ１ フローティングノード ＯＵＴ１ 出力信号 ＯＵＴ２ 最終出力信号 ＱＮ１〜ＱＮ５ ＮチャネルＩＧＦＥＴ ＱＰ１〜ＱＰ ＰチャネルＩＧＦＥＴ ＳPE フェーズイネーブル信号 ＳR リセット信号 ＶCC、ＶCCP 電源電位 ＷＬD ダミーワードライン ▽ 接地電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・エス・ザガー アメリカ合衆国、83706−6117 アイダ ホ州、ボイーズ、ブルーステム・レーン 2107 (56)参考文献 特開 昭59−87696（ＪＰ，Ａ) 特開 昭63−282992（ＪＰ，Ａ) 特開 平４−79095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4063

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）フェーズイネーブル信号が入力さ
    れブートストラップ電圧をダミーワードラインに供給す
    るダミーワードラインドライバと、 （ｂ）前記ダミーワードライン上の前記ブートストラッ
    プ電圧により制御されるゲートを有しており、しきい値
    電圧（threshold voltage)に関してＤＲＡＭアレイ内の
    セルアクセストランジスタをシミュレートする単一のダ
    ミーアクセストランジスタと、 （ｃ）前記ダミーアクセストランジスタを介して第１の
    ポテンシャルに結合されるとともに、ディジットライン
    容量をシミュレートするキャパシタを介して第２のポテ
    ンシャルに結合されているフローティングノードと、 （ｄ）前記フローティングノードのチャージ状態を表す
    出力信号を生じ、この出力信号を前記ＤＲＡＭ内のデー
    タのラッチ動作を開始するために用いる、前記フローテ
    ィングノードにインバータを介して結合された出力ノー
    ドと、 から構成され、これによりメモリセルに接続されたビッ
    トラインと該メモリセルとの間でチャージ転送が行われ
    たことを検知するセンス回路。
  2. 【請求項２】 前記ダミーワードラインは、前記ＤＲＡ
    Ｍアレイ内の機能的ワードラインと構造的に同一である
    ことを特徴とする請求項１記載のセンス回路。
  3. 【請求項３】 前記ダミーワードラインは抵抗とキャパ
    シタとを有し、該抵抗の抵抗値と該キャパシタのキャパ
    シタ値とで関連づけられており、該抵抗値および該キャ
    パシタ値は、機能的ワードラインのＲＣ時定数に密接に
    近似された前記ダミーワードラインのＲＣ時定数を与え
    ることを特徴とする請求項１記載のセンス回路。
  4. 【請求項４】 前記フローティングノードは、反転した
    ＣＭＯＳドライバ回路を介して前記出力ノードと結合さ
    れ、該ＣＭＯＳドライバ回路は前記フローティングノー
    ドと直接結合された入力を有することを特徴とする請求
    項１記載のセンス回路。
  5. 【請求項５】 さらに、第１のアクセストランジスタを
    有し、該第１のアクセストランジスタのゲートは前記出
    力ノードと結合され、該第１のアクセストランジスタ
    は、前記フローティングノードと前記第１のポテンシャ
    ルとを結合することを特徴とする請求項３記載のセンス
    回路。
  6. 【請求項６】 前記出力ノードからの信号の大きさは、
    少なくとも１つの追加のＣＭＯＳドライバ回路を通過さ
    せて増加させられることを特徴とする請求項１記載のセ
    ンス回路。
  7. 【請求項７】 前記フローティングノードは第１のバス
    に結合され、該第１のバスから前記フローティングノー
    ドへの電流は電流制限装置により制限されることを特徴
    とする請求項１記載のセンス回路。
  8. 【請求項８】 さらに、前記フローティングノードは前
    記キャパシタを介して前記第２のポテンシャルに保たれ
    ている第２のバスと結合しており、第２のアクセストラ
    ンジスタおよび第３のアクセストランジスタを有し、該
    第２のアクセストランジスタおよび該第３のアクセスト
    ランジスタを介して、前記ダミーアクセストランジスタ
    のゲートと前記フローティングノードとを、それぞれ、
    リセット信号に応答する前記第２のバスに結合すること
    を特徴とする請求項５記載のセンス回路。
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