JPS5987696A - センス率の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は集積回路ダイナミックランダムアクセスメモ
リのセンス増幅器のセンスタイミング制御に関するもの
である。特に、この発明は回路作動状態および製造工程
のパラメータの変動に関するセンスタイミングのｔ！ｌ
に関するものである。

この発明は金属酸化物半導体（ＭＯＳ）ダイナミックラ
ンダムアクセスメモリ（ダイナミックＲＡＭ）に特に応
用される。

ダイナミックランダムアクセスメモリにおいて、ディジ
タル情報は容口性電荷の形式で記憶セルに記憶され、そ
れは従来の外部手段によってアドレスされかつ検知され
ることができる。記憶セルにおける電荷の増分は典型的
には、共３ｍ集積回路ダイスへ組込まれた交差結合され
たＭＯ８ＦＥＴｔ？ンス回路によって検知される。用い
られるデータ検知方法はダミーセルを基準にする技術と
して知られている。この技術では、センス増幅器の一方
側がビットラインに結合される。それはアドレスされた
ビットなルのストアされた電荷のレベルを、センス増幅
器のコンプリメンタリビットラインへ接続されたダミー
セルのストアされた電荷レベルと比較する。センス動作
のタイミングは対向しているビットラ−ｒンの電荷の正
しい比較に対してｉ要である。センスタイム、すなわち
、（１）所望のビットをアト１ノスし、（２）信号が安
定するように許容し、かつ（３）ビット値を読出寸ため
にメモリの要求される時間が、メモリの総読出しアクセ
ス貯量のｂ】要な部分である。データをアクセスする過
程において、迭痘および精度の競争しているファクタが
重要である。設計のトレードオフは、精度を犠牲にする
ことなくメモリアクセス速度を最適にする必要がある。

精度を確実にするために、適当な信号マージンがセンス
助も８器にＩ乞−要とされる。また、このセンス増幅器
はｌＦ：常に感度が良くなければならない。

載録電圧レベルおよＴｊ製過工程の変動のみならず、回
路における固有の浮遊容量および抵抗はメｆすのクリテ
ィカルパス、およびセンス増幅器の感度に加えて、信号
の速度および安定するまでの時間に影響を与える。適当
な信号マージンを確保するために、交差結合されたセン
ス増幅器の検知回路を側部するための十分に補償された
クロック回路が必要とされる。すなわち、それは、ダイ
ナミックランダムアクセスメモリのような容ω性メモリ
アレイに影響を与える作動状態および製造工程のパラメ
ータの範囲以上に精度を劣化させることなく動作速度を
Ｑ適化しなければならない。

１１１匡匹礼１ 交差結合された形式のセンス増幅器を備えたダイナミッ
クランダムアクセスメモリの動作はどこにも教示されて
いる。たとえば、クリスチャンセンのアメリカ合衆国特
許番号第３，５１４．７６　．５のｒ　Ｓ　ｅｎｃｅ　
　Ａ　１１１１）ｌ　１ｆｉｅｒ　　Ｃｏｍｐｒｉｓｉ
ｎｇ　　Ｃｒ。

５Ｓ−ＣＯＵＩ）ｌｅｄ　　ＭＯ８ＦＥＴ’　Ｓ　　０
ｐｅｒａｔｉｏｎｉｎ　　ａ　　Ｒａｃｅ　　Ｍｅｄｅ
　　ｆｏｒ　　３ｉｎｇｌｅ　　［）ｅｖｉｃｅ　　ｐ
ｅｒ　　Ｂｉｔ　　ＭＯＳＦＥＴ　　Ｍｅｍｏｒｉｅｓ
Ｊ、Ｗａｈ１３ｔｒＯＩｌのアメリカ合衆国特許番号第
３．６７８、４７３（７）　ｒＲｅａｄ　−Ｗｒｉｔｅ
　　Ｑｉｒｃｕｉｔ　　ｆｏｒＣａｐａｃｉｔｉｖｅ　
　Ｍｅｉｏｒｙ　　Ａｒｒａｙｓ　Ｊ　、カリフォルニ
ア州、ザンタクララのインテル・コーボレ−シ３　＞　
ニｃｌ：り発行されたｔｈｅ　　ｌ　ｎｔｅｌ　　Ｍｅ
ｍｏｒｙ　　　　ＤｅｓｉＯｎ　　　　ｌ−１ａｎｄｂ
ｏｏｌ＋　　、　Ｊｏｈｎ　　　　Ｊ　　、　　Ｂａｒ
ｎｅｓ　６３よびＪｏｈｎ　　Ｙ、ＣｈａｎのＡ　　ｌ
−１−１ｉ　　ＰｅｒｆｏｒＩＩｌａｎｃｅ　　３ｅｎ
ｓｃ　　Ａｔ１ｐｌｉｆｉｅｒ　　ｆｏｒ　　ａ　　５
ｙ　　Ｏｙｎａｍｉｃ　　ＲＡＭの０文（ＩＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｏｆ　　３ｏｌｉｄ−３ｔａｔｅ　
　Ｃ１ｒｃｕｉｔｓ　、　ＶＯｌ、３Ｇ−１５，Ｑｃｔ
ｏｂｅｒ　　１９８０．１１１）、　８３１−８３８．
１−ｅｅの［△　３Ｑｎｓ　　５Ｖ−Ｏｎｌｙ　　　Ｄ
ｙｎａｍｉｃ　　ＲＡＭ’Ｊ、　　ｌ５ＳＣＣＤｉｇｅ
ｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　ｐａｐｅｒｓ
　、　１９７９年２月Ｍ１４６−１４７頁、およびＷｈ
ｉｔｅほかのｒＡ５Ｖ−ＯｎｌＶ　　　　　　６４Ｋ　
　　　　ＤＶｎａＩｉｌｉｃ　　　　ＲＡＭＪ、　　　
ｌ５ｃｃ　　　　　Ｄｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈ
ｎｉｃａｌ　　ｐ　ａｐｅｒｓ　、　ｉ　９８Ｑ年２月
第２３０−２３１頁。先行技籍の典型的な１８略化した
センス１ｕ幅器の概略図を詞べろと、センス動作が明ら
かにされ、先行技術の欠点のいくつかが示されているこ
とがわかる。

＠１図を参照すると、ソースクロックの組合わせのセン
スｊ（Ｊ幅器１ｏの典型的な先行技術の装置が示されて
いる。すなわち、交差結合された電界効梁トランジスタ
１６および１８のソース電極１２および１４はラッチ２
０を形成するように共通に結合されており、ラッチ２０
は主位相センスクロックφＳによって接地電圧にストロ
ーブされる（この発明はラッチ２０のソース電極が接地
へ接わ−されるセンス増幅器とともに用いるのに応用す
ることができない。ソースクロック設計は与えられた信
号検知マージンに対しより高速応答を与え、対比し得る
トレインクロック設計よりも少ない電流を用い、かつ典
型的にはＮ−チャネル構成のより１１車な集積回路レイ
アウト技術を必要とするので、典型的にはソースクロッ
ク設計が選ばれる。）。左６；シの記憶セル２２および
右側の記憶セル２４は、それぞれ、左ピントライン２６
（接続点Ａ）および右ビットライン２８（接続点Ｂ）へ
結合される。複数個のビットセルは各ビットラインに結
合され、その各々のものは、転送ゲート３０．３２を切
換えるワードラインまたは行アドレス選択信号（左ビッ
トラインに対してはＷｌつおよび右ビットラインに対し
てはＷＬ、）によってアクセスされる。９朽云ゲート３
０．３２がオンの右き、ストレージコンデンサ３４．３
６は典型的にはそれぞれのピッ１−ライン２６．２８へ
電気的に結合され７、そのためストレージコンデンサ３
４．３６にかかる電荷はビットライン２６．２８上で検
知されることができる。各ビットライン２６．２８はビ
ットライン２６．２８ならびにサブストレー１〜ｌｉｄ
で、固自の６口を有し、ここでは、接地に対しコンデン
サ３８．４０によって表わされる。この固有の６口は、
ビットラインの固有の抵抗とともに、特性ＲＣ時定数の
基になる。ビットラインのＲＣ遅延は回路、特に、非常
に高密度容ロストレージ回路において旦要なパラメータ
である。ビットラインプリチャージ信号（ＢＰ＞によっ
てトリガされるビットラインプリチャージゲート４２゜
４４はピッ１〜ライン２６．２８を高電圧電源レベルＶ
ｃｃまでプリチャージするために用いられる。

各ピッ１−ライン２６．２８は一般に従来の手段に従っ
て同じレベルまでプリチャージされる。

ダミー記憶セル４６．４８がそれぞれ各ビットラインへ
結合される。各ダミー記憶セル４６，４８はη云送ゲー
ト５０．５２およびダミーストレージコンデンサ５４．
５６を含む。ダミー転送ゲート５０．５２は、ダミーワ
ードライン（左ダミーワードラインおよび右ダミーワー
ドラインに対しＬＤＷＬおよびＲＤＷＬ）によってスト
ローブされると、ダミーストレージコンデンサ５４．５
６をピッ１−ライン２６．２８へ結合する。ダミーコン
デンサ５４．５６に接続されるリセットゲート５８．６
０はダミーリセット信号（ＯＲ８）に応答して、ダミー
ストレージコンデンサ５４．５６をリセッ１−制御プる
ために用いられる。

ここに用いられるソースクロック検知方法において、主
位相センスクロックは接続点Ｃへ与えられて、主位相初
期設定クロックφ×に応答してアドレス動作に追従する
固定されにまたは緩く制御された遅延回路１３において
共通ソース電極１２および１４をプルダウンする。先行
技術システムでは、ワードライントリガ信号およびダミ
ーワードライン１〜リガ信ＱＷＬおよびＤＷＬは主位相
初期設定クロックφ×に追従する別々の固定されたまた
は緩く結合された遅延回路１５でクロックされる。し７
ζがって、レース条件は固定された遅延回路１および固
定された遅延回路２の間に存在しｊ；ｌる。この形式の
回路設計は製造工程のパラメータおよび作励状憇の幅広
い範囲にわたって機能性を４Ｊ実にするために速度に対
しては最適化されることができない。このような回路設
計では、最良のプロセスパラメータを有づ゛る回路にお
いて得られることかできる最大速度と比較して、遅いメ
モリ回路しか得られない。

及３１わλぶ− この発明によれば、共通ソース電極を有する交差結合さ
れた電界効果トランジスタを含むラッチを用いる形式の
少なくとも１個のセンス増幅器を有する容ロ性ストレー
ジｉＡ積回路メモリ装置に用いるための装置が提供され
る。センス増幅器はラッチのトランジスタの各々の各ド
レイン電極へ結合されるビットライン上の電荷を検知し
かつ比較するために設けられる。ビットラインはワード
ラインへ与えられる信号に応答してトランジスタスイッ
チゲートを介して選択的に記憶セルへ結合される。この
発明のＯＲはビットラインのセンス率を制Ｇｊｌするた
めに設けられ、かつ共通ソース電極をｔ：コえた交差結
合された電界効果トランジスタを含むラッチを用いる形
式の少なくとも１個のセンス旬Ｇコ器を有する容口性ス
トレージ集積回路メモリ１１駈に用いろためワードライ
ン信号を検知するように作動する手段を含む。センス増
幅器はラッチのトランジスタの各々のものの各ドレイン
電極へ結合されるビットライン上の電荷を検知しかつ比
較し、そのピッ１〜ラインの各々はワードラインに与え
られる信号に応答してトランジスタスイッチ転送ゲート
を介して記憶セルへ選択的に結合される。ビットライン
のセンス率を制ｗｖるための装置は、ワードライン信号
を検知するように作動的であり、クロックシーケンスを
始動する手段を含み、このクロックシーケンス始動手段
はワードライン信号にｌして遅延される＠１のダイナミ
ック特性を有する第１の出力信号を作る。前記センス率
を制御するための肢ははさらに、第１の出力信号に応答
して３Ｊ　１の出力信号に関して遅延される第２のダイ
ナミック特性を有する第２の出力信号を発生させるｌ；
めの第１のクロック手段と、第２の出力信号に応答して
第２の出力信号に関して遅延されかつ時間的に第２の出
力信号とオーバラップするｈ７３のダイナミック特性を
有する第３の出力化ｑを発生させるための第２のクロッ
ク手段と、少なくとも第２の出力信号および第３の出力
信号に比例す払電）奇を１目幅しかつ増幅された電流を
総和するように作動的であり、制御された憇（暴で電流
を共）ｊソース電伐へ与えて制御されたセンス率でソー
ス電４−をストローブする手段をさらに含む。

この発明の１つの特徴はその速度が集積回路の製造過稈
のパラメータの範囲にわたり最適化されるセンス増幅器
のためのソースフォロワワードライン］〜ラッキングク
ロックである。ワードライントラッキング回路のクロッ
クはワードラインの立上がり時間、アドレスさ。れた記
憶セルの転送ゲートのしきい値電圧、およびビットライ
ンの時間遅延に対して補旧される。

特定の実施例では、トラッキング回路のための複故個の
センスクロックはクロック回路の各々のものの間で寄与
する電流の比を制御するため選択された相対電流１１１
幅比を有する６、制御されたしきい１直トリカタイプの
スーイッチングステージおよびスイッチ〕、′グ１〜ラ
ンジスタを用いる。ざらに、これらのセンスクロックは
電源電圧および製造工程のパラメータの変動に対づる感
度が低い。

詳細な説明 第２図において、この発明によるソース電流発生器′１
１を償えたセンス増幅器１０Ａが示される。

第１図の先行技Ｗｉのエレメントと同一または実質的に
同一なエレメントは同一の参照数字で示される。

この発明の交麩結合されたラッチ２ＯＡは、第１のトラ
ンジスタ１６および第２のトランジスタ１８を含み、こ
れらのトランジスタは好ましくはエンハンスメントモー
ドのＭＯＳトランジスタである。この発明によれば、各
ビットセンスライン２６．２８は電流制限器６２．６４
を介して交差結合されたラッチ２ＯＡへ結合される。電
流ＩＩＩＩ限器６２，６４はそれぞれ交差結合されたト
ランジスタ１６．１８のドレイン電極へ結合されるゲー
トおよびトレイン°電極を有するディブリーシコンモー
ドのトランジスタである。この電流制限器６２．６４は
装造工程のパラメータの変動に対するソースクロッキン
グ回路の不感受性を高める。たとえば、ビットラインの
特性抵抗に頼るよりもむしろ電流制限器６２．６４の電
流制限機能に顔って、ビットラインのＲＣ充電および放
電特性がより徹底する。（ディプリーションモードのア
イソレーショントランジスタは、ビットセンスラインと
交差結合されたラッチとの間の電流制限のための成る先
行技術の設計に対して知られている。製。

造過程におけるパラメータの変動に対する関係の重要性
は過去においては認識されていないがもしれない）。

この発明によるソースクロック回路はこの発明に従って
、ダミーセル転送ゲート５ｏまたは６゜のゲート電極が
結合される左ダミーワードライン６８または右ダミーワ
ードライン７ｏを介してダミーワードライン信号のいず
れかに応答するトラッキング回路６６を含む。遅延駆動
回路の出力は第１の出力信号特性を有する第１のスレー
ブクロック７２へ結合される。第１のスレーブクロック
７２の出力ライン７４は第２の出力信号特性を有する第
２のスレーブクロック７６へ結合されかつ第１の電流シ
ンクトランジスタ８ｏのゲート電極７８へ結合される。

第２のスレーブクロック７６の信号出力８２は第３の出
力特性の第３のスレーブクロック８４へ結合されかつま
た第２の電流シンクトランジスタ８８のゲート電ＶＡ８
６へ結合されル、、第３のクロック８４の出力ライン９
ｏは第３の電流シンクトランジスタ９４のゲート電極９
２へ結合される。電流シンクトランジスタ８０゜８８お
よび９４のソース電極は回路の接地へ結合される。ドレ
イン電極は交差結合されたラッチ２０Ａの共通ソース１
２．１４の接続点Ｃへ結合される。接続点Ｃはこのよう
にして電流シンクトランジスタ８０．８８および９４の
各々のものを通過する電流のための総和接続点である。

この発明によれば、第１のスレーブクロック７２．第２
のスレーブクロック７６および第３のスレーブクロック
８４は、アドレス指定された記憶セル２２゜２４ならび
にダミ−２１ａセル４６．４８のストレージコンデンサ
３４．３６のレベルまで充電されたそれぞれのドレイン
電極接続点ＡまたはＢから、ソース電極１２および１４
を介して流れる電流を選択された態様で最適化するよう
に適合される所望の波形特性および傾斜を有するタイミ
ングのとられた出力信号を作り出すように一連にされて
いる。

ソース電流の複合ダイナミック特性を制御自在に適合さ
せるために、トランジスタ８０．８８および９４が互い
に関し成る割合にされている。第１のトランジスタ８０
は比較的小さなソース−ドレイン領域を有する。第３の
トランジスタ９４は可能な限り大きなソース−ドレイン
領域を有する。

第２のトランジスタ８８は第１のトランジスタ８０およ
び第３のトランジスタ９４の大きさの間にある大きさの
ソースードレイン領域を有する。ソース−ドレイン領域
の大きさはトランジスタ８０゜８８および９４の各々の
ものの、ここに用いられるようなダイナミック利得また
は増幅特性を決定し、それによってトランジスタの各々
のもののソース−トレイン領域を流れる電流の割合が調
整される。それぞれのトランジスタを流れる電流量の絶
対的な割合は温度および製造工程の変動とともに変化す
るが、トランジスタ８０．８８および９４の間を流れる
相対的な割合は実質的に一定である。それぞれのクロッ
ク７２．７６および８４の各クロック信号のトリガの間
のタイミングの遅延もまた同様に絶対的に固定されず、
動作温度およびｌｉＪ造工程の変動に従うて変動し得る
。しかしながら、それぞれの出力ライン７４．８２およ
び９０に与えられる状態変化信号の糺１乱前縁特性を　
７含む、監り致タイミングは実質的に動作の予想される
温度および製造工程の変動の範囲については不変である
。したがって、センス動作の間の接続点Ｃの電流および
電圧変化の割合によって決定されるセンス率は非常にし
っかりと制御されることができ、それによって不所望な
レース状態を除去する。ダミーワードライン６８．７０
を流れるクロック入力信号はクロックシーケンスを開始
させるためワードラインおよびそれぞれのビットライン
２６．２８の遅延特性をトラックする。最後に、第１の
スレーブクロック７２、第２のスレーブクロック７６お
よび第３のスレーブクロック８４の動作は、それに伴う
第１のトランジスタ８０．第２のトランジスタ８８およ
び第３のトランジスタ９４とともに、ソース電流の変遷
を制御する。

この発明の動作をより十分に理解するために、第２図に
関する第３図の波形形式のタイミング図を参照する。周
知のように、センス増！＠２ＯＡのようなセンス増幅器
の目的は、読出しサイクルの間、それぞれのピッ１〜セ
ンスライン２６．２８上で発生される低レベルのデータ
信号を検出することである。読出しサイクルの準備に除
し、電圧がまずクロックされたプルアップ［・ランジス
タ４３を介してプリチャージトランジスタ４２および４
４のドレイン電極に与えられる。ブリナヤージトランジ
スタ４２．４４のゲートへ、かつラッチ２ＯＡの接続点
Ｃのプリチャージトランジスタ４５へ印加されるピッ１
〜プリヂヤージクロツクφａＰはしたがってビットライ
ン２６，２８おＪ：び接続点Ｃをプリチャージするよう
に上昇される。センス増幅器１０Ａの目的は、ダミー記
他セルにストアされた電荷を、対向するビットライン上
のアドレスされた記憶セルの電荷と比較することであり
、たとえば、ダミー記憶セル４８を記憶セル２２と比較
することである。主位相初ＷＪ設定クロックに追従する
タイミングシーケンスは次のように進む（含まれるタイ
ミングは非常に短く、２ないし３ナノ秒のオーダである
ということを評価されたい） 時間Ｘｏで、アドレスされたワードラインおよび適当な
ダミーワードラインは、ストローブされ、かつ時間ｘ２
で達成されるｖｃｃの第１の電圧方向へ上昇し始める。

しきい値電圧がダミーワードラインおよびワードライン
上で達成されるので、時間Ｘ、でアドレスストレージコ
ンデンサ３４およびビットライン２６の間のみならず、
ダミーストレージコンデンサ２６およびビットライン２
８の間にも専電径路が確立される。それに続きビットラ
インの長さにより、かつ約詩間Ｘ２で有限な遅延が生じ
る。信号がラッチ２ＯＡの接続点ＢＬおよび８ｍで発生
する。それらのレベルは、３８および４０の固有６囮と
の電荷共有効果のみならず、コンデンサ３４および５６
間の電荷の差によりわずかに異なる。ビットライン２６
および２８上のすべての信号はワードラインおよびダミ
ーワードラインが約１．５Ｖｃｃ（このレベルで、それ
らが次のサイクルの間リセットされるまで保持される）
まで充電される時ｔａＸ、までは達成されない。

時間ｘ４で、トラッキング回路６６は出力クロック信号
φ、０のプルアップを開始する。遅延駆動回路６６の出
力の電圧は後で説明するようなＲＣ遅延によって部分的
に遅らされる。Ｒ面Ｘ、でライン７１の第１の出力信号
は第１のスレーブクロック７２の正面端のしきい値と交
差し、それによってそれはそのクロックサイクルを開始
させる。

時間Ｘ６で、電流制限された出力クロック信号φ８．は
出力ライン７４かつそれによって、第２のスレーブクロ
ック７６への入力のみならず、トランジスタ８０のゲー
ト電極７８の電圧をプルアップし始める。時間×７で生
じるトランジスタ８０のしきい値電圧で、電流がトラン
ジスタ８０を流れ始めて、接続点Ｃの電圧をプルダウン
し始めかつプルダウン信号φ、を発生し始める。クロッ
ク信号φ８．は時間ｘ８で第２のスレーブクロック７６
の正面端の予め選択されたしきい値と交差し、それによ
って第２のスレーブクロック７６がそのクロックシーケ
ンスを開始させる。

時間×９で、接続点Ｃのソースクロックライン上の電圧
φ８は電圧の差に達し、ラッチトランジスタ１６および
１８のゲートの印加電圧はトランジスタおよびラッチ２
ＯＡのしきい値降下に対応し、それによって電流がソー
ス電極を介して導通し始める。ビットライン２６．２８
上で発生される信号の差はラッチ２ＯＡが駆動されると
きに増幅され始める。ビットライン２８の電圧共有後、
ダミーストレージコンデンサ５６にかかる電圧は基準電
圧であり、この基準電圧に対して、ビットライン２６の
電荷共有後のビットストレージコンデンサ３４にかかる
電圧は交差結合されたラッチ２ＯＡによって比較される
。もしもビットライン２６および接地基準電位間の電圧
がビットライン２８と接地基準との間の電圧よりも大き
ければ、ＢＬの電圧はＢＬの電圧よりも大きい。したが
って、交差結合されたラッチ２ＯＡはスイッチし始め、
かつ接続点ＢＬおよびＢＬは、トランジスタ１８が接地
基準方向へ点ＢＬで電圧を駆動するラッチの再生作用に
より導通し始めるので、減衰し始める。点ＢＬの電圧は
究極的に正の電圧ＶＣＣ近くまで戻る。

時ｔｉｘ、、で、第２のスレーブクロック７６の出力信
号φ、２が上昇し始める。時間Ｘ、で、第２のスレーブ
クロック７６が十分にトランジスタ８８をオンにし、か
つさらに電流がクロックストローブφＳに寄与する接続
点Ｃを介して引かれる。

時間Ｘ１で、出力信号φｓ２がＭ３のスレーブクロック
８４の正面端のしきい値レベルと交差し、それによって
それがそのタイミングサイクルを開始させる。時間Ｘ、
で、出力信号φ３．はトランジスタ９４のしきい値に達
し、それによってそれは台通し始める。トランジスタ９
４は比較的高電流容ωのものであるので、それが導通し
始めると、かなりな量の電流が接続点Ｃを介して引き出
され、それによって信号−岡−の電圧が急速に接地基準
レベル方向へ降下して、それぞれのオフおよびオン状態
でトランジスタ１６および１８をラッチする。

時間×７で、出力信号φ５．が始まる頃に、メモリアレ
イのエツジアドレスセルがらピッｌ−ライン上で発生さ
れる総信号の少なくとも９０％がセンス増幅器接続点Ｂ
Ｌで利用できる。第２図の回路において、検知サイクル
の間に存在する唯一のタルディカルレース状態はビット
ラインがｆＪ効であるということを示す信号ど、ダミー
ワードライン上の信号どの間にある。たとえば、ダミー
ワードラインがピッ１′・ライン上の信号の発生の前に
クロックをトリガすれば、センス増幅器Ｉよ不正確な状
態ヘラッヂすることができる。［・ランキング回路６６
を与えることによって、ダミーワードラインのスト【］
−ブと、ソースクロック信号φ、１の錫１の部分の開始
との間に十分な遅延が形成される。

第４図を参照すると、この発明によるトラッキング回路
６６が示される。トラッキング回路６６はいわゆるワー
ドライン７′ビツトラインエミユレーシヨン技術を与え
、この技術によって、メモリアレイの信号特性の十分な
トラッキングが与えられる。トラッキング回路６６はダ
ミーワードライン入力６８または７０に印加される信号
のソースフォロワを含む。特に、トラッキング回路６６
は共通ゲート電極、ソース電極およびドレイン電極を有
する、第１の積む甲なったソースフォロワトランジスタ
１００Ａ、１ｏＯＢないし１００Ｍ。

１００Ｎを含む。ドレイン電極は高電圧ソースＶｃｃへ
結合される。ゲート電極はダミーワードライン６８へ結
合される。ソース電極はシステム接地へのコンデンサ１
０２を横切って接続点りへ結合される。接続点りは、出
力信号φ、０を与える出力端子７１（第２図）へ、抵抗
１０４を介して直列に結合される。コンデンサ１０２お
よび抵抗１０４はビットラインおよびそれがトラックす
るス１ヘレージコンデンサ３４または３６のＲＣ遅延回
路をエミュレートするように選ばれる。トランジスタ１
０ＯＡないし１００Ｎは転送ゲート５０と同じ寸法であ
り、かつしたがって同じしきい値電圧を有する。たとえ
ば、第３図の信号φ、０のための波形の傾斜は実質的に
トラッキング回路６６をトリガするダミーワードライン
の信号の傾斜よりも小さいということが気付かれよう。

特に、接続点りはダミーコンデンサ５６の接続点Ｋをト
ラックし、ソースフォロワトランジスタ１００Ａないし
１００Ｎはゲートトランジスタ５２をトラックし、コン
デンサ１０２はダミーセルコンデンサ５６をトラックし
、かつ抵抗１０４はビットライン２８をトラックする。

したがって、エレメントの寸法は互いに成る割合になる
ように選ばれる。

ダミーワードライン７０へ結合される共通ゲート電極を
有する第２の積み重なったソースフォロワトランジスタ
１０６Ａ、１０６Ｂないし１０６Ｍ、１０６Ｎには、接
続点りへ結合される共通ソース電極が設けられる。トラ
ンジスタ１０６Ａないし１０６Ｎは転送ゲート５２と同
じ寸法である。

ドレイン電極はドレイン電圧端子Ｖｃｃへ同様に結合さ
れる。−それぞれ、リセットトランジスタ１ｏｓ、ｉｉ
ｏがソースフォロワトランジスタのバンクの各ソース電
極ラインへ結合される。ゲート電ｔｉｉｉ１１２は共通
に結合されかつ一般的に、主位相初期設定クロックφＸ
の前にトランジスタ１０８および１１０を不能化、すな
わち、ターンオフする電圧レベルまで保持される。ゲー
ト電極１１２を介して、ハイに切換えられると、接続点
りは読出し動作後、コンデンサ１０２にかかる累積され
た電荷を放電するため接地へ結合される。

第５図およθ第６図を参照して、第１のスレーブクロッ
ク７２（第５図）ならびに第２および第３のスレーブク
ロック７６．８４　（第６図）の特定の実施例は電流制
限されたしきい値レベル制御されるトリガ入力ステージ
１１４，１１６ならびに昇圧電流制限出力ステージ１１
８．１２０を含む。第１のスレーブクロック７２は、比
較的弱い、入力クロック信号φＳＯへのスレーブクロッ
ク７２のロード効果を最小にするため入力クロック信号
φｓＯの前に発生される信号であるクロック信号φＸＢ
のための別の入力端子を除き、第２および第３のスレー
ブクロック７６．８４と実質的に同一である。第１のス
レーブクロック７２および第２および第３のスレーブク
ロック７６および８４は、その他の点では、駆動信号を
後続のクロックへ与えかつソース電流シンクトランジス
タ８０゜８１および９４のゲート電極７８．８６および
９２へ与えるのに必要な個々のコンポーネントの大きさ
、すなわち、電流容量においてのみ相違する。

第２スレーブクロツク７６および第３スレーブクロツク
８４において、ロード効果は重要な問題ではない。それ
ゆえに、１個の入力信号φｓ＋（またはφ、２）が入力
の１対のトランジスタの２個のゲート端子へかつ出力ス
テージへ結合される。

第１のスレーブクロック７２．第２のスレーブクロック
７６および第３のスレーブクロック８４（第５図および
第６図）のこれらの特定の実施例において、入力ステー
ジ１１４（１１６）は電流制限装置１２２を含み、この
装置１２２の一方の端子は出力ステージ１１８（１２０
）への接続点Ｆへ結合され、かつ他方端子は以下に説明
する抵抗分割器の一部を形成する第１のトランジスタ１
２６のゲート電極１２４へ結合される。電流制限装置１
２２はディプリーションモードトランジスタであり、そ
のソースおよびドレイン電極は２個の端子を規定し、か
つそのゲート電極はトランジスタ１２６のゲート電極へ
結合される。トランジスタ１２６のドレイン電極は正の
電源電圧ＶＣＣへ接続される。ソース電極は接続点Ｇで
第２のトランジスタ１２８のドレイン電極へ接続され、
かつ第３のトランジスタ１３０のソース電極へ接続され
る。トランジスタ１３０のゲート電極はスレーブクロッ
ク７６　（８４）の入力端子へ結合される。１〜ランジ
スタ１３０のドレイン電極は接続点Ｅで第１のトランジ
スタ１２６のゲート電極へ結合される。ディプリーショ
ンモード−エンハンスメントモードトランジスタの対１
３２は共通ソースおよびドレインを共有し、接続点Ｅと
電源との間に結合される。トランジスタ対１３２のディ
プリーションモード装置のゲート電極は接続点Ｅで共通
ソース電極へ結合される。トランジスタ対１３２のエン
ハンスメントモード装置のゲート電極はクロックされた
入力端子φ、Ｐへ結合され、その機能は、接続点Ｅを入
力に供給された信号を準備するときに共通電圧レベルま
でプリチャージするためにトランジスタ対１３２をゲー
トすることである。

第１のトランジスタ１２６のドレイン−ソース領域と第
２のトランジスタ１２８との比（第３トランジスタ１３
２のドレイン−ソース領域は第２トランジスタ１２８の
領域と一致する）は第３トランジスタ１３２のターンオ
ン点の電圧レベルを規定する。その比を変化すれば、第
３トランジスタ１３２のゲート電極へ印加される入力電
圧のターンオン点が変化する。

成る一例がしきい（ａ　ｆ、ＩＩ　ｍされた入力トリガ
として回路１１４の動作を明瞭にする。接続点Ｅが電源
電圧に充電され、第２のトランジスタ１２８がオフの状
態で、接続点Ｇの電圧はまずハイ、すなわち、第１のト
ランジスタ１２６のゲートおよびソースにかかるしきい
値降下以下の供給電圧に等しい。信号が信号φｘ８によ
って第２のトランジスタ１２８のゲート電極へ印加され
ると、第２のトランジスタ１２８は第１のトランジスタ
１２６を導通し始める。第１のトランジスタ１２２およ
び第２のトランジスタ１２８のソース−ドレイン領域の
比ならびに第１トランジスタ１２６のゲートに確立され
た高電圧レベルのため、第１トランジスタ１２６および
第２トランジスタ１２８は接続点Ｇで抵抗型の電圧分割
器を形成する。第１スレーブクロツク７２の場合、接続
点Ｇは接地電圧方向へ急速に降下する。第３トランジス
タ１３０のゲート電極に何の信号もなければ、接続点Ｅ
はハイのままである。接続点Ｆもまたハイのままである
。しかしながら、信号が第３トランジスタ１３０のゲー
ト電極に印加されると、第３トランジスタ１３０は接続
点Ｇの電圧を越えるしきい値レベルでターンオンし始め
る。第３トランジスタ１３０がターンオンすると、ドレ
インは接続点Ｇの電圧方向に降下し始め、接続点Ｅおよ
び接地電位方向へ１１ｔ−ランジスタ１２６のゲート電
圧を引張る。接続点Ｅが降下するので、接続点Ｆもまた
、電流制限装＠１２２の寸法によって制限される電流で
ある割合で降下する。出力ステージ１１８はそれによっ
てその状態を変化させるように駆動される。

出力ステージは出力端子７４，８２．９０で電圧をプル
アップまたはプルダウンする働きをする第１および＠２
の出力トランジスタ１３４．１３６を含む。第１の出力
トランジスタ１３４のドレイン電極は高電圧基準へ結合
され、そのソース電４ごは出力端子へ結合され、かつそ
のゲート電極は接続点１−１でブースタライン１３８へ
結合される。

第２の出力トランジスタ１３６のドレイン電極は出力端
子へ結合され、ソース電極は接地へ結合され、そのゲー
ト電極は接続点Ｆで解放ライン１４０へ結合される。ト
ランジスタ対１３２は最初に接続点Ｆをプリチャージす
るために与えられる。

トランジスタ１４２，１４４およびトランジスタ１４６
からなる電圧昇圧回路が接続点Ｈｋ：電圧をｔ「立する
ために設けられる。トランジスタ１４２．１４４および
１４６の回路は出力ステージのダイナミックパワーアッ
プ回路を形成する。トランジスタ１４６のソースは接続
点Ｈへ粘合され、ドレインは信号φア１１（第５図）を
有する入力プリチャージ信号ラインかまたは入力クロッ
クラインφ８１．φ、２　（第６図）へ結合される。ト
ランジスタ１４２のドレイン電極は高電圧基準へ結合さ
れ、ソース電極はトランジスタ１４６のゲート電極へ結
合される。トランジスタ１４２のゲートＮ極は信号φ、
Ｐを有するプリチャージクロック信号へラインへ結合さ
れる。トランジスタ１４４のドレイン電極はトランジス
タ１４６のゲート電極およびトランジスタ１４２のドレ
イン電極へ結合され、ソースＮ極は接続点Ｆへ結合され
、かつゲー１へ電極はトランジスタ１４６のドレイン電
極へ結合される。

出力ステージはさらにコンデンサ１４８ならびに、抵抗
１５０．プルアップトランジスタ１５２およびプルダウ
ントランジスタ１５４として作動的な電流制限装置を含
む。プルアップトランジスタ１５２のゲート電極は接続
点Ｈでブースタライン１３８へ結合され、ドレイン電極
は共通電圧Ｖ。１．へ結合され、ソース電極は電流制限
装置１１５０の一方端子へ結合される。プルダウントラ
ンジスタ１５４のゲート電極は接続点Ｆで解放ライン１
４０へ結合され、ソース電極は接地へ結合され、ドレイ
ン電極接続点Ｊで電流制御！装置１５０の下方端子へ結
合される。コンデンサ１４８はプルダウントランジスタ
１５４のドレインとプルアップトランジスタ１５２のゲ
ート間で結合される。電流制御１１ｉＬｔ１５０はディ
プリーションモードトラジスタであってもよく、そのゲ
ート電極はそれ自体のソース電極へ結合される。リセッ
トトランジスタはコンデンサ１４８に結合される。特に
、第１のリセットトランジスタ１５６のドレイン電極は
接続魚目へ結合され、ソース電極は接地へ結合され、第
２のリセットトランジスタ１５８のドレイン電極は接続
点Ｊでコンデンサ１４８の他方端子へ結合され、ソース
電極は接地へ結合される。

第１および第２のリセットトランジスタ１５６゜１５８
のゲート電極は出力ステージをリセットするためストッ
プ信号φＳＩ’へ共通に結合される。

出力ステージ１１８．１２８は次のように動作する。

まずその初期状態において、出力ステージ１１８．１２
０は出力端子７４．８２．９０を接地に、ブースタライ
ン１３８および接続点Ｈを接地に、かつ接続点Ｊを接地
に維持する。入力ステージ１１４からのリセットクロッ
ク信号端子φ、Ｐおよび接続点Ｆは供＠電圧Ｖｃｃにあ
るので、トランジスタ１４６のゲートの接続ａＭはトラ
ンジスタ１４２のしきい値電圧ｖｃｃ−ＶＴＥ以下の供
給電圧である。また、最初に、トランジスタ１４６のド
レインおよびトランジスタ１４４のゲートへの入力クロ
ックは接地電位にある。

クロック信号φ、Ｐがローに進み、接続点Ｍを減結合し
、かつリセットトランジスタ１５６および１５８をター
ンオフするときに動作が始まる。

その後で、第５図におけるように、クロックされた電源
供給信号φＦ’８が上昇し、それによって接続点Ｈが急
速にプルアップする。コンデンサとして働りトランジス
タ１４６が接続点Ｍを供給電圧Ｖｃｃ＠越えて昇圧し、
それによって接続点Ｈは全供給電圧レベルｖＣｃに達す
ることができる。

しかしながら、接続点Ｊは接地に保持されておリ、した
がってコンデンサ１４８を充電する。トランジスタ１３
６のドレインを通過する出力はトランジスタ１３６によ
ってローに保持される。

すぐ後で、解放ライン１４０が、接続点Ｆで電流制限手
段１２２を介して信号降下を与える入力ステージ１１４
，１１６によってローに駆動される。したがって、接続
点Ｍもまたトランジスタ１４４を介してローに引張られ
、接続点Ｈを、ｖｏ、より以上に接続点Ｈを昇圧するた
めの準備のときにクロックされ電掠信号φｘａから分備
する。

接続点Ｆがトランジスタ１５４および１３６のしきい値
電圧以下に降下すると、接続点Ｊおよび出力はトランジ
スタ１５４．１３６がターンオンするときに解放される
。そして、接続点Ｊが上昇し始め、接続点Ｈｇ）電圧レ
ベルを昇圧する。

この発明によると、接続点Ｊの上昇率かつしたがって接
続点Ｈのの上昇率がトランジスタ１５２を介して電流を
引き出す電流制限器１５０によってｉｌｌ整される。

プルアップ１〜ランジスタ１５２および出力トランジス
タ１３４は共通ゲートおよびドレイン電位を共用する。

トランジスタ１３４（ライン７４）のソースでの出力立
上がり特性は、このように接続点Ｊの立上がり特性をト
ラックする。特に、トランジスタ１３４によって供給さ
れる電流は接続点Ｈにあるゲートの電圧によって制御さ
れる。接続点Ｈの立上がり特性はライン７４のローディ
ングに無関係であり、かつ電流制限器１５０を介して接
続点Ｊの立上がり時間によって制御される。

出力立上がり特性はこのように電流制限器１５０によっ
て調整される。

このように、説明した回路は、さもなくばシステムの正
しい動作を妨げるかもしれない選択されたパラメータに
対し実質的に敏感でないという性質によって特徴づけら
れる。特に、入力ステージ１１４．１６６のトリガ入力
電圧レベルは供給電圧の変動には感じず、かつ製造工程
のパラメータおよび温度に対する感度も少なくなってい
る。電流制限器１２２を介して接続点Ｆの制御された解
放速度は供給電圧の変動に対しては不感性であり、かつ
製造工程の変動に対する感度も少なくなっている。最後
に、スレーブクロックの調整された出力ステージ立上が
り特性は供給電圧変動に対して不感性でありかつ製造工
程の変動に対する感度も少なくなっている。

このようにして説明した発明は検知回路がワードライン
の立上がり特性、記憶セル転送ゲートのしぎい値電圧お
よびビットラインのＲＣ遅延をトラックする、かつ検知
クロックが、温度、Ｉ源電圧および製造工程のパラメー
タの変動に実質的に不感性にされたトリガ、遅延および
出力特性を有する、そのような十分に補償されたダイナ
ミックセンス増幅器のためのクロック方法である。セン
ス時間は実質的に浪費されず、他方、データの完全さも
また集偵回路のための作動状態および製造工程のパラメ
ータの範囲にわたり維持される。

特定の実施例に関してこの発明を説明してきたが、他の
実施例も当桑者にとって明らかであろう。

それゆえに、この発明は前掲の特許請求の範囲に掲げる
ものを除き制限されるものではない。

【図面の簡単な説明】

第１図は先行技術の典型的なダイナミックランダムアク
セスメモリセンス増幅器の一部のａ！略図および部分的
なブロック図である。 第２図はこの発明による交差結合されたラッチセンス増
幅器およびソースクロック回路を備えたダイナミックラ
ンダムアクセスメモリの概略図および部分的ブロック図
である。 第３図はこの発明によるソースクロック回路のタイミン
グ動作を説明する１組の関連づけられた波形間である。 第４図はこの発明によるクロックに用いるためのトラッ
キング回路の概略図である。 第５図はこの発明によるクロッキング回路に用いられる
第１スレーブクロツクの概略図である。 第６図はこの発明によるクロック回路に用いられる第２
おＪ：び第３スレーブクロツクの概略図である。 図において、１０Ａはセンス増幅器、２０Ａはラッチ、
２６．２８はセンスライン、６２．６４は電流制限器、
６６はトラッキング回路、６８および７０はダミーワー
ドライン、５０および６０はダミーセル転送ゲート、７
２および７６はスレーブクロックを示す。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド 図面の浄書（内容に変更なし） ＦＩＧ　　／ ＦＩＧ　４ ９ Ｆ／に　２ Ｆ／６．５ （７６（８４） ＩＧ　６ 手続補正書（方式） １、事件の表示 昭和５７年特許願第　１９８７９９　　号２、発明の名
称 センス率の制御装置 ３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国、カリフォルニア州、サニイ
ベイルビイ・オウ・ボックス・４５３、 トンプソン・ブレイス、９０１ 名　称　　アドバンスト・マイクロ・ディバイシズ・イ
ンコーホレーテッド 代表者　　ステイフエン・ゼレンシツク４、代理人 住　所　大阪市北区天神Ｉ１２丁目３番９号　八千代第
一ビル自発補正 ６、補正の対象 図面 ７、補正の内容 隋墨で描いた図面を別紙のどおり補充致しまり。 なお内容につぃ゛（°の弯史はありまＩｔん。 Ｌ′４上

Claims (11)

【特許請求の範囲】
1. （１）　共通ソース電極を備えた交差結合した電界効果
   トランジスタを含むラッチを含む形式の少なくとも１個
   のセンス増幅器を有する容ロ性記憶集積回路メモリ装口
   に用いるためのものであり、前記センス増幅器は前記ラ
   ッチの前記トランジスタの各々のものの各ドレイン電極
   へ結合されるビットライン上の電荷を検知しかつ比較し
   、各前記ビットラインはワードラインに与えられる信号
   に応答してトランジスタスイッチ転送ゲートを介して記
   憶セルへ選択的に結合されており、前記ビットラインの
   センス率を制御するための装ｕであって、 前記ワードライン信号を検知するように作動的であり、
   クロックシーケンスを始動するための手段を備え、前記
   クロックシーケンス始動手段は前記ワードライン信号に
   関して遅延される第１のダイナミック特性を有する第１
   の出力信号を作り、前記第１の出力信号に応答して、前
   記第１の出力信号に関して遅延される第２のダイナミッ
   ク特性を有する第２の出力信号を発生させるための第１
   のクロック手段と、 前記第２の出力信号に応答して、前記第２の出力信号に
   関して遅延されかつ第２の出力信号と時間的にオーバラ
   ップする第３のダイナミック特性を有する第３の出力信
   号を発生させるための第２のクロック手段と、 少なくとも前記第２の出力信号および前記第３の出力信
   号に比例して電流を増幅しかつ前記増幅された電流を総
   和するように作動的であり、制御された態様で電流を前
   記共通ソース電極へ与えて制御されたセンス率で前記ソ
   ース電極をストローブするための電流付与手段をさらに
   備えた、装置。
2. （２）　前記第３の出力信号に応答して、前記第３の出
   力信号に関して遅延されかつ前記第３の出力信号と時間
   的にオーバラップする第４のダイナミック特性を有する
   第４の出力信号を発生させるための第３のクロック手段
   をさらに備え、かつ前記電流付与手段はまた前記第４の
   出力信号に比例して電８：ｔをｉ！　ｔｔ！しかつ総和
   するように結合されている、特許請求の範囲第１項記載
   の装置。
3. （３）　前記電流発生手段は（η数個の電流増幅トラン
   ジスタを含み、各電流ＪＩＪ幅トランジスタは前記第２
   、第３および第４の出力信号の前記ダイナミック特性お
   よび遅延の複合であるダイナミック電流特性に冨与Ｊる
   ように選択された利得特性を有する、特許請求のｆｒＢ
   　［ｌＩ］　ａｌ　２項記載装置。
4. （４）　前記交差結合された電界効果トランジスタの各
   ドレイン電極へ各ピットラインを結合するように設けら
   れた電流６．１１限手段をざらに僅えた、特許請求の範
   囲第１項記載の装置。
5. （５）　各前記電Ｍｔ　Ｉ＋１限手段はディプリーショ
   ンモードの電界幼呆トランジスタを含む、特許請求の範
   囲第４項記載の装置。
6. （６）　前記クロックシーケンス始動手段は共通ドレイ
   ン電極、共通ソース電極および共通ゲート電極を有する
   、積み重なった電界効果１〜ランジスタ含み、前記ゲー
   ト電極は前記ワードライン信号を受けるように結合され
   ており、前記積み重なりの各トランジスタは前記記憶セ
   ルのトランジスタスイッチ転送ゲートと同じしきい値電
   圧特性を有し、前記ソース電極は°直列結合された抵抗
   およびコンデンサ手段へ結合され、前記コンデンサ手段
   は回路共通部ヘシャントされ、前記抵抗およびコンデン
   サ手段は前記ビットラインおよび前記記憶セルに関連の
   特性ＲＣ遅延をエミュレートするＲＣ遅延特性を有する
   、特許請求の範囲第１項記載の装置。
7. （７）　前記各クロック手段は制御されたしきい値トリ
   ガを含む入力ステージを含み、前記トリガにおいて、前
   記引きはずし点が１対の電界効果トランジスタのソース
   −ドレイン領域の幅の比によって達成される、特許請求
   の範囲第１項記載の装ｄ０
8. （８）　各クロック手段の前記入力ステージは供給電圧
   の変動に対して実質的に無関係な態様でかつ製造工程の
   変動に対する感度を減少した状態でそのダイナミック信
   号特性を調節するための電流制限手段を含む、特許請求
   の範囲Ｍ７項記載の装置。
9. （９）　前記電流１１ｉ１Ｊ限手段は前記入力ステージ
   と、前記クロック手段の各々の出力ステージとの間に第
   １のディプリーションモードのトランジスタを含む、特
   許請求の範囲第８項記載の装は。
10. （１０）　　−＋＋ｕ記クロック手段の各々の前記出力
    ステージは電日電圧の変動に対して実質的に無関係に、
    かつ製造工程の変動に対する感度を減少した状ｆフで、
    出力ダイナミック特性を調節するための電流制限手段を
    含む、特許請求の範囲第９項記載の装ａ０
11. （１１）　前記電Ｑ　ａｉＩｌ［１手段はさらに、プル
    アップトランジスタおよびコンデンサの間に結合される
    ディプリーションモードトランジスタを含み、かつ前記
    コンデンサは前記出力ステージの出力立上がり特性を＄
    １　＆’！するように作動的である、特許請求の範囲第
    １０項記載の装置。