JPH0562467A - センスアンプ駆動回路 - Google Patents
センスアンプ駆動回路Info
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- JPH0562467A JPH0562467A JP3225648A JP22564891A JPH0562467A JP H0562467 A JPH0562467 A JP H0562467A JP 3225648 A JP3225648 A JP 3225648A JP 22564891 A JP22564891 A JP 22564891A JP H0562467 A JPH0562467 A JP H0562467A
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- sense amplifier
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Abstract
(57)【要約】
【目的】データ線電圧リミッタとオーバードライブ形セ
ンスアンプを組合せて用いるＤＲＡＭにおいて、ＤＲＡ
Ｍのセンスアンプによるデータ線増幅時間がデータ線の
寄生容量、抵抗に依存しにくいようにし、再書込みを速
め、サイクル時間とアクセス時間の高速化を図る。 【構成】ダミーのデータ線の充放電状況を検出して、そ
れにあわせてセンスアンプのオーバードライブ時間を制
御する。 【効果】データ線増幅時間が製造ばらつきに影響されに
くく、結果としてＤＲＡＭのサイクル時間、アクセス時
間を高速化できる。
ンスアンプを組合せて用いるＤＲＡＭにおいて、ＤＲＡ
Ｍのセンスアンプによるデータ線増幅時間がデータ線の
寄生容量、抵抗に依存しにくいようにし、再書込みを速
め、サイクル時間とアクセス時間の高速化を図る。 【構成】ダミーのデータ線の充放電状況を検出して、そ
れにあわせてセンスアンプのオーバードライブ時間を制
御する。 【効果】データ線増幅時間が製造ばらつきに影響されに
くく、結果としてＤＲＡＭのサイクル時間、アクセス時
間を高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリの
メモリセル再書込み用センスアンプの高速化に関するも
のである。
メモリセル再書込み用センスアンプの高速化に関するも
のである。
【０００２】
【従来の技術】大容量化の進むダイナミックメモリ（Ｄ
ＲＡＭ）では、微細素子の信頼性の確保と消費電力の低
減を目的に、メモリセルの蓄積電圧すなわちデータ線電
圧は外部電源電圧ＶＣＣより低い内部降圧電圧ＶＣＬと
することが多い。しかしＤＲＡＭメモリセルからの微小
なデータ線信号を増幅しメモリセルに再書込みするため
のセンスアンプでは、低電圧化に伴ってトランジスタの
電流駆動能力が低下する。このためデータ線信号の増幅
時間すなわちメモリセルへの再書込み時間が増大し、Ｄ
ＲＡＭのサイクル時間やアクセス時間の増加をもたら
す。この再書込み時間を短くするため、特開平２−１８
７８４あるいはダイジェスト オブ シンポジウム オ
ン ブイ エル エス アイ サーキット、第１３１〜
１３２頁、１９９１年（Ｄｉｇｅｓｔ ｏｆ Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，ｐｐ
１３１〜１３２、１９９１）に示されるように、センス
アンプの共通駆動線に一時的に高い電圧を印加しＭＯＳ
の電流駆動能力を高めて高速に増幅する、いわゆるオー
バードライブ形センスアンプが提案されている。図１１
は、従来のオーバードライブ形ＰＭＯＳセンスアンプの
回路図であり、ＭＣは１ＭＯＳ、１キャパシタからなる
ダイナミック形メモリセル、ＤＴ、ＤＢはデータ線対、
ＳＡＰはＰＭＯＳ形センスアンプ、ＶＣＣは外部電源電
圧、ＶＣＬはＶＣＣより低いチップ内部電圧ＶＣＬであ
る。またＭＰ１、ＭＰ２は多数のＰＭＯＳ形センスアン
プの共通駆動線ＰＰを外部電源ＶＣＣと、内部電源ＶＣ
Ｌで交互に駆動するためのＭＯＳスイッチである。ＳＡ
ＰとＭＰ１、ＭＰ２の交互動作によりデータ線対の高位
側はＶＣＬレベルに充電される。なお通常のＤＲＡＭで
はこの他に、データ線対の低位側をＶＳＳ（グランド）
電位に放電するためのＮＭＯＳ形センスアンプ、待機時
にデータ線対を等電位にするためのプリチャージ回路な
どが必要であるが図１１では省略した。このオーバード
ライブ形センスアンプの動作を説明する。まずワード線
Ｗが立ち上がると、メモリセルから信号が読出されてデ
ータ線対ＤＴ、ＤＢに電位差が生じる。次に第１の信号
ΦＰ１が下がって第１のスイッチＭＰ１をオンすること
により、ＰＭＯＳ形センスアンプの共通駆動線ＰＰを高
電圧の外部電源ＶＣＣと電気的に接続する。これによっ
てデータ線対の高電位側はＶＣＣに向かって急速に充電
される。その後データ線がＶＣＬレベルに近づいたこ
ろ、第１の信号ΦＰ１と第２の信号ΦＰ２を同時に切り
替え、第１のスイッチＭＰ１をオフ、第２のスイッチＭ
Ｐ２をオンする。こうしてＰＰはＶＣＬにつながりデー
タ線電圧をＶＣＬに保持する。この状態でワード線Ｗが
立ち下がることで、メモリセルへの再書き込み動作が完
了する。このようにオーバードライブ形センスアンプで
は、メモリセル蓄積電圧はＶＣＬと低電圧であっても過
渡的に高電圧ＶＣＣで高速にデータ線信号の増幅を行な
うので、アクセス時間やサイクル時間を短縮することが
できる。以後、このオーバードライブ形センスアンプ方
式では、第１の信号ΦＰ１が低レベルの時間、すなわち
センスアンプに高電圧ＶＣＣが印加される時間をオーバ
ードライブ時間（ｔｐ）と呼ぶが、本方式ではこれが重
要なパラメータである。
ＲＡＭ）では、微細素子の信頼性の確保と消費電力の低
減を目的に、メモリセルの蓄積電圧すなわちデータ線電
圧は外部電源電圧ＶＣＣより低い内部降圧電圧ＶＣＬと
することが多い。しかしＤＲＡＭメモリセルからの微小
なデータ線信号を増幅しメモリセルに再書込みするため
のセンスアンプでは、低電圧化に伴ってトランジスタの
電流駆動能力が低下する。このためデータ線信号の増幅
時間すなわちメモリセルへの再書込み時間が増大し、Ｄ
ＲＡＭのサイクル時間やアクセス時間の増加をもたら
す。この再書込み時間を短くするため、特開平２−１８
７８４あるいはダイジェスト オブ シンポジウム オ
ン ブイ エル エス アイ サーキット、第１３１〜
１３２頁、１９９１年（Ｄｉｇｅｓｔ ｏｆ Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，ｐｐ
１３１〜１３２、１９９１）に示されるように、センス
アンプの共通駆動線に一時的に高い電圧を印加しＭＯＳ
の電流駆動能力を高めて高速に増幅する、いわゆるオー
バードライブ形センスアンプが提案されている。図１１
は、従来のオーバードライブ形ＰＭＯＳセンスアンプの
回路図であり、ＭＣは１ＭＯＳ、１キャパシタからなる
ダイナミック形メモリセル、ＤＴ、ＤＢはデータ線対、
ＳＡＰはＰＭＯＳ形センスアンプ、ＶＣＣは外部電源電
圧、ＶＣＬはＶＣＣより低いチップ内部電圧ＶＣＬであ
る。またＭＰ１、ＭＰ２は多数のＰＭＯＳ形センスアン
プの共通駆動線ＰＰを外部電源ＶＣＣと、内部電源ＶＣ
Ｌで交互に駆動するためのＭＯＳスイッチである。ＳＡ
ＰとＭＰ１、ＭＰ２の交互動作によりデータ線対の高位
側はＶＣＬレベルに充電される。なお通常のＤＲＡＭで
はこの他に、データ線対の低位側をＶＳＳ（グランド）
電位に放電するためのＮＭＯＳ形センスアンプ、待機時
にデータ線対を等電位にするためのプリチャージ回路な
どが必要であるが図１１では省略した。このオーバード
ライブ形センスアンプの動作を説明する。まずワード線
Ｗが立ち上がると、メモリセルから信号が読出されてデ
ータ線対ＤＴ、ＤＢに電位差が生じる。次に第１の信号
ΦＰ１が下がって第１のスイッチＭＰ１をオンすること
により、ＰＭＯＳ形センスアンプの共通駆動線ＰＰを高
電圧の外部電源ＶＣＣと電気的に接続する。これによっ
てデータ線対の高電位側はＶＣＣに向かって急速に充電
される。その後データ線がＶＣＬレベルに近づいたこ
ろ、第１の信号ΦＰ１と第２の信号ΦＰ２を同時に切り
替え、第１のスイッチＭＰ１をオフ、第２のスイッチＭ
Ｐ２をオンする。こうしてＰＰはＶＣＬにつながりデー
タ線電圧をＶＣＬに保持する。この状態でワード線Ｗが
立ち下がることで、メモリセルへの再書き込み動作が完
了する。このようにオーバードライブ形センスアンプで
は、メモリセル蓄積電圧はＶＣＬと低電圧であっても過
渡的に高電圧ＶＣＣで高速にデータ線信号の増幅を行な
うので、アクセス時間やサイクル時間を短縮することが
できる。以後、このオーバードライブ形センスアンプ方
式では、第１の信号ΦＰ１が低レベルの時間、すなわち
センスアンプに高電圧ＶＣＣが印加される時間をオーバ
ードライブ時間（ｔｐ）と呼ぶが、本方式ではこれが重
要なパラメータである。
【０００３】
【発明が解決しようとする課題】上記の公知例では、オ
ーバードライブ時間ｔｐの設定方法およびそれを制御す
る回路に関する記述はない。以下に、オーバードライブ
形センスアンプを用いる場合のｔｐに関する問題点を説
明する。図１２は図１１のオーバードライブ形センスア
ンプを用いた場合の、データ線充電時間ｔｒのデータ線
寄生容量（ＣＤ）依存性を示す。ＣＤが増加するにつれ
てｔｒも増加することが分かる。これは、データ線容量
が増えるとオーバードライブ時間ｔｐの間では十分増幅
できず、オーバードライブが終わったあと、内部電源Ｖ
ＣＬで増幅しなければならないからである。例えば、デ
ータ線容量ＣＤが設計中心値より大きい場合、ｔｒすな
わち再書込み時間が大きくなるという問題が生じる。逆
にデータ線容量ＣＤが小さい場合は、データ線電圧がＶ
ＣＣ近くまで増幅され電圧リミッタ動作ができなくな
り、消費電力の増大、メモリセルへの高電圧印加による
デバイスの信頼性低下といった問題が生じる。デバイス
の微細化が進むにつれデータ線寄生容量、寄生抵抗の製
造バラツキも大きくなるので、上記の問題は重要であ
る。
ーバードライブ時間ｔｐの設定方法およびそれを制御す
る回路に関する記述はない。以下に、オーバードライブ
形センスアンプを用いる場合のｔｐに関する問題点を説
明する。図１２は図１１のオーバードライブ形センスア
ンプを用いた場合の、データ線充電時間ｔｒのデータ線
寄生容量（ＣＤ）依存性を示す。ＣＤが増加するにつれ
てｔｒも増加することが分かる。これは、データ線容量
が増えるとオーバードライブ時間ｔｐの間では十分増幅
できず、オーバードライブが終わったあと、内部電源Ｖ
ＣＬで増幅しなければならないからである。例えば、デ
ータ線容量ＣＤが設計中心値より大きい場合、ｔｒすな
わち再書込み時間が大きくなるという問題が生じる。逆
にデータ線容量ＣＤが小さい場合は、データ線電圧がＶ
ＣＣ近くまで増幅され電圧リミッタ動作ができなくな
り、消費電力の増大、メモリセルへの高電圧印加による
デバイスの信頼性低下といった問題が生じる。デバイス
の微細化が進むにつれデータ線寄生容量、寄生抵抗の製
造バラツキも大きくなるので、上記の問題は重要であ
る。
【０００４】
【課題を解決するための手段】本発明は、前記のダイナ
ミックメモリ内の複数のセンスアンプの共通駆動線と第
１、第２の電圧との間に各々第１、第２のＭＯＳスイッ
チを有し、前記、第１の電圧は第２の電圧より高く設定
し、センスアンプでデータ線信号を増幅するときは、ま
ず前記第１のスイッチをオン、第２のスイッチをオフさ
せて一時的に前記共通駆動線を第１の電圧で駆動したあ
と第１のスイッチをオフ、第２のスイッチをオンさせる
ことによりデータ線を第２の電圧まで増幅するセンスア
ンプ駆動方式において、前記第１のスイッチのオン時間
はデータ線の寄生容量値、寄生抵抗値に応じて変化させ
ることを特徴とするものである。
ミックメモリ内の複数のセンスアンプの共通駆動線と第
１、第２の電圧との間に各々第１、第２のＭＯＳスイッ
チを有し、前記、第１の電圧は第２の電圧より高く設定
し、センスアンプでデータ線信号を増幅するときは、ま
ず前記第１のスイッチをオン、第２のスイッチをオフさ
せて一時的に前記共通駆動線を第１の電圧で駆動したあ
と第１のスイッチをオフ、第２のスイッチをオンさせる
ことによりデータ線を第２の電圧まで増幅するセンスア
ンプ駆動方式において、前記第１のスイッチのオン時間
はデータ線の寄生容量値、寄生抵抗値に応じて変化させ
ることを特徴とするものである。
【０００５】
【作用】これにより、データ線の容量、抵抗が製造条件
により変動しても、オーバードライブ時間ｔｐは最適に
設定されるのでデータ線充電時間のバラツキが少ないセ
ンスアンプを実現でき、動作可能な最小サイクル時間を
短縮できるとともにデバイスの信頼性も確保できる。
により変動しても、オーバードライブ時間ｔｐは最適に
設定されるのでデータ線充電時間のバラツキが少ないセ
ンスアンプを実現でき、動作可能な最小サイクル時間を
短縮できるとともにデバイスの信頼性も確保できる。
【０００６】
【実施例】以下、本発明の実施例を詳細に説明する。
【０００７】図１に本発明の第１実施例を示す。なお図
１の回路では、図１１の従来回路と同じ機能の部品には
同一番号を付した。図１の構成の特徴はオーバードライ
ブ時間ｔｐを決める遅延回路ＤＬＹの遅延時間をデータ
線容量ＣＤ、データ線抵抗ＣＲの依存性を持たせたこと
である（遅延時間ｔｄ＝ｆ（ＣＤ，ＣＲ））。ＰＭＯＳ
センスアンプＳＡＰの共通駆動線ＰＰは、第１のスイッ
チＭＰ１によりＶＣＣ（例えば３．３Ｖ）に接続され、
第２のスイッチＭＰ２によりＶＣＬ（例えば１．５Ｖ）
に接続される。ＶＣＣ（３．３Ｖ）は外部電源であり、
ＶＣＬ（１．５Ｖ）は、チップ内降圧回路ＤＶＣの出力
電圧である。ＰＭＯＳセンスアンプＳＡＰの共通駆動線
ＰＰはＭＰ１、ＭＰ２によりＶＣＣまたはＶＣＬと接続
される。ＭＰ１、ＭＰ２のオン／オフは制御回路ＣＴＣ
の出力ΦＰ１、ΦＰ２により制御される。ＮＭＯＳセン
スアンプＳＡＮの共通駆動線ＮＮはＮＭＯＳスイッチＭ
Ｎ１によりＶＳＳ（グランド）と接続される。ＭＮ１の
オン／オフはΦｓにより制御される。制御回路ＣＴＣは
インバータ、ＮＡＮＤ、ＮＯＲ、遅延回路ＤＬＹ、レベ
ル変換回路ＬＶＣよりなる。このうちＬＶＣの役割はＶ
ＣＣ印加のＭＰ１を完全にオン／オフできるようにＶＣ
Ｃ振幅のΦＰ１信号を作るためにある。電圧リミッタ動
作のＤＲＡＭでは通常、データ線だけでなく周辺回路も
ＶＣＬ振幅で動作させることが多く、レベル変換回路Ｌ
ＶＣではＮＡＮＤからのＶＣＬ振幅の入力をＶＣＣ振幅
の出力に変換する。ＬＶＣの具体的な回路例を図２に示
す。２個の２入力ＮＯＲと１個のインバータを組合せＶ
ＣＣレベルの出力を得る。
１の回路では、図１１の従来回路と同じ機能の部品には
同一番号を付した。図１の構成の特徴はオーバードライ
ブ時間ｔｐを決める遅延回路ＤＬＹの遅延時間をデータ
線容量ＣＤ、データ線抵抗ＣＲの依存性を持たせたこと
である（遅延時間ｔｄ＝ｆ（ＣＤ，ＣＲ））。ＰＭＯＳ
センスアンプＳＡＰの共通駆動線ＰＰは、第１のスイッ
チＭＰ１によりＶＣＣ（例えば３．３Ｖ）に接続され、
第２のスイッチＭＰ２によりＶＣＬ（例えば１．５Ｖ）
に接続される。ＶＣＣ（３．３Ｖ）は外部電源であり、
ＶＣＬ（１．５Ｖ）は、チップ内降圧回路ＤＶＣの出力
電圧である。ＰＭＯＳセンスアンプＳＡＰの共通駆動線
ＰＰはＭＰ１、ＭＰ２によりＶＣＣまたはＶＣＬと接続
される。ＭＰ１、ＭＰ２のオン／オフは制御回路ＣＴＣ
の出力ΦＰ１、ΦＰ２により制御される。ＮＭＯＳセン
スアンプＳＡＮの共通駆動線ＮＮはＮＭＯＳスイッチＭ
Ｎ１によりＶＳＳ（グランド）と接続される。ＭＮ１の
オン／オフはΦｓにより制御される。制御回路ＣＴＣは
インバータ、ＮＡＮＤ、ＮＯＲ、遅延回路ＤＬＹ、レベ
ル変換回路ＬＶＣよりなる。このうちＬＶＣの役割はＶ
ＣＣ印加のＭＰ１を完全にオン／オフできるようにＶＣ
Ｃ振幅のΦＰ１信号を作るためにある。電圧リミッタ動
作のＤＲＡＭでは通常、データ線だけでなく周辺回路も
ＶＣＬ振幅で動作させることが多く、レベル変換回路Ｌ
ＶＣではＮＡＮＤからのＶＣＬ振幅の入力をＶＣＣ振幅
の出力に変換する。ＬＶＣの具体的な回路例を図２に示
す。２個の２入力ＮＯＲと１個のインバータを組合せＶ
ＣＣレベルの出力を得る。
【０００８】図３に図１の回路の動作タイミング図を示
す。図３で／ＲＡＳとはＤＲＡＭのローアドレスストロ
ーブ入力信号で、この信号はＸ系アドレス信号の取り込
み信号だけでなくチップ内部の回路動作の基準クロック
信号でもある。／ＲＡＳが低電位になるとチップが起動
されこの図では省略したがワード線の選択が行われる。
その後センスアンプ制御信号ΦＳがオンとなる。ＤＬＹ
の遅延時間はデータ線容量、抵抗値依存性を持ち、この
遅延時間でオーバードライブ時間ｔｐを決める。図４は
図１の回路の特性で、データ線充電時間ｔｒ、オーバー
ドライブ時間ｔｐのデータ線容量ＣＤ依存性を表わして
いる。データ線容量ＣＤによってオーバードライブ時間
ｔｐを変えるので、データ線充電時間ｔｒは一定にでき
る。図５に、図４の得性が得られる理由を示す。例え
ば、データ線容量が大きい場合、本発明では（ｃ）のよ
うにオーバードライブ時間ｔｐを長くするため、データ
線充電時間ｔｒはほとんど変わらない。データ線容量が
小さい場合、（ａ）のようにオーバードライブ時間ｔｐ
を短くするため、データ線電圧が上がりすぎることはな
い。
す。図３で／ＲＡＳとはＤＲＡＭのローアドレスストロ
ーブ入力信号で、この信号はＸ系アドレス信号の取り込
み信号だけでなくチップ内部の回路動作の基準クロック
信号でもある。／ＲＡＳが低電位になるとチップが起動
されこの図では省略したがワード線の選択が行われる。
その後センスアンプ制御信号ΦＳがオンとなる。ＤＬＹ
の遅延時間はデータ線容量、抵抗値依存性を持ち、この
遅延時間でオーバードライブ時間ｔｐを決める。図４は
図１の回路の特性で、データ線充電時間ｔｒ、オーバー
ドライブ時間ｔｐのデータ線容量ＣＤ依存性を表わして
いる。データ線容量ＣＤによってオーバードライブ時間
ｔｐを変えるので、データ線充電時間ｔｒは一定にでき
る。図５に、図４の得性が得られる理由を示す。例え
ば、データ線容量が大きい場合、本発明では（ｃ）のよ
うにオーバードライブ時間ｔｐを長くするため、データ
線充電時間ｔｒはほとんど変わらない。データ線容量が
小さい場合、（ａ）のようにオーバードライブ時間ｔｐ
を短くするため、データ線電圧が上がりすぎることはな
い。
【０００９】図６は遅延回路ＤＬＹの具体的構成を示
す。ｍワード、２データ線対のダミーメモリセルアレー
を造ってＤＬＹを構成したものである。ダミーワード数
ｍは図１のセンスアンプに接続されるメモリセルアレー
のワード数と等しくする。データ線の容量、抵抗が増え
た場合、ＤＬＹに使われているダミーデータ線の容量、
抵抗も大きくなり、Ｎ１からＮ２までの遅延時間が大き
くなる。これにより、オーバードライブ時間ｔｐが大き
くなり、図４の特性が得られる。図６では２ダミーデー
タ線対としたがダミーデータ線の対数は任意でよい。
す。ｍワード、２データ線対のダミーメモリセルアレー
を造ってＤＬＹを構成したものである。ダミーワード数
ｍは図１のセンスアンプに接続されるメモリセルアレー
のワード数と等しくする。データ線の容量、抵抗が増え
た場合、ＤＬＹに使われているダミーデータ線の容量、
抵抗も大きくなり、Ｎ１からＮ２までの遅延時間が大き
くなる。これにより、オーバードライブ時間ｔｐが大き
くなり、図４の特性が得られる。図６では２ダミーデー
タ線対としたがダミーデータ線の対数は任意でよい。
【００１０】図７は本発明の第２の実施例である。これ
はオーバードライブ時間ｔｐの制御のためにダミーデー
タ線対の応答をコンパレータＣＯＭＰで検出しｔｐを決
めるものである。通常のメモリセルアレーの隣に、ｍ個
のメモリセルと１個のダミーメモリセルＤＭＣが接続さ
れる１対のダミーデータ線対ＤＤＴ、ＤＤＢを造る。Ｄ
ＤＴ、ＤＤＢに接続されるｍ個のメモリセルは蓄積容量
ＣＳ＝０になるように変更してつくり、１個のダミーメ
モリセルＤＭＣも図７のように待機時（ＰＣ：Ｈｉｇ
ｈ）に”０”電位を設定できるように変更する。ワード
線Ｗ１〜Ｗｍのいずれかが選択されオンとなる時、ダミ
ーワード線ＤＷもオンとなりダミーデータ線ＤＤＴに低
電位信号が読出される。ＤＤＢは相対的にＤＤＴより高
電位となる。回路動作は図１の実施例と同様である。Ｄ
ＤＢの電位とＶＣＬをＣＯＭＰで比較する。ＳＡＰ、Ｓ
ＡＮの動作によりダミーデータ線ＤＤＢの電位が立上が
り内部電圧ＶＣＬとなるまでＭＰ１がオンしている。デ
ータ線の容量、抵抗、センスアンプのＭＯＳのしきい値
電圧、ゲート長などが変化して、データ線の応答が遅く
なるとダミーデータ線の応答も遅くなるのでｔｐが大き
くできる。ＤＤＢ電位がＶＣＬを越えるとコンパレータ
の出力によりＭＰ１がオフし、ＭＰ２がオンする。この
ように本実施例はデータ線容量、抵抗だけでなくセンス
アンプのＭＯＳの特性ばらつきも含めてｔｐを補償でき
るので、図１より高精度にオーバードライブ時間の最適
化ができる。
はオーバードライブ時間ｔｐの制御のためにダミーデー
タ線対の応答をコンパレータＣＯＭＰで検出しｔｐを決
めるものである。通常のメモリセルアレーの隣に、ｍ個
のメモリセルと１個のダミーメモリセルＤＭＣが接続さ
れる１対のダミーデータ線対ＤＤＴ、ＤＤＢを造る。Ｄ
ＤＴ、ＤＤＢに接続されるｍ個のメモリセルは蓄積容量
ＣＳ＝０になるように変更してつくり、１個のダミーメ
モリセルＤＭＣも図７のように待機時（ＰＣ：Ｈｉｇ
ｈ）に”０”電位を設定できるように変更する。ワード
線Ｗ１〜Ｗｍのいずれかが選択されオンとなる時、ダミ
ーワード線ＤＷもオンとなりダミーデータ線ＤＤＴに低
電位信号が読出される。ＤＤＢは相対的にＤＤＴより高
電位となる。回路動作は図１の実施例と同様である。Ｄ
ＤＢの電位とＶＣＬをＣＯＭＰで比較する。ＳＡＰ、Ｓ
ＡＮの動作によりダミーデータ線ＤＤＢの電位が立上が
り内部電圧ＶＣＬとなるまでＭＰ１がオンしている。デ
ータ線の容量、抵抗、センスアンプのＭＯＳのしきい値
電圧、ゲート長などが変化して、データ線の応答が遅く
なるとダミーデータ線の応答も遅くなるのでｔｐが大き
くできる。ＤＤＢ電位がＶＣＬを越えるとコンパレータ
の出力によりＭＰ１がオフし、ＭＰ２がオンする。この
ように本実施例はデータ線容量、抵抗だけでなくセンス
アンプのＭＯＳの特性ばらつきも含めてｔｐを補償でき
るので、図１より高精度にオーバードライブ時間の最適
化ができる。
【００１１】以上の実施例ではオーバードライブ用の印
加電圧は外部電源電圧ＶＣＣ、データ線電圧はＶＣＣを
降圧したＶＣＬであった。これとは別の印加方法も可能
である。例えばオーバードライブ用の印加電圧をＶＣ
Ｈ、データ線電圧をＶＣＣとする組合せである。ここで
ＶＣＨとはチップ内でつくったＶＣＣ以上の昇圧電圧で
ある。この組合せは電池動作などで低いＶＣＣで高速動
作させる時に有効である。さらに別の組合せとして各々
をＶＣＨ、ＶＣＬといずれもＶＣＣと異なる電圧で動作
させることもできる。この方法はＶＣＣがオーバードラ
イブ用としては高過ぎて過渡的印加でもデバイスの信頼
性を保てないときに有効となる。
加電圧は外部電源電圧ＶＣＣ、データ線電圧はＶＣＣを
降圧したＶＣＬであった。これとは別の印加方法も可能
である。例えばオーバードライブ用の印加電圧をＶＣ
Ｈ、データ線電圧をＶＣＣとする組合せである。ここで
ＶＣＨとはチップ内でつくったＶＣＣ以上の昇圧電圧で
ある。この組合せは電池動作などで低いＶＣＣで高速動
作させる時に有効である。さらに別の組合せとして各々
をＶＣＨ、ＶＣＬといずれもＶＣＣと異なる電圧で動作
させることもできる。この方法はＶＣＣがオーバードラ
イブ用としては高過ぎて過渡的印加でもデバイスの信頼
性を保てないときに有効となる。
【００１２】これまでの実施例はいずれも充電側にオー
バードライブ方式を適用したものである。これは一般に
ＰＭＯＳの駆動能力がＮＭＯＳより劣るからである。し
かし将来低電圧化がさらに進むとＰＭＯＳだけでなく、
ＮＭＯＳセンスアンプの駆動にもオーバードライブ方式
が必要になる可能性がある。この一例として特開平2-18
784の第３図で開示されているように基板電圧発生回路
の負の電圧ＶＢＢをＮＭＯＳのオーバードライブに用い
る方法がある。またこの他にデータ線の低位側の増幅後
電位をＶＳＳ（グランド）レベルより上げる場合があ
る。この時は一旦ＶＳＳに向かってオーバードライブ放
電を行い放電時間を低減させることができる。このよう
にＮＭＯＳセンスアンプをオーバードライブ駆動すると
きも、オーバードライブ時間の設定のために本発明を適
用することができる。この例を、第３の実施例として図
８に示す。回路動作は基本的に、第２の実施例と同じで
あるので相違点だけを述べる。この実施例では、放電を
行なっている方にオーバードライブを掛け、第１、２の
スイッチ素子はＮＭＯＳとなっているため、制御回路／
ＣＴＣは、図７の制御回路ＣＴＣにインバータを付け、
逆相の信号を出力している。レベル変換回路も、ＶＣＬ
から負の電圧ＶＢＢの振幅を出力するように図１０のよ
うに変更している。これらの変更により、負の電圧ＶＢ
Ｂを使ったオーバードライブに本方式を適用できる。ま
た、第２、３の実施例を同時に使うこともでき、この例
を、第４の実施例として図９に示す。
バードライブ方式を適用したものである。これは一般に
ＰＭＯＳの駆動能力がＮＭＯＳより劣るからである。し
かし将来低電圧化がさらに進むとＰＭＯＳだけでなく、
ＮＭＯＳセンスアンプの駆動にもオーバードライブ方式
が必要になる可能性がある。この一例として特開平2-18
784の第３図で開示されているように基板電圧発生回路
の負の電圧ＶＢＢをＮＭＯＳのオーバードライブに用い
る方法がある。またこの他にデータ線の低位側の増幅後
電位をＶＳＳ（グランド）レベルより上げる場合があ
る。この時は一旦ＶＳＳに向かってオーバードライブ放
電を行い放電時間を低減させることができる。このよう
にＮＭＯＳセンスアンプをオーバードライブ駆動すると
きも、オーバードライブ時間の設定のために本発明を適
用することができる。この例を、第３の実施例として図
８に示す。回路動作は基本的に、第２の実施例と同じで
あるので相違点だけを述べる。この実施例では、放電を
行なっている方にオーバードライブを掛け、第１、２の
スイッチ素子はＮＭＯＳとなっているため、制御回路／
ＣＴＣは、図７の制御回路ＣＴＣにインバータを付け、
逆相の信号を出力している。レベル変換回路も、ＶＣＬ
から負の電圧ＶＢＢの振幅を出力するように図１０のよ
うに変更している。これらの変更により、負の電圧ＶＢ
Ｂを使ったオーバードライブに本方式を適用できる。ま
た、第２、３の実施例を同時に使うこともでき、この例
を、第４の実施例として図９に示す。
【００１３】
【発明の効果】以上の実施例で述べたように本発明によ
りオーバードライブ形センスアンプのオーバードライブ
時間ｔｐをデータ線容量、抵抗のプロセス条件による変
化を反映して最適化することができる。このため再書込
み時間を高速化でき、サイクル時間、アクセス時間を高
速化できる。
りオーバードライブ形センスアンプのオーバードライブ
時間ｔｐをデータ線容量、抵抗のプロセス条件による変
化を反映して最適化することができる。このため再書込
み時間を高速化でき、サイクル時間、アクセス時間を高
速化できる。
【図１】本発明の第１実施例である
【図２】レベル変換回路である
【図３】図１の動作タイミング図である
【図４】図１の回路の特性である
【図５】図４の特性が得られる理由を説明する図である
【図６】図１での遅延回路の構成例である
【図７】本発明の第２の実施例である
【図８】本発明の第３の実施例である
【図９】本発明の第４の実施例である
【図１０】レベル変換回路である
【図１１】従来回路である
【図１２】従来形オーバードライブセンスアンプの問題
点の説明図である
点の説明図である
ＭＣ…メモリセル、Ｗ，Ｗ１〜Ｗｍ…ワード線、ＤＴ，
ＤＢ…データ線対、ＤＭＣ…ダミーメモリセル、ＤＷ…
ダミーワード線、ＤＤＴ，ＤＤＢ…ダミーデータ線対、
ＳＡＰ…ＰＭＯＳセンスアンプ、ＳＡＮ…ＮＭＯＳセン
スアンプ、ＰＣＴ…プリチャージ回路、ＰＰ…ＰＭＯＳ
センスアンプの共通駆動線、ＮＮ…ＮＭＯＳセンスアン
プの共通駆動線、ＭＰ１…ＰＭＯＳセンスアンプを駆動
するための第１のスイッチ、ＭＰ２…第２のスイッチ、
ＣＴＣ，／ＣＴＣ…制御回路、ＤＶＣ…降圧回路、ＬＶ
Ｃ，／ＬＶＣ…レベル変換回路、ＶＣＣ…高位側外部電
源電圧、ＶＣＬ…チップ内降圧電圧、ＶＳＳ…低位側電
源電圧、ＶＢＢ…低位側電源電圧よりも低い電圧、ΦＰ
１，ΦＰ２，ΦＮ１，ΦＮ２，ΦＳ…センスアンプ制御
信号、ＰＣ…プリチャージ信号、ｔｐ…オーバードライ
ブ時間、ｔｒ…データ線充電時間、ｔｄ…遅延回路の遅
延時間、ＣＤ…データ線寄生容量。
ＤＢ…データ線対、ＤＭＣ…ダミーメモリセル、ＤＷ…
ダミーワード線、ＤＤＴ，ＤＤＢ…ダミーデータ線対、
ＳＡＰ…ＰＭＯＳセンスアンプ、ＳＡＮ…ＮＭＯＳセン
スアンプ、ＰＣＴ…プリチャージ回路、ＰＰ…ＰＭＯＳ
センスアンプの共通駆動線、ＮＮ…ＮＭＯＳセンスアン
プの共通駆動線、ＭＰ１…ＰＭＯＳセンスアンプを駆動
するための第１のスイッチ、ＭＰ２…第２のスイッチ、
ＣＴＣ，／ＣＴＣ…制御回路、ＤＶＣ…降圧回路、ＬＶ
Ｃ，／ＬＶＣ…レベル変換回路、ＶＣＣ…高位側外部電
源電圧、ＶＣＬ…チップ内降圧電圧、ＶＳＳ…低位側電
源電圧、ＶＢＢ…低位側電源電圧よりも低い電圧、ΦＰ
１，ΦＰ２，ΦＮ１，ΦＮ２，ΦＳ…センスアンプ制御
信号、ＰＣ…プリチャージ信号、ｔｐ…オーバードライ
ブ時間、ｔｒ…データ線充電時間、ｔｄ…遅延回路の遅
延時間、ＣＤ…データ線寄生容量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川瀬 靖 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (3)
- 【請求項１】ダイナミックメモリ内の複数のセンスアン
プの共通駆動線と第１、第２の電圧との間に各々第１、
第２のＭＯＳスイッチを有し、前記、第１の電圧は第２
の電圧より高く設定し、センスアンプでデータ線信号を
増幅するときは、まず前記第１のスイッチをオン、第２
のスイッチをオフさせて一時的に前記共通駆動線を第１
の電圧で駆動したあと第１のスイッチをオフ、第２のス
イッチをオンさせることによりデータ線を第２の電圧ま
で増幅するセンスアンプ駆動方式において、前記第１の
スイッチのオン時間はデータ線の寄生容量値、寄生抵抗
値に応じて変化させることを特徴とするセンスアンプ駆
動回路。 - 【請求項２】請求項１において前記第１の電圧を外部電
源電圧とし、第２の電圧をチップ内の降圧回路の発生電
圧とすることを特徴とするセンスアンプ駆動回路。 - 【請求項３】請求項１において前記第１の電圧をチップ
内の昇圧回路の発生電圧とし、第２の電圧を外部電源電
圧とすることを特徴とするセンスアンプ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225648A JPH0562467A (ja) | 1991-09-05 | 1991-09-05 | センスアンプ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225648A JPH0562467A (ja) | 1991-09-05 | 1991-09-05 | センスアンプ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562467A true JPH0562467A (ja) | 1993-03-12 |
Family
ID=16832594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225648A Pending JPH0562467A (ja) | 1991-09-05 | 1991-09-05 | センスアンプ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562467A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024729A1 (fr) * | 1995-12-28 | 1997-07-10 | Hitachi, Ltd. | Dram, dispositif de stockage a semiconducteurs et dispositifs de circuits integres a semi-conducteurs |
| US5764580A (en) * | 1995-08-18 | 1998-06-09 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US5831910A (en) * | 1995-08-18 | 1998-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit utilizing overdriven differential amplifiers |
| EP0892409A2 (en) * | 1997-07-16 | 1999-01-20 | Texas Instruments Incorporated | Semiconductor memory device |
| US5872737A (en) * | 1996-11-01 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which influence of power supply noise on internal circuitry during operation of input/output buffer is prevented |
| US6028802A (en) * | 1996-10-18 | 2000-02-22 | Nec Corporation | Single-chip dynamic random access memory (DRAM) system and method for operating the system |
| US6324111B1 (en) | 1999-07-19 | 2001-11-27 | Fujitsu Limited | Semiconductor memory |
| WO2002039456A1 (fr) * | 2000-11-09 | 2002-05-16 | Fujitsu Limited | Memoire a semi-conducteurs et son procede de commande |
| KR100399110B1 (ko) * | 1996-07-26 | 2003-12-31 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치 |
| JP2006012404A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | メモリ装置及びその動作方法 |
| KR100557568B1 (ko) * | 1998-12-31 | 2006-05-22 | 주식회사 하이닉스반도체 | 센스앰프 전원공급회로 |
| KR100631168B1 (ko) * | 2004-12-20 | 2006-10-02 | 주식회사 하이닉스반도체 | 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자 |
| JP2006309916A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法 |
| JP2007149312A (ja) * | 2005-10-28 | 2007-06-14 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007280611A (ja) * | 2007-08-02 | 2007-10-25 | Hitachi Ltd | 半導体装置 |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| USRE40356E1 (en) | 1994-12-20 | 2008-06-03 | Hitachi, Ltd. | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| JP2008299893A (ja) * | 2007-05-29 | 2008-12-11 | Nec Electronics Corp | 半導体装置 |
| US7768846B2 (en) * | 2004-01-29 | 2010-08-03 | Micron Technology, Inc. | Individual I/O modulation in memory devices |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
| JP2012119023A (ja) * | 2010-11-30 | 2012-06-21 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-09-05 JP JP3225648A patent/JPH0562467A/ja active Pending
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41379E1 (en) | 1994-12-20 | 2010-06-15 | Rising Silicon, Inc. | Large-Capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| USRE40356E1 (en) | 1994-12-20 | 2008-06-03 | Hitachi, Ltd. | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| USRE42659E1 (en) | 1994-12-20 | 2011-08-30 | Tsugio Takahashi | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase speed |
| US5764580A (en) * | 1995-08-18 | 1998-06-09 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US5831910A (en) * | 1995-08-18 | 1998-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit utilizing overdriven differential amplifiers |
| US6411543B2 (en) | 1995-12-28 | 2002-06-25 | Hitachi, Ltd. | Dynamic random access memory (RAM), semiconductor storage device, and semiconductor integrated circuit (IC) device |
| WO1997024729A1 (fr) * | 1995-12-28 | 1997-07-10 | Hitachi, Ltd. | Dram, dispositif de stockage a semiconducteurs et dispositifs de circuits integres a semi-conducteurs |
| US6201728B1 (en) | 1995-12-28 | 2001-03-13 | Hitachi, Ltd. | Dynamic RAM, semiconductor storage device, and semiconductor integrated circuit device |
| KR100399110B1 (ko) * | 1996-07-26 | 2003-12-31 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치 |
| US6028802A (en) * | 1996-10-18 | 2000-02-22 | Nec Corporation | Single-chip dynamic random access memory (DRAM) system and method for operating the system |
| US5872737A (en) * | 1996-11-01 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which influence of power supply noise on internal circuitry during operation of input/output buffer is prevented |
| EP0892409A3 (en) * | 1997-07-16 | 1999-07-28 | Texas Instruments Incorporated | Semiconductor memory device |
| EP0892409A2 (en) * | 1997-07-16 | 1999-01-20 | Texas Instruments Incorporated | Semiconductor memory device |
| KR100557568B1 (ko) * | 1998-12-31 | 2006-05-22 | 주식회사 하이닉스반도체 | 센스앰프 전원공급회로 |
| US6324111B1 (en) | 1999-07-19 | 2001-11-27 | Fujitsu Limited | Semiconductor memory |
| JPWO2002039456A1 (ja) * | 2000-11-09 | 2004-04-02 | 富士通株式会社 | 半導体記憶装置及びその制御方法 |
| JP4824900B2 (ja) * | 2000-11-09 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその制御方法 |
| WO2002039456A1 (fr) * | 2000-11-09 | 2002-05-16 | Fujitsu Limited | Memoire a semi-conducteurs et son procede de commande |
| US7768846B2 (en) * | 2004-01-29 | 2010-08-03 | Micron Technology, Inc. | Individual I/O modulation in memory devices |
| JP2006012404A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | メモリ装置及びその動作方法 |
| KR100631168B1 (ko) * | 2004-12-20 | 2006-10-02 | 주식회사 하이닉스반도체 | 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자 |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| JP2006309916A (ja) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法 |
| JP2007149312A (ja) * | 2005-10-28 | 2007-06-14 | Elpida Memory Inc | 半導体記憶装置 |
| JP2008299893A (ja) * | 2007-05-29 | 2008-12-11 | Nec Electronics Corp | 半導体装置 |
| JP2007280611A (ja) * | 2007-08-02 | 2007-10-25 | Hitachi Ltd | 半導体装置 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
| JP2012119023A (ja) * | 2010-11-30 | 2012-06-21 | Elpida Memory Inc | 半導体装置 |
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