JP2006012404A - メモリ装置及びその動作方法 - Google Patents

Abstract

【課題】半導体メモリ装置の内部アレイ電圧発生器において、オーバードライブ信号量が、例えば工程、電圧、温度変化に従うようにして、内部アレイ電圧を安定化させる正確なオーバードライブを提供する。
【解決手段】オーバードライビングレベル制御回路は、センシング動作直前に内部アレイ電圧発生器ドライバのためのオーバードライビング制御信号を発生させるのに使われる。オーバードライビングレベル制御回路は、センシング動作直前にセンシング動作のための電流要件を推定するセルモデリング回路と、推定された電流要件に応答してオーバードライビング制御信号を発生させる増幅器とを備える。
【選択図】 図７

Description

本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）半導体装置及びシステムに関し、特に内部アレイ電圧を発生させる方法及び装置に関する。

ＤＲＡＭ装置のような半導体メモリ装置は、適切な動作のために様々な電圧を必要とする。これらの電圧のうち１つのは、メモリが動作している間にメモリセルアレイセンシング回路により使われる外部から供給される電源電圧と異なる内部アレイ電圧である。

図１は、メモリセルアレイ１０、制御回路２０、スタンバイ内部電圧発生器３０及びアクティブ内部電圧発生器４０を備えた従来の典型的な半導体メモリ装置１００の一部を示す図である。２つの電圧発生器が共に動作し、外部電圧ＶＥＸＴに維持された外部電源を利用して内部アレイ電圧ＶＩＮＴＡをメモリセルアレイ１０に供給する。

スタンバイ内部電圧発生器３０は、スタンバイモード及びアクティブモードのいずれでも動作する。スタンバイ内部電圧発生器３０内のスタンバイ駆動信号発生器３２は、内部アレイ電圧ＶＩＮＴＡを発生するドライバ３４に第１のアナログ制御信号ｓｃｏｎを発生する。スタンバイ駆動信号発生器３２は、ＶＩＮＴＡレベルのフィードバックを受けて、必要に応じて第１のアナログ制御信号ｓｃｏｎを調節して、ＶＩＮＴＡを基準電圧に維持させる。

アクティブ内部電圧発生器４０は、制御回路２０からの信号ａｃｔに応答して、アクティブモードでだけ動作する。信号ａｃｔがイネーブルされる時、スタンバイ駆動信号発生器３２と同様の機能を有するアクティブ駆動信号発生器４２が活性化される。一旦活性化されると、アクティブ駆動信号発生器４２は、第２のアナログ制御信号ａｃｏｎを電圧発生器４２内の第２ドライバ４４に提供し、また、ドライバ４４は、ＶＩＮＴＡを発生する。したがって、連結されたドライバ３４、４４の駆動能力は、アクティブモードのセンシング動作の間、電流を供給するように使われることができる。

図２は、装置１００の典型的なアクティブモード動作を示すタイミング図である。アクティブ命令信号ＡＣＴが制御回路２０に提供されると、制御回路２０は、アクティブ制御信号ａｃｔを発生（assert）する。初期に、内部アレイ電圧ＶＩＮＴＡは、アクティブ内部電圧発生器４０が活性化する時、その正常電圧レベルＡを多少超過してオーバードライブされうる。

ａｃｔを発生した直後、制御回路２０は、メモリセルアレイ１０へのセンス増幅器イネーブル信号ＳＥＮを発生することによって、このメモリセルアレイ１０にセンシング動作を初期化させる。センシング動作は、内部アレイ電圧ＶＩＮＴＡで急速に充電されなければならない多くのビットラインを必要とする。センシング動作の初期ステージの間に消耗される電流は非常に大きい。したがって、内部アレイ電圧ＶＩＮＴＡをスタンバイ状態値Ａに復旧する前に、電圧レベルＢに急降下しうる。センシング動作の間、電圧減少（voltage dip）が制御及び最小化されなければ、メモリ装置は正確に動作できない。

図３は、オーバードライビング回路５０を付加することによってメモリ装置の電圧減少の問題を克服しようとする従来の他の半導体メモリ装置２００の一部を示す図である。制御回路２０’は、基本的には制御回路２０と同様に動作するが、オーバードライビング制御信号Ｐａｃｔをオーバードライビング回路５０に供給する機能を有する。オーバードライビング回路５０は、Ｐａｃｔを受けると、オーバードライビング信号ａｃｏｎ’を第２のドライバ４４に提供する。

図４のタイミング図を参照すれば、Ｐａｃｔは、メモリセルアレイ１０へのセンス増幅器イネーブル信号ＳＥＮを活性化する前に、短い期間の間だけ活性化される。この活性化期間において、オーバードライビング回路５０は、外部電圧ＶＥＸＴが適切な電圧レベルを維持する時、ドライバ４４にＶＩＮＴＡを電圧Ｃでオーバードライブさせる。センシング動作の高電流部分において、スタンバイ及びアクティブ駆動信号発生器３２、３４により従来方式で制御される内部アレイ電圧ＶＩＮＴＡの電圧は、図２に示すようにＡより下側には降下しないがＡまで降下するように、電圧Ｃのように正確かつ十分に高く設計される。しかしながら、外部電圧ＶＥＸＴがあまりに高いレベルであると、内部アレイ電圧ＶＩＮＴＡが電圧レベルＤでオーバードライブされることも起こり得る。場合によっては、電圧レベルＤは、メモリ装置が正確に動作しない電圧Ｅまでしか降下しない。

図３及び図４により内部アレイ電圧を発生させる場合、様々な問題がある。まず、図４に示すように、オーバードライブ電圧が不充分である場合、例えばレベルＥであると推定される時、センシング動作の間に消耗される電流は、内部アレイ電圧を所望のレベルＡに降下させるのに充分ではない。この内部アレイ電圧は、装置の動作を不安定にする。また、オーバードライブ電圧があまりに低い場合、図２に示すような状況が依然として発生し得る。このような問題は、例えば外部電圧ＶＥＸＴが不充分に制御される場合に発生し得る。また、制御回路２０’は、Ｐａｃｔパルスのパルス幅を変化させてオーバードライブ電圧を変化させることができる工程、電圧、及び温度（ＰＶＴ）といった条件により影響される。

本発明による開示内容の一態様は、より正確なオーバードライビング信号を発生させることができる内部アレイ電圧発生方法及び回路に関する。本発明の実施形態において、メモリ装置は、センシング動作のための電流または電荷要件を推定するセルモデリング回路と、電荷または電流要件に応答してドライバ制御信号を発生させる増幅器を有するオーバードライビングレベル制御回路とを備える。一般的に、セルモデリング回路は、実際のメモリセルアレイと同じＰＶＴ変化を経験し、センシング動作時の電流消耗または電荷消耗をモデリングするため、オーバードライビングレベル制御回路は、より正確な内部アレイ電圧オーバードライブを提供するものであると思われる。

他の実施形態において、メモリ装置は、メモリセルアレイと、このメモリセルアレイに連結され、このメモリセルアレイに格納されたデータを感知する複数のセンス増幅器と、内部アレイ電圧をセンス増幅器に供給する、センシング動作の間に少なくともセンス増幅器に使用するためのパワーを供給する第１ドライバを含む内部アレイ電圧発生器を備える。また、メモリ装置は、基準キャパシタ及びスイッチ回路を有し、センシング動作前、基準キャパシタ上の電圧を第１の電圧レベルから第２の電圧レベルに変化させるモデリング回路をさらに備える。このモデリング回路は、変化する基準キャパシタ電圧に連関するセンスモデリング信号を増幅器に出力させる。この増幅器は、センスモデリング信号に基づくアナログ制御信号を第１ドライバに供給することによって、センシング動作を開始する前に、内部アレイ電圧を増加させる。基準キャパシタは、例えばスイッチング回路を有し、ビットラインプリチャージ電圧から内部アレイ電圧に向くようにこれを充電させる簡単なキャパシタであってもよい。他の実施形態において、基準キャパシタは、モデルメモリセル、モデルビットライン、モデルセンス増幅器、及びメモリセルアレイ内のメモリセルのセンシング経路に現れる他の回路の形態を有することができる。

本発明による開示内容の他の態様は、メモリ装置の動作方法に関する。この方法は、メモリ装置上のメモリセルアレイにアクセスするために、アクティブモード命令を受信する段階を備える。このアクティブモード命令に応答して、モデリング回路は、メモリ装置上で活性化され、アクティブモード命令に応答してセンシング動作の間に消耗される電荷量に比例する信号を推定する。内部アレイ電圧は、推定された信号に応答してオーバードライブされる。内部アレイ電圧のオーバードライブを初期化した後、メモリ装置上に格納されたデータは、内部アレイ電圧に連結された内部アレイ電圧発生器から電流を導き出すセンシング動作の間に感知される。

本発明の内部アレイ電圧発生方法及び回路は、例えば、正確なオーバードライビング信号を発生させ、内部アレイ電圧を安定化させる。

図５及び図６は、それぞれメモリセルアレイの配列及びセンシング動作のタイミングを示す。図５は、メモリセルアレイ１０がメモリセルアレイブロックＢＫ１、ＢＫ２、…、ＢＫｎに分割されることを示し、このブロックは、このアレイにわたって繰り返される。各メモリセルアレイブロックは、多数のメモリセルを備え、このセルのうち２つのセルＭＣ１、ＭＣ２がブロックＢＫ１、ＢＫ２に各々示されている。例えば、ＭＣ１については、ＭＣ１は、ワードラインＷＬ１上のワードライン選択信号により選択されて、ビットラインＡＢＬ１に連結される。メモリセル当たり１つの情報ビットを格納するメモリ装置において、ＭＣ１は、メモリセルキャパシタ上の電荷の有無によりこの情報ビットが論理「０」または「１」であることを各々示す。

図示されてはいないが、多数のメモリセルが共通ビットラインＡＢＬ１に沿ってブロックＢＫ１に配置されうることが理解され、各セルは、ワードライン選択信号を対応するワードラインに印加することによって、共通ビットラインＡＬＢ１に接続されうる。基準ビットラインＡＢＬ１Ｂは、ビットラインＡＢＬ１に平行に配置されるが、メモリセルに接続されていない。

プリチャージ回路ＰＲＥＣ１は、ビットラインＡＢＬと基準ビットラインＡＢＬ１Ｂとの間に連結される。プリチャージ回路ＰＲＥＣ１は、プリチャージ信号ＰＲＥにより制御される３つのｎ−チャンネルＭＯＳＦＥＴトランジスタＮ１、Ｎ２、Ｎ３を備える。プリチャージ信号ＰＲＥは、ワードライン選択信号が活性化していない時に活性化され、ビットラインＡＢＬ１、ＡＢＬ１Ｂをビットライン電圧ＶＢＬでプリチャージさせ、このビットライン電圧ＶＢＬは、内部アレイ電圧ＶＩＮＴＡと内部アレイ接地電圧ＶＳＳＡとの中間電圧である。トランジスタＮ１は、ＰＲＥが活性化する時、ＡＢＬ１及びＡＢＬ１Ｂの両者を連結させ、両ビットライン上の電圧を同一にする。トランジスタＮ２、Ｎ３は、ＰＲＥが活性化する時、ＡＢＬ１及びＡＢＬ１Ｂ各々をビットライン電圧ＶＢＬに連結させる。

ブロックＢＫ１の配列と同様の配列が、共通ビットラインＡＬＢ２、基準ビットラインＡＢＬ２Ｂ及び第２のプリチャージ回路ＰＲＥＣ２を備えたブロックＢＫ２にも存在する。

２つのブロックＢＫ１、ＢＫ２は、ビットラインセンス増幅器ＳＡＣを共有する。より良好なセンシング能力を提供するために、ブロックＢＫ１、ＢＫ２は、各々２つのアイソレーション回路ＩＳＯＧ１、ＩＳＯＧ２を介してセンス増幅器ＳＡＣに連結される。各アイソレーション回路ＩＳＯＧ１、ＩＳＯＧ２は、２つのｎ−チャンネルＭＯＳＦＥＴトランジスタＮ４、Ｎ５を備え、これらのトランジスタは、メモリセルアレイビットラインとこれに対応するセンシングビットラインとの間、及びメモリセルアレイ基準ビットラインとこれに対応するセンシングビットラインとの間に各々連結される。ブロックＢＫ１のメモリセルに格納された電荷が感知されると、アイソレーション回路ＩＳＯＧ１は、第１のアイソレーション信号ＩＳＯ１によりイネーブルされるのに対し、第２のアイソレーション信号ＩＳＯ２は、アイソレーション回路ＩＳＯＧ２をディセイブルさせる。

ビットラインセンス増幅器ＳＡＣは、アイソレーション回路ＩＳＯＧ１がイネーブルされると、ビットラインＡＢＬ１、ＡＢＬ１Ｂ各々に連結される２つのセンシングビットラインＳＢＬ、ＳＢＬＢを備える。センス増幅器ＳＡＣは、ＳＢＬとＳＢＬＢとの間に連結される直列のｐ−チャンネルＭＯＳＦＥＴトランジスタ対Ｐ１、Ｐ２を備え、Ｐ１のゲートは、ＳＢＬＢに接続され、Ｐ２のゲートは、ＳＢＬに接続される。センシング動作の間、内部アレイ電圧ＶＩＮＴＡに接続されるセンス増幅器イネーブル信号ＬＡは、Ｐ１とＰ２との間に連結される。また、センス増幅器ＳＡＣは、ＳＢＬとＳＢＬＢとの間に連結される直列のｎ−チャンネルＭＯＳＦＥＴトランジスタ対Ｎ６、Ｎ７を備え、Ｎ６のゲートは、ＳＢＬＢに接続され、Ｎ７のゲートは、ＳＢＬに接続される。センシング動作の間、内部アレイ接地電圧ＶＳＳＡに接続される相補的なセンス増幅器イネーブル信号ＬＡＢは、Ｎ６とＮ７との間に連結される。

２つのｎ−チャンネルＭＯＳＦＥＴトランジスタＮ８、Ｎ９を備えたデータ入力／出力ゲートＩＯＧは、カラム選択ラインＣＳＬ上の選択信号に応答してセンシングビットラインＳＢＬ、ＳＢＬＢを各々入力／出力ラインＩＯ、ＩＯＢに選択的に連結させる。

図５に示された各種制御信号を発生させるのに必要な公知の周辺回路は、図示していない。一般的に、このような周辺回路は、ワードライン及びアイソレーション信号を選択するロウデコーダと、カラム選択ラインを選択するカラムデコーダと、図示された他の信号ライン上に適切な信号を発生させる他のタイミング／スイッチング構成要素とを備える。内部アレイ電圧発生器は、ＶＩＮＴＡ及びＶＳＳＡを、各センシング動作のために適切なセンス増幅器に供給する。

図６は、図５のメモリセルＭＣ１にアクセスするセンシング動作のためのタイミングを示す図である。アクティブモード命令ＡＣＴを受ける前は、ＰＲＥが活性化されることによって、ビットラインＡＢＬ１、ＡＢＬ１ＢがＶＢＬでプリチャージされている。また、センシングビットラインＳＢＬ、ＳＢＬＢは、センス増幅器イネーブル信号ＬＡ、ＬＡＢをＶＢＬに設定することによって、ＶＢＬでプリチャージされている。

アクティブモード命令ＡＣＴを受けると、プリチャージされたビットラインＡＢＬ１、ＡＢＬ１ＢをプリチャージされたセンシングビットラインＳＢＬ、ＳＢＬＢに連結させるために、ＩＳＯ１が発生し、ＭＣ１をビットラインＡＢＬ１に連結させるために、ワードラインＷＬ１に電圧が印加される。ＭＣ１及びＡＢＬ１が連結されると、ＡＢＬ１上の電圧は、メモリセルＭＣ１のキャパシタとビットラインに分布した容量との間の電荷共有動作によって変化する。したがって、メモリセルがＶＢＬより大きい電圧として論理「１」を格納している場合は、電荷共有動作は、ビットライン電圧を増分電圧（＋△Ｖ）だけ増加させる。メモリセルがＶＢＬより小さい電圧として論理「０」を格納している場合は、電荷共有動作は、ビットライン電圧を増分電圧（−△Ｖ）だけ減少させる。

電荷共有動作が安定すると、ビットラインセンス増幅器ＳＡＣは、センシング動作制御信号ＳＥＮにより活性化される。制御信号ＳＥＮは、センス増幅器イネーブル信号ＬＡにより内部アレイ電圧ＶＩＮＴＡをｐ−チャンネルトランジスタＰ１、Ｐ２に供給し、相補的なセンス増幅器イネーブル信号ＬＡＢにより内部アレイ接地電圧ＶＳＳＡをｎ−チャンネルトランジスタＮ６、Ｎ７に供給する。したがって、ＳＢＬＢがＳＢＬより高いレベルになった状態でセンシング動作制御信号ＳＥＮが活性化されると、トランジスタＰ１は、トランジスタＰ２よりもＶＩＮＴＡに対して低い抵抗経路を提供し、トランジスタＮ７は、トランジスタＮ６よりもＶＳＳＡに低い抵抗経路を提供することによって、センス増幅器がＳＢＬをＶＩＮＴＡで急速に駆動させる一方、ＳＢＬＢをＶＳＳＡでシンク（sink）させるようにする。逆に、ＳＢＬがＳＢＬＢより高いレベルになった状態でセンシング動作制御信号ＳＥＮが活性化されると、センス増幅器がＳＢＬをＶＳＳＡで急速にシンクさせるようにし、ＳＢＬＢをＶＩＮＴＡで駆動させる。

センス増幅器ＳＡＣを駆動する方式がどのようなものであっても、相当な電流がＶＩＮＴＡ電圧発生器から提供され、ＶＢＬまたはＶＢＬ＋△ＶからＶＩＮＴＡまでビットライン対のうち１つのビットラインを充電させる。大部分のメモリ装置において、多数のセンス増幅器は、共に動作するが、これがセンシング動作中のメモリセルアレイの電流要求を大きくする。これら概念の理解が以降に説明する実施形態を理解するのに役立つであろう。

図７は、メモリセルアレイ１０、制御回路２０’、スタンバイ内部電圧発生回路３０、アクティブ内部電圧発生回路４０、及びオーバードライビングレベル制御回路６０を備えた半導体メモリ装置３００を示す図である。スタンバイ内部電圧発生回路３０は、図１及び図３のスタンバイ内部電圧発生回路と同様に動作し、アクティブ及びスタンバイモードでメモリセルアレイに内部アレイ電圧ＶＩＮＴＡを提供する。アクティブ内部電圧発生回路４０は、図３のアクティブ内部電圧発生回路と同様に動作し、アクティブモードで内部アレイ電圧ＶＩＮＴＡの発生を補完するが、ドライバ４４がオーバードライビングレベル制御回路６０からアナログ制御信号を受信するという点で差異がある。

図８を参照すれば、オーバードライビングレベル制御回路６０は、セルモデリング回路７０及び増幅器７２を備える。セルモデリング回路７０は、オーバードライビング制御信号Ｐａｃｔを受信し、アレイ内部電圧ＶＩＮＴＡからセンシング動作中にメモリセルアレイにより消耗されるべき電荷または電流の量を推定する信号ｏｕｔを発生させる。例えば、信号ｏｕｔは、センシング動作中にＶＩＮＴＡから電荷消耗率に比例する電流または電圧を推定することができるか、集積化する時、センシング動作中にＶＩＮＴＡから消耗されるべき電荷に比例する電流または電圧を推定することができる。増幅器７２は、信号ｏｕｔを受信し、これを適切に増幅して、アナログ制御信号ａｃｏｎ”をＶＩＮＴＡドライバに提供する。

図９は、一実施形態のためのオーバードライビングレベル制御回路出力の目標タイミングを示す図である。アクティブモード命令ＡＣＴに応答して、制御回路２０’は、オーバードライビング制御信号Ｐａｃｔをオーバードライビングレベル制御回路６０に提供する。信号Ｐａｃｔは、セルモデリング回路７０を活性化させる。セルモデリング回路７０は、増幅器７２、つまりドライバ４４を駆動して、モデルにしたがって内部アレイ電圧を上昇させる。アクティブ駆動信号発生器４２は、センシング動作制御信号ＳＥＮを活性化させる前に、アクティブ制御信号ａｃｔによりイネーブルされる。オーバードライビング制御信号Ｐａｃｔは、制御信号ＳＥＮが活性化されるとほぼ同時に、ディセイブルされる（各種実施形態で、Ｐａｃｔは、制御信号ＳＥＮの活性化直前、同時に、または直後にディセイブルされるように設計されることができる）。正確なモデリング動作により、モデリング回路７０の活性化中にＶＩＮＴＡに付加される過剰電圧は、メモリセルアレイのセンス増幅器が電流を流しながらビットラインをＶＩＮＴＡで充電する際に、ＶＩＮＴＡを目標電圧Ａまたはその近くに復帰させる。

以下、セルモデリング回路７０及び増幅器７２の実施形態を詳細に説明する。セルモデリング回路７０の第１実施形態が図１０に示される。

モデリング回路７０は、部分的に、モデルメモリセルＭＭＣ、モデルプリチャージ回路ＭＰＲＥＣ、２つのモデルアイソレーションゲートＭＩＳＯＧ１、ＭＩＳＯＧ２、モデルアレイビットラインＭＡＢＬ、ＭＡＢＬＢ、及びモデルビットラインセンス増幅器ＭＳＡＣを備える。これらの素子の周辺に他の回路がさらに含まれるが、それらについてはモデリング回路７０の動作とともに説明する。

モデルメモリセルＭＭＣは、或る面においてメモリセルアレイ内のメモリセルと同様である。このセルは、ｎ−チャンネルＭＯＳＦＥＴパストランジスタＮがイネーブルされる時、ビットラインＭＡＢＬに連結されるキャパシタＣを備える。パストランジスタＮは、オーバードライビング制御信号Ｐａｃｔによりイネーブルされ、キャパシタＣとビットラインＭＡＢＬとの間で電荷共有動作を発生させる。

また、オーバードライビング制御信号Ｐａｃｔは、インバータＩに供給され、このインバータの出力は、イネーブル信号としてモデルプリチャージ回路ＭＰＲＥＣ内のｎ−チャンネルＭＯＳＦＥＴトランジスタＭＮ１、ＭＮ２、ＭＮ３のゲートに供給される。この３つのトランジスタＭＮ１、ＭＮ２、ＭＮ３は、図５のトランジスタＮ１、Ｎ２、Ｎ３と同様に構成されることによって、オーバードライビング制御信号Ｐａｃｔが発生することを除いて、モデルプリチャージ回路ＭＰＲＥＣがモデルビットラインＭＡＢＬ、ＭＡＢＬＢをビットラインプリチャージ電圧ＶＢＬでプリチャージさせる。

モデルアイソレーションゲートＭＩＳＯＧ１、ＭＩＳＯＧ２は、機能面において図５のアイソレーションゲートＩＳＯ１、ＩＳＯ２と同様である。しかし、アイソレーション信号により駆動される代わりに、モデルアイソレーションゲートＭＩＳＯＧ１内のパストランジスタのゲートは、外部電圧ＶＥＸＴのレベルより高いレベルである昇圧電圧Ｖｐｐに永久的に連結されることによって、モデルアイソレーションゲートＭＩＳＯＧ１が永久的にイネーブルされるようにする。同様に、モデルアイソレーションゲートＭＩＳＯＧ２内のパストランジスタのゲートは、内部アレイ接地電圧ＶＳＳＡに永久的に連結されることによって、モデルアイソレーションゲートＭＩＳＯＧ２が永久的にディセイブルされるようにする。モデルアイソレーションゲートＭＩＳＯＧ２が永久的にディセイブルされるので、ビットラインプリチャージ回路またはメモリセルは、モデルビットラインセンス増幅器ＭＳＡＣに対向するＭＩＳＯＧ２の端部に提供されていない。その代わりに、ＭＩＳＯＧ２は、ビットラインプリチャージ電圧ＶＢＬにだけ連結される。

モデルアイソレーションゲートＭＩＳＯＧ１が永久的にイネーブルされるので、モデルセンス増幅器ＭＳＡＣ内のセンシングビットラインＭＳＢＬ、ＭＳＢＬＢ各々は、モデルビットラインＭＡＢＬ、ＭＡＢＬＢに永久的に連結される。したがって、ＭＡＢＬ及びＭＡＢＬＢ上のプリチャージング動作は、さらにＭＳＢＬ及びＭＳＢＬＢをビットラインプリチャージ電圧ＶＢＬでプリチャージさせる。

図５のビットラインセンス増幅器ＳＡＣと同様に、モデルビットラインセンス増幅器は、モデルセンシングビットラインＭＳＢＬ、ＭＳＢＬＢ間に連結される２つのｐ−チャンネルＭＯＳＦＥＴトランジスタＭＰ１、ＭＰ２及び２つのｎ−チャンネルＭＯＳＦＥＴトランジスタＭＮ６、ＭＮ７を備える。したがって、活性化される時、モデルビットラインセンス増幅器ＭＳＡＣは、図５のセンス増幅器ＳＡＣと同様に機能して、ＭＳＢＬ及びＭＳＢＬＢ間の電圧差を増幅させる。

モデルビットラインセンス増幅器ＭＳＡＣの活性化は、オーバードライビング制御信号Ｐａｃｔに応答して発生する。Ｐａｃｔがイネーブルされる時、Ｐａｃｔは、ｎ−チャンネルＭＯＳＦＥＴトランジスタＭＮ８のゲートを駆動して、トランジスタＭＮ６、ＭＮ７の一方をＶＳＳＡに連結させる。また、Ｐａｃｔがイネーブルされる時、インバータＩの出力（オーバードライビング制御信号Ｐａｃｔの論理的な反転）は、ｐ−チャンネルＭＯＳＦＥＴトランジスタＭＰ３のゲートを駆動して、トランジスタＭＰ１、ＭＰ２の一方をＶＩＮＴＡに連結させる。

また、付加的なｎ−チャンネルＭＯＳＦＥＴトランジスタＭＮ９は、セルモデリング回路７０に含まれることができる。ＭＮ９のゲートは、装置がシーケンスを開始する間、論理ハイ条件で瞬間的に駆動される制御信号ｐｕｐにより駆動される。ｐｕｐがハイで駆動される時、ＭＮ９は、キャパシタＣを内部アレイ接地電圧ＶＳＳＡに連結させ、キャパシタＣから全ての電荷を放出させる。これは、モデルメモリセルＭＭＣを公知の論理「０」メモリ条件に効率的にプリセットする。

前述のような構成要素の説明にしたがって、以下、アクティブモード命令ＡＣＴに応答するセルモデリング回路７０の動作を説明する。Ｐａｃｔの発生は、モデルプリチャージ回路ＭＰＲＥＣをオフさせ、モデルビットラインＭＡＢＬ、ＭＳＢＬ上の電荷の一部をキャパシタＣに放出させる電荷共有動作を初期化して、ＭＳＢＬ上の電圧をＶＢＬより下側に降下させるのに対し、モデルビットラインＭＡＢＬＢ、ＭＳＢＬＢはＶＢＬに維持される。また、Ｐａｃｔの発生は、ＭＮ６及びＭＮ７をＶＳＳＡに接続させて、ＭＡＢＬ、Ｃ、及びＭＳＢＬがＶＳＳＡに到達するまで電荷をＭＡＢＬ、Ｃ、及びＭＳＢＬからＭＮ６を介して放出させる。また、Ｐａｃｔの発生は、ＭＰ１及びＭＰ２をＶＩＮＴＡに接続させて、ＭＡＢＬＢ及びＭＳＢＬＢがＶＩＮＴＡに到達するまで電荷をＶＩＮＴＡからＭＰ２を介してＭＡＢＬＢ及びＭＳＢＬＢに供給する。

抵抗Ｒ１がＶＩＮＴＡとトランジスタＭＰ３との間に連結されることによって、モデリング回路活性化の間、ＶＩＮＴＡからＭＡＢＬＢ及びＭＳＢＬＢに供給される全ての電荷が充電電流としてＲ１を通過するようにするという点に注意すべきである。モデリング回路出力信号ｏｕｔは、Ｒ１とＭＰ３とを結合するノードから得られる。したがって、モデリング回路の活性化前に、ｏｕｔは、電流がＲ１を介して流れないため、電圧ＶＩＮＴＡに設定される。モデリング回路７０が活性化される時、ビットライン充電電流Ｉｃは、Ｒ１を介して流れ、ｏｕｔの電圧をＶＩＮＴＡ−Ｉｃ×Ｒ１に降下させる。電流Ｉｃは、ビットラインＭＡＢＬＢ、ＭＳＢＬＢとしてＶＩＮＴＡに近似するように減少し、ｏｕｔが電圧ＶＩＮＴＡにさらに近似するようになるまでｏｕｔを上昇させる。

セルモデリング回路７０内のモデル構成要素のレイアウト及び大きさは、メモリセルアレイでセンシング動作の間に使われるレイアウト及び大きさに整合するか、近似するように設定されることができる。したがって、モデリング回路活性化の間に使われる充電電流は、センシング動作をモデリングすれば直ぐに開始されるべき実際のセンシング動作で要求される充電電流の推定値を表示するように設計されることができる。充電電流の推定値が実際のセンシング動作とほぼ同時に発生するため、モデリング回路上に同時に製造される同様の回路上で、センシング動作に必要とする電流に影響を及ぼすことができる工程、電圧及び温度差は、同様のモデリング回路に影響を及ぼし、ＶＩＮＴＡのオーバードライブの正確度を増加させる。しかも、モデリング回路活性化の間、推定される大部分の充電電流がＰａｃｔパルスの開始にほぼ近接して発生するため、Ｐａｃｔパルス幅に対する感応性が減少することができる。

図１１は、セルモデリング回路７０の他の構成を示す図である。装置開始シーケンスにおいてキャパシタＣの状態を設定するＭＯＳＦＥＴトランジスタＭＰ４は、ｐ−チャンネルＭＯＳＦＥＴトランジスタＭＰ４に代替される。ＭＰ４のゲートは、装置開始シーケンスの間、論理ロウ条件で瞬間的に駆動される制御信号ｐｕｐＢにより駆動される。ｐｕｐＢがロウで駆動される時、ＭＰ４は、キャパシタＣを内部アレイ電圧ＶＩＮＴＡに連結させ、キャパシタＣを充電させる。これは、モデルメモリセルＭＭＣを公知の論理「１」メモリ条件にプリセットする。

モデリング回路の活性化時、キャパシタＣ及びモデルビットラインＭＡＢＬ、ＭＳＢＬ間の電荷共有動作は、キャパシタＣからモデルビットラインＭＡＢＬ、ＭＳＢＬを充電させて、ＭＳＢＬ上の電圧を、ＶＢＬを超過して上昇させるのに対し、モデルビットラインＭＡＢＬＢ、ＭＳＢＬＢは、ＶＢＬに維持される。また、Ｐａｃｔの発生は、トランジスタＭＮ６、ＭＮ７をＶＳＳＡに接続させ、ＭＡＢＬＢ及びＭＳＢＬＢがＶＳＳＡに到達するまで電荷をＭＡＢＬＢ及びＭＳＢＬＢからＭＮ７を介して放出させる。また、Ｐａｃｔの発生は、トランジスタＭＰ１、ＭＰ２をＶＩＮＴＡに接続させ、ＭＡＢＬ、Ｃ及びＭＳＢＬがＶＩＮＴＡに到達するまで電荷をＶＩＮＴＡからＭＰ１を介してＭＡＢＬ、Ｃ及びＭＳＢＬに供給する。

モデリング回路７０が活性化される時、ビットライン充電電流Ｉｃは、Ｒ１を介して流れ、出力ノードｏｕｔの電圧をＶＩＮＴＡ−Ｉｃ×Ｒ１に降下させる。電流Ｉｃは、ｏｕｔが電圧ＶＩＮＴＡにさらに近似するまでビットラインＭＡＢＬＢ、ＭＳＢＬＢ及びキャパシタＣとしてＶＩＮＴＡに近似するように減少する。ＭＳＢＬ上のセンシング動作開始電圧が図１１のＭＳＢＬＢ上の開始電圧より多少高く、且つモデルメモリセルＭＭＣが充電されるため、モデリング回路出力信号ｏｕｔは、図１０の実施形態と図１１の実施形態とでは異なる。

図１０及び図１１に示されたセルモデリング回路の実施形態は、実際のセンシング構成をほぼ摸倣するが、他のモデリング回路の実施形態も可能である。例えば、図１２は、より簡単なセルモデリング回路７０を示す図である。モデルメモリセルＭＭＣは、ｎ−チャンネルＭＯＳＦＥＴパストランジスタＮに連結されるキャパシタＣを備え、このトランジスタは、抵抗Ｒ２を介して内部アレイ電圧ＶＩＮＴＡに接続される。セルモデリング回路出力信号ｏｕｔは、抵抗Ｒ２及びトランジスタＮを接合するノードから供給される。また、ｐ−チャンネルＭＯＳＦＥＴトランジスタＭＰ３は、キャパシタＣ及びビットラインプリチャージ電圧ＶＢＬに連結される。オーバードライビング制御信号Ｐａｃｔは、パストランジスタＮのゲートを駆動させ、且つトランジスタＭＰ３のゲートを駆動させる。

オーバードライビング制御信号Ｐａｃｔを活性化する前、トランジスタＭＰ３が活性化され、キャパシタＣをビットラインプリチャージ電圧ＶＢＬで充電する。オーバードライビング制御信号Ｐａｃｔが活性化されると、トランジスタＭＰ３は、ディセイブルされ、トランジスタＮは、イネーブルされ、キャパシタＣをＶＢＬからＶＩＮＴＡに向かって充電する。前述した例と同様に、出力信号ｏｕｔは、充電電流がキャパシタＣに供給される時、ＶＩＮＴＡより下側に降下する。キャパシタＣ及び抵抗Ｒ２は、所望の出力信号プロファィルを達成するように選択されることができる。図１０及び図１１に示されたモデルのように、モデルを正確にすることはできないが、図１２のモデリング回路は、より複雑な実施形態と同様の方式でＰＶＴ変化に追従する。

図１３を参照すれば、セルモデリング回路７０の実施形態と対をなし得る増幅器７２の一実施形態が示される。増幅器７２は、入力部ＩＰ、電流ミラーＣＭ、及び出力部ＯＰを備える。以下、これら各々を順に詳細に説明する。

入力部ＩＰは、ｎ−チャンネルＭＯＳＦＥＴトランジスタＮ１０、抵抗Ｒ３、及びｐ−チャンネルＭＯＳＦＥＴトランジスタＰ３を備える。トランジスタＮ１０及び抵抗Ｒ３は、ソースフォロワー構成で連結されるが、トランジスタＮ１０のドレインは、内部アレイ電圧ＶＩＮＴＡに接続され、トランジスタＮ１０のゲートは、モデリング回路出力信号ｏｕｔにより駆動され、抵抗Ｒ３は、トランジスタＮ１０のソースと内部アレイ接地電圧ＶＳＳＡとの間に接続される。トランジスタＮ１０及び抵抗Ｒ３が連結されるノードａでの電圧は、モデリング回路出力信号ｏｕｔ上に現れる電圧に従う。トランジスタＰ３のゲートは、ノードａに連結され、トランジスタＰ３のソースは、ＶＩＮＴＡに連結され、トランジスタＰ３のドレインは、ノードｂでの電流ミラーＣＭの入力に連結される。

電流ミラーＣＭは、Ａ：Ｂのトランジスタ幅比を有する２つのｎ−チャンネルＭＯＳＦＥＴトランジスタＮ１１、Ｎ１２を備える。トランジスタＮ１１は、電流ミラー入力ノードｂに連結されるドレイン、ＶＳＳＡに連結されるソース、及び電流ミラー入力ノードｂに連結されるゲートを有する。トランジスタＮ１２は、電流ミラー出力ノードｃに連結されるドレイン、ＶＳＳＡに連結されるソース、及び電流ミラー入力ノードｂに連結されるゲートを有する。幅比Ａ：Ｂはスケーリングファクター（Ｂ／Ａ）によってトランジスタＮ１1を通った電流i1に関連してトランジスタＮ１２を通った電流i2を発生する。

出力部ＯＰは、外部電源電圧ＶＥＸＴに連結されるソースと、電流ミラー出力ノードｃに連結されるドレイン及びゲートを有するｐ−チャンネルＭＯＳＦＥＴトランジスタＰ４を備える。また、オーバードライビングレベル制御回路出力信号ａｃｏｎ”は、ノードｃから得られる。

増幅器７２の動作は次の通りである。オーバードライビング制御信号Ｐａｃｔを活性化する前、ｏｕｔは、ＶＩＮＴＡとほぼ同様になり、ノードａでの電圧をさらに大凡ＶＩＮＴＡに近似させる。ノードａの高電圧は、トランジスタＰ３をオフさせて、電流ｉ１、ｉ２を遮断することによって、出力ａｃｏｎ”に駆動信号を提供しない。オーバードライビング制御信号Ｐａｃｔがセルモデリング回路をイネーブルさせる時、トランジスタＮ１０のゲートの電圧ｏｕｔは降下するが、これにより、その後、ノードａの電圧を降下させる。ノードａの電圧が降下するため、Ｐ３は、オンとなり、電流ｉ１が流れ始める。電流ｉ１は、スケーリングファクター（Ｂ／Ａ）によりスケーリングされるｉ２としてミラー化される。これに対応してノードｃで電圧を降下させ、出力ａｃｏｎ”のため電圧を減少させる。

図１４は、図７に示されたアクティブ駆動信号発生器４２及びドライバ４４の構成の一例を示す図である。アクティブ駆動信号発生器４２は、差動増幅器ＣＯＭ及び活性信号ａｃｔにより駆動されるゲートを有するｎ−チャンネルＭＯＳＦＥＴトランジスタＮ１３を備える。活性信号ａｃｔが制御回路２０’により発生する時、トランジスタＮ１３は、オンとなり、その後、増幅器ＣＯＭをオンさせる。増幅器ＣＯＭのネガティブの入力端子は、基準電圧ＶＲＥＦに連結され、増幅器ＣＯＭのポジティブの入力端子は、ＶＩＮＴＡに連結される。差動増幅器の出力ａｃｏｎは、ドライバ４４でｐ−チャンネルＭＯＳＦＥＴトランジスタＰ５のゲートを駆動させる。トランジスタＰ５は、外部アレイ電圧ＶＥＸＴに接続されるソース及び内部アレイ電圧に接続されるドレインを有する。この接続は、増幅器ＣＯＭがａｃｏｎを駆動させて、ＶＩＮＴＡがＶＲＥＦと同一になるようにするフィードバックループを完成する。

また、オーバードライビングレベル制御回路６０からの制御信号ａｃｏｎ”は、ドライバ４４のトランジスタＰ５のゲートを駆動する。Ｐａｃｔが活性化され、ａｃｔが活性化されないと、増幅器ＣＯＭを備えたフィードバックループは、ディセイブルされ、ａｃｏｎ”がＶＩＮＴＡを、ＶＲＥＦを超過するように駆動させる。例えば、ａｃｏｎ”がモデリング回路の充電電流に応答して降下する時、トランジスタＰ５は、より大きい程度でオンとなり、ＶＩＮＴＡがＶＲＥＦレベルを超過するように追加充電させる。次に、ａｃｔがイネーブルされると、増幅器ＣＯＭは、充分の電荷が内部アレイ電圧発生器及びセンス増幅器で消耗され、電圧を降下させるまで、内部アレイ電圧ＶＩＮＴＡがさらにＶＲＥＦとなるように制御することができない。

図１５は、第２実施形態の半導体メモリ装置４００を示す図である。多くの面から図７の実施形態３００と同様であるが、注目すべき色々な差異点がある。ＶＩＮＴＡをオーバードライビングするために、別途のドライバ６２が提供される。制御信号ａｃｏｎ”は、オーバードライビングレベル制御回路６０によりアクティブモードドライバ４４に提供されないが、その代わりに、新しいドライバ６２に供給される。３つのドライバ３４、４４、６２は、全て内部アレイ電圧ＶＩＮＴＡのために駆動電流を提供できるが、ドライバ３４は、常に活性化され、ドライバ４４は、ａｃｔパルスの期間の間に活性化され、ドライバ６２は、Ｐａｃｔパルスの期間の間に活性化される。

図１６は、ドライバ６２のための構成の一例を示す図である。オーバードライビングレベル制御回路６０の出力ａｃｏｎ”は、ドライバ６２のｐ−チャンネルＭＯＳＦＥＴトランジスタＰ６のゲートを駆動する。トランジスタＰ６は、外部アレイ電圧ＶＥＸＴに接続されるソース及び内部アレイ電圧ＶＩＮＴＡに接続されるドレインを有する。Ｐａｃｔが活性化されると、ａｃｏｎ”は、ＶＩＮＴＡがＶＲＥＦを超過するように駆動することができる。例えば、ａｃｏｎ”がモデリング回路の充電電流に応答して降下する時、トランジスタＰ６は、より大きい程度でオンとなり、ＶＩＮＴＡがＶＲＥＦレベルを超過するように付加充電させる。

多くの他の装置構成が考慮されることができ、多くの設計パラメーターが説明されていないことを当業者なら理解するだろう。例えば、図１０及び図１１の実施形態で、セルモデリング回路出力信号は、センシング動作の間、ＶＳＳＡに放出される電流を測定する回路を使用して構成されることができる。この実施形態に示されたような特定電流モード及び電圧モード信号は、モデリング信号を発生させることができる一例に過ぎない。しかも、他のメモリセルアレイ及びセンシング構成が存在し、このような他の構成をより正確にモデリングするいろいろなモデリング回路が必要であってもよく、より適合するように構成してもよい。ここで開示された特定回路は、単なる例示に過ぎないもので、大部分の場合、これと異なる回路が同一又は同様の機能を達成することができる。本発明は、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。

前述の実施形態は、例示的なものである。明細書の全般において、各種の実施形態が言及されているが、各実施形態における個々の特徴がただ１つの実施形態に適用されることを意味するものではない。

内部アレイ電圧を発生させるために使われる回路を備えた従来のメモリ装置の一部素子を示す図である。 図１の装置で内部アレイ電圧を制御する従来の方法を示すタイミング図である。 内部アレイ電圧を発生させ、オーバードライブするために使われる回路を備えた従来の他のメモリ装置の一部素子を示す図である。 図３の装置で内部アレイ電圧を制御する従来の方法を示すタイミング図である。 メモリセルアレイの１つのセクションに対して従来の回路の詳細を示す図である。 図５のメモリセルアレイでセンシング動作を行うためのタイミングを示す図である。 内部アレイ電圧を発生させ、この内部アレイ電圧のレベルをオーバードライブするために使われる回路を備えたメモリ装置の一部素子を示す図である。 図７のメモリ装置に有用なオーバードライビングレベル制御回路を示すブロック図である。 図７及び図８の装置で内部アレイ電圧のレベルを制御してオーバードライブすることを示すタイミング図である。 センス増幅器、ビットライン対、及びメモリセルをモデリングするモデリング回路の実施形態を示す図である。 センス増幅器、ビットライン対、及びメモリセルをモデリングするモデリング回路の実施形態を示す図である。 ビットラインプリチャージ電圧から内部アレイ電圧で駆動されるキャパシタを使用するモデリング回路の実施形態を示す図である。 図７のオーバードライビングレベル制御回路に有用な増幅器の実施形態を示す図である。 各種実施形態に有用な内部電圧発生器を示す図である。 内部アレイ電圧のレベルをオーバードライブするために、別のオーバードライビングドライバを備えたメモリ装置の一部素子を示す図である。 別のオーバードライビングドライバの一実施形態を示す図である。

符号の説明

１０ メモリセルアレイ
２０’ 制御回路
３０ スタンバイ内部電圧発生器
３２ スタンバイ駆動信号発生器
３４ ドライバ
４０ アクティブ内部電圧発生器
４２ アクティブ駆動信号発生器
４４ ドライバ
６０ オーバードライビングレベル制御回路
３００ 半導体メモリ装置

Claims (32)

1. メモリセルアレイと、
   前記メモリセルアレイに連結される複数のセンス増幅器と、
   内部アレイ電圧を前記センス増幅器に供給する内部アレイ電圧発生器と、
   前記内部アレイ電圧を前記センス増幅器に供給する第１のドライバと、
   基準キャパシタ及びスイッチ回路を含み、センシング動作前、前記基準キャパシタの電圧を第１の電圧レベルから第２の電圧レベルに変化させ、前記変化する基準キャパシタの電圧に応じたセンスモデリング信号を出力するモデリング回路と、
   前記センスモデリング信号を受信し、前記センスモデリング信号に応じて第１の制御信号を前記第１のドライバに供給して、前記センシング動作を開始する前に、前記内部アレイ電圧を増加させる増幅器と、
   を備えることを特徴とするメモリ装置。
2. 前記内部アレイ電圧発生器は、第２の制御信号を前記第１のドライバに供給し、アクティブ命令の間、前記内部アレイ電圧を基準電圧に駆動するアクティブ駆動信号発生器を含むことを特徴とする請求項１に記載のメモリ装置。
3. 前記内部アレイ電圧発生器は、第３の制御信号を第２のドライバに供給し、前記第１のドライバ出力に連結されるスタンバイ内部電圧発生回路をさらに含み、前記スタンバイ内部電圧発生回路は、前記内部アレイ電圧のスタンバイ状態値を基準電圧に駆動することを特徴とする請求項２に記載のメモリ装置。
4. 前記スイッチ回路は、前記基準キャパシタ電圧を前記第１の電圧レベルに設定するためのプリチャージ回路と、前記第２の電圧レベルで前記基準キャパシタを基準電圧に連結させる基準連結回路とを含むことを特徴とする請求項１に記載のメモリ装置。
5. 前記第１電圧レベルは、ビットラインプリチャージ電圧レベルであり、前記第２電圧レベルは、前記内部アレイ電圧であることを特徴とする請求項４に記載のメモリ装置。
6. 前記センシング動作前にイネーブルされるオーバードライビング制御信号を発生させる制御回路をさらに備え、前記オーバードライビング制御信号は、イネーブルされる時、前記基準連結回路をイネーブルさせることを特徴とする請求項５に記載のメモリ装置。
7. 前記基準連結回路は、抵抗及び第１のトランジスタを含み、前記第１のトランジスタは、前記抵抗の一端と前記基準キャパシタの一端との間に連結され、前記オーバードライビング制御信号に連結されるゲートを有し、前記抵抗の他端は、前記内部アレイ電圧に連結されることを特徴とする請求項６に記載のメモリ装置。
8. 前記センスモデリング信号は、前記抵抗と前記第１トランジスタとの連結部から出力されることを特徴とする請求項７に記載のメモリ装置。
9. 前記モデリング回路は、モデルビットライン対と、前記モデルビットライン対に連結されるモデルセンス増幅器と、前記モデルビットライン対の一方のラインに連結するモデルメモリセルとをさらに含み、前記プリチャージ回路は、前記モデルビットライン対に連結され、前記基準連結回路は、前記モデルセンス増幅器に連結されることを特徴とする請求項３に記載のメモリ装置。
10. 前記モデルメモリセルは、モデルセルキャパシタと、前記モデルセルキャパシタを前記モデルビットライン対の一方のラインに連結させるモデルパストランジスタとを含み、前記モデルパストランジスタは、前記オーバードライビング制御信号により制御されるゲートを有することを特徴とする請求項９に記載のメモリ装置。
11. 前記モデルメモリセルの初期状態を設定するモデルメモリセル初期化回路をさらに備えることを特徴とする請求項１０に記載のメモリ装置。
12. 前記モデルメモリセル初期化回路は、前記モデルメモリセルの初期状態を充電された状態に設定し、前記基準キャパシタは、前記モデルメモリセルを含むことを特徴とする請求項１１に記載のメモリ装置。
13. 前記基準連結回路は、前記基準連結回路がイネーブルされる時、パワーを前記モデルセンス増幅器に供給することを特徴とする請求項９に記載のメモリ装置。
14. 前記オーバードライビング制御信号が前記プリチャージ回路に連結されることによって、前記プリチャージ回路は、前記基準連結回路が前記オーバードライビング制御信号に応答してイネーブルされると、ディセイブルされることを特徴とする請求項１２に記載のメモリ装置。
15. 前記増幅器は、前記内部アレイ電圧を基準とし、前記センスモデリング信号に応答して第１の電流を発生させる入力部と、前記第１の電流を第２の電流として複製する電流ミラーと、外部電圧を基準とし、前記第２の電流に応答して前記第１の制御信号を発生させる出力部とを含むことを特徴とする請求項１に記載のメモリ装置。
16. 前記入力部は、ソースフォロワーを含むことを特徴とする請求項１５に記載のメモリ装置。
17. メモリセルアレイと、
    前記メモリセルアレイに連結され、前記メモリセルアレイに格納されたデータを感知する複数のセンス増幅器と、
    内部アレイ電圧を前記センス増幅器に供給する内部アレイ電圧発生器と、
    第１の制御信号を第１のドライバに出力するスタンバイ駆動信号発生器を含み、前記内部アレイ電圧のスタンバイ状態値を基準電圧に駆動させるスタンバイ内部電圧発生回路と、
    アクティブモード信号を受信し、前記センス増幅器のうち少なくとも１つの増幅器のセンシング動作と同時にアクティブモードパルス及び前記センシング動作前に初期化されるオーバードライブパルスを発生させる制御回路と、
    前記アクティブモードパルスに応答して第２の制御信号を第２のドライブに出力するアクティブ駆動信号発生器を含み、前記アクティブモードパルスの間、前記内部アレイ電圧のスタンバイ状態値を前記基準電圧に駆動させるアクティブ内部電圧発生回路と、
    前記オーバードライブパルスに応答して第３の制御信号を前記第２のドライバに発生させるオーバードライビングレベル制御回路と、
    を備え、オーバードライビングレベル制御回路は、前記センシング動作のための電流要件を推定するセルモデリング回路と、前記推定された電流要件に応答して前記第３の制御信号を発生させる増幅器とを含む、
    ことを特徴とするメモリ装置。
18. 前記推定された電流要件は、電源電圧、温度変化及び工程変化によってセンシング動作のための実際の電流要件を変化させることと同様に、前記電源電圧、温度変化、及び工程変化によって変化することを特徴とする請求項１７に記載のメモリ装置。
19. 前記セルモデリング回路は、
    モデルメモリセルと、
    モデルビットライン対と、
    前記メモリセルアレイから選択されたメモリセル、前記メモリセルアレイ内のビットライン対、及び前記メモリセルアレイ内の前記ビットライン対に連結される前記センス増幅器のうち１つの増幅器に同様に連結されるモデルセンス増幅器と、
    を含むことを特徴とする請求項１８に記載のメモリ装置。
20. メモリセルアレイと、
    前記メモリセルアレイに連結され、前記メモリセルアレイに格納されたデータを感知する複数のセンス増幅器と、
    内部アレイ電圧を前記センス増幅器に供給する内部アレイ電圧発生器と、
    第１の制御信号を第１のドライバに出力するスタンバイ駆動信号発生器を含み、前記内部アレイ電圧のスタンバイ状態値を基準電圧に駆動させるスタンバイ内部電圧発生回路と、
    アクティブモード信号を受信し、前記センス増幅器のうち少なくとも１つの増幅器のセンシング動作と同時にアクティブモードパルス及び前記センシング動作前に初期化するオーバードライブパルスを発生させる制御回路と、
    前記アクティブモードパルスに応答して第２の制御信号を第２のドライブに発生させるアクティブ駆動信号発生器を含み、前記アクティブモードパルスの間、前記内部アレイ電圧のスタンバイ状態値を前記基準電圧に駆動させるアクティブ内部電圧発生回路と、
    前記内部アレイ電圧発生器に連結され、前記オーバードライブパルスに応答して第３の制御信号を前記第２のドライバに発生させるオーバードライビングレベル制御回路を含むオーバードライビング内部電圧発生回路と、
    を備え、前記オーバードライビングレベル制御回路は、前記センシング動作のための電流要件を推定するセルモデリング回路と、前記推定された電流要件に応答して前記第３の制御信号を発生させる増幅器とを含む、
    ことを特徴とするメモリ装置。
21. 前記推定された電流要件は、電源電圧、温度変化及び工程変化によってセンシング動作のための実際電流要件を変化させることと同様に、前記電源電圧、温度変化、及び工程変化によって変化することを特徴とする請求項２０に記載のメモリ装置。
22. 前記セルモデリング回路は、
    モデルメモリセルと、
    モデルビットライン対と、
    前記メモリセルアレイから選択されたメモリセル、前記メモリセルアレイ内のビットライン対、及び前記メモリセルアレイ内の前記ビットライン対に連結される前記センス増幅器のうち１つの増幅器に同様に連結されるモデルセンス増幅器と、
    含むことを特徴とする請求項２０に記載のメモリ装置。
23. メモリ装置上のメモリセルアレイにアクセスするために、アクティブモード命令を受信する段階と、
    前記アクティブモード命令に応答してセンシング動作の間に消耗されるべき電荷量に比例する信号を推定するために、前記アクティブモード命令に応答してモデリング回路をメモリ装置上で活性化させる段階と、
    前記推定された信号に応答して内部アレイ電圧をオーバードライブする段階と、
    前記内部アレイ電圧のオーバードライブを初期化した後、前記内部アレイ電圧に連結される内部アレイ電圧発生器から電流を流すセンシング動作の間、前記メモリ装置上に格納されたデータを感知する段階と、
    を含むことを特徴とするメモリ装置の動作方法。
24. 前記モデリング回路を活性化させる段階は、モデルメモリセル及びモデルビットライン対においてモデルセンシング動作を行う段階と、前記モデルセンシング動作を行うために、前記内部アレイ電圧発生器から流れる電流に比例する出力信号を発生させる段階とを含むことを特徴とする請求項２３に記載のメモリ装置の動作方法。
25. 前記モデリング回路を活性化させる段階は、前記基準キャパシタ上の電圧を前記内部アレイ電圧に変化させるために、ビットラインプリチャージ電圧で充電されたキャパシタを前記内部アレイ電圧に連結させる段階と、前記モデルセンシング動作を行うために、前記内部アレイ電圧発生器から流れる電流に比例する出力信号を発生させる段階とを含むことを特徴とする請求項２３に記載のメモリ装置の動作方法。
26. 前記推定された信号は、前記モデリング回路の活性化の間、前記モデリング回路により前記内部アレイ電圧発生器から流れる電流に比例する出力信号であり、前記推定された信号に応答して内部アレイ電圧をオーバードライブする段階は、前記モデリング回路の出力信号に基づく信号及び前記内部アレイ電圧を基準電圧に制御する第２の制御信号により前記内部アレイ電圧発生器を駆動させる段階を含むことを特徴とする請求項２３に記載のメモリ装置の動作方法。
27. 前記推定された信号は、前記モデリング回路の活性化の間、前記モデリング回路により前記内部アレイ電圧発生器から流れる電流に比例する出力信号であり、前記推定された信号に応答して内部アレイ電圧をオーバードライブする段階は、前記モデリング回路の出力信号に基づく信号によりオーバードライビングアレイ電圧発生器を駆動させる段階を含み、前記オーバードライビングアレイ電圧発生器は、前記内部アレイ電圧に連結されることを特徴とする請求項２３に記載のメモリ装置の動作方法。
28. 前記推定された信号は、前記モデリング回路の活性化の間、前記モデリング回路により前記内部アレイ電圧発生器から流れる電流に比例する出力信号であり、前記方法は、前記出力電圧に比例する第１の電流を発生させる段階と、１より大きい入力対出力電流比を有する電流ミラーにより前記第１の電流を第２の電流としてミラー化する段階と、前記第２の電流に基づくオーバードライビング制御信号を発生させる段階とをさらに含むことを特徴とする請求項２３に記載のメモリ装置の動作方法。
29. 前記モデリング回路は、前記センシング動作前に非活性化されることを特徴とする請求項２３に記載のメモリ装置の動作方法。
30. 第２の内部アレイ電圧発生器を使用してスタンバイモード及びアクティブモードで前記内部アレイ電圧を基準電圧に制御する段階をさらに含むことを特徴とする請求項２３に記載のメモリ装置の動作方法。
31. 第３の内部アレイ電圧発生器を使用して前記アクティブモードで前記内部アレイ電圧を基準電圧に制御する段階をさらに含むことを特徴とする請求項３０に記載のメモリ装置の動作方法。
32. 前記推定された信号に応答してオーバードライブされる前記内部アレイ電圧発生器を駆動させることによって、前記アクティブモードで前記内部アレイ電圧を基準電圧に制御する段階をさらに含むことを特徴とする請求項３０に記載のメモリ装置の動作方法。

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