KR100714897B1 - 반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압발생 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압발생 방법 Download PDF

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Abstract

반도체 메모리 장치의 내부 어레이 전압 발생기를 사용하기 위한 방법 및 장치를 공개한다. 서술된 일실시예에서, 오버 드라이빙 레벨 제어회로는 센싱 동작 직전 내부 어레이 전압 발생기 드라이버를 위한 오버 드라이빙 제어신호를 발생시키는데 사용된다. 오버 드라이빙 레벨 제어회로는 센싱 동작 직전 센싱 동작을 위한 전류 요건을 추정하는 셀 모델링 회로 및 추정된 전류 요건에 응답하여 오버 드라이빙 제어신호를 발생시키는 증폭기를 사용한다. 이와 같은 설계는 오버 드라이브 신호 량이 예를 들어 공정, 전압, 온도 변화를 따르도록 하여, 내부 어레이 전압을 안정화시키는 정확한 오버 드라이브를 제공한다. 다른 실시예들이 서술되고 청구된다.

Description

반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압 발생 방법{Semiconductor memory device and array internal power voltage generating method thereof}
도1은 내부 어레이 전압을 발생시키기 위하여 사용되는 회로를 구비하는 종래의 메모리 장치의 일부 소자들을 도시한 도면이다.
도2는 도1의 장치로 내부 어레이 전압을 제어하는 종래의 방법을 도시한 타이밍도이다.
도3은 내부 어레이 전압을 발생시켜 오버 드라이브 하기 위하여 사용되는 회로를 구비하는 제2의 종래의 메모리 장치의 일부 소자들을 도시한 도면이다.
도4는 도3의 장치로 내부 어레이 전압을 제어하는 종래의 방법을 도시한 타이밍도이다.
도5는 메모리 셀 어레이의 한 부분에 대해서 종래의 회로 세부사항을 도시한 도면이다.
도6은 도5의 메모리 셀 어레이에서 센싱 동작을 위한 타이밍을 도시한 도면이다.
도7은 내부 어레이 전압을 발생시키고 이 내부 어레이 전압의 레벨을 오버 드라이브 하기 위하여 사용되는 회로를 구비하는 메모리 장치의 일부 소자들을 도 시한 도면이다.
도8은 도7의 메모리 장치에 유용한 오버 드라이빙 레벨 제어회로에 대한 블록도이다.
도9는 도7 및 도8의 장치로 내부 어레이 전압의 레벨을 제어하여 오버 드라이브하는 것을 도시한 타이밍 도이다.
도10 및 도11은 센스 증폭기, 비트 라인 쌍, 및 메모리 셀을 모델링하는 모델링 회로 실시예들을 도시한 도면들이다.
도12는 비트 라인 프리차지 전압으로부터 내부 어레이 전압으로 구동되는 캐패시터를 사용하는 모델링 회로 실시예를 도시한 도면이다.
도13은 도7의 오버 드라이빙 레벨 제어회로에 유용한 증폭기 실시예를 도시한 도면이다.
도14는 실시예에 유용한 내부 전압 발생기를 도시한 도면이다.
도15는 내부 어레이 전압의 레벨을 오버 드라이브하기 위하여 별도의 오버 드라이빙 드라이버를 구비하는 메모리 장치의 일부 소자들을 도시한 도면이다.
도16은 별도의 오버 드라이빙 드라이버의 일실시예를 도시한 도면이다.
본 발명은 동적 랜덤 액세스 메모리(DRAM) 반도체 장치 및 시스템에 관한 것으로, 특히 내부 어레이 전압을 발생시키는 방법 및 장치에 관한 것이다.
DRAM 장치와 같은 반도체 메모리 장치는 적절한 동작을 위하여 여러 다양한 전압을 필요로 한다. 이들 전압들 중 한 전압은 메모리 동작 중에 메모리 셀 어레이 센싱 회로에 의해 사용되는 외부에서 공급된 전원 전압과 다른 내부 어레이 전압이다.
도1은 메모리 셀 어레이(10), 제어회로(20), 스탠바이 내부 전압 발생기(30), 및 액티브 내부 전압 발생기(40)를 구비하는 전형적인 종래의 반도체 메모리 장치(100)의 일부를 도시한 것이다. 2개의 전압 발생기는 함께 작동되어, 외부 전압(VEXT)으로 유지되는 외부 전원으로부터 내부 어레이 전압(VINTA)을 메모리 셀 어레이(10)로 공급한다.
스탠바이 내부 전압 발생기(30)는 스탠바이 및 액티브 모드 둘 다에서 동작한다. 스탠바이 내부 전압 발생기(30)내의 스탠바이 구동 신호 발생기(32)는 내부 어레이 전압(VINTA)를 구동하는 드라이버(34)로 제1아날로그 제어신호(scon)를 발생한다. 스탠바이 구동 신호 발생기(32)는 내부 어레이 전압(VINTA) 레벨의 피드백을 수신하고 필요에 따라서 제1아날로그 제어신호(scon)를 조절하여 내부 어레이 전압(VINTA)를 기준 전압으로 유지시킨다.
액티브 내부 전압 발생기(40)는 제어회로(20)로부터의 신호(act)에 응답하여 단지 액티브 모드로만 동작한다. 신호(act)가 인에이블될 때, 스탠바이 구동 신호 발생기(32)와 유사한 기능을 지닌 액티브 구동 신호 발생기(42)가 활성화된다. 일단 활성화되면, 액티브 구동 신호 발생기(42)는 제2아날로그 제어신호(acon)를 전압 발생기(42) 내의 제2드라이버(44)로 발생시키는데, 이 드라이버는 또한 내부 어 레이 전압(VINTA)를 구동시킨다. 그러므로, 연결된 드라이버들(34, 44)의 구동 능력은 액티브 모드의 센싱 동작 동안 전류를 공급하도록 사용될 수 있다.
도2는 장치(100)의 전형적인 액티브 모드 동작을 도시한 타이밍도이다. 액티브 명령 신호(ACT)가 제어회로(20)에 의해 수신되면, 액티브 제어신호(act)가 발생된다. 초기에, 내부 어레이 전압(VINTA)은 액티브 내부 전압 발생기(40)가 활성화될 때 자신의 정상 전압 레벨(A)을 다소 초과하여 오버 드라이브 될 수 있다.
액티브 제어신호(act)가 발생된 직후, 제어회로(20)는 메모리 셀 어레이(10)로의 센스 증폭기 인에이블 신호(SEN)를 발생하여, 이 메모리 셀 어레이(10)가 센싱 동작을 초기화시키도록 한다. 센싱 동작은 내부 어레이 전압(VINTA)으로 급속하게 충전되어야 하는 많은 비트 라인을 필요로 한다. 센싱 동작의 초기 스테이지 동안 소모되는 전류는 매우 크다. 이는 내부 어레이 전압(VINTA)을 자신의 스탠바이 상태 값(A)으로 복구하기 전 전압 레벨(B)로 급강하하기 때문이다. 센싱 동작 동안 전압 감소(voltage dip)가 제어 및 최소화되지 않으면, 메모리 장치는 정확하게 동작할 수 없다.
도3은 오버 드라이빙 회로(50)를 부가함으로써 메모리 장치의 전압 감소 문제를 극복하고자 하는 제2의 종래의 반도체 메모리 장치(200)의 일부를 도시한 것이다. 제어회로(20')는 제어회로(20)와 유사하게 동작하지만, 또한 오버 드라이빙 제어신호(Pact)를 오버 드라이빙 회로(50)에 공급한다. 오버 드라이빙 회로(50)가 오버 드라이빙 제어신호(Pact)를 수신하면, 이 회로는 오버 드라이빙 신호(acon')를 제2드라이버(44)로 발생한다.
도4에 도시된 타이밍도를 참조하면, 오버 드라이빙 제어신호(Pact)는 메모리 셀 어레이(10)로의 센스 증폭기 인에이블 신호(SEN)를 활성화시키기 전 짧은 기간동안 활성화된다. 이 활성화기간 동안, 오버 드라이빙 회로(50)는 외부 전압(VEXT)이 적절한 전압 레벨을 유지할 때 드라이버(44)로 하여금 내부 어레이 전압(VINTA)를 전압 레벨(C)으로 오버 드라이브시킨다. 센싱 동작의 고전류 부분 동안, 스탠바이 및 액티브 구동 신호 발생기들(32, 34)에 의해 종래 방식으로 센싱 동작 동안 제어되는 내부 어레이 전압(VINTA)이 도2에서처럼 전압 레벨(A)보다 아래로 강하되는 것이 아니라 전압 레벨(A)로 다시 강하되도록, 전압 레벨(C)은 정확하게 충분히 높게 설계된다. 그러나, 외부 전압(VEXT)이 너무 높은 레벨을 유지할 때, 내부 어레이 전압(VINTA)이 전압 레벨(D)에 의해서 오버 드라이브될 수도 있다. 경우에 따라서는 전압 레벨(D)이 메모리 장치가 정확하게 동작하지 못하도록 하는 전압레벨(E)로 다시 강하될 것이다.
도3 및 도4에 따라서 내부 어레이 전압을 발생시 여러 가지 문제가 현재 인지되어 있다. 먼저, 도4에 도시된 바와 같이, 오버 드라이브 전압이 불충분하다라고 추정될 때, 예를 들어 전압 레벨(D)이라고 추정될 때, 센싱 동작 동안 소모되는 전류는 내부 어레이 전압을 원하는 전압 레벨(A)로 다시 강하시키는데 충분할 수 없다. 이 내부 어레이 전압은 장치를 불안정하게 동작시킬 수 있는 상승된 전압 레벨(E)으로 유지된다. 또한, 오버 드라이브 전압이 너무 낮다라고 추정되면, 도2에 도시된 바와 같은 상황이 여전히 발생할 수 있다. 이와 같은 문제는 예를 들어 외부 전압(VEXT)이 불충분하게 제어되는 경우에 발생할 수 있다. 또한, 제어회로 (20')는 오버 드라이빙 제어신호(Pact)의 펄스 폭을 변화시켜 오버 드라이브 전압을 변화시킬 수 있는 공정, 전압, 및 온도(PVT) 조건에 의해 영향을 받는다.
본 발명의 목적은 더욱 정확한 오버 드라이빙 신호를 발생시킬 수 있는 내부 어레이 전압 발생 방법 및 회로를 제공하는데 있다.
일 실시예에서, 메모리 장치는 센싱 동작을 위한 전류 또는 전하 요건을 추정하는 셀 모델링 회로 및 전하 또는 전류 요건에 응답하여 드라이버 제어신호를 발생시키는 증폭기를 갖는 오버 드라이빙 레벨 제어회로를 구비한다. 셀 모델링 회로가 일반적으로 실제 메모리 셀 어레이와 동일한 PVT 변화를 겪고 센싱 동작시의 전류 소모 또는 전하 소모를 모델링하기 때문에, 오버 드라이빙 레벨 제어회로는 더욱 정확한 내부 어레이 전압 오버 드라이브를 제공하는 것으로 간주된다.
부가적인 실시예에서, 메모리 장치는 메모리 셀 어레이, 이 메모리 셀 어레이에 연결되어 이 메모리 셀 어레이에 저장된 데이터를 감지하는 다수의 센스 증폭기들, 내부 어레이 전압을 상기 센스 증폭기들에 공급하는 내부 어레이 전압 발생기, 및 이 내부 어레이 전압 발생기에 접속되어 센싱 동작 동안 적어도 센스 증폭기에 사용을 위한 파워를 공급하는 제1드라이버를 구비한다. 메모리 장치는 또한 기준 캐패시터 및 스위치 회로를 가져 센싱 동작 전 기준 캐패시터 상의 전압을 제1전압 레벨로부터 제2전압 레벨로 변화시키는 모델링 회로를 구비한다. 이 모델링 회로는 변화되는 기준 캐패시터 전압과 관계되는 센스 모델링 신호를 증폭기로 출력시킨다. 이 증폭기는 센스 모델링 신호에 따른 아날로그 제어신호를 드라이버에 공급하여 센싱 동작을 시작하기 전 내부 어레이 전압을 증가시킨다. 기준 캐패시터는 예를 들어 스위칭 회로를 가져 비트 라인 프리차지 전압으로부터 내부 어레이 전압으로 향하도록 이를 충전시키는 간단한 캐패시터일 수 있다. 다른 실시예에서, 기준 캐패시터는 모델 메모리 셀, 모델 비트 라인, 모델 센스 증폭기, 및 메모리 셀 어레이 내의 메모리 셀의 센싱 경로에 나타나는 다른 회로 형태를 취할 수 있다.
이 개시 내용의 또 다른 양상인 메모리 장치 동작 방법이 서술된다. 이 방법은 메모리 장치 상의 메모리 셀 어레이에 액세스하기 위하여 액티브 모드 명령을 수신하는 단계를 포함한다. 이 액티브 모드 명령에 응답하여, 모델링 회로는 메모리 장치상에서 활성화되어, 액티브 모드 명령에 응답하여 센싱 동작 동안 소모될 전하량에 비례하는 신호를 추정한다. 내부 어레이 전압은 추정된 신호에 응답하여 오버 드라이브된다. 내부 어레이 전압의 오버 드라이브를 초기화한 다음, 메모리 장치상에 저장된 데이터는 내부 어레이 전압에 연결된 내부 어레이 전압 발생기로부터 전류를 도출하는 센싱 동작 동안 감지된다.
첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 어레이 내부 전원 전압 발생 방법을 설명하면 다음과 같다.
이 실시예들의 도입부로서, 도5 및 도6 각각은 메모리 셀 어레이의 배열 및 센싱 동작의 타이밍을 도시한다. 도5는 메모리 셀 어레이(10)가 메모리 셀 어레이 블록들(BK1, BK2, ..., BKn)로 분할되는 것을 도시하는데, 이 블록은 이 어레이에 걸쳐서 반복된다. 각 메모리 셀 어레이 블록은 다수의 메모리 셀 들을 구비하는데, 이 셀 들 중 2개의 셀 들(MC1, MC2)이 블록들(BK1, BK2) 각각에 도시된다. 예로서 셀(MC1)을 취하면, 셀(MC1)은 선택되어 워드 라인(WL1)상의 워드 라인 선택 신호에 의해 비트 라인(ABL1)에 연결된다. 메모리 셀 당 하나의 정보 비트를 저장하는 메모리 장치에서, 셀(MC1)은 메모리 셀 캐패시터 상의 전하의 유무에 의해 이 정보 비트가 논리 "0" 또는 "1" 인지를 각각 나타낸다.
도시되지 않았지만, 다수의 메모리 셀들이 공통 비트 라인(ABL1)을 따라서 블록(BK1)에 배치된다는 것을 이해할 것이며, 각 셀은 워드 라인 선택 신호를 대응하는 워드 라인에 인가함으로써 공통 비트 라인(ALB1)에 접속될 수 있다. 기준 비트 라인(ABL1B)은 비트 라인(ABL1)과 평행하게 배치되지만, 메모리 셀에 접속하지 않는다.
프리차지 회로(PREC1)는 비트 라인(ABL) 및 기준 비트 라인(ABL1B) 간에 연결된다. 프리차지 회로는 프리차지 신호(PRE)에 의해 제어되는 3개의 NMOS 트랜지스터들(N1, N2, N3)을 포함한다. 프리차지 신호(PRE)는 워드 라인 선택 신호가 활성화되지 않을 때 활성화되어 비트 라인들(ABL1, ABL1B)을 비트 라인 전압(VBL)으로 프리차지시키는데, 이 비트 라인 전압은 내부 어레이 전압(VINTA) 및 내부 어레이 접지 전압(VSSA)사이의 중간 전압이다. 트랜지스터(N1)는 프리차지 신호(PRE)가 활성화될 때 비트 라인들(ABL1, ABL1B)을 모두를 연결시켜, 각 비트 라인 상의 전압을 동일하게 한다. NMOS트랜지스터들(N2, N3)은 프리차지 신호(PRE)가 활성화될 때 비트 라인들(ABL1, ABL1B) 각각을 비트 라인 전압(VBL)에 연결시킨다.
블록(BK1) 배열과 유사한 배열이 공통 비트 라인(ALB2), 기준 비트 라인(ABL2B) 및 제2프리차지 회로(PREC2)를 구비하는 블록(BK2)에 존재한다.
2개의 블록들(BK1, BK2)은 비트 라인 센스 증폭기(SAC)를 공유한다. 더욱 양호한 센싱 능력을 제공하기 위하여, 블록들(BK1, BK2)는 2개의 아이솔레이션 회로들(ISOG1, ISOG2) 각각을 통해서 센스 증폭기(SAC)에 연결된다. 각 아이솔레이션 회로는 2개의 NMOS트랜지스터들(N4, N5)을 구비하는데, 이들 트랜지스터들은 메모리 셀 어레이 비트 라인 및 이에 대응하는 센싱 비트 라인 사이에 및 메모리 셀 어레이 기준 비트 라인 및 이에 대응하는 센싱 비트 라인 사이에 각각 연결된다. BK1 메모리 셀에 저장된 전하가 감지되면, 아이솔레이션 회로(ISOG1)는 제1아이솔레이션 신호(ISO1)에 의해 인에이블 되는 반면에, 제2아이솔레이션 신호(ISO2)는 아이솔레이션 회로(ISOG2)를 디스에이블 시킨다.
비트 라인 센스 증폭기(SAC)는 아이솔레이션 회로(ISOG1)가 인에이블되면 비트 라인들(ABL1, ABL1B) 각각에 연결되는 2개의 센싱 비트 라인들(SBL, SBLB)을 구비한다. 센스 증폭기(SAC)는 SBL 및 SBLB 사이에 연결되는 직렬의 PMOS트랜지스터쌍(P1, P2)을 구비하는데, PMOS트랜지스터(P1)의 게이트는 센싱 비트 라인(SBLB)에 접속되고 P2의 게이트는 SBL에 연결된다. 센싱 동작 동안 내부 어레이 전압(VINTA)에 접속되는 센스 증폭기 인에이블 신호(LA)는 PMOS트랜지스터들(P1, P2)사이에 연결된다. 센스 증폭기(SAC)는 또한, 센싱 비트 라인쌍(SBL, SBLB) 상에 연결되는 직렬의 NMOS트랜지스터쌍(N6, N7)을 구비하는데, NMOS트랜지스터(N6)의 게이트는 센싱 비트 라인(SBLB)에 접속되고 NMOS트랜지스터(N7)의 게이트는 센싱 비트 라인(SBL)에 접속된다. 센싱 동작 동안 내부 어레이 접지 전압(VSSA)에 접속되는 상보적인 센스 증폭기 인에이블 신호(LAB)는 NMOS트랜지스터쌍(N6, N7)사이에 연결된다.
2개의 NMOS트랜지스터들(N8, N9)을 구비하는 데이터 입력/출력 게이트(IOG)는 칼럼 선택 라인(CSL)상의 선택 신호에 응답하여 센싱 비트 라인들(SBL, SBLB) 각각을 2개의 입력/출력 라인들(IO, IOB)에 선택적으로 연결시킨다.
도5에 도시된 각종 제어신호를 발생시키는데 필요한 널리 공지된 주변 회로는 도시하지 않았다. 이와 같은 주변 회로는 일반적으로, 워드 라인 및 아이솔레이션 신호를 선택하는 로우 디코더, 칼럼 선택 라인을 선택하는 칼럼 디코더, 및 다른 도시된 신호 라인 상에 적절한 신호를 발생시키는 다른 타이밍/스위칭 구성요소들을 구비한다. 내부 어레이 전압 발생기는 내부 어레이 전압(VINTA) 및 내부 어레이 접지 전압(VSSA)를 각 센싱 동작을 위하여 적절한 센스 증폭기에 공급한다.
도6은 도5의 메모리 셀(MC1)에 액세스하는 센싱 동작을 위한 상대 타이밍을 도시한 것이다. 액티브 모드 명령(ACT)을 수신하기 전, 프리차지 신호(PRE)가 활성화됨으로써, 비트 라인들(ABL1, ABL1B)을 VBL로 프리차지시킨다. 센싱 비트 라인들(SBL, SBLB)은 또한, 센스 증폭기 인에이블 신호들(LA, LAB)을 VBL로 설정함으로써 VBL로 프리차지된다.
액티브 모드 명령(ACT)을 수신시, 프리차지된 비트 라인들(ABL1, ABL1B)을 프리차지된 센싱 비트 라인들(SBL, SBLB)에 연결시키기 위해 ISO1가 발생되고, 셀(MC1)을 비트 라인(ABL1)에 연결시키기 위해 워드 라인(WL1)에 전압이 인가된다. 셀(MC1) 및 비트 라인(ABL1)이 연결되면, ABL1 상의 전압은 메모리 셀(MC1) 캐패시터 및 비트 라인의 분포된 용량 사이의 전하-공유 동작에 따라서 변화된다. 따라서, 메모리 셀이 VBL 보다 큰 전압으로서 논리 "1"을 저장하면, 전하 공유 동작은 비트 라인 전압을 증분 전압(+△V) 만큼 증가시킨다. 메모리 셀이 VBL 보다 작은 전압으로서 논리 "0"을 저장하면, 전하 공유 동작은 비트 라인 전압을 전압(-△V) 만큼 감소시킨다.
전하 공유 동작이 안정화되면, 비트 라인 센스 증폭기(SAC)는 센싱 동작 제어신호(SEN)에 의해 활성화된다. 제어신호(SEN)는 센스 증폭기 인에이블 신호(LA)로 하여금 내부 어레이 전압(VINTA)를 PMOS트랜지스터들(P1, P2)로 공급하도록 하고 상보적인 센스 증폭기 인에이블 신호(LAM)로 하여금 내부 어레이 접지 전압(VSSA)을 NMOS트랜지스터들(N6, N7)로 공급하도록 한다. 따라서, 센싱 동작 제어신호(SEN)이 센싱 비트 라인(SBLB)가 센싱 비트 라인(SBL)보다 조금 더 높은 레벨로 될 때 활성화되면, PMOS트랜지스터(P1)는 PMOS트랜지스터(P2)보다 내부 어레이 전압(VINTA)에 낮은 저항 경로를 제공하고, PMOS트랜지스터(P7)는 NMOS트랜지스터(N6) 보다 내부 어레이 접지 전압(VSSA)에 낮은 저항 경로를 제공하여, 센스 증폭기가 센싱 비트 라인(SBL)을 내부 어레이 전압(VINTA)로 급속하게 구동시키도록 하고 센싱 비트 라인(SBLB)를 내부 어레이 접지 전압(VSSA)로 싱크(sink)시키도록 한다. 센싱 동작 제어신호(SEN)이 센싱 비트 라인(SBL)이 센싱 비트 라인(SBLB)보다 조금 더 낮은 레벨로 될 때 활성화되면, 센스 증폭기가 센싱 비트 라인(SBL)을 내부 어레이 접지 전압(VSSA)로 급속하게 싱크시키도록 하고 센싱 비트 라인(SBLB)를 내부 어레이 전압(VINTA)로 구동시키도록 하는 반대의 작용을 행한다라고 유사한 분석을 한다.
센스 증폭기(SAC)를 구동시키는 방식이 무엇이든지, 상당한 전류가 내부 어레이 전압(VINTA) 발생기로부터 도출되어 VBL 또는 VBL+△V로부터 내부 어레이 전압(VINTA)까지 비트 라인들 중 한 비트 라인을 충전시킨다. 대부분의 메모리 장치에서, 다수의 센스 증폭기는 함께 동작되는데, 이것이 센싱 동작 동안 메모리 셀 어레이의 전류 요구를 크게한다. 이들 개념의 이해가 지금부터 설명될 본 실시예를 이해하는데 도움을 줄 것이다.
도7은 메모리 셀 어레이(10), 제어회로(20'), 스탠바이 내부 전압 발생 회로(30), 액티브 내부 전압 발생 회로(40), 및 오버 드라이빙 레벨 제어회로(60)를 구비하는 반도체 메모리 장치(300)를 도시한 것이다. 스탠바이 내부 전압 발생 회로(30)는 도1 및 도3의 스탠바이 내부 전압 발생 회로와 유사하게 동작하여 액티브 및 스탠바이 모드에서 메모리 셀 어레이로 내부 어레이 전압(VINTA)을 제공한다. 액티브 내부 전압 발생 회로(40)는 도3의 액티브 내부 전압 발생 회로와 유사하게 동작하여 액티브 모드에서 내부 어레이 전압(VINTA) 발생을 보완하는데, 드라이버(44)가 오버 드라이빙 레벨 제어회로(60)로부터 아날로그 제어신호를 수신한다는 점에서 차이가 있다.
도8을 참조하면, 오버 드라이빙 레벨 제어회로(60)는 셀 모델링 회로(70) 및 증폭기(72)를 구비한다. 셀 모델링 회로(70)는 오버 드라이빙 제어신호(Pact)를 수신하고 어레이 내부 어레이 전압(VINTA)에서 센싱 동작 동안 메모리 셀 어레이에 의해 소모될 전하 또는 전류의 량을 추정하는 신호(out)를 발생시킨다. 예를 들어, 신호(out)는 센싱 동작 동안 내부 어레이 전압(VINTA)로부터 전하 소모율에 비례하는 전류 또는 전압을 추정할 수 있거나, 집적화될 때, 센싱 동작 동안 내부 어레이 전압(VINTA)로부터 소모되는 전하에 비례하는 전류 또는 전압을 추정할 수 있다. 증폭기(72)는 신호(out)를 수신하고 이를 적절하게 증폭하여 아날로그 제어신호(acon")를 내부 어레이 전압(VINTA) 드라이버에 제공한다.
도9는 일실시예를 위한 오버 드라이빙 레벨 제어회로 출력의 목표 타이밍을 도시한 것이다. 액티브 모드 명령(ACT)에 응답하여, 제어회로(20')는 오버 드라이빙 제어신호(Pact)를 오버 드라이빙 레벨 제어회로(60)로 발생시킨다. 신호(Pact)는 셀 모델링 회로(70)를 활성화시키는데, 이 회로는 증폭기(72), 결국 드라이버(44)를 구동시켜 모델에 따라서 내부 어레이 전압을 상승시킨다. 액티브 구동 신호 발생기(42)는 센싱 동작 제어신호(SEN)를 활성화시키기 전 액티브 제어신호(act)에 의해 인에이블된다. 오버 드라이빙 제어신호(Pact)는 제어신호(SEN)가 활성화됨과 거의 동시에 디스에이블 된다(각종 실시예에서, Pact는 제어신호(SEN)의 활성화 직전, 동시에, 또는 직후에 디스에이블되도록 설계될 수 있다). 정확한 모델링 동작으로 인해, 모델링 회로 활성화 동안 내부 어레이 전압(VINTA)에 부가되는 과다 전압은 메모리 셀 어레이 센스 증폭기들이 전류를 도출하여 비트 라인을 내부 어레이 전압(VINTA)로 충전시켜, 내부 어레이 전압(VINTA)를 목표 전압 레벨(A)으로 또는 그 근처로 복귀시킨다.
셀 모델링 회로(70) 및 증폭기(72)의 실시예가 지금부터 상세하게 설명될 것 이다. 셀 모델링 회로(70)의 제1실시예가 도10에 도시된다.
모델링 회로(70)는 부분적으로, 모델 메모리 셀(MMC), 모델 프리차지 회로(MPREC), 2개의 모델 아이솔레이션 게이트들(MISOG1, MISOG2), 모델 어레이 비트 라인들(MABL, MABLB), 및 모델 비트 라인 센스 증폭기(MSAC)를 구비한다. 이들 소자들 주변에 다른 회로가 또한 포함되는데, 모델링 회로(70)의 동작이 진행될 때 설명될 것이다.
모델 메모리 셀(MMC)은 어떤 면에서 메모리 셀 어레이 내의 메모리 셀과 유사하다. 이 셀은 NMOS패스 트랜지스터(N)가 인에이블될 때 비트 라인(MABL)에 연결될 수 있는 캐패시터(C)를 구비한다. 패스 트랜지스터(N)는 오버 드라이빙 제어신호(Pact)에 의해 인에이블 되어, 캐패시터(C) 및 비트 라인(MABL) 사이에서 전하 공유 동작을 발생시킨다.
오버 드라이빙 제어신호(Pact)는 또한, 인버터(I)에 공급되는데, 이 인버터의 출력은 인에이블 신호로서 모델 프리차지 회로(MPREC) 내의 NMOS트랜지스터들(MN1, MN2, MN3)의 게이트에 공급된다. 이 3개의 트랜지스터들(MN1, MN2, MN3)은 도5의 트랜지스터들(N1, N2, N3)과 유사하게 구성됨으로써, 오버 드라이빙 제어신호(Pact)가 발생되는 것을 제외하면, 모델 프리차지 회로(MPREC)가 모델 비트 라인들(MABL, MABLB)을 비트 라인 프리차지 전압(VBL)으로 프리차지시킨다.
모델 아이솔레이션 게이트들(MISOG1, MISOG2)은 기능면에서 도5의 아이솔레이션 게이트들(ISO1, ISO2)과 유사하다. 그러나, 아이솔레이션 신호에 의해 구동되는 대신에, 모델 아이솔레이션 게이트(MISOG1) 내의 패스 트랜지스터의 게이트는 외부 전압(VEXT)의 레벨보다 높은 레벨인 승압 전압(Vpp)에 영구적으로 연결됨으로써, 모델 아이솔레이션 게이트(MISOG1)가 영구적으로 인에이블되도록 한다. 유사하게, 모델 아이솔레이션 게이트(MISOG2) 내의 패스 트랜지스터의 게이트는 내부 어레이 접지 전압(VSSA)에 영구적으로 연결됨으로써, 모델 아이솔레이션 게이트(MISOG2)가 영구적으로 디스에이블 되도록 한다. 모델 아이솔레이션 게이트(MISOG2)가 영구적으로 디스에이블 되기 때문에, 비트 라인 프리차지 회로 또는 메모리 셀들은 모델 비트 라인 센스 증폭기(MSAC)에 대향되는 모델 아이솔레이션 게이트(MISOG2)의 단부에 제공되지 않는다. 대신, 모델 아이솔레이션 게이트(MISOG2)는 단지 비트 라인 프리차지 전압(VBL)에만 연결된다.
모델 아이솔레이션 게이트(MISOG1)가 영구적으로 인에이블되기 때문에, 모델 센스 증폭기(MSAC) 내의 센싱 비트 라인들(MSBL, MSBLB) 각각은 모델 비트 라인들(MABL, MABLB)에 영구적으로 연결된다. 따라서, 모델 비트 라인들(MABL, MABLB) 상의 프리차징 동작은 또한 모델 센싱 비트 라인들(MSBL, MSBLB)를 비트 라인 프리차지 전압(VBL)으로 프리차지시킨다.
도5의 비트 라인 센스 증폭기(SAC)와 유사하게, 모델 비트 라인 센스 증폭기는 모델 센싱 비트 라인들(MSBL, MSBLB) 사이에 연결되는 2개의 PMOS트랜지스터들(MP1, MP2) 및 2개의 NMOS트랜지스터들(MN6, MN7)을 구비한다. 따라서, 활성화될 때, 모델 비트 라인 센스 증폭기(MSAC)는 도5의 센스 증폭기(SAC)와 유사하게 기능하여 모델 센싱 비트 라인들(MSBL, MSBLB)사이의 전압차를 증폭시킨다.
모델 비트 라인 센스 증폭기(MSAC)의 활성화는 오버 드라이빙 제어신호 (Pact)에 응답하여 발생된다. 오버 드라이빙 제어신호(Pact)가 인에이블될 때, 오버 드라이빙 제어신호(Pact)는 NMOS트랜지스터(MN8)의 게이트를 구동하여, 트랜지스터들(MN6, MN7)의 일측을 내부 어레이 접지 전압(VSSA)에 연결시킨다. 또한, 오버 드라이빙 제어신호(Pact)가 인에이블될 때, 인버터(I)의 출력(오버 드라이빙 제어신호(Pact)의 논리적인 반전)은 PMOS트랜지스터(MP3)의 게이트를 구동하여, 트랜지스터들(MP1, MP2)의 일측을 내부 어레이 전압(VINTA)에 연결시킨다.
부가적인 NMOS트랜지스터(MN9)는 또한 셀 모델링 회로(70)에 포함될 수 있다. NMOS트랜지스터(MN9)의 게이트는 장치가 시퀀스를 개시하는 동안 논리 하이 조건으로 순간적으로 구동되는 제어신호(pup)에 의해 구동된다. 신호(pup)가 하이로 구동될 때, NMOS트랜지스터(MN9)는 캐패시터(C)를 내부 어레이 접지 전압(VSSA)에 연결시켜, 캐패시터(C)에서 모든 전하를 방출시킨다. 이는 모델 메모리 셀(MMC)을 공지된 논리 "0" 메모리 조건으로 효율적으로 프리셋한다.
앞서의 구성요소 설명에 따라서, 액티브 모드 명령(ACT)에 응답하여 셀 모델링 회로(70)의 동작이 지금부터 설명될 것이다. Pact의 발생은 모델 프리차지 회로(MPREC)를 턴 오프시키고 모델 비트 라인들(MABL, MSBL) 상의 전하 부분을 캐패시터(C)로 방출시키는 전하 공유 동작을 초기화하여 모델 센싱 비트 라인(MSBL) 상의 전압을 VBL보다 아래로 낮추는 반면, 모델 비트 라인들(MABLB, MSBLB)은 VBL로 유지된다. 오버 드라이빙 제어신호(Pact)의 발생은 또한 NMOS트랜지스터들(MN6, MN7)을 내부 어레이 접지 전압(VSSA)에 접속시켜, MABL, C, 및 MSBL이 내부 어레이 접지 전압(VSSA)에 도달될 때까지 전하를 MABL, C, 및 MSBL로부터 NMOS트랜지스터 (MN6)을 통해서 방출시킨다. 오버 드라이빙 제어신호(Pact)의 발생은 또한 PMOS트랜지스터들(MP1, MP2)를 내부 어레이 전압(VINTA)에 접속시켜, MABLB 및 MSBLB이 VINTA에 도달될 때까지 전하를 내부 어레이 전압(VINTA)로부터 PMOS트랜지스터(MP2)를 통해서 MABLB 및 MSBLB로 공급한다.
저항(R1)이 내부 어레이 전압(VINTA) 및 트랜지스터(MP3)사이에 연결됨으로써, 모델링 회로 활성화 동안 내부 어레이 전압(VINTA)로부터 MABLB 및 MSBLB로 공급되는 모든 전하가 충전 전류로서 저항(R1)을 통과하도록 한다는 점에 유의하여야 한다. 모델링 회로 출력 신호(out)는 저항(R1) 및 PMOS트랜지스터(MP3)를 접합시키는 노드에서 취해진다. 따라서, 모델링 회로 활성화 전, 신호(out)은 전류가 저항(R1)을 통해서 흐르지 않기 때문에 내부 어레이 전압(VINTA)으로 설정된다. 모델링 회로(70)가 활성화될 때, 비트 라인 충전 전류(Ic)는 저항(R1)을 통해서 흘러, 신호(out)에서의 전압을 VINTA-Ic×R1으로 강하시킨다. 전류(Ic)는 비트 라인들(MABLB, MSBLB)로서 내부 어레이 전압(VINTA)에 근사하게 감소되고, 신호(out)이 결국 내부 어레이 전압(VINTA)에 또다시 근사하게 될 때까지 신호(out)를 상승시킨다.
셀 모델링 회로(70) 내의 모델 구성요소의 레이아웃 및 크기는 메모리 셀 어레이에서 센싱 동작 동안 사용되는 레이아웃 및 크기에 정합하거나 근사하게 되도록 설정될 수 있다. 따라서, 모델링 회로 활성화 동안 사용되는 충전 전류는 센싱 동작을 모델링 하자마자 시작될 실제 센싱 동작에서 필요로 될 충전 전류의 추정값을 표시하도록 설계될 수 있다. 충전 전류 추정값이 실제 센싱 동작과 거의 동시에 발생되기 때문에, 상기 모델링 회로상에 동시에 제조되는 유사한 회로상에서, 센싱 동작에 필요로 하는 전류에 영향을 미칠 수 있는 공정, 전압 및 온도 차는 유사한 모델링 회로에 영향을 미쳐, 내부 어레이 전압(VINTA)의 오버 드라이브의 정확도를 증가시킨다. 게다가, 모델링 회로 활성화 동안 추정되는 대부분의 충전 전류가 오버 드라이빙 제어신호(Pact)의 펄스의 시작에 거의 근접하여 발생되기 때문에 오버 드라이빙 제어신호(Pact)의 펄스 폭에 대한 감응성은 감소될 수 있다.
도11은 셀 모델링 회로(70)에 대한 또 다른 구성을 도시한 것이다. 장치 개시 시퀀스 동안 캐패시터(C)의 상태를 설정하는 PMOS트랜지스터(MP4)는 PMOS트랜지스터(MP4)로 대체된다. PMOS트랜지스터(MP4)의 게이트는 장치 개시 시퀀스 동안 논리 로우 조건으로 순간적으로 구동되는 제어신호(pupB)에 의해 구동된다. 제어신호(pupB)가 로우로 구동될 때, PMOS트랜지스터(MP4)는 캐패시터(C)를 내부 어레이 전압(VINTA)에 연결시켜, 캐패시터(C)를 충전시킨다. 이는 모델 메모리 셀(MMC)을 공지된 논리 "1" 메모리 조건으로 프리셋한다.
모델링 회로의 활성화 시, C 및 모델 비트 라인들(MABL, MSBL) 사이의 전하 공유 동작은 캐패시터(C)로부터 모델 비트 라인들(MABL, MSBL)을 충전시켜 MSBL 상의 전압을 VBL을 초과하여 상승시키는 반면에, 모델 비트 라인들(MABLB, MSBLB)은 VBL로 유지된다. Pact의 발생은 또한 트랜지스터들(MN6, MN7)을 내부 어레이 접지 전압(VSSA)에 접속시켜, MABLB 및 MSBLB가 내부 어레이 접지 전압(VSSA)에 도달될 때까지 전하를 MABLB 및 MSBLB로부터 MN7을 통해서 방출시킨다. 오버 드라이빙 제어신호(Pact)의 발생은 또한 트랜지스터들(MP1, MP2)을 내부 어레이 전압(VINTA)에 접속시켜, MABL, C 및 MSBL이 내부 어레이 전압(VINTA)에 도달될 때까지 전하를 내부 어레이 전압(VINTA)로부터 PMOS트랜지스터(MP1)을 통해서 MABL, C 및 MSBL로 공급한다.
모델링 회로(70)가 활성화될 때, 비트 라인 충전 전류(Ic)는 저항(R1)을 통해서 흘러, 출력 노드(out)에서의 전압을 VINTA-Ic×R1으로 강하시킨다. 전류(Ic)는 out이 결국 전압(VINTA)에 또 다시 근사하게 될 때까지 비트 라인들(MABLB, MSBLB) 및 캐패시터(C)로서 내부 어레이 전압(VINTA)에 근사하게 감소된다. MSBL 상의 센싱 동작 개시 전압이 도11의 MSBLB 상의 개시 전압보다 다소 높고 모델 메모리 셀(MMC)이 또한 충전되기 때문에, 모델링 회로 출력 신호(out)는 도10의 실시예에 대해서보다 도11의 실시예에 대해서 다소 상이하게 될 수 있다는 점에 유의하라.
도10 및 도11에 도시된 셀 모델링 회로 실시예는 실제 센싱 구성을 거의 모방하지만, 다른 모델링 회로 실시예가 가능하다. 예를 들어, 도12는 더욱 간단한 셀 모델링 회로(70)를 도시한 것이다. 모델 메모리 셀(MMC)은 NMOS패스 트랜지스터(N)에 연결되는 캐패시터(C)를 구비하는데, 이 트랜지스터는 저항(R2)을 통해서 내부 어레이 전압(VINTA)에 접속된다. 셀 모델링 회로 출력 신호(out)는 저항(R2) 및 트랜지스터(N)를 접합하는 노드로부터 공급된다. PMOS트랜지스터(MP3)는 또한 캐패시터(C) 및 비트 라인 프리차지 전압(VBL)에 연결된다. 오버 드라이빙 제어신호(Pact)는 패스 트랜지스터(N)의 게이트를 구동시키고 또한 트랜지스터(MP3)의 게이트를 구동시킨다.
오버 드라이빙 제어신호(Pact)를 활성화하기 전, 트랜지스터(MP3)가 활성화 되어, 캐패시터(C)가 비트 라인 프리차지 전압(VBL)으로 충전되도록 한다. 오버 드라이빙 제어신호(Pact)가 활성화되면, 트랜지스터(MP3)는 디스에이블 되고 트랜지스터(N)는 인에이블되어, C가 VBL로부터 VINTA를 향하여 충전되도록 한다. 앞서 예와 유사하게 출력 신호(out)는 충전 전류가 캐패시터(C)에 공급될 때 내부 어레이 전압(VINTA) 보다 아래로 강하된다. 캐패시터(C) 및 저항(R2)은 원하는 출력 신호 프로필을 성취하도록 선택될 수 있다. 도10 및 도11에 도시된 모델처럼 모델을 정확하게 할 수 없지만, 도12의 모델링 회로는 또한 더욱 복잡한 실시예와 유사한 방식으로 PVT 변화를 따를 것이다.
도13을 참조하면, 셀 모델링 회로(70)의 실시예와 쌍을 이룰수 있는 증폭기(72)의 일실시예가 도시된다. 증폭기(72)는 입력부(IP), 전류 미러(CM), 및 출력부(OP)를 구비한다. 각각이 차례로 설명될 것이다.
입력부(IP)는 NMOS트랜지스터(N10), 저항(R3), 및 PMOS트랜지스터(P3)를 구비한다. 트랜지스터(N10) 및 저항(R3)은 소스 폴로어(source follower) 구성으로 연결되는데, 트랜지스터(N10)의 드레인은 내부 어레이 전압(VINTA)에 접속되며, 트랜지스터(N10)의 게이트는 모델링 회로 출력 신호(out)에 의해 구동되고, 저항(R3)은 트랜지스터(N10)의 소스 및 내부 어레이 접지 전압(VSSA)사이에 접속된다. 트랜지스터(N10) 및 저항(R3)이 연결되는 노드(a)에서의 전압은 모델링 회로 출력 신호(out)상에 나타나는 전압을 따른다. 트랜지스터(P3)의 게이트는 노드(a)에 연결되며, 트랜지스터(P3)의 소스는 VINTA에 연결되고, 트랜지스터(P3)의 드레인은 노드 (b)에서의 전류 미러(CM)의 입력에 연결된다.
전류 미러(CM)는 A:B의 트랜지스터 폭비를 지닌 2개의 n-채널 MOSFET 트랜지스터들(N11, N12)을 구비한다. 트랜지스터(N11)는 전류 미러 입력 노드(b)에 연결된 드레인, VSSA에 연결된 소스, 및 전류 미러 입력 노드(b)에 연결되는 게이트를 갖는다. 트랜지스터(N12)는 전류 미러 출력 노드(c)에 연결된 드레인, VSSA에 연결된 소스, 및 전류 미러 입력 노드(b)에 연결된 게이트를 갖는다. 폭비(A:B)는 스케일링 팩터(B/A)에 의해서 트랜지스터(N11)를 통과한 전류(i1)에 관련하여 트랜지스터(N12)를 통과한 전류(i2)를 발생한다.
출력부(OP)는 외부 전원 전압(VEXT)에 연결된 소스 및 전류 미러 출력 노드(c)에 연결된 드레인과 게이트를 지닌 p-채널 MOSFET 트랜지스터(P4)를 구비한다. 오버 드라이빙 레벨 제어회로 출력 신호(acon")는 또한 노드(c)에서 취해진다.
증폭기(72)의 동작은 다음과 같다. 오버 드라이빙 제어신호(Pact)를 활성화하기 전, 신호(out)은 내부 어레이 전압(VINTA)와 거의 동일하게 되어, 노드(a)에서의 전압이 또한 대략 내부 어레이 전압(VINTA)에 근사하게 되도록 한다. 그러면, 노드(a)에서의 전압이 트랜지스터(P3)를 턴 오프시켜, 전류들(i1, i2)을 차단하여 출력(acon")에 구동 신호를 제공하지 않도록 한다. 오버 드라이빙 제어신호(Pact)가 셀 모델링 회로를 인에이블시킬때, 트랜지스터(N10)의 게이트에서의 신호(out)의 전압 레벨이 강하되는데, 그 다음, 이는 노드(a)의 전압을 강하시킨다. 노드의 전압이 강하되기 때문에, PMOS트랜지스터(P3)는 턴 온되고 전류(i1)가 흐르기 시작한다. 전류(i1)는 스케일링 팩터(B/A)로 스케일링되는 i2로서 미러화된다. 이것이 노드(c)에서 이에 대응하여 전압을 강하시키고 출력(acon")을 위한 전압을 감소시킨다.
도14는 도7에 도시된 액티브 구동 신호 발생기(42) 및 드라이버(44)에 대한 한 가지 구성을 도시한 것이다. 액티브 구동 신호 발생기(42)는 차동 증폭기(COM) 및 활성 신호(act)에 의해 구동되는 게이트를 갖는 NMOS트랜지스터(N13)를 구비한다. 활성 신호(act)가 제어회로(20')에 의해 발생될 때, 트랜지스터(N13)는 턴 온되며, 그 다음, 증폭기(COM)를 턴 온시킨다. 증폭기(COM)의 네거티브(negative)의 입력 단자는 기준 전압(VREF)에 연결되고 증폭기(COM)의 포지티브(positive)의 입력 단자는 VINTA에 연결된다. 차동 증폭기의 출력(acon)은 드라이버(44)로 PMOS트랜지스터(P5)의 게이트를 구동시킨다. 트랜지스터(P5)는 외부 어레이 전압(VEXT)에 접속되는 소스 및 내부 어레이 전압에 접속되는 드레인을 갖는다. 이 접속은 증폭기(COM)가 차동 증폭기의 출력(acon)을 구동시켜 내부 어레이 전압(VINTA)가 기준 전압(VREF)와 동일하게 되도록 하는 피드백 루프를 완성한다.
오버 드라이빙 레벨 제어회로(60)로부터의 제어신호(acon")는 또한 드라이버(44)로 트랜지스터(P5)의 게이트를 구동시킨다. 오버 드라이빙 제어신호(Pact)가 활성화되고 신호(act)가 활성화되지 않으면, 증폭기(COM)를 구비하는 피드백 루프는 디스에이블되어, 제어신호(acon")이 내부 어레이 전압(VINTA)를 기준 전압(VREF)를 초과하도록 구동시킨다. 예를 들어, 제어신호(acon")이 모델링 회로의 충전 전류에 응답하여 강하될 때, 트랜지스터(P5)는 더욱 큰 정도로 턴 온되어, 내부 어레이 전압(VINTA)가 기준 전압(VREF_ 레벨을 초과하도록 추가 충전시킨다. 다음 에, 신호(act)가 인에이블되면, 증폭기(COM)는 충분한 전하가 내부 어레이 전압 발생기 및 센스 증폭기에서 소모되어 전압을 강하시킬 때까지 내부 어레이 전압(VINTA)이 다시 기준 전압(VREF)가 되도록 제어할 수 없다.
도15는 제2반도체 메모리 장치 실시예(400)를 도시한 것이다. 많은 면에서 도7의 실시예(300)와 유사하지만, 주목할 만한 여러 가지 차이점이 있다. VINTA를 오버 드라이빙하기 위하여 별도의 드라이버(62)가 제공된다. 제어신호(acon")는 오버 드라이빙 레벨 제어회로(60)에 의해 액티브 모드 드라이버(44)에 더 이상 제공되지 않지만, 대신 새로운 드라이버(62)에 공급된다. 모두 3개의 드라이버들(34, 44, 62)은 내부 어레이 전압(VINTA)을 위하여 구동 전류를 제공할 수 있는데, 드라이버(34)는 항상 활성화되며, 드라이버(44)는 신호(act)의 펄스 기간 동안 활성화되고, 드라이버(62)는 오버 드라이빙 제어신호(Pact)의 펄스 기간 동안 활성화된다.
도16은 드라이버(62)를 위한 한 가지 구성을 도시한 것이다. 오버 드라이빙 레벨 제어회로(60)의 출력(acon")은 드라이버(62)로 PMOS트랜지스터(P6)의 게이트를 구동시킨다. 트랜지스터(P6)는 외부 어레이 전압(VEXT)에 접속되는 소스 및 내부 어레이 전압(VINTA)에 접속되는 드레인을 갖는다. 오버 드라이빙 제어신호(Pact)가 활성화되면 출력(acon")은 내부 어레이 전압(VINTA)가 기준 전압(VREF)를 초과하도록 구동할 수 있다. 예를 들어, 출력(acon")이 모델링 회로의 충전 전류에 응답하여 강하될 때, 트랜지스터(P6)는 더욱 큰 정도로 턴 온되어, 내부 어레이 전압(VINTA)가 기준 전압(VREF)의 레벨을 초과하도록 부가 충전시킨다.
많은 다른 장치 구성 변경이 고려될 수 있고 많은 설계 파라미터가 서술되지 않았다는 것을 당업자는 인지할 것이다. 예를 들어, 도10 및 도11의 실시예들에서, 셀 모델링 회로 출력 신호는 센싱 동작 동안 내부 어레이 접지 전압(VSSA)로 방출되는 전류를 측정하는 회로를 사용하여 구성될 수 있다. 이 실시예에 도시된 바와 같은 특정 전류-모드 및 전압-모드 신호는 모델링 신호를 발생시킬 수 있는 단지 한 가지 예이다. 게다가, 다른 메모리 셀 어레이 및 센싱 구성이 존재하고, 이와 같은 다른 구성을 더욱 정확하게 모델링하는 여러 모델링 회로가 필요로 하거나 더욱 적합하게 될 수 있다. 서술되고 전체 도면에 도시된 특정 회로는 단지 전형적인 것이며, 대부분의 경우에, 이와 다른 회로가 동일하거나 유사한 기능을 성취할 수 있다. 이와 같은 최소한의 수정 및 구현방식의 세부사항은 본 발명의 실시예 내에 포함되고 청구범위의 영역내에 있다.
앞서의 실시예는 전형적인 것이다. 명세서의 전반에서 "an", "one", "another", "some" 실시예(들)이 언급되었지만, 각각의 이와 같은 참조가 동일 실시예에 관련되거나 이 특징이 단지 하나의 실시예에 적용된다는 것을 의미하는 것은 아니다.
본 발명의 내부 어레이 전압 발생 방법 및 회로는 정확한 오버 드라이빙 신호를 발생시켜 내부 어레이 전압을 안정화시킨다.

Claims (32)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 다수의 센스 증폭기들;
    내부 어레이 전압을 상기 센스 증폭기들에 공급하는 내부 어레이 전압 발생기;
    상기 내부 어레이 전압을 상기 센스 증폭기들에 공급하는 제1드라이버;
    기준 캐패시터 및 스위치 회로를 구비하여 상기 다수의 센스 증폭기들중 적어도 한 증폭기의 센싱 동작 전 상기 기준 캐패시터 상의 전압을 제1전압 레벨로부터 제2전압 레벨로 변화하고, 상기 변화하는 기준 캐패시터 전압과 관계되는 센스 모델링 신호를 출력하는 모델링 회로; 및
    상기 센스 모델링 신호를 수신하고, 상기 센스 모델링 신호에 따라 제1제어신호를 상기 제1드라이버에 공급하여 상기 센싱 동작을 시작하기 전 상기 내부 어레이 전압을 증가하는 증폭기를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 내부 어레이 전압 발생기는 제2제어신호를 상기 제1드라이버에 공급하여 액티브 명령 동안 상기 내부 어레이 전압을 기준 전압으로 구동시키는 액티브 구동 신호 발생기를 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 내부 어레이 전압 발생기는 제3제어신호를 제2드라이버에 공급하고, 상기 제1드라이버 출력에 연결된 스탠바이 내부 전압 발생 회로를 더 구비하고, 상기 스탠바이 내부 전압 발생 회로는 상기 내부 어레이 전압의 스탠바이 상태 값을 기준 전압으로 구동하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 스위치 회로는 상기 기준 캐패시터 전압을 상기 제1전압 레벨로 설정하기 위한 프리차지 회로 및 상기 기준 캐패시터를 상기 제2전압 레벨에서 기준 전압에 연결시키는 기준 연결 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 제1전압 레벨은 비트 라인 프리차지 전압 레벨이고, 상기 제2전압 레벨은 상기 내부 어레이 전압인 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 센싱 동작 전 인에이블되는 오버 드라이빙 제어신호를 발생시키는 제어회로를 더 구비하고, 상기 오버 드라이빙 제어신호는 인에이블될 때 상기 기준 연결 회로를 인에이블시키는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 기준 연결 회로는 저항 및 제1트랜지스터를 구비하되, 상기 제1트랜지스터는 상기 저항의 일단 및 상기 기준 캐패시터의 일단사이에 연결되고 상기 오버 드라이빙 제어신호에 연결되는 게이트를 가지며, 상기 저항의 타단은 상기 내부 어레이 전압에 연결되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 센스 모델링 신호는 상기 저항 및 상기 제1트랜지스터 사이의 연결부에서 출력되는 것을 특징으로 하는 메모리 장치.
  9. 제3항에 있어서, 상기 모델링 회로는 모델 비트 라인 쌍, 상기 모델 비트 라인 쌍에 연결되는 모델 센스 증폭기, 및 상기 모델 비트 라인 쌍의 하나의 라인에 연결되는 모델 메모리 셀을 더 구비하되, 상기 프리차지 회로는 또한 상기 모델 비트 라인 쌍에 연결되며, 상기 기준 연결 회로는 상기 모델 센스 증폭기에 연결되는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 모델 메모리 셀은 모델 셀 캐패시터 및 상기 모델 셀 캐패시터를 상기 모델 비트 라인 쌍의 한 라인에 연결시키는 모델 패스 트랜지스터를 구비하되, 상기 모델 패스 트랜지스터는 상기 오버 드라이빙 제어신호에 의해 제어되는 게이트를 가지는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 모델 메모리 셀의 초기 상태를 설정하는 모델 메모리 셀 초기화 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서, 상기 모델 메모리 셀 초기화 회로는 상기 모델 메모리 셀의 초기 상태를 충전된 상태로 설정하되, 상기 기준 캐패시터는 상기 모델 메모리 셀을 더 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제9항에 있어서, 상기 기준 연결 회로는 상기 기준 연결 회로가 인에이블될 때 파워를 상기 모델 센스 증폭기에 공급하는 것을 특징으로 하는 메모리 장치.
  14. 제12항에 있어서, 상기 오버 드라이빙 제어신호는 상기 프리차지 회로에 연결됨으로써, 상기 프리차지 회로는 상기 기준 연결 회로가 상기 오버 드라이빙 제어신호에 응답하여 인에이블되면 디스에이블되는 것을 특징으로 하는 메모리 장치.
  15. 제1항에 있어서, 상기 증폭기는 상기 내부 어레이 전압을 기준으로 하고 상기 센스 모델링 신호에 응답하여 제1전류를 발생시키는 입력부, 상기 제1전류를 제2전류로서 복제하는 전류 미러, 및 외부 전압을 기준으로 하고 상기 제2전류에 응답하여 상기 제1제어신호를 발생시키는 출력부를 구비하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서, 상기 입력부는 소스 폴로어를 구비하는 것을 특징으로 하는 메모리 장치.
  17. 메모리 셀 어레이:
    상기 메모리 셀 어레이에 연결되어 상기 메모리 셀 어레이에 저장된 데이터를 감지하는 다수의 센스 증폭기들;
    내부 어레이 전압을 상기 센스 증폭기들에 공급하는 내부 어레이 전압 발생기;
    제1제어신호를 제1드라이버로 출력하는 스탠바이 구동 신호 발생기를 구비하며, 상기 내부 어레이 전압의 스탠바이 상태 값을 기준 전압으로 구동시키는 스탠바이 내부 전압 발생 회로;
    액티브 모드 신호를 수신하고, 상기 센스 증폭기들 중 적어도 한 증폭기의 센싱 동작과 동시에 발생되는 액티브 모드 펄스 및 상기 센싱 동작 전 초기화되는 오버 드라이브 펄스를 발생시키는 제어회로;
    상기 액티브 모드 펄스에 응답하여 제2제어신호를 제2드라이브로 출력하는 액티브 구동 신호 발생기를 구비하며, 상기 액티브 모드 펄스 동안 상기 내부 어레이 전압의 스탠바이 상태 값을 상기 기준 전압으로 구동시키는 액티브 내부 전압 발생 회로; 및,
    상기 오버 드라이브 펄스에 응답하여 제3제어신호를 상기 제2드라이버로 발생시키고, 상기 센싱 동작을 위한 전류 요건을 추정하는 셀 모델링 회로 및 상기 추정된 전류 요건에 응답하여 상기 제3제어신호를 발생시키는 증폭기를 구비하는 오버 드라이빙 레벨 제어회로를 구비하는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서,
    상기 추정된 전류 요건은 전원 전압, 온도 변화 및 공정 변화에 따라서 센싱 동작을 위한 실제 전류 요건이 변화되는 것에 대응되게 상기 전원 전압, 온도 변화, 및 공정 변화에 따라서 변화되는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서, 상기 셀 모델링 회로는
    모델 메모리 셀;
    모델 비트 라인 쌍; 및
    상기 메모리 셀 어레이에서 선택된 메모리 셀, 상기 메모리 셀 어레이 내의 비트 라인 쌍, 및 상기 메모리 셀 어레이 내의 상기 비트 라인 쌍에 연결되는 상기 센스 증폭기들 중 한 증폭기에 연결되는 모델 센스 증폭기를 구비하는 메모리 장치.
  20. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결되어 상기 메모리 셀 어레이에 저장된 데이터를 감지하는 다수의 센스 증폭기들;
    내부 어레이 전압을 상기 센스 증폭기들에 공급하는 내부 어레이 전압 발생기;
    제1제어신호를 제1드라이버로 출력하는 스탠바이 구동 신호 발생기를 구비하며, 상기 내부 어레이 전압의 스탠바이 상태 값을 기준 전압으로 구동시키는 스탠바이 내부 전압 발생 회로;
    액티브 모드 신호를 수신하고, 상기 센스 증폭기들 중 적어도 한 증폭기의 센싱 동작과 동시에 발생되는 액티브 모드 펄스 및 상기 센싱 동작 전 초기화되는 오버 드라이브 펄스를 발생시키는 제어회로;
    상기 액티브 모드 펄스에 응답하여 제2제어신호를 제2드라이브로 발생시키는 액티브 구동 신호 발생기를 구비하며, 상기 액티브 모드 펄스 동안 상기 내부 어레이 전압의 스탠바이 상태 값을 상기 기준 전압으로 구동시키는 액티브 내부 전압 발생 회로; 및
    상기 내부 어레이 전압 발생기에 연결되며, 상기 오버 드라이브 펄스에 응답하여 제3제어신호를 상기 제2드라이버로 발생시키는 오버 드라이빙 레벨 제어회로를 구비하는 오버 드라이빙 내부 전압 발생회로를 구비하고,
    상기 오버 드라이빙 레벨 제어회로는 상기 센싱 동작을 위한 전류 요건을 추정하는 셀 모델링 회로 및 상기 추정된 전류 요건에 응답하여 상기 제3제어신호를 발생시키는 증폭기를 구비하는 것을 특징으로 하는 메모리 장치.
  21. 제20항에 있어서,
    상기 추정된 전류 요건은 전원 전압, 온도 변화 및 공정 변화에 따라서 센싱 동작을 위한 실제 전류 요건이 변화되는 것에 대응되게 상기 전원 전압, 온도 변화, 및 공정 변화에 따라서 변화되는 것을 특징으로 하는 메모리 장치.
  22. 제20항에 있어서, 상기 셀 모델링 회로는
    모델 메모리 셀;
    모델 비트 라인 쌍; 및
    상기 메모리 셀 어레이에서 선택된 메모리 셀, 상기 메모리 셀 어레이 내의 비트 라인 쌍, 및 상기 메모리 셀 어레이 내의 상기 비트 라인 쌍에 연결되는 상기 센스 증폭기들 중 한 증폭기에 연결되는 모델 센스 증폭기를 구비하는 것을 특징으로 하는 메모리 장치.
  23. 메모리 장치 상의 메모리 셀 어레이에 액세스하기 위하여 액티브 모드 명령을 수신하는 단계;
    상기 액티브 모드 명령에 응답하여 센싱 동작 동안 소모될 전하량에 비례하는 신호를 추정하기 위하여, 상기 액티브 모드 명령에 응답하여, 모델링 회로를 메모리 장치 상에서 활성화시키는 단계;
    상기 추정된 신호에 응답하여 내부 어레이 전압을 오버 드라이브 하는 단계; 및
    상기 내부 어레이 전압의 오버 드라이브를 초기화한 다음, 상기 내부 어레이 전압에 연결된 내부 어레이 전압 발생기로부터 전류를 도출하는 센싱 동작 동안 상기 메모리 장치상에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  24. 제23항에 있어서, 상기 모델링 회로를 활성화시키는 단계는
    모델 메모리 셀 및 모델 비트 라인 쌍 상에서 모델 센싱 동작을 수행하는 단계; 및
    상기 모델 센싱 동작을 수행하기 위하여 상기 내부 어레이 전압 발생기로부터 도출된 전류에 비례하는 출력 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  25. 제23항에 있어서, 상기 모델링 회로를 활성화시키는 단계는
    상기 기준 캐패시터 상의 전압을 상기 내부 어레이 전압으로 변화시키기 위하여 비트 라인 프리차지 전압으로 충전된 캐패시터를 상기 내부 어레이 전압에 연결시키는 단계; 및
    상기 모델 센싱 동작을 수행하기 위하여 상기 내부 어레이 전압 발생기로부터 도출된 전류에 비례하는 출력 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  26. 제23항에 있어서, 상기 추정된 신호는 상기 모델링 회로 활성화 동안 상기 모델링 회로에 의해 상기 내부 어레이 전압 발생기로부터 도출된 전류에 비례하는 출력 신호이고, 상기 추정된 신호에 응답하여 내부 어레이 전압을 오버 드라이브 하는 단계는 상기 모델링 회로의 출력 신호에 따른 신호 및 상기 내부 어레이 전압을 기준 전압으로 제어하는 제2제어신호로 상기 내부 어레이 전압 발생기를 구동시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  27. 제23항에 있어서, 상기 추정된 신호는 상기 모델링 회로 활성화 동안 상기 모델링 회로에 의해 상기 내부 어레이 전압 발생기로부터 도출된 전류에 비례하는 출력 신호이고, 상기 추정된 신호에 응답하여 내부 어레이 전압을 오버 드라이브 하는 단계는 상기 모델링 회로의 출력 신호에 따른 신호로 오버 드라이빙 어레이 전압 발생기를 구동시키는 단계를 포함하되, 상기 오버 드라이빙 어레이 전압 발생기는 상기 내부 어레이 전압에 연결되는 것을 특징으로 하는 메모리 장치 동작 방법.
  28. 제23항에 있어서,
    상기 추정된 신호는 상기 모델링 회로 활성화 동안 상기 모델링 회로에 의해 상기 내부 어레이 전압 발생기로부터 도출된 전류에 비례하는 출력 신호이고, 상기 방법은 상기 출력 전압에 비례하는 제1전류를 발생시키는 단계, 1 보다 큰 입력 대 출력 전류 비를 갖는 전류 미러에 의해 상기 제1전류를 제2전류로서 미러화하는 단계, 및 상기 제2전류에 따른 오버 드라이빙 제어신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  29. 제23항에 있어서, 상기 모델링 회로는 상기 센싱 동작 전 비활성화되는 것을 특징으로 하는 메모리 장치 동작 방법.
  30. 제23항에 있어서, 제2내부 어레이 전압 발생기를 사용하여 스탠바이 모드 및 액티브 모드에서 상기 내부 어레이 전압을 기준 전압으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  31. 제30항에 있어서, 제3내부 어레이 전압 발생기를 사용하여 상기 액티브 모드에서 상기 내부 어레이 전압을 기준 전압으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
  32. 제30항에 있어서, 상기 추정된 신호에 응답하여 오버 드라이브 되는 상기 내부 어레이 전압 발생기를 구동시킴으로써 상기 액티브 모드에서 상기 내부 어레이 전압을 기준 전압으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치 동작 방법.
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