DE102005030547A1

DE102005030547A1 - Speicherbauelement und Betriebsverfahren

Info

Publication number: DE102005030547A1
Application number: DE102005030547A
Authority: DE
Inventors: Eun-Sung Seo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-22
Filing date: 2005-06-22
Publication date: 2006-02-16
Also published as: KR100714897B1; JP4546333B2; CN100555449C; US20050281094A1; KR20060046497A; JP2006012404A; ITMI20051181A1; US7158423B2; TW200623124A; CN1734669A; TWI273598B

Abstract

Die Erfindung bezieht sich auf ein Speicherbauelement mit einem Speicherzellenfeld (10), einer Mehrzahl von Abtastverstärkern, welche mit dem Speicherzellenfeld gekoppelt sind, und einem internen Arrayspannungsgenerator, welcher eine interne Arrayspannung wenigstens an die Abtastverstärker anlegt, und auf ein korrespondierendes Betriebsverfahren für ein Speicherbauelement. DOLLAR A Erfindungsgemäß umfasst der interne Arrayspannungsgenerator einen ersten Treiber (44), um die interne Arrayspannung wenigstens an die Abtastverstärker anzulegen, eine Modellierungsschaltung, welche ein Abtastmodellierungssignal ausgibt, und einen Verstärker, welcher das Abtastmodellierungssignal empfängt, um ein Steuersignal an den Treiber auszugeben, um die interne Arrayspannung vor dem Beginn des Abtastvorgangs zu erhöhen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente vom DRAM-Typ.

Description

Die Erfindung betrifft ein Speicherbauelement, wie ein dynamisches Speicherbauelement mit direktem Zugriff (DRAM), und ein zugehöriges Betriebsverfahren.

Halbleiterspeicherbauelemente, wie DRAM-Bauelemente, erfordern mehrere verschiedene Spannungen zum richtigen Betrieb. Eine dieser Spannungen ist eine interne Arrayspannung, die sich von einer extern angelegten Versorgungsspannung unterscheidet, welche von einer Speicherzellenfeldabtastschaltung während Speichervorgängen verwendet wird.

1 zeigt einen Teil eines typischen herkömmlichen Halbleiterspeicherbauelements 100, welches ein Speicherzellenfeld 10, eine Steuerschaltung 20, einen Generator 30 für eine interne Bereitschaftsspannung und einen Generator 40 für eine interne Aktivspannung umfasst. Die beiden Spannungsgeneratoren arbeiten zusammen, um eine interne Arrayspannung VINTA dem Speicherzellenfeld 10 von einer externen Spannungsversorgung zuzuführen, die auf einer externen Spannung VEXT gehalten wird.

Der Bereitschafts-Internspannungsgenerator 30 arbeitet im Standby-Modus, d.h. Bereitschaftsmodus, und im Aktivmodus. Ein Bereitschaftstreibersignalgenerator 32 im Spannungsgenerator 30 erzeugt ein erstes analoges Steuersignal scon für einen Treiber 34, der die Spannung VINTA treibt. Der Bereitschaftstreibersignalgenerator 32 empfängt eine Rückkopplung des Pegels der Spannung VINTA und stellt das Steuersignal scon so ein, dass die Spannung VINTA auf einer Referenzspannung gehalten wird.

Der Aktiv-Internspannungsgenerator 40 arbeitet nur im Aktivmodus in Reaktion auf ein Signal act von der Steuerschaltung 20. Ist das Signal act freigegeben, dann wird ein Aktivtreibersignalgenerator 42 aktiviert, der ähnlich wie der Bereitschaftstreibersignalgenerator 32 funktioniert. Nach der Aktivierung erzeugt der Aktivtreibersignalgenerator 42 ein zweites analoges Steuersignal acon für einen zweiten Treiber 44 im Spannungsgenerator 40, der ebenfalls die Spannung VINTA treibt. Daher steht die kombinierte Treiberfähigkeit der Treiber 34 und 44 zur Verfügung, um während eines Abtastvorgangs des Aktivmodus Strom bereitzustellen.

2 zeigt ein Zeitablaufdiagramm, das einen typischen Vorgang während des Aktivmodus des Bauelements 100 darstellt. Wird ein Aktivbefehlssignal ACT von der Steuerschaltung 20 empfangen, dann wird das Aktivsteuersignal act aktiviert. Anfänglich kann die interne Arrayspannung VINTA leicht über ihren stationären Spannungspegel A übersteuert werden, wenn der Aktiv-Internspannungsgenerator 40 aktiviert wird.

Kurz nach dem Aktivieren des Signals act gibt die Steuerschaltung 20 ein Abtastverstärkerfreigabesignal SEN an das Speicherzellenfeld 10 aus, welches das Speicherzellenfeld 10 veranlasst, einen Abtastvorgang zu initiieren. Der Abtastvorgang erfordert, dass zahlreiche Bitleitungen schnell auf die interne Arrayspannung VINTA geladen werden. Der während der Anfangsphasen des Abtastvorgangs verbrauchte Strom ist signifikant, wodurch verursacht wird, dass die interne Arrayspannung VINTA auf einen Spannungspegel B abfällt, bevor sie ihren stationären Spannungspegel A wieder erreicht. Wird der Spannungsabfall während des Abtastvorgangs nicht gesteuert und minimiert, dann arbeitet das Speicherbauelement eventuell nicht richtig.

3 zeigt einen Teil eines zweiten herkömmlichen Halbleiterspeicherbauelements 200, welches versucht, das Spannungseinbruchproblem des Speicherbauelements 100 durch Hinzufügen einer Übertreiberschaltung 50 zu lösen. Eine Steuerschaltung 20' arbeitet analog zur Steuerschaltung 20, versorgt aber auch die Übertreiberschaltung 50 mit einem Übertreibersteuersignal Pact. Empfängt die Übertreiberschaltung 50 das Steuersignal Pact, dann erzeugt sie ein Übertreibersignal acon' für den zweiten Treiber 44.

Wie aus dem Zeitablaufdiagramm gemäß 4 ersichtlich ist, wird das Steuersignal Pact kurz vor der Aktivierung des Abtastverstärkerfreigabesignals SEN für das Speicherzellenfeld 10 gepulst. Während dieses Pulses zwingt die Übertreiberschaltung 50 den Treiber 44 dazu, die Spannung VINTA auf eine Spannung C zu übersteuern, wenn die externe Spannung VEXT einen ausreichenden Spannungspegel beibehält. Die Spannung C ist so ausgelegt, dass sie gerade hoch genug ist, damit während des Hochstromteils des Abtastvorgangs die interne Arrayspannung VINTA, welche während des Abtastvorgangs auf herkömmliche Weise vom Bereitschafts- und vom Aktivtreibersignalgenerator 32 und 42 gesteuert wird, auf den Pegel A und nicht wie in 2 unter den Pegel A abfällt. Ist die externe Spannung VEXT jedoch auf einen zu hohen Spannungspegel gesetzt, dann kann die interne Arrayspannung VINTA auf einen Spannungspegel D übersteuert werden. In diesem Fall kann der Spannungspegel D nach dem Hochstromteil des Abtastvor gangs auf einen Spannungspegel E zurückfallen, wodurch verursacht wird, dass das Speicherbauelement nicht richtig arbeitet.

Im Zusammenhang mit den 3 und 4 sind mehrere Probleme bei der Erzeugung der internen Arrayspannung deutlich geworden. Wie zunächst aus 4 ersichtlich ist, ist der während des Abtastvorgangs verbrauchte Strom, wenn die Übertreibspannung schlecht abgeschätzt ist, beispielsweise auf den Pegel D, eventuell nicht ausreichend, um die interne Arrayspannung auf den gewünschten Pegel A zurückzubringen. Die interne Arrayspannung verbleibt auf einer erhöhten Spannung E, wodurch ein unstabiler Bauelementbetrieb verursacht werden kann. Wird andererseits die Übertreibspannung zu niedrig festgelegt, dann kann trotzdem noch eine Situation auftreten, wie sie in 2 dargestellt ist. Solche Probleme können beispielsweise auftreten, wenn die externe Spannung VEXT schlecht gesteuert ist. Zudem ist die Steuerschaltung 20' durch Prozess-, Spannungs- und Temperaturbedingungen (PVT-Bedingungen) beeinflusst, welche die Pulsweite des Pulses Pact variieren können, wodurch Variationen in der Übertreibspannung verursacht werden.

Der Erfindung liegt als technisches Problem zugrunde, ein Speicherbauelement und ein zugehöriges Betriebsverfahren zur Verfügung zu stellen, welche in der Lage sind, die oben beschriebenen Schwierigkeiten des Standes der Technik wenigstens teilweise zu überwinden.

Die Erfindung löst dieses Problem durch ein Speicherbauelement mit den Merkmalen des Patentanspruchs 1 oder 17 und durch ein Betriebsverfahren für ein Speicherbauelement mit den Merkmalen des Patentanspruchs 21.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Die Erfindung umfasst ein sogenanntes Verfahren und eine Schaltung zur Erzeugung einer internen Arrayspannung, die in der Lage sind, ein genaueres Übertreibersignal zu erzeugen. In einer Ausgestaltung umfasst ein Speicherbauelement eine Übertreiberpegelsteuerschaltung mit einer Zellenmodellierungsschaltung, welche einen Ladungs- oder Strombedarf für einen Abtastvorgang abschätzt, und einen Verstärker zum Erzeugen eines Treibersteuersignals in Reaktion auf den Ladungs- oder Strombedarf. Da die Zellenmodellierungsschaltung in der Regel den gleichen PVT-Schwankungen wie das aktuelle Speicherzellenfeld ausgesetzt ist und den Stromverbrauch oder Ladungsverbrauch des Abtastvorgangs modelliert, kann die Übertreiberpegelsteuerschaltung eine genauere Übersteuerung der internen Arrayspannung ermöglichen.

Eine in der Modellierungsschaltung verwendete Referenzkapazität kann beispielsweise als einfacher Kondensator mit einer Auswahlschaltung ausgeführt sein, um ihn von einer Bitleitungsvorladespannung auf eine interne Arrayspannung aufzuladen. In weiteren Ausführungsformen kann die Referenzkapazität die Form einer Modellspeicherzelle, von Modellbitleitungen, eines Modellabtastverstärkers und anderer Schaltungen annehmen, welche im Abtastpfad einer Speicherzelle in dem Speicherzellenfeld auftreten.

Vorteilhafte, nachfolgend im Detail beschriebene Ausführungsformen der Erfindung sowie die zum besseren Verständnis der Erfindung oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockdiagramm von einigen Elementen eines herkömmlichen Speicherbauelements mit einer Schaltung zum Erzeugen einer internen Arrayspannung,
2 in Zeitablaufdiagramm eines herkömmlichen Verfahrens zum Steuern einer internen Arrayspannung beim Bauelement gemäß 1,
3 ein Blockdiagramm von einigen Elementen eines zweiten herkömmlichen Speicherbauelements mit einer Schaltung zum Erzeugen und Übersteuern einer internen Arrayspannung,
4 ein Zeitablaufdiagramm eines herkömmlichen Verfahrens zum Steuern einer internen Arrayspannung beim Bauelement gemäß 3,
5 ein Schaltbild von herkömmlichen Schaltungsdetails für einen Teil eines Speicherzellenfelds,
6 ein Zeitablaufdiagramm eines Abtastvorgangs im Speicherzellenfeld gemäß 5,
7 ein Blockdiagramm von einigen Elementen eines Speicherbauelements mit einer Schaltung zum Erzeugen einer internen Arrayspannung und zum Übersteuern des Pegels der internen Arrayspannung,
8 ein Blockdiagramm einer Übertreiberpegelsteuerschaltung, welche für das Speicherbauelement gemäß 7 nützlich ist,
9 ein Zeitablaufdiagramm zur Veranschaulichung des Ansteuerns und Übersteuerns des Pegels einer internen Arrayspannung beim Bauelement gemäß 7 und 8,
10 und 11 Schaltbilder von Ausführungsformen einer Modellierungsschaltung zum Modellieren eines Abtastverstärkers, eines Bitleitungspaars und einer Speicherzelle,
12 ein Schaltbild einer Ausführungsform einer Modellierungsschaltung, die einen Kondensator verwendet, der von einer Bitleitungsvorladespannung auf eine interne Arrayspannung getrieben wird,
13 ein Schaltbild einer Verstärkerrealisierung, welche in der Übertreiberpegelsteuerschaltung gemäß 7 nützlich ist,
14 ein Schaltbild eines internen Spannungsgenerators, der für einige Ausführungsformen nützlich ist,
15 ein Blockdiagramm von einigen Elementen eines Speicherbauelements, einschließlich eines separaten Übersteuerungstreibers zum Übersteuern des Pegels der internen Arrayspannung und
16 ein Schaltbild einer Ausführungsform des separaten Übersteuerungstreibers.
Als Einführung in die unten beschriebenen erfindungsgemäßen Ausführungsformen zeigen die 5 und 6 die Anordnung eines Speicherzellenfelds bzw. den zeitlichen Ablauf eines Abtastvorgangs. 5 zeigt, dass das Speicherzellenfeld 10 in Speicherzellenfeldblöcke BK1, BK2, ..., BKn aufgeteilt ist, welche sich über den Feldverlauf hinweg wiederholen. Jeder Speicherzellenfeldblock umfasst eine Mehrzahl von Speicherzellen, von denen zwei, MC1 und MC2, jeweils in den Blöcken BK1 und BK2 dargestellt sind. Beispielhaft die Speicherzelle MC1 herausgreifend wird MC1 von einem Wortleitungsauswahlsignal auf einer Wortleitung WL1 ausgewählt und mit einer Bitleitung ABL1 gekoppelt. In einem Speicherbauelement, das ein Informationsbit je Speicherzelle speichert, zeigt MC1 durch die Abwesenheit oder Anwesenheit einer Ladung in einem Speicherzellenkondensator an, ob das Informationsbit eine logische „0" oder eine logische „1" ist.
Obwohl nicht dargestellt, versteht es sich, dass eine Mehrzahl von Speicherzellen im Block BK1 entlang der gemeinsamen Bitleitung ABL1 angeordnet ist, welche jeweils durch Anlegen eines Wortleitungsauswahlsignals an eine korrespondierende Wortleitung mit der Bitleitung ABL1 verbindbar sind. Eine Referenzbitleitung ABL1B verläuft parallel zur Bitleitung ABL1, verbindet jedoch die Speicherzellen nicht.
Eine Vorladeschaltung PREC1 ist zwischen der Bitleitung ABL und der Referenzbitleitung ABL1B eingeschleift. Die Vorladeschaltung umfasst drei n-Kanal-MOSFET-Transistoren N1, N2 und N3, die von einem Vorladesignal PRE gesteuert werden. Das Vorladesignal PRE wird aktiviert, wenn kein Wortleitungsauswahlsignal aktiviert ist, um die Bitleitungen ABL1 und ABL1B auf eine Bitleitungsspannung VBL vorzuladen, die der halben Spannung zwischen einer internen Arrayspannung VINTA und einer internen Arraymassespannung VSSA entspricht. Der Transistor N1 koppelt ABL1 und ABL1B zusammen, wenn PRE aktiviert ist, wodurch die Spannungen auf selbigen ausgeglichen werden. Die Transistoren N2 und N3 koppeln ABL1 bzw. ABL1B mit der Bitleitungsspannung VBL, wenn PRE aktiviert ist.
Eine der Anordnung des Blocks BK1 ähnliche Anordnung besteht für den Block BK2, der eine gemeinsame Bitleitung ABL2, eine Referenzbitleitung ABL2B und eine zweite Vorladeschaltung PREC2 umfasst.
Die zwei Blöcke BK1 und BK2 teilen sich einen Bitleitungsabtastverstärker SAC. Um eine bessere Abtastfähigkeit zur Verfügung zu stellen, sind BK1 und BK2 über zwei Isolationsschaltungen ISOG1 bzw. ISOG2 mit dem Bitleitungsabtastverstärker SAC verbunden. Jede Isolationsschaltung umfasst zwei n-Kanal-MOSFET-Transistoren N4 und N5, die zwischen einer Speicherzellenfeldbitleitung und einer korrespondierenden Abtastbitleitung bzw. zwischen einer Speicherzellenfeldreferenzbitleitung und einer korrespondierenden Abtastbitleitung eingeschleift sind. Soll die in einer Speicherzelle des Blocks BK1 gespeicherte Ladung abgetastet werden, dann wird die Isolationsschaltung ISOG1 durch ein erstes Isolationssignal ISO1 freigegeben, während ein zweites Isolationssignal ISO2 die Isolationsschaltung ISOG2 deaktiviert hält.
Der Bitleitungsabtastverstärker SAC umfasst zwei Abtastbitleitungen SBL und SBLB, welche mit den Bitleitungen ABL1 bzw. ABL1B gekoppelt sind, wenn die Isolationsschaltung ISOG1 freigegeben ist. Der Abtastverstärker SAC umfasst ein serielles Paar von p-Kanal-MOSFET-Transistoren P1 und P2, die zwischen SBL und SBLB eingeschleift sind, wobei das Gate von P1 mit der Abtastbitleitung SBLB und das Gate von P2 mit der Abtastbitleitung SBL verbunden ist. Ein Abtastverstärkerfreigabesignal LA, welches während eines Abtastvorgangs mit der internen Arrayspannung VINTA verbunden ist, wird zwischen P1 und P2 eingekoppelt. Zudem umfasst der Abtastverstärker SAC ein serielles Paar von n-Kanal-MOSFET-Transistoren N6 und N7, die zwischen SBL und SBLS eingeschleift sind, wobei das Gate von N6 mit SBLB und das Gate von N7 mit SBL verbunden ist. Ein komplementäres Abtastverstärkerfreigabesignal LAB, das während eines Abtastvorgangs mit der internen Arraymassespannung VSSA verbunden ist, wird zwischen N6 und N7 eingekoppelt.
Ein Dateneingabe-/Datenausgabegatter IOG, welches zwei n-Kanal-MOSFET-Transistoren N8 und N9 umfasst, koppelt die Abtastbitleitungen SBL und SBLS in Reaktion auf ein Auswahlsignal auf einer Spal tenauswahlleitung CSL selektiv mit je einer von zwei Eingabe-/Ausgabeleitungen IO, IOB.
Die allgemein bekannten peripheren Schaltungen, welche erforderlich sind, um die verschiedenen, in 5 dargestellten Steuersignale zu erzeugen, sind nicht dargestellt. Derartige periphere Schaltungen umfassen einen Zeilendecoder zum Auswählen einer Wortleitung und von Isolationssignalen, einen Spaltendecoder zum Auswählen einer Spaltenauswahlleitung und andere Timing- und Umschaltkomponenten, um passende Signale auf den anderen dargestellten Signalleitungen zu erzeugen. Ein internes Arrayleistungsverteilungssubsystem verteilt für jeden Abtastvorgang VINTA und VSSA an die passenden Abtastverstärker.
6 zeigt ein relatives Timing eines Abtastvorgangs, der auf die Speicherzelle MC1 aus 5 zugreift. Vor dem Empfang eines Aktivmodusbefehls ACT ist PRE aktiv, so dass die Bitleitungen ABL1 und ABL1B auf VBL vorgeladen werden. Die Abtastbitleitungen SBL und SBLB sind durch Setzen der Abtastverstärkerfreigabesignale LA und LAB ebenfalls auf VBL vorgeladen.
Nach dem Empfang des Aktivmodusbefehls ACT wird ISO1 aktiviert, um die vorgeladenen Bitleitungen ABL1 und ABL1B mit den vorgeladenen Abtastbitleitungen SBL und SBLB zu koppeln, und die Wortleitung WL1 wird aktiviert, um MC1 mit der Bitleitung ABL1 zu koppeln. Sind MC1 und ABL1 gekoppelt, dann wird die Spannung auf ABL1 gemäß eines Ladungsteilungsvorgangs zwischen dem Kondensator der Speicherzelle MC1 und der verteilten Kapazität der Bitleitung verändert. Daher erhöht der Ladungsteilungsvorgang die Bitleitungsspannung um eine inkrementale Spannung +ΔV, wenn die Speicherzelle eine logische „1" als eine Spannung höher als VBL speichert. Speichert die Speicherzelle eine logische „0" als eine Spannung niedriger als VBL, dann reduziert der La dungsteilungsvorgang die Bitleitungsspannung um eine inkrementale Spannung –ΔV.
Nach dem Stabilisieren des Ladungsteilungsvorgangs wird der Bitleitungsabtastverstärker SAC durch ein Abtastvorgangssteuersignal SEN aktiviert. Das Steuersignal SEN bewirkt, dass das Abtastverstärkerfreigabesignal LA die interne Arrayspannung VINTA an die p-Kanal-Transistoren P1 und P2 anlegt und dass das komplementäre Abtastverstärkerfreigabesignal LAB die interne Arraymassespannung VSSA an die n-Kanal-Transistoren N6 und N7 anlegt. Dadurch präsentiert der Transistor P1 der Spannung VINTA einen niedrigeren Widerstandspfad als der Transistor P2, und der Transistor N7 präsentiert der Spannung VSSA einen niedrigeren Widerstandspfad als der Transistor N6, wenn das Steuersignal SEN aktiviert wird und die Abtastbitleitung SBL etwas positiver als die Abtastbitleitung SBLB geladen ist, wodurch bewirkt wird, dass der Abtastverstärker die Abtastbitleitung SBL schnell auf die Spannung VINTA treibt und die Abtastbitleitung SBLB auf die Spannung VSSA absenkt. Wird das Steuersignal SEN aktiviert, wenn die Abtastbitleitung SBL etwas negativer geladen ist als die Abtastbitleitung SBLB, dann verursacht eine ähnliche Analyse einen umgekehrten Effekt, wodurch der Abtastverstärker die Abtastbitleitung SBL schnell auf die Spannung VSSA absenkt und die Abtastbitleitung SBLB auf die Spannung VINTA treibt.
Unabhängig davon, auf welche Weise der Abtastverstärker SAC getrieben wird, wird ein signifikanter Strom aus dem Spannungsgenerator für die Spannung VINTA gezogen, um eine der Bitleitungen vom Spannungspegel VBL oder VBL + ΔV auf die Spannung VINTA aufzuladen. In den meisten Speicherbauelementen werden mehrere Abtastverstärker zusammen betrieben, wodurch der Strombedarf für das Speicherzellenfeld während eines Abtastvorgangs multipliziert wird. Das Verständnis dieser Konzepte erleichtert das Verständnis der Ausführungsformen, welche nun vorgestellt werden.
7 zeigt ein Halbleiterspeicherbauelement 300 mit einem Speicherzellenfeld 10, einer Steuerschaltung 20', einer internen Bereitschaftsspannungsgeneratorschaltung 30, einer internen Aktivspannungsgeneratorschaltung 40 und einer Übertreiberpegelsteuerschaltung 60. Die interne Bereitschaftsspannungsgeneratorschaltung 30 arbeitet ähnlich wie die gleiche Schaltung in 1 und 3, um die interne Arrayspannung VINTA im Aktivmodus und im Bereitschaftsmodus dem Speicherzellenfeld zur Verfügung zu stellen. Die interne Aktivspannungsgeneratorschaltung 40 arbeitet ähnlich wie die gleiche Schaltung in 3, um die Erzeugung der internen Arrayspannung VINTA im Aktivmodus zu unterstützen, mit dem Unterschied, dass der Treiber 44 ein analoges Steuersignal acon'' von der Übertreiberpegelsteuerschaltung 60 empfängt.
Wie aus 8 ersichtlich ist, umfasst die Übertreiberpegelsteuerschaltung 60 eine Zellenmodellierungsschaltung 70 und einen Verstärker 72. Die Zellenmodellierungsschaltung 70 empfängt ein Übertreibersteuersignal Pact und erzeugt ein Signal out, welches eine Ladungs- oder Strommenge bestimmt, die vom Speicherzellenfeld während eines Abtastvorgangs mit der internen Arrayspannung VINTA verbraucht wird. Das Signal out kann beispielsweise einen Strom oder eine Spannung bestimmen, der z.B. die zur Rate des Ladungsverbrauchs der Spannung VINTA während eines Abtastvorgangs proportional ist, oder kann einen Strom oder eine Spannung bestimmen, der z.B. die nach einer Integration zum Ladungsverbrauch der Spannung VINTA während eines Abtastvorgangs proportional ist. Der Verstärker 72 empfängt das Signal out und verstärkt es entsprechend, um dem Treiber der Spannung VINTA das analoge Steuersignal acon'' zur Verfügung zu stellen.
9 zeigt den zugehörigen Zeitablauf der Ausgabe der Übertreiberpegelsteuerschaltung für ein Ausführungsbeispiel. In Reaktion auf den Aktivmodusbefehl ACT erzeugt die Steuerschaltung 20' das Übertreibersteuersignal Pact für die Übertreiberpegelsteuerschaltung 60. Das Signal Pact aktiviert die Zellenmodellierungsschaltung 70, welche den Verstärker 72 und dementsprechend den Treiber 44 treibt, um die interne Arrayspannung gemäß dem Modell zu erhöhen. Der Aktivtreibersignalgenerator 42 wird durch das Aktivsteuersignal act vor der Aktivierung des Abtastvorgangssteuersignal SEN freigegeben. Das Übertreibersteuersignal Pact wird ungefähr zum gleichen Zeitpunkt gesperrt, an welchem das Steuersignal SEN aktiviert wird (in verschiedenen Ausführungsformen kann das Steuersignal Pact so ausgelegt sein, dass es kurz vor, gleichzeitig oder kurz nach der Aktivierung des Steuersignals SEN gesperrt wird). Durch einen genauen Modellierungsvorgang wird die Überspannung, welche während der Aktivierung der Modellierungsschaltung zur Spannung VINTA addiert wird, verbraucht, wenn die Speicherzellenfeldabtastverstärker Strom ziehen, um die Bitleitungen auf die Spannung VINTA aufzuladen, was die Spannung VINTA auf oder in die Nähe ihres vorgegebenen Spannungspegels A zurückbringt.
Ausführungsformen der Zellenmodellierungsschaltung 70 und des Verstärkers 72 werden nachfolgend im Detail beschrieben. Eine erste Ausführungsform der Zellenmodellierungsschaltung 70 ist in 10 dargestellt.
Die Modellierungsschaltung 70 umfasst zum Teil eine Modellspeicherzelle MMC, eine Modellvorladeschaltung MPREC, zwei Modellisoliergatter MISOG1 und MISOG2, Modellarraybitleitungen MABL und MABLB und einen Modellbitleitungsabtastverstärker MSAC. Andere Schaltungen im Umfeld dieser Elemente sind ebenfalls vorhanden und werden im zum weiteren Verlauf des Betriebs der Modellierungsschaltung 70 beschrieben.
Die Modellspeicherzelle MMC ist in einiger Hinsicht ähnlich zu einer Speicherzelle im Speicherzellenfeld. Sie umfasst einen Kondensator C, welcher mit einer Bitleitung MABL gekoppelt werden kann, wenn ein n-Kanal-MOSFET-Durchlasstransistor N freigegeben wird. Der Durchlasstransistor N wird durch das Übertreibersteuersignal Pact freigegeben, wodurch ein Ladungsteilungsvorgang zwischen dem Kondensator C und der Bitleitung MABL verursacht wird.
Das Übertreibersteuersignal Pact wird ebenfalls an einen Inverter I angelegt, dessen Ausgabe als Freigabesignal an Gatter von drei n-Kanal-MOSFET-Transistoren MN1, MN2 und MN3 in der Modellvorladeschaltung MPREC angelegt wird. Die drei Transistoren MN1, MN2 und MN3 sind wie die Transistoren N1, N2 und N3 in 5 ausgeführt, so dass die Modellvorladeschaltung MPREC die Modellbitleitungen MABL und MABLB auf die Bitleitungsvorladespannung VBL auflädt, außer wenn das Übertreibersteuersignal Pact aktiviert ist.
Die Modellisoliergatter MISOG1 und MISOG2 sind funktional ähnlich wie die Isoliergatter ISO1 und ISO2 aus 5 aufgebaut. Anstatt von einem Isoliersignal getrieben zu werden, sind die Gates der Durchlasstransistoren im Modellisoliergatter MISOG1 jedoch permanent an eine verstärkte Spannung Vpp angebunden, welche einen höheren Pegel als die externe Spannung VEXT aufweist, so dass das Modellisoliergatter MISOG1 permanent freigegeben ist. Analog sind die Gates der Durchlasstransistoren im Modellisoliergatter MISOG2 permanent an die interne Arraymassespannung VSSA angebunden, so dass das Modellisoliergatter MISOG2 permanent gesperrt ist. Da das Modellisoliergatter MISOG2 permanent gesperrt ist, werden keine Bitleitungsvorladeschaltung oder Speicherzellen am Ende des Modellisoliergatter MISOG2 gegenüber dem Modellbitleitungsabtastverstärker MSAC zur Verfügung gestellt. Stattdessen ist das Modellisoliergatter MISOG2 einfach mit der Bitleitungsvorladespannung VBL gekoppelt.
Da das Modellisoliergatter MISOG1 permanent freigegeben ist, sind die Modellabtastbitleitungen MSBL und MSBLB im Modellabtastverstärker MSAC jeweils permanent mit den Modellbitleitungen MABL und MABLB gekoppelt. Daher werden durch den Vorladevorgang der Modellbitleitungen MABL und MABLB auch die Modellabtastbitleitungen MSBL und MSBLB auf die Bitleitungsvorladespannung VBL vorgeladen.
Wie der Bitleitungsabtastverstärker SAC aus 5 umfasst der Modellbitleitungsabtastverstärker zwei p-Kanal-MOSFET-Transistoren (MP1 und MP2) und zwei n-Kanal-MOSFET-Transistoren (MN6 und MN7), welche zwischen den Modellabtastbitleitungen MSBL und MSBLB eingeschleift sind. Ist der Modellbitleitungsabtastverstärker MSAC aktiviert, dann funktioniert er wie der Bitleitungsabtastverstärker SAC gemäß 5 und verstärkt eine Spannungsdifferenz zwischen MSBL und MSBLB.
Die Aktivierung des Modellbitleitungsabtastverstärkers MSAC tritt in Reaktion auf das Übertreibersteuersignal Pact auf. Ist das Übertreibersteuersignal Pact freigegeben, dann treibt das Signal Pact das Gate eines n-Kanal-MOSFET-Transistors MN8, um eine Seite der Transistoren MN6 und MN7 mit VSSA zu koppeln. Zudem treibt, wenn Pact freigegeben ist, die Ausgabe des Inverters I (das logisch Inverse des Übertreibersteuersignals Pact) das Gate eines p-Kanal-MOSFET-Transistors MP3, um eine Seite der Transistoren MP1 und MP2 mit VINTA zu koppeln.
Ein zusätzlicher n-Kanal-MOSFET-Transistor MN9 kann ebenfalls in der Zellenmodellierungsschaltung 70 enthalten sein. Ein Gate des Transistors MN9 wird durch ein Steuersignal pup getrieben, welches vorübergehend während einer Geräteeinschaltsequenz auf einen logisch hohen Zustand getrieben wird. Wird das Signal pup auf den hohen Zustand getrieben, dann koppelt MN9 den Kondensator C mit der internen Arraymassespannung VSSA, wodurch jegliche Ladung aus dem Kondensator C abgezogen wird. Dies setzt die Modellspeicherzelle MMC effektiv auf einen bekannten logischen Speicherzustand „0".
Mit der vorhergehenden Komponentenbeschreibung kann nun die Funktionsweise der Zellenmodellierungsschaltung 70 in Reaktion auf den Aktivmodusbefehl ACT beschrieben werden. Das Aktivieren von Pact schaltet die Modellvorladeschaltung MPREC ab und initiiert einen Ladungsteilungsvorgang, der einen Teil der Ladung auf den Modellbitleitungen MABL und MSBL in den Kondensator C zieht, wodurch die Spannung auf MSBL unter VBL abfällt, während die Modellbitleitungen MABLB und MABLB auf VBL bleiben. Das Aktivieren von Pact verbindet auch MN6 und MN7 mit VSSA, wodurch Ladung von MABL, C und MSBL über MN6 entladen wird, bis MABL, C und MSBL die Spannung VSSA erreichen. Das Aktivieren von Pact verbindet außerdem MP1 und MP2 mit VINTA, wodurch Ladung von VINTA über MP2 an MABLB und MSBLB übertragen wird, bis MABLB und MSBLB die Spannung VINTA erreichen.
Es ist nun zu beachten, dass ein Widerstand R1 zwischen VINTA und einen Transistor MP3 eingeschleift ist, so dass alle Ladungen, welche während der Aktivierung der Modellierungsschaltung von VINTA zu MABLB und MSBLB übertragen werden, als Ladestrom den Widerstand R1 passieren. Das Ausgabesignal out der Modellierungsschaltung wird an einem Verbindungsknoten, der R1 und MP3 verbindet, abgenommen. Daher wird vor der Aktivierung der Modellierungsschaltung das Signal out auf die Spannung VINTA gesetzt, wenn kein Strom durch R1 fließt. Ist die Modellierungsschaltung 70 aktiviert, dann fließt ein Bitleitungsladestrom Ic durch R1, so dass die Spannung am Anschluss out auf VINTA-Ic·R1 abfällt. Der Strom Ic nimmt ab, wenn die Bitleitungen MABLB und MSBLB nahe VINTA sind, wodurch die Spannung an out ansteigt, bis out eventuell wieder die Spannung VINTA erreicht.
Das Layout und die Größe der Modellkomponenten in der Zellenmodellierungsschaltung 70 können so gewählt werden, dass sie mit den während eines Abtastvorgangs im Speicherzellenfeld benutzten Komponenten übereinstimmen oder diesen ähnlich sind. Daher kann der Ladestrom, welcher während der Aktivierung der Modellierungsschaltung verwendet wird, so ausgelegt sein, dass er eine Schätzung des Ladestroms repräsentiert, der während eines aktuellen Abtastvorgangs erforderlich ist, welcher direkt nach dem Zeitpunkt der Modellierung dieses Abtastvorgangs beginnt. Da der geschätzte Ladestrom so zeitnah in einem gleichartigen Schaltkreis, welcher gleichzeitig auf der gleichen Schaltung hergestellt wird, zum aktuellen Abtastvorgang auftritt, kann davon ausgegangen werden, dass Prozess-, Spannungs- und Temperaturunterschiede, welche den Strombedarf für einen Abtastvorgang beeinflussen können, die Modellierungsschaltung in gleicher Weise beeinflussen, so dass eine erhöhte Genauigkeit zum Übertreiben von VINTA zur Verfügung gestellt wird. Zudem kann die Sensibilität hinsichtlich der Breite eines Pact-Pulses reduziert werden, da der größte Anteil des Ladestroms, welcher während der Aktivierung der Modellierungsschaltung abgeschätzt wird, näher am Beginn des Pact-Pulses auftritt.
11 zeigt eine alternative Konfiguration der Zellenmodellierungsschaltung 70. Der MOSFET-Transistor MP4, welcher den Zustand des Kondensators C während der Geräteeinschaltsequenz setzt, ist durch einen p-Kanal-MOSFET-Transistor MP4 ersetzt. Ein Gate des Transistors MP4 wird durch ein Steuersignal pupB getrieben, welches vorübergehend während der Geräteeinschaltsequenz auf einen logisch niedrigen Zustand getrieben wird. Wird pupB auf den niedrigen Zustand getrieben, dann koppelt MP4 den Kondensator C mit der internen Arrayspannung VINTA, wodurch der Kondensator C geladen wird. Dies setzt die Modellspeicherzelle MMC effektiv auf einen bekannten logischen Speicherzustand „1".
Mit der Aktivierung der Modellierungsschaltung lädt der Ladungsteilungsvorgang zwischen C und den Modellbitleitungen MABL und MSBL die Modellbitleitungen MABL und MSBL vom Kondensator C, wodurch die Spannung auf MSBL über VBL ansteigt, während die Modellbitleitungen MABLB und MSBLB auf VBL bleiben. Das Aktivieren von Pact verbindet auch die Transistoren MN6 und MN7 mit VSSA, wodurch Ladung von MABLB und MSBLB über den Transistor MN7 entladen wird, bis MABLB und MSBLB die Spannung VSSA erreichen. Das Aktivieren von Pact verbindet zudem die Transistoren MP1 und MP2 mit VINTA, wodurch Ladung von VINTA über den Transistor MP1 an MABL, C und MSBL übertragen wird, bis MABL, C und MSBL die Spannung VINTA erreichen.
Ist die Modellierungsschaltung 70 aktiviert, dann fließt ein Bitleitungsladestrom Ic durch R1, so dass die Spannung am Ausgabeanschluss out auf VINTA-Ic·R1 abfällt. Der Strom Ic nimmt ab, wenn die Bitleitungen MABL und MSBL und der Kondensator C nahe VINTA sind, bis die Spannung an out eventuell wieder VINTA erreicht. Es ist zu beachten, dass sich, da die Spannung auf MSBL zu Beginn des Abtastvorgangs etwas höher als die Anfangsspannung auf MSBLB gemäß 11 ist und die Modellspeicherzelle MMC ebenfalls geladen ist, das Ausgabesignal out der Modellierungsschaltung gemäß der Ausführungsform gemäß 11 leicht von dem der Ausführungsform gemäß 10 unterscheiden kann.
Obwohl die in 10 und 11 dargestellten Ausführungsformen der Zellenmodellierungsschaltung eine aktuelle Abtastkonfiguration gut nachbilden, sind andere Ausführungsformen der Modellierungsschaltung möglich. 12 zeigt beispielsweise eine einfachere Ausführung der Zellenmodellierungsschaltung 70. Eine Modellspeicherzelle MMC umfasst einen Kondensator C, welcher über einen n-Kanal-MOSFET-Durchlasstransistor N gekoppelt ist, der wiederum über einen Widerstand R2 mit der internen Arrayspannung VINTA verbunden ist. Das Ausgabesignal out der Zellenmodellierungsschaltung wird vom Knoten, der den Widerstand R2 mit dem Transistor N verbindet, zur Verfügung gestellt. Ein p-Kanal-MOSFET-Transistor MP3 ist zudem mit dem Kondensator C und mit der Bitleitungsvorladespannung VBL gekoppelt. Das Übertreibersteuersignal Pact treibt das Gate des Durchlasstransistors N und treibt ebenfalls das Gate des Transistors MP3.
Vor der Aktivierung des Übertreibersteuersignals Pact ist der Transistor MP3 aktiv, wodurch ermöglicht wird, dass der Kondensator C auf die Bitleitungsvorladespannung VBL aufgeladen wird. Ist das Übertreibersteuersignal Pact aktiviert, dann wird der Transistor MP3 gesperrt und der Transistor N wird freigegeben, wodurch es C erlaubt wird, sich von VBL auf VINTA aufzuladen. Das Ausgabesignal out fällt wie bei der vorherigen Ausführungsform unter VINTA ab, wenn ein Ladestrom an den Kondensator C angelegt wird. Der Kondensator C und der Widerstand R2 können so ausgewählt werden, dass ein gewünschtes Ausgabesignalprofil erreicht wird. Obwohl wahrscheinlich nicht so genau wie das in den 10 und 11 gezeigte Modell, verfolgt auch die Modellierungsschaltung gemäß 12 PVT-Veränderungen in ähnlicher Weise wie die komplexeren Ausführungsformen.
Nunmehr 13 betrachtend, ist eine Ausführungsform für einen Verstärker 72 gezeigt, welche mit einer Ausführungsform der Zellenmodellierungsschaltung 70 kombiniert werden kann. Der Verstärker 72 umfasst einen Eingangsbereich IP, einen Stromspiegel CM und einen Ausgangsbereich OP. All dies wird nachfolgend beschrieben.
Der Eingangsbereich IP umfasst einen n-Kanal-MOSFET-Transistor N10, einen Widerstand R3 und einen p-Kanal-MOSFET-Transistor P3. Der Transistor N10 und der Widerstand R3 sind in einer Sourcefolgerkonfiguration verschaltet, wobei eine Drain des Transistors N10 mit der internen Arrayspannung VINTA verbunden ist, ein Gate des Transistors N10 vom Ausgabesignal out der Modellierungsschaltung getrieben wird und der Widerstand R3 zwischen einer Source des Transistors N10 und der internen Arraymassespannung VSSA eingeschleift ist. Die Spannung an einem Knoten a, an welchem der Transistor N10 und der Widerstand R3 gekoppelt sind, folgt der Spannung des Ausgabesignals out der Modellierungsschaltung. Das Gate des Transistors P3 ist mit dem Knoten a gekoppelt, die Source des Transistors P3 ist mit VINTA gekoppelt und die Drain des Transistors P3 ist mit einem Eingang des Stromspiegels CM am Knoten b gekoppelt.
Der Stromspiegel CM umfasst zwei n-Kanal-MOSFET-Transistoren N11 und N12 mit einem Transistorbreitenverhältnis von A:B. Eine Drain des Transistors N11 ist mit dem Stromspiegeleingangsknoten b gekoppelt, eine Source ist mit VSSA gekoppelt und ein Gate ist mit dem Stromspiegeleingangsknoten b gekoppelt. Eine Drain des Transistors N12 ist mit einem Stromspiegelausgangsknoten c gekoppelt, eine Source ist mit VSSA gekoppelt und ein Gate ist mit dem Stromspiegeleingangsknoten b gekoppelt. Das Breitenverhältnis A:B zwingt den Strom i2, welcher durch den Transistor N12 fließt, sich über einen Skalierungsfaktor B/A auf den Strom i1 zu beziehen, welcher durch den Transistor N11 fließt.
Der Ausgangsbereich OP umfasst einen p-Kanal-MOSFET-Transistor P4, dessen Source mit der externen Versorgungsspannung VEXT gekoppelt ist und dessen Drain und Gate mit dem Stromspiegelausgangsknoten c gekoppelt sind. Zudem wird auch das Ausgangssignal acon'' der Übertreiberpegelsteuerschaltung am Knoten c abgegriffen.
Die Funktionsweise des Verstärkers 72 ist wie folgt. Vor der Aktivierung des Übertreibersteuersignals Pact entspricht das Signal out ungefähr VINTA, wodurch bewirkt wird, dass die Spannung am Knoten a ebenfalls ungefähr VINTA entspricht. Diese hohe Spannung am Knoten a schaltet den Transistor P3 sperrend, wodurch die Ströme i1 und i2 unterbrochen werden und kein Treibersignal am Ausgang acon'' zur Verfügung gestellt wird. Gibt das Übertreibersteuersignal Pact die Zellenmodellierungsschaltung frei, dann fällt die Spannung out am Gate des Transistors N10 ab, wodurch auch die Spannung am Knoten a abfällt. Mit abfallender Spannung am Knoten a wird der Transistor P3 leitend geschaltet und ein Strom i1 beginnt zu fließen. Der Strom i1 wird skaliert vom Skalierungsfaktor B/A als Strom i2 gespiegelt. Dies resultiert in einem korrespondierenden Spannungsabfall am Knoten c und einer reduzierten Spannung für das Ausgangssignal acon''.
14 zeigt eine Konfiguration eines Aktivtreibersignalgenerators 42 und eines Treibers 44 gemäß 7. Der Aktivtreibersignalgenerator 42 umfasst einen Differenzverstärker COM und einen n-Kanal-MOSFET-Transistor N13, dessen Gate durch das Aktivierungssignal act getrieben wird. Wird das Signal act von der Steuerschaltung 20' erzeugt, dann wird der Transistor N13 leitend geschaltet, wodurch der Verstärker COM aktiviert wird. Ein negativer Eingangsanschluss des Verstärkers COM ist mit einer Referenzspannung VREF gekoppelt und ein positiver Eingangsanschluss des Verstärkers COM ist mit VINTA gekoppelt. Die Ausgabe des Differenzverstärkers, acon, treibt das Gate eines p-Kanal-MOSFET-Transistors P5 im Treiber 44. Eine Source des Transistors P5 ist mit der externen Arrayspannung VEXT verbunden und eine Drain ist mit der internen Arrayspannung VINTA verbunden. Diese Verbindung vervollständigt einen Rückkopplungskreis, welcher bewirkt, dass der Verstärker COM versucht, das Signal acon so zu treiben, dass VINTA gleich VREF ist.
Das Steuersignal acon'' von der Übertreiberpegelsteuerschaltung 60 treibt auch das Gate des Transistors P5 im Treiber 44. Ist Pact aktiv und act nicht aktiv, dann wird der Rückkopplungskreis mit dem Verstärker COM gesperrt, wodurch acon'' die Spannung VINTA über die Spannung VREF treibt. Fällt acon'' beispielsweise in Reaktion auf den Ladestrom der Modellierungsschaltung ab, dann wird der Transistor P5 zu einem höheren Grad leitend geschaltet, wodurch VINTA zusätzlich über den Pegel von VREF geladen wird. Anschließend kann, wenn act freigegeben ist, der Verstärker COM die interne Arrayspannung VINTA nicht auf VREF zurücksteuern, bis ausreichend Ladung im internen Arrayversorgungsverteilungssubsystem und in den Abtastverstärkern verbraucht ist, wodurch ein Abfall der Spannung ermöglicht wird.
15 zeigt eine zweite Ausführungsform 400 eines Halbleiterspeicherbauelements. Obwohl es in vielen Beziehungen der Ausführungsform 300 aus 7 entspricht, sind einige Unterschiede vorhanden. Ein separater Treiber 62 wird zum Übertreiben von VINTA zur Verfügung gestellt. Das Steuersignal acon'' wird nicht mehr dem Aktivmodustreiber 44 von der Übertreiberpegelsteuerschaltung 60 zur Verfügung gestellt, sondern wird stattdessen dem neuen Treiber 62 zugeführt. Alle drei Treiber 34, 44 und 62 können einen Treiberstrom für die interne Arrayspannung VINTA zu Verfügung stellen, wobei der Treiber 34 immer aktiviert ist, der Treiber 44 für die Dauer eines Pulses von act aktiviert ist und der Treiber 62 für die Dauer eines Pulses von Pact aktiviert ist.
16 zeigt eine Konfiguration des Treibers 62. Die Ausgabe der Übertreiberpegelsteuerschaltung 60, acon'', treibt das Gate des p-Kanal-MOSFET-Transistors P6 im Treiber 62. Eine Source des Transistors P6 ist mit der externen Arrayspannung VEXT verbunden und eine Drain ist mit der internen Arrayspannung VINTA verbunden. Ist Pact aktiviert, dann kann acon'' die Spannung VINTA über die Spannung VREF treiben. Fällt acon'' beispielsweise in Reaktion auf den Ladestrom der Mo dellierungsschaltung ab, dann wird der Transistor P6 zu einem höheren Grad leitend geschaltet, wodurch ein zusätzliches Laden von VINTA über den Pegel von VREF ermöglicht wird.
Der Fachmann erkennt, dass viele andere Abwandlungen der Bauelementekonfiguration vorgenommen werden können und viele Entwurtsparameter nicht näher beschrieben worden sind. In den Ausführungsformen gemäß den 10 und 11 kann beispielsweise ein Ausgabesignal der Zellenmodellierungsschaltung durch Verwendung einer Schaltung erzeugt werden, welche während eines Abtastvorgangs den zur Spannung VSSA abfließenden Strom misst. Die besonderen, in den Ausführungsformen gezeigten Strommodus- und Spannungsmodussignale sind nur eine Möglichkeit zur Erzeugung von Modellierungssignalen. Des Weiteren existieren andere Speicherzellenfeld- und Abtastkonfigurationen, welche andere Modellierungsschaltungskonfigurationen erfordern oder besser hierfür geeignet sind, die solche anderen Konfigurationen genauer modellieren können. Die beschriebenen und in den Zeichnungen dargestellten speziellen Schaltungen sind nur beispielhaft, in den meisten Fällen können andere Schaltungen die gleichen oder ähnliche Funktionen ausführen. Solche geringen Modifikationen und Implementierungsdetails sind von den Ausführungsformen der Erfindung umfasst und sind als in den Schutzbereich der Ansprüche fallend anzusehen.

Claims

Speicherbauelement mit – einem Speicherzellenfeld (10), – einer Mehrzahl von Abtastverstärkern, welche mit dem Speicherzellenfeld gekoppelt sind, und – einem internen Arrayspannungsgenerator, welcher eine interne Arrayspannung wenigstens an die Abtastverstärker anlegt, dadurch gekennzeichnet, dass der interne Arrayspannungsgenerator folgende Elemente umfasst: – einen ersten Treiber (44), um die interne Arrayspannung wenigstens an die Abtastverstärker anzulegen, – eine Modellierungsschaltung (70), welche einen Referenzkondensator und eine Umschaltschaltung umfasst, um die Spannung im Referenzkondensator vor einem Abtastvorgang von einem ersten Spannungspegel auf einen zweiten Spannungspegel zu ändern, wobei die Modellierungsschaltung ein Abtastmodellierungssignal ausgibt, welches sich auf die veränderte Referenzkondensatorspannung bezieht, und – einen Verstärker (72), welcher das Abtastmodellierungssignal empfängt und ein erstes Steuersignal, welches auf dem Abtastmodellierungssignal basiert, an den ersten Treiber ausgibt, um die interne Arrayspannung vor dem Beginn des Abtastvorgangs zu erhöhen.
Speicherbauelement nach Anspruch 1, wobei der interne Arrayspannungsgenerator einen Aktivtreibersignalgenerator (42) umfasst, welcher ein zweites Steuersignal an den ersten Treiber ausgibt, um die interne Arrayspannung während eines Aktivierungsbefehls auf eine Referenzspannung zu treiben.
Speicherbauelement nach Anspruch 1 oder 2, wobei der interne Arrayspannungsgenerator einen Bereitschaftstreibersignalgenerator (32) umfasst, welcher ein drittes Steuersignal an einen zweiten Treiber (34) ausgibt und mit der ersten Treiberausgabe gekoppelt ist, wobei der Bereitschaftstreibersignalgenerator den stationären Zustandswert der internen Arrayspannung auf die Referenzspannung treibt.
Speicherbauelement nach einem der Ansprüche 1 bis 3, wobei die Umschaltschaltung eine Vorladeschaltung, welche die Referenzkondensatorspannung auf den ersten Spannungspegel setzt, und eine Referenzkopplungsschaltung umfasst, welche den Referenzkondensator mit einer Referenzspannung auf dem zweiten Spannungspegel koppelt.
Speicherbauelement nach Anspruch 4, wobei der erste Spannungspegel ein Bitleitungsvorladespannungspegel ist und der zweite Spannungspegel die interne Arrayspannung ist.
Speicherbauelement nach Anspruch 4 oder 5, das des Weiteren eine Steuerschaltung aufweist, um ein Übertreibersteuersignal zu erzeugen, welches vor dem Abtastvorgang freigebbar ist, wobei das freigegebene Übertreibersteuersignal die Referenzkopplungsschaltung freigibt.
Speicherbauelement nach Anspruch 6, wobei die Referenzkopplungsschaltung einen Widerstand und einen ersten Transistor umfasst, welcher zwischen einem Ende des Widerstands und einer Platte des Referenzkondensators eingeschleift ist und dessen Gate mit dem Übertreibersteuersignal gekoppelt ist, wobei das andere Ende des Widerstands mit der internen Arrayspannung gekoppelt ist.
Speicherbauelement nach Anspruch 7, wobei das Abtastmodellierungssignal an der Verbindung zwischen dem Widerstand und dem ersten Transistor abnehmbar ist.
Speicherbauelement nach einem der Ansprüche 1 bis 8, wobei die Modellierungsschaltung ein Modellbitleitungspaar, einen Modellabtastverstärker, welcher mit dem Modellbitleitungspaar gekoppelt ist, eine Modellspeicherzelle, welche mit einer Leitung des Modellbitleitungspaars gekoppelt ist, eine Vorladeschaltung, welche ebenfalls mit dem Modellbitleitungspaar gekoppelt ist, und eine Referenzkopplungsschaltung umfasst, welche mit dem Modellabtastverstärker gekoppelt ist.
Speicherbauelement nach Anspruch 9, wobei die Modellspeicherzelle einen Modellzellenkondensator und einen Modellpassiertransistor umfasst, welcher den Modellzellenkondensator mit der einen Leitung des Modellbitleitungspaars koppelt, wobei ein Gate des Modellpassiertransistors durch ein Übertreibersteuersignal steuerbar ist.
Speicherbauelement nach Anspruch 9 oder 10 mit einer Modellspeicherzelleninitialisierungsschaltung, um einen Anfangszustand der Modellspeicherzelle zu setzen.
Speicherbauelement nach Anspruch 11, wobei die Modellspeicherzelleninitialisierungsschaltung den Anfangszustand der Modellspeicherzelle auf einen geladenen Zustand setzt und wobei der Referenzkondensator außerdem die Modellspeicherzelle umfasst.
Speicherbauelement nach einem der Ansprüche 9 bis 12, wobei die Referenzkopplungsschaltung den Modellabtastverstärker mit Energie versorgt, wenn die Referenzkopplungsschaltung freigegeben ist.
Speicherbauelement nach einem der Ansprüche 10 bis 13, wobei das Übertreibersteuersignal so an die Vorladeschaltung gekoppelt ist, dass die Vorladeschaltung gesperrt ist, wenn die Referenzkopplungsschaltung in Reaktion auf das Übertreibersteuersignal freigegeben ist.
Speicherbauelement nach einem der Ansprüche 1 bis 14, wobei der Verstärker einen Eingangsbereich, welcher sich auf die interne Arrayspannung bezieht und in Reaktion auf das Abtastmodellierungssignal einen ersten Strom erzeugt, einen Stromspiegel, welcher den ersten Strom als zweiten Strom repliziert, und einen Ausgangsbereich umfasst, welcher sich auf eine externe Spannung bezieht und das erste Steuersignal in Reaktion auf den zweiten Strom erzeugt.
Speicherbauelement nach Anspruch 15, wobei der Eingangsbereich einen Sourcefolger umfasst.
Speicherbauelement mit – einem Speicherzellenfeld (10), – einer Mehrzahl von Abtastverstärkern, welche mit dem Speicherzellenfeld gekoppelt sind, um im Speicherzellenfeld gespeicherte Daten abzutasten, und – einem internen Arrayspannungsgenerator, welcher eine interne Arrayspannung wenigstens an die Abtastverstärker anlegt, dadurch gekennzeichnet, dass der interne Arrayspannungsgenerator folgende Elemente umfasst: – eine interne Bereitschaftsspannungsgeneratorschaltung (30) mit einem Bereitschaftstreibersignalgenerator (32), welcher ein erstes Steuersignal für einen ersten Treiber (34) erzeugt, wobei die interne Bereitschaftsspannungsgeneratorschaltung den stationären Zustandswert der internen Arrayspannung auf eine Referenzspannung treibt, – eine Steuerschaltung (20'), welche ein Aktivmodussignal empfängt, wobei die Steuerschaltung einen Aktivmodusimpuls gleichzeitig mit einem Abtastvorgang von wenigstens einem der Abtastverstärker und einen Übertreiberimpuls erzeugt, welcher vor dem Abtastvorgang initiierbar ist, – eine interne Aktivspannungsgeneratorschaltung (40) mit einem Aktivtreibersignalgenerator (42), welcher in Reaktion auf den Aktivmodusimpuls ein zweites Steuersignal für einen zweiten Treiber (44) erzeugt, wobei die interne Aktivspannungsgeneratorschaltung den stationären Zustandswert der internen Arrayspannung während des Aktivmodusimpulses auf die Referenzspannung treibt, und – eine Übertreiberpegelsteuerschaltung (60), welche in Reaktion auf den Übertreiberimpuls ein drittes Steuersignal für den zweiten oder einen dritten Treiber erzeugt, wobei die Übertreiberpegelsteuerschaltung eine Zellenmodellierungsschaltung (70), welche einen Strombedarf für den Abtastvorgang schätzt, und einen Verstärker (72) umfasst, welcher das dritte Steuersignal in Reaktion auf den geschätzten Strombedarf erzeugt.
Speicherbauelement nach Anspruch 17, wobei eine interne Übertreiberspannungsgeneratorschaltung vorgesehen ist, welche die Übertreiberpegelsteuerschaltung umfasst, um das dritte Steuersignal für den dritten Treiber in Reaktion auf den Übertreiberimpuls zu erzeugen.
Speicherbauelement nach Anspruch 17 oder 18, wobei der von der Zellenmodulierungsschaltung geschätzte Strombedarf mit einer Versorgungsspannung, Temperaturschwankungen und Prozessschwankungen analog zur Variation eines aktuellen Strombedarfs für den Abtastvorgang mit der Versorgungsspannung, Temperaturschwankungen und Prozessschwankungen variiert.
Speicherbauelement nach einem der Ansprüche 17 bis 19, wobei die Zellenmodellierungsschaltung eine Modellspeicherzelle, ein Modellbitleitungspaar und einen Modellabtastverstärker umfasst, welche analog wie eine in dem Speicherzellenfeld ausgewählte Speicherzelle, ein Bitleitungspaar im Speicherzellenfeld und einer der Abtastverstärker, welcher mit dem Bitleitungspaar im Speicherzellenfeld gekoppelt ist, gekoppelt sind.
Verfahren zum Betrieb eines Speicherbauelements, gekennzeichnet durch die Schritte: – Empfangen eines Aktivmodusbefehls, um auf ein Speicherzellenfeld im Speicherbauelement zuzugreifen, – Aktivieren einer Modellierungsschaltung im Speicherbauelement in Reaktion auf den Aktivmodusbefehl, um ein zu einer Ladungsmenge proportionales Signal zu schätzen, die während eines Abtastvorgangs in Reaktion auf den Aktivmodusbefehl verbraucht wird, – Übertreiben einer internen Arrayspannung in Reaktion auf das geschätzte Signal und – Abtasten von im Speicherbauelement gespeicherten Daten während eines Abtastvorgangs, welcher Strom von einem internen Arrayspannungsgenerator zieht, der mit der internen Arrayspannung gekoppelt ist, anschließend an die Initialisierung des Übertreibens der internen Arrayspannung.
Verfahren nach Anspruch 21, wobei das Aktivieren einer Modellierungsschaltung umfasst, dass ein Modellabtastvorgang mit einer Modellspeicherzelle und einem Modellbitleitungspaar ausgeführt wird und ein Ausgabesignal erzeugt wird, das proportional zum Strom ist, der vom internen Arrayspannungsgenerator gezogen wird, um den Modellabtastvorgang auszuführen.
Verfahren nach Anspruch 21 oder 22, wobei das Aktivieren einer Modellierungsschaltung umfasst, dass ein Kondensator, welcher auf eine Bitleitungsvorladespannung aufgeladen ist, mit der internen Arrayspannung gekoppelt wird, um die Spannung im Referenzkondensator auf die interne Arrayspannung zu ändern und ein Ausgabesignal erzeugt wird, welches proportional zum Strom ist, der vom internen Arrayspannungsgenerator gezogen wird, um den Modellabtastvorgang auszuführen.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das geschätzte Signal ein Ausgabesignal ist, welches proportional zum Strom ist, der von der Modellierungsschaltung vom internen Arrayspannungsgenerator während der Aktivierung der Modellierungsschaltung gezogen wird, und wobei das Übertreiben der internen Arrayspannung in Reaktion auf das geschätzte Signal umfasst, dass der interne Arrayspannungsgenerator mit einem Signal, welches auf dem Ausgabesignal der Modellierungsschaltung basiert, und mit einem zweiten Steuersignal getrieben wird, das die interne Arrayspannung auf eine Referenzspannung steuert.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das geschätzte Signal ein Ausgabesignal ist, welches proportional zum Strom ist, welcher von der Modellierungsschaltung vom internen Arrayspannungsgenerator während der Aktivierung der Modellierungsschaltung gezogen wird, und wobei das Übertreiben der inter nen Arrayspannung in Reaktion auf das geschätzte Signal umfasst, dass ein Übertreiberarrayspannungsgenerator mit einem Signal getrieben wird, welches auf dem Ausgabesignal der Modellierungsschaltung basiert, wobei der Übertreiberarrayspannungsgenerator mit der internen Arrayspannung gekoppelt ist.
Verfahren nach einem der Ansprüche 21 bis 23, wobei das geschätzte Signal eine Ausgabespannung ist, welche proportional zum Strom ist, der von der Modellierungsschaltung vom internen Arrayspannungsgenerator während der Aktivierung der Modellierungsschaltung gezogen wird, wobei das Verfahren weiter umfasst, dass ein erster Strom proportional zur Ausgabespannung erzeugt wird, der erste Strom mit einem Stromspiegel, welcher ein Eingangs-zu-Ausgangs-Stromverhältnis größer als eins aufweist, als ein zweiter Strom gespiegelt wird und ein Übertreibersteuersignal basierend auf dem zweiten Strom erzeugt wird.
Verfahren nach einem der Ansprüche 21 bis 26, wobei die Modellierungsschaltung vor dem Abtastvorgang deaktiviert wird.
Verfahren nach einem der Ansprüche 21 bis 27, wobei die interne Arrayspannung unter Verwendung eines zweiten internen Arrayspannungsgenerators in einem Bereitschaftsmodus und in einem Aktivmodus auf eine Referenzspannung gesteuert wird.
Verfahren nach einem der Ansprüche 21 bis 28, wobei die interne Arrayspannung unter Verwendung eines dritten internen Arrayspannungsgenerators in einem Aktivmodus auf eine Referenzspannung gesteuert wird.
Verfahren nach einem der Ansprüche 21 bis 28, wobei die interne Arrayspannung durch Treiben eines gleichen internen Arrayspan nungsgenerators, welcher in Reaktion auf das geschätzte Signal übersteuert wird, während des Aktivmodus auf eine Referenzspannung gesteuert wird.