DE19619923C2

DE19619923C2 - Spannungserhöhungsschaltung für eine Halbleiterspeichervorrichtung sowie Wortleitungstreiber für eine Halbleiterspeichervorrichtung mit einer Spannungserhöhungsschaltung

Info

Publication number: DE19619923C2
Application number: DE19619923A
Authority: DE
Inventors: Seung-Cheol Oh; Hoon Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-05-17
Filing date: 1996-05-17
Publication date: 2000-02-17
Anticipated expiration: 2016-05-18
Also published as: JP3735824B2; JPH09106675A; DE19619923A1; GB2301211A; TW293123B; US5754075A; GB9610302D0; KR0142963B1; GB2301211B; KR960042726A

Description

Die vorliegende Erfindung bezieht sich auf eine Spannungserhöhungsschaltung für eine Halbleiterspeichervorrichtung der im Oberbegriff des Patentanspruchs 1 genannten Art und auf einen Wortleitungstreiber für eine Halbleiterspeichervorrichtung mit einer Spannungser höhungsschaltung der im Oberbegriff des Patentanspruchs 7 genannten Art.

Eine Spannungserhöhungsschaltung gemäß dem Oberbegriff des Patentanspruchs 1 ist bereits aus DE 42 37 589 A1 bekannt. Diese Druckschrift lehrt eine Schaltung, die eine Eingabeschaltung, eine Quellenspannungs-Vorspannungsschaltung, eine Spannungs pumpschaltung, eine Ausgabeschaltung und eine Ausgabesteuerschaltung umfaßt. Die Quellenspannungs-Vorspannungsschaltung und die Spannungspumpschaltung empfangen das Ausgangssignal der Eingabeschaltung. Die Spannungspumpschaltung hebt die Aus gangssignalspannung der Quellenspannungs-Vorspannungsschaltung an. Die Ausgabe schaltung überträgt die angehobene Spannung der Spannungspumpschaltung zum Aus gang und wird von der Ausgabesteuerschaltung gesteuert.

Ein Wortleitungstreiber für eine Halbleiterspeichervorrichtung mit einer Spannungserhö hungsschaltung gemäß dem Oberbegriff des Patentanspruchs 7 ist aus der Druckschrift DE 44 35 787 A1 bekannt. Diese Druckschrift lehrt eine Speichervorrichtung mit zwei Span nungserhöhungsschaltungen, wobei die erste Schaltung allein in Reaktion auf das Anhe ben der Versorgungsspannung arbeitet, während die zweite Schaltung in Antwort auf das Anlegen eines externen Zeilenadressierungstaktsignals einen zusätzlichen Strom bei der gleichen Spannung liefert. Die Ausgangsspannungen der beiden Spannungserhöhungs schaltungen werden an einen Wortleitungstreiber geliefert.

Eine weitere herkömmliche Spannungserhöhungsschaltung ist in Fig. 4 dargestellt. Sie enthält einen Oszillator 12, eine Spannungserhöhungseinrichtung 14, eine Übertragungs einrichtung 16 und einen Detektor 18.

Fig. 2 ist ein Zeitablaufdiagramm der Operation der Spannungserhöhungsschaltung von Fig. 4. Mit Bezug auf Fig. 2 werden im folgenden die Operationen der Spannungs erhöhungsschaltung von Fig. 4 erläutert.

Falls, wie in Fig. 2 gezeigt, die Leistungsversorgungsspannung V_CC an die internen Schal tungen des Chips angelegt wird, erzeugt der Oszillator 12 von Fig. 4 einen Takt mit einer vorgegebenen Periode, der an einen Eingangsanschluß eines Invertierers 20 der Span nungserhöhungseinrichtung 14 angelegt wird. In diesem Zeitpunkt ist der Ausgangspegel des Oszillationssignalausgangs vom Oszillator 12 gleich dem Pegel der Leistungsversor gungsspannung V_CC. Wenn daher der Ausgangspegel des Oszillators 12 der Pegel der Massespannung V_SS ist, nimmt der Pegel eines Verbindungsknotens N1 eines MOS- Kondensators (im folgenden einfach als "Kondensator" bezeichnet), der an einen Aus gangsanschluß eines Invertierers 22 angeschlossen ist, der seinerseits mit dem Invertierer 20 in Serie geschaltet ist, den Wert "0" Volt an, wie in Fig. 2 gezeigt ist. In diesem Zeitpunkt wird der Spannungspegel an einem Verbindungsknoten N2 in der Erhöhungsschaltung 14 auf den Pegel "V_CC - V_th" vorgeladen, der durch Subtrahieren einer Schwellenspannung V_th des Transistors 26 von der Leistungsversorgungsspannung V_CC erhalten wird.

Falls der Pegel des Oszillationssignalausgangs vom Oszillator 12 auf den Pegel der Lei stungsversorgungsspannung V_CC von "0" Volt geändert wird, wird der Verbindungsknoten N1 der Erhöhungsschaltung 14 von "0" Volt auf den Pegel der Leistungsversorgungsspan nung V_CC angehoben. In diesem Zeitpunkt wird die Spannung des Verbindungsknotens N2 zwischen dem Kondensator 24 der Erhöhungsschaltung 14 und dem Transistor 26 vom Pegel "V_CC - V_th", der durch die vom Invertierer 22 ausgegebene Leistungsversorgungs spannung Vcc vorgeladen wird, auf den Pegel "2V_CC - V_th" erhöht. Die auf den Pegel "2V_CC - V_th" erhöhte Leistungsversorgungsspannung des Verbindungsknotens N2 wird in Abhängigkeit von der obigen Operation über einen Übertragungstransistor 28 an die oben erwähnte Schaltung gesendet. Daher wird der Pegel der erhöhten Leistungsversor gungsspannung wie in Fig. 2 gezeigt von einem Pegel V_CC - 2V_th durch die obige kontinu ierliche Operation auf eine Spannung mit dem Pegel 2(V_CC - V_th) erhöht.

Falls, wie in Fig. 2 gezeigt, der Oszillator 12 von Fig. 4 eine aufeinanderfolgende Oszillati onsoperation ausführt, wird der Pegel der erhöhten Leistungsversorgungsspannung VPP wie in Fig. 2 gezeigt kontinuierlich erhöht. Der Pegel der erhöhten Leistungsversorgungs spannung VPP wird vom Detektor 18, der zwischen den Oszillator 12 und die erhöhte Lei stungsversorgungsspannung VPP geschaltet ist, erfaßt. Der Detektor 18 erfaßt einen Spannungspegel, wenn die erhöhte Leistungsversorgungsspannung VPP den im voraus gesetzten Referenzpegel übersteigt, und erzeugt dann ein Signal, um die Operation des Oszillators 12 zu sperren. Falls somit die erhöhte Leistungsversorgungsspannung VPP höher als der im voraus gesetzte Referenzpegel wird, wird die Operation des Oszillators 12 durch das vom Detektor 18 ausgegebene Sperrsignal angehalten, wodurch der Pegel der erhöhten Leistungsversorgungsspannung VPP abgesenkt wird.

Die erhöhte Leistungsversorgungsspannung VPP, die mit der Konfiguration von Fig. 4 erzeugt wird, wird an den Wortleitungstreiber, den Datenausgangspuffer und an eine Steu erelektrode des Isoliertransistors angelegt.

Fig. 3 ist ein Schaltbild, das den Wortleitungstreiber zum Ansteuern eines von einem Zei lendecodierer 30 ausgegebenen Wortleitungs-Wählsignals veranschaulicht. Der Wortlei tungstreiber wird durch Eingeben der in der Erhöhungsschaltung wie etwa derjenigen von Fig. 4 erzeugten erhöhten Leistungsversorgungsspannung VPP betrieben. Die erhöhte Leistungsversorgungsspannung VPP wird an jede der Sources von ersten bis dritten PMOS-Transistoren 34, 38 und 40 sowie an einen Gegenvorspannungsanschluß, d. h. einen Substratvorspannungsanschluß 44 angelegt. Ein Drain des ersten PMOS-Transistors 34 ist an denjenigen eines ersten NMOS-Transistors 36 über einen internen Knoten 46 angeschlossen. Die Gates des ersten PMOS-Transistors 34 und des ersten NMOS- Transistors 36 sind gemeinsam an einen Ausgangsanschluß des Zeilendecodierers 30 angeschlossen.

Weiterhin ist ein Drain des dritten PMOS-Transistors 40 mit dem Drain des zweiten NMOS- Transistors 42 verbunden, während die Gates des dritten PMOS-Transistors 40 und des NMOS-Transistors 42 gemeinsam an den internen Knoten 46 angeschlossen sind. Eine Source und ein Drain des zweiten PMOS-Transistors 38 sind an die erhöhte Leistungsver sorgungsspannung VPP bzw. an den internen Knoten 46 angeschlossen, während dessen Gate an den Ausgangsknoten 48 angeschlossen ist. Es ist bekannt, daß eine Struktur aus dem ersten PMOS-Transistor 34 und dem ersten NMOS-Transistor 36 einerseits und eine weitere Struktur aus dem dritten PMOS-Transistor 40 und dem zweiten NMOS-Transistor 42 Invertiererstrukturen sind. Die ersten bis dritten PMOS-Transistoren 34, 38 und 40 sind mit ihren Sources und Drains in einer in einem P-Substrat ausgebildeten N-Wanne ange ordnet.

Falls in dem obigen Wortleitungstreiber das Wortleitungs-Wählsignal im aktiven Zustand, beispielsweise dem logisch "hohen" Pegel, vom Zeilendecodierer 30 ausgegeben wird, wird das Signal an die Gates des ersten PMOS-Transistors 34 bzw. des ersten NMOS- Transistors 36 angelegt. In diesem Zeitpunkt ist der Pegel des Wortleitungs-Wählsignals, das vom Zeilendecodierer 30 ausgegeben wird, gleich demjenigen der internen Leistungs versorgungsspannung. Das heißt, der Pegel ist niedriger als die erhöhte Leistungsversor gungsspannung VPP. Der erste PMOS-Transistor 34 und der erste NMOS-Transistor 36 werden durch das Wortleitungs-Wählsignal, das an die entsprechenden Gates angelegt wird, ausgeschaltet bzw. eingeschaltet. Folglich nimmt das Potential des internen Knotens 46 den "niedrigen" Pegel an. Wenn das Potential des internen Knotens 46 "niedrigen" Pegel besitzt, legen der dritte PMOS-Transistor 40 und der zweite NMOS-Transistor 42 das Potential in ihre jeweiligen Gates an, wodurch sie eingeschaltet bzw. ausgeschaltet werden. Folglich wird der Pegel des Ausgangsknotens 48 auf die erhöhte Spannung VPP angeho ben, der an die Source des dritten PMOS-Transistors 40 angelegt wird, wobei das Signal der erhöhten Leistungsversorgungsspannung VPP auf logisch "hohem" Pegel die Wortlei tung WL freigibt.

Der zweite PMOS-Transistor 38, dessen Source und dessen Drain zwischen die erhöhte Leistungsversorgungsspannung VPP und den internen Knoten 46 geschaltet sind, wird eingeschaltet, wenn der Pegel des Ausgangsknotens 48 auf logisch "niedrigem" Pegel liegt, wodurch der interne Knoten 46 auf die erhöhte Leistungsversorgungsspannung VPP aufge laden wird. Darüber hinaus legt der zweite PMOS-Transistor 38 die erhöhte Leistungsver sorgungsspannung VPP an das Gate des zweiten NMOS-Transistors 42 an. Dadurch wird die Zeit, die zur Deaktivierung des Ausgangsknotens 48 erforderlich ist, reduziert.

Im Chip der Halbleiterspeichervorrichtung gibt es viele PMOS-Transistoren, die durch Ein geben der erhöhten Leistungsversorgungsspannung VPP, die von der Erhöhungsschaltung von Fig. 4 und von Fig. 3 ausgegeben wird, betrieben werden müssen. Die vielen PMOS- Transistoren im Chip der Halbleiterspeichervorrichtung empfangen die erhöhte Leistungs versorgungsspannung VPP als Source-Spannungen. Es wird hauptsächlich ein Zeilende codierer verwendet, der aus PMOS-Transistoren konfiguriert ist, wobei die erhöhte Lei stungsversorgungsspannung VPP, die im Zeilendecodierer verwendet wird, von der Span nungserhöhungsschaltung wie etwa derjenigen von Fig. 4 bereit gestellt werden sollte. Falls jedoch die erhöhte Leistungsversorgungsspannung VPP, die von der Spannungserhö hungsschaltung mit der Konfiguration von Fig. 4 erzeugt wird, an den Substratvorspan nungsanschluß und an den Sourceanschluß des PMOS-Transistors der wie in Fig. 3 ge zeigt konstruierten Schaltung angelegt wird, entstehen wie im folgenden erläutert mehrere Probleme.

Zunächst ist die Kapazität des N-Wannenkondensators sehr groß, wobei der N- Wannenkondensator in einer inneren Vorspannungsanordnung an einen PN-Übergang des Sourceanschlusses des PMOS-Transistors angeschlossen ist, der an die erhöhte Lei stungsversorgungsspannung VPP angeschlossen ist. Somit kann ein Ausgang der Span nungserhöhungseinrichtung 14 in dem Fall, in dem die erhöhte Leistungs versorgungsspannung VPP unter Verwendung der Spannungserhöhungsschaltung von Fig. 4 bereitgestellt wird, den gewünschten Pegel der erhöhten Leistungsversorgungsspan nung VPP nicht erreichen, wenn der Oszillator 12 einmal schwingt, wie in dem Zeitablauf diagramm von Fig. 2 gezeigt ist, weil der obige große Kondensator angesteuert werden sollte. Somit kann der Ausgang den gewünschten Pegel nur erreichen, wenn die Oszillator ausgänge mehrere zehnmal erzeugt werden. Das bedeutet, daß bei der Erhöhung der Leistungsversorgungsspannung V_CC auf den gewünschten Pegel viel mehr Zeit erforderlich ist. Dadurch ist es schwierig, die Halbleiterspeichervorrichtung mit hoher Geschwindigkeit zu betreiben.

Wenn zweitens die Halbleiterspeichervorrichtung im Bereitschaftsmodus ist, können mehre re Probleme entstehen, falls viele Knoten vorhanden sind, die auf den Pegel der erhöhten Leistungsversorgungsspannung VPP vorgeladen werden müssen. Das heißt, falls zwi schen einem Spannungsknoten (oder einer Leitung), der in bezug auf die Massespannung Vss die erhöhte Leistungsversorgungsspannung VPP verwendet, und dem auf die Lei stungsversorgungsspannung V_CC oder das Referenzpotential vorgeladenen Knoten (oder Leitung) eine Brücke entsteht, wird in diesen Brückenbereich ein Potentialgefälle erzeugt, wodurch der Pegel der erhöhten Leistungsversorgungsspannung VPP, die von dieser Spannungserhöhungsschaltung ausgegeben wird, abgesenkt wird. Da ferner der Detektor 18 den Pegel der erhöhten Leistungsversorgungsspannung VPP erfaßt, um den Oszillator 12 zu betreiben, wird die Spannungserhöhungsoperation der Spannungserhöhungsschal tung durch das Potentialgefälle kontinuierlich ausgeführt, wodurch der Stromverbrauch während der Oszillations- und Spannungserhöhungsoperationen erhöht wird. Folglich wird der Wirkungsgrad aufgrund des unnötigen Stromverbrauchs abgesenkt.

In dem Fall, in dem zwischen der erhöhten Leistungsversorgungsspannung VPP und einer weiteren Leistungsversorgungsspannung eine Mikrobrücke auftritt, ist es ferner für die erhöhte Leistungsversorgungsspannung VPP schwierig, irgendeinen Pegel zu erreichen, der während des Entwurfs angestrebt wird. Somit ist der Spannungspegel der Wortleitung niedriger als der gewünschte Pegel, wenn auf die erste Speicherzelle zugegriffen wird, so daß die Zugriffsoperation nicht gleichmäßig ausgeführt werden kann.

Es ist daher die Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung mit verbesser tem Wirkungsgrad zu schaffen, in dem Ohm'Sche Spannungsabfälle innerhalb der Schal tung reduziert werden.

Diese Aufgabe wird gelöst durch die unabhängigen Ansprüche 1 und 7.

Bevorzugte Ausführungsformen sind Gegenstand der Unteransprüche.

Im folgenden wird eine bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen:

Fig. 1 ein Schaltbild einer Erhöhungsschaltung gemäß der vorliegenden Erfindung;

Fig. 2 das bereits erwähnte Zeitablaufdiagramm der Erhöhungsschaltung von Fig. 4;

Fig. 3 das bereits erwähnte Schaltbild eines Wortleitungstreibers, der durch die erhöh te Leistungsversorgungsspannung angesteuert wird, die von der Spannungser höhungsschaltung von Fig. 4 ausgegeben wird;

Fig. 4 das bereits erwähnte herkömmliche Schaltbild einer Spannungs erhöhungsschaltung;

Fig. 5 ein Zeitablaufdiagramm zur Erläuterung des Betriebs der Spannungserhö hungsschaltung von Fig. 1; und

Fig. 6 ein Schaltbild zur Erläuterung eines Wortleitungstreibers, der durch eine erhöhte Spannung angesteuert wird, die von einer Spannungserhöhungsschaltung ge mäß der vorliegenden Erfindung ausgegeben wird.

Fig. 1 ist ein Schaltbild, das eine Spannungserhöhungsschaltung gemäß der vorliegenden Erfindung veranschaulicht, wobei diese Spannungserhöhungsschaltung eine externe Lei stungsversorgungsspannung V_CC als Antwort auf ein angelegtes externes Steuersignal erhöht und die erhöhte Leistungsversorgungsspannung AVPP ausgibt. In Fig. 1 sind eine Spannungserhöhungseinrichtung 56, eine Übertragungseinrichtung 54 und eine Vorla dungseinrichtung 52 gezeigt. Die Spannungserhöhungseinrichtung 56 erhöht die externe Leistungsversorgungsspannung auf die erhöhte Leistungsversorgungsspannung mit einem zweiten Spannungspegel AVPP als Antwort auf den aktiven Zustand eines Zeilenadressen- Hinweissignals RASB, das von außen eingegeben wird. Die Übertragungseinrichtung 54 überträgt eine Spannung an einen internen Knoten PN2, die durch die Spannungserhö hungseinrichtung 56 auf den Pegel der erhöhten Leistungsversorgungsspannung AVPP erhöht worden ist. Die Vorladungseinrichtung 52 lädt die Ausgangsknoten PN1 und PN2 der Spannungserhöhungseinrichtung 56 und einen erhöhten Ausgangsknoten vor und hält die Vorladeoperation als Antwort auf die Aktivierung des Zeilenadressen-Hinweissignals RASB an.

Fig. 5 ist ein Zeitablaufdiagramm der in Fig. 1 gezeigten Spannungserhöhungsschaltung. Mit Bezug auf Fig. 5 wird die Funktionsweise der in Fig. 1 gezeigten Schaltung erläutert. Wie in Fig. 5 gezeigt, sind in einem Vorladungsintervall, in dem das für den Datenzugriff der Speicherzelle verwendete Zeilenadressen-Hinweissignal RASB inaktiv ist, ein Takt PR und ein Zeilenadressen-Freigabesignal PXAE, die von einem (nicht gezeigten) Zeilenadressen- Hinweiseingabepuffer ausgegeben werden, sämtlich auf dem logisch "niedrigen" Pegel. Das Zeilenadressen-Freigabesignal PXAE meldet, daß die Zeilenadresse freigegeben ist, wenn das Zeilenadressen-Freigabesignal PXAE vom logisch "niedrigen" Pegel auf logisch "hohen" Pegel geändert wird. Wenn andererseits das Zeilenadressen-Freigabesignal PXAE vom logisch "hohen" Pegel auf logisch "niedrigen" Pegel geändert wird, meldet es, daß ein Signal zum Steuern der Wortleitung und eines Steuergates des Leseverstärkers inaktiv ist. Somit schafft ein NOR-Glied 50, in das der Takt PR und das Signal PXAE eingegeben werden, als Antwort auf die Aktivierung des Zeilenadressen-Hinweissignals RASB im Inter vall mit logisch "hohem" Pegel (VIH-Pegelintervall), in dem das Zeilenadressen- Hinweissignal RASB inaktiv ist, ein Signal mit logisch "hohem" Pegel für den internen Kno ten N1, sofern der Takt PR nach Verstreichen eines vorgegebenen Zeitintervalls auf logisch "hohen" Pegel aktiviert wird.

Das Signal des internen Knotens N1 auf logisch "hohem" Pegel wird an die Eingangsan schlüsse von Invertierern 64 und 66 in der Spannungserhöhungseinrichtung 56 angelegt. Die Invertierer 64 und 66 kehren die Eingangssignale zu logisch "niedrigem" Pegel um und legen das Signal mit logisch "niedrigem" Pegel an die Knoten N2 bzw N3 an, die an Span nungserhöhungskondensatoren 68 und 70 angeschlossen sind. Das Signal des internen Knotens N1 auf logisch "hohem" Pegel wird an die Gates der NMOS-Transistoren 58 und 60 bzw. an das Gate eines NMOS-Transistors 62 angelegt, wobei die NMOS-Transistoren 58 und 60 mit ihrem Drainanschluß und mit ihrem Sourceanschluß jeweils zwischen die Leistungsversorgungsspannung V_CC und den ersten Vorladungsknoten PN1 bzw. den zweiten Vorladungsknoten PN2 geschaltet sind und der NMOS-Transistor 62 mit seinem Drainanschluß und seinem Sourceanschluß an die Leistungsversorgungsspannung V_CC bzw. an den spannungserhöhten Ausgangsknoten angeschlossen ist. Daher werden die NMOS-Transistoren 58, 60 und 62 eingeschaltet, wenn das Zeilenadressen-Hinweissignal RASB im inaktiven Zustand ist (logisch "hoher" Pegel) und die ersten und zweiten Vorla dungsknoten PN1 und PN2 vorlädt und der erhöhte Ausgangsknoten auf dem Pegel "V_CC - V_th" liegt (hierbei ist die Spannung "V_th" eine Schwellenspannung des NMOS-Transistors). Wie bekannt, werden die internen Knoten N2 und N3, die an einen Anschluß der Span nungserhöhungskondensatoren 68 und 70 angeschlossen sind, durch die obige Operation auf den Pegel der Massespannung V_SS wie in Fig. 5 gezeigt vorgeladen. Außerdem werden der erste und der zweite Vorladungsknoten PN1 bzw. PN2 und der spannungserhöhte Ausgangsknoten auf den Pegel "V_CC - V_th" wie in Fig. 5 gezeigt vorgeladen. Um, wie weiter in Fig. 5 gezeigt ist, auf die Daten in der Speicherzelle zuzugreifen, wird, falls das von au ßerhalb eingegebene Zeilenadressen-Hinweissignal RASB auf den logisch "niedrigen" Pegel aktiviert wird, der vom Zeilenadressen-Hinweissignal-Eingangspuffer ausgegebene Takt PR auf logisch "hohen" Pegel geändert. Wenn danach ein vorgegebenes Zeitintervall verstrichen ist, wird das Zeilenadressen-Freigabesignal PXAE für die Freigabe des Zeilena dressenpuffers (nicht gezeigt) auf den logisch "hohen" Pegel geändert. Somit ändert das NOR-Glied 50 den Pegel des internen Knotens N1 als Antwort auf die Änderung des Takts PR auf den logisch "hohen" Pegel auf den logisch "niedrigen" Pegel. In diesem Zeitpunkt sind sämtliche NMOS-Transistoren 58, 60 und 62, deren Gates an den internen Knoten N1 angeschlossen sind, ausgeschaltet.

Außerdem kehren die Invertierer 64 und 66, wovon jeweils ein Anschluß an den internen Knoten N1 angeschlossen ist, das Signal mit logisch "niedrigem" Pegel, das vom NOR- Glied 50 ausgegeben wird, um und geben dann das Signal mit logisch "hohem" Pegel an die internen Knoten N2 bzw. N3 aus. Die Signale der internen Knoten N2 und N3 auf lo gisch "hohem" Pegel werden an einem der Anschlüsse der Erhöhungskondensatoren 68 bzw. 70 angelegt, die auf den Pegel "V_CC - V_th" vorgeladen sind. Die jeweils anderen An schlüsse der Spannungserhöhungskondensatoren 68 und 70 sind an die Vorladungskno ten PN1 und PN2 angeschlossen. Daher erhöhen die Spannungserhöhungskondensatoren 68 und 70 den Pegel "2V_CC - V_th" der ersten und zweiten Vorladungsknoten PN1 bzw. PN2, die auf den Pegel "V_CC - V_th" vorgeladen sind, um die Leistungsversorgungsspan nung V_CC, die an einen ihrer Anschlüsse angelegt wird, wie in Fig. 5 gezeigt ist. Die auf den Pegel "2V_CC - V_th" erhöhte Spannung wird an die Gate- und Drainanschlüsse des NMOS- Transistors in der Übertragungseinrichtung 54 angelegt, so daß der Spannungspegel des erhöhten Ausgangsknotens auf den Pegel 2(V_CC - V_th) erhöht wird, der durch Subtrahieren der Schwellenspannung der Übertragungseinrichtung 54 von der erhöhten Spannung 2V_CC - V_th erhalten wird.

Um indessen den Zugriff auf die Daten in der Speicherzelle abzuschließen, wird, falls das Zeilenadressen-Hinweissignal RASB auf den logisch "hohen" Pegel geändert wird, der vom (nicht gezeigten) Zeilenadressen-Hinweissignal-Eingangspuffer ausgegebene Takt PR nun auf den logisch "niedrigen" Pegel geändert, wie in Fig. 5 gezeigt ist. Das Zeilenadressen- Freigabesignal PXAE, das vom Zeilenadressen-Hinweissignal-Eingangspuffer ausgegeben wird, wird jedoch nicht sofort - als Antwort auf die Eingabe des Zeilenadressen- Hinweissignals RASB auf logisch "hohem" Pegel - auf den logisch "niedrigen" Pegel geän dert. Der Grund hierfür besteht darin, daß das Zeilenadressen-Hinweissignal PXAE im allgemeinen auf den logisch "niedrigen" Pegel geändert wird, wenn das Signal zum Steuern der Wortleitung und des Steuergates des Leseverstärkers ausgeschaltet wird. Es ist somit bekannt, das die Spannungserhöhungsschaltung von Fig. 1 gemäß der vorliegenden Erfin dung kontinuierlich die Spannungserhöhungsoperation ausführt und kontinuierlich die er höhte Leistungsversorgungsspannung AVPP ausgibt, bis das Signal zum Steuern der Wortleitung und des Steuergates des Leseverstärkers abgeschaltet wird, selbst wenn das Zeilenadressen-Hinweissignal RASB vom logisch "niedrigen" Pegel auf logisch "hohen" Pegel geändert wird. Falls dann das Steuersignal abgeschaltet wird und das Signal PXAE hierdurch vom logisch "hohen" Pegel auf logisch " niedrigen" Pegel geändert wird, wie in Fig. 5 gezeigt ist, gibt das NOR-Glied 50 das Signal mit logisch "hohem" Pegel an den internen Knoten N1 aus. Falls der Spannungspegel des internen Knotens N1 auf den lo gisch "hohen" Pegel geändert wird, werden sämtliche NMOS-Transistoren 58, 60 und 62 in der Vorladungseinrichtung eingeschaltet, so daß die Vorladeoperation ausgeführt wird und die Ausführung der Spannungserhöhungsoperation angehalten wird.

Wie oben erwähnt, erhöht die Spannungserhöhungsschaltung gemäß der vorliegenden Erfindung die externe Leistungsversorgungsspannung V_CC auf die erhöhte Leistungsver sorgungsspannung AVPP als Antwort auf die Aktivierung des von außerhalb angelegten Steuersignals, d. h. des Zeilenadressen-Hinweissignals RASB, und gibt die erhöhte Lei stungsversorgungsspannung AVPP aus.

Es ist möglich, den Pegel der erhöhten Leistungsversorgungsspannung AVPP durch Ein stellen der Schwellenspannung der NMOS-Transistoren zum Laden oder Vorladen der Spannungserhöhungskondensatoren einzustellen. Dadurch ist der Pegel der Span nungserhöhungsschaltung gemäß der vorliegenden Erfindung gleich oder größer als der jenige der erhöhten Leistungsversorgungsspannung VPP, die von der Spannungserhö hungsschaltung von Fig. 4 ausgegeben wird. Die Spannungserhöhungsschaltung gemäß der vorliegenden Erfindung mit der Konstruktion von Fig. 1 kann wirksam zum Betreiben der Peripherieschaltung der Halbleiterspeichervorrichtung zusammen mit der Spannungs erhöhungsschaltung gemäß dem Stand der Technik verwendet werden. Vor der Erläute rung von Fig. 6 wird vereinbart, daß die Spannungserhöhungsschaltung mit der Konfigura tion von Fig. 4 erste Spannungserhöhungsschaltung genannt wird und eine weitere Span nungserhöhungsschaltung mit der Konfiguration von Fig. 1 zweite Spannungserhöhungs schaltung genannt wird.

Fig. 6 ist ein Schaltbild, das einen Wortleitungstreiber veranschaulicht, der durch eine Spannungserhöhungsschaltung betrieben wird, die von der Spannungserhöhungsschal tung gemäß der vorliegenden Erfindung ausgegeben wird. In der in Fig. 6 gezeigten Konfi guration des Wortleitungstreibers besitzen gleiche Komponenten die gleichen Bezugszei chen.

Wie in Fig. 6 gezeigt, wird die erhöhte Leistungsversorgungsspannung VPP, die von der ersten Spannungserhöhungsschaltung ausgegeben wird, an die inneren Vorspannungsan schlüsse 44 der ersten und dritten PMOS-Transistoren 34, 38 und 40 angelegt, die den Wortleitungstreiber aufbauen, während die erhöhte Leistungsversorgungsspannung AVPP, die von der zweiten Spannungserhöhungsschaltung ausgegeben wird, an die Sourcean schlüsse der PMOS-Transistoren 34, 38 bzw. 40 angelegt wird.

Falls nun die externe Leistungsversorgungsspannung V_CC an die Halbleiterspeichervorrich tung angelegt wird, wird der Oszillator der ersten Spannungserhöhungsschaltung in der Weise betätigt, daß er wie oben beschrieben die erhöhte Leistungsversorgungsspannung VPP erzeugt. Die von der ersten Spannungserhöhungsschaltung ausgegebene erhöhte Leistungsversorgungsspannung VPP wird an die inneren Vorspannungsanschlüsse 44 der ersten bis dritten PMOS-Transistoren 34, 38 und 40 des in Fig. 6 gezeigten Wort leitungstreibers angelegt. Währenddessen wird die Vorladungsspannung "V_CC - V_th", die von der zweiten Spannungserhöhungsschaltung ausgegeben wird, an die Sourcean schlüsse der ersten bis dritten PMOS-Transistoren 34, 38 und 40 im Bereitschaftsmodus angelegt, in welchem nicht auf Daten der Speicherzelle zugegriffen wird. Falls in einem solchen Zustand das Zeilenadressen-Hinweissignal RASB aktiviert wird, legt die zweite Spannungserhöhungsschaltung wie oben erwähnt die erhöhte Leistungsversor gungsspannung AVPP an die Sourceanschlüsse der PMOS-Transistoren 34, 38 und 40 an. Daher gibt der in Fig. 6 gezeigte Wortleitungstreiber die erhöhte Leistungsversor gungsspannung VPP und eine weitere erhöhte Leistungsversorgungsspannung AVPP als Betriebsspannung aus. Falls hierbei vom Zeilendecodierer 30 wie oben angegeben ein Decodierungssignal ausgegeben wird, hebt dieses Decodierungssignal die Wortleitung WL auf den Pegel der erhöhten Leistungsversorgungsspannung AVPP.

Falls daher die Halbleiterspeichervorrichtung im Bereitschaftsmodus ist, besitzt von den mehreren Potentialknoten des Wortleitungstreibers nur eine Leitung, die mit der Wannen vorspannung der PMOS-Transistoren 34, 38 und 40, die in der N-Wanne mit P-Substrat gebildet sind, betrieben wird, den Pegel der erhöhten Leistungsversorgungsspannung VPP. Selbst wenn zwischen den Sourceanschlüssen der PMOS-Transistoren 34, 38 und 40 und einem weiteren Sourceanschluß mit anderem Pegel die Brücke entsteht, werden, da der Pegel der erhöhten Leistungsversorgungsspannung VPP auf den Leckstrom abgesenkt wird, die Oszillations- und Spannungserhöhungsoperationen in der Spannungserhöhungs schaltung nicht ausgeführt, so daß der Stromverbrauch während des Bereitschaftsmodus reduziert werden kann, wodurch der Wirkungsgrad in der Halbleiterspeichervorrichtung verbessert werden kann. Weiterhin schafft die Spannungserhöhungsschaltung von Fig. 6 Spannungen für die Sourceanschlüsse der PMOS-Transistoren 34, 38 und 40 des Wortlei tungstreibers durch Operationen der zweiten Spannungserhöhungsschaltung im aktiven Zyklus, in dem auf Daten der Speicherzelle zugegriffen wird. Dadurch kann ein Fehler der Zugriffsoperation verhindert werden, indem der Spannungspegel der Wortleitung der Spei cherzelle erhöht wird, auf die ursprünglich mit der erhöhten Leistungsversorgungsspannung VPP zugegriffen wird. Der Fehler kann in Abhängigkeit vom Abfall des Spannungspegels der Wortleitung entstehen.

Claims

1. Spannungserhöhungsschaltung für eine Halbleiterspeichervorrichtung mit:
einem ersten und einem zweiten Vorladungsknoten (PN1, PN2) und einem spannungserhöhten Ausgangsknoten,
Vorladungseinrichtungen (58, 60) zum Vorladen jedes der Knoten (PN1, PN2) durch Anschließen zwischen eine Leistungsversorgungsspannung (V_CC), den ersten und den zweiten Vorladungsknoten (PN1, PN2) und den spannungserhöhten Ausgangs knoten und zum Isolieren der Vorladung als Antwort auf die Aktivierung eines Steuersignals (N1), um eine Speicherzelle der Halbleiterspeichervorrichtung zu betreiben,
einer Übertragungseinrichtung (54) zum Übertragen einer Spannung des zweiten Vorladungsknotens (PN2) an den spannungserhöhten Ausgangsknoten als Antwort auf eine Spannung des ersten Vorladungsknotens (PN1), und
einer Spannungserhöhungseinrichtung (56) zum Erhöhen der Spannungen der ersten und zweiten Vorladungsknoten (PN1, PN2) auf einen bestimmten Pegel (AVPP) als Antwort auf den Eingang eines Steuersignals (N1), wodurch die Leistungsversorgungs spannung (V_CC) erhöht wird, gekennzeichnet durch einen Transistor (62), dessen Gate mit dem Steuersignal (N1), dessen Drain mit der Leistungsversorgungsspannung (V_CC) und dessen Source mit dem bestimmten Pegel (AVPP) verbunden ist.

2. Spannungserhöhungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungserhöhungseinrichtung (56) enthält:
einen ersten und einen zweiten Spannungserhöhungskondensator (68, 70) dessen spannungserhöhte Ausgangsanschlüsse an den ersten bzw. den zweiten Vorla dungsknoten (PN1, PN2) angeschlossen sind, und
einen ersten und einen zweiten Spannungserhöhungstreiber (64, 66), die das Steuersignal (N1), das mit einem Pegel der Leistungsversorgungsspannung (V_CC) an die Eingangsanschlüsse des ersten bzw. des zweiten Spannungserhöhungskondensators (68, 70) eingegeben wird, treiben.

3. Spannungserhöhungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeich net, daß die Vorladungseinrichtungen (58, 60) Schalter sind, die eine Vorladungsope ration ausführen, indem sie die Leistungsversorgungsspannung (V_CC) an den ersten und an den zweiten Vorladungsknoten (PN1, PN2) anlegen, und die die Vorladungsoperation beenden, indem sie während der Aktivierung des Steuersignals (N1) abgeschaltet werden.

4. Spannungserhöhungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schalter jeweils NMOS-Transistoren (58, 60) sind.

5. Spannungserhöhungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorladungseinrichtungen (58, 60) durch NMOS-Transistoren verwirklicht sind, um den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) auf den Pegel der Leistungsversorgungsspannung (V_CC) vorzuladen und um die Vorladungsoperation als Antwort auf die Aktivierung des Steuersignals (N1) zu beenden, wobei ihre Drainanschlüsse jeweils an die Leistungsversorgungsspannung (V_CC) angeschlossen sind, ihre Sourcean schlüsse an den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) angeschlossen sind und an ihre Gateanschlüsse das Steuersignal (N1) angelegt wird.

6. Spannungserhöhungsschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Übertragungseinrichtung (54) ein NMOS-Transistor ist, dessen Drain- und Sourceanschlüsse an den zweiten Vorladungsknoten (PN2) bzw. den spannungserhöhten Ausgangsknoten angeschlossen sind und dessen Gate mit dem ersten Vorladungsknoten (PN1) verbunden ist.

7. Wortleitungstreiber für eine Halbleiterspeichervorrichtung mit einer Spannungserhö hungsschaltung mit:
einer ersten Spannungserhöhungsschaltung (12, 14, 16, 18) zum Erhöhen der Leistungsversorgungsspannung (V_CC) auf einen ersten Pegel (VPP) als Antwort auf das Anlegen der Leistungsversorgungsspannung (V_CC), und
einer zweiten Spannungserhöhungsschaltung (52, 54, 56) zum Erhöhen der Leistungsversorgungsspannung (V_CC) auf einen bestimmten Pegel (AVPP) als Antwort auf das Anlegen eines Steuersignals (N1) gekennzeichnet durch
eine Peripherieschaltung (30-48) mit einem PMOS-Transistor zum Anlegen der erhöhten Leistungsversorgungsspannungen (VPP, AVPP) mit dem ersten bzw. dem bestimmten Pegel an einen Substratvorspannungsanschluß (44) bzw. an den Source anschluß des PMOS-Transistors.

8. Wortleitungstreiber nach Anspruch 7, dadurch gekennzeichnet, daß der PMOS-Transistor der PMOS-Transistor mit N-Wanne in einem P-Substrat ist.

9. Wortleitungstreiber nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das Steuersignal (N1) durch ein Reihenadressen-Hinweissignal (RASB) gesteuert wird.

10. Wortleitungstreiber nach Anspruch 9, gekennzeichnet durch einen Steuersignalgenerator, der ein spannungserhöhtes Steuersignal mit dem Pegel der Leistungsversorgungsspannung (V_CC) an die zweite Spannungserhö hungseinrichtung (52, 54, 56) als Antwort auf die Aktivierung des Reihenadressen- Hinweissignals (RASB) anlegt.

11. Wortleitungstreiber nach Anspruch 10, dadurch gekennzeichnet, daß der Steuersignalgenerator ein Zeilenadressen-Hinweissignal-Eingangspuffer für die Erzeugung eines Takts (PR), der als Antwort auf die Aktivierung eines Zeilenadres sen-Hinweissignals (RASB) und eines Zeilenadressen-Freigabesignals (PXAE) aktiviert wird, welches seinerseits nach einem vorgegebenen Zeitintervall seit der Aktivierung des Takts (PR) aktiviert wird, sowie ein Logikgatter (50) enthält, das den Takt (PR) und das Zeilenadressen-Freigabesignal (PXAE) in Beziehung setzt und eine Torsteuerung für ein spannungserhöhtes Steuersignal ausführt.

12. Wortleitungstreiber nach Anspruch 10, dadurch gekennzeichnet, daß das Zeilenadressen-Freigabesignal (PXAE) kontinuierlich aktiviert wird, bis ein Steuersignal abgeschaltet wird, wobei das Steuersignal zum Steuern einer Wortleitung (WL) und eines Steuergates eines Leseverstärkers in der Halbleiterspeichervorrichtung verwendet wird.

13. Wortleitungstreiber nach Anspruch 7, dadurch gekennzeichnet, daß die Periphe rieschaltung aus Invertierern besteht, die aus PMOS- und NMOS-Transistoren (34 bis 42) gebildet sind,
eine erste Spannungserhöhungsschaltung (12, 14, 16, 18) zum Erhöhen der Leistungsversorgungsspannung (V_CC) auf einen ersten Pegel (VPP) und zum Anlegen der erhöhten Leistungsversorgungsspannung (VPP) an einen Substratvorspannungsanschluß (44) der PMOS-Transistoren (34, 38) und
eine zweite Spannungserhöhungsschaltung (52, 54, 56) zum Erhöhen der Leistungsversorgungsspannung (V_CC) auf einen zweiten Pegel (AVPP) und zum Anlegen der erhöhten Leistungsversorgungsspannung (AVPP) an einen Sourceanschluß der PMOS-Transistoren (34, 38), wenn das externe Eingangssteuersignal (RASB) aktiv ist.

14. Wortleitungstreiber nach Anspruch 13, dadurch gekennzeichnet, daß die zweite Spannungserhöhungsschaltung enthält:
einen ersten und einen zweiten Vorladungsknoten (PN1, PN2) und einen spannungserhöhten Ausgangsknoten,
einen Steuersignalgenerator zum Erzeugen eines spannungserhöhten Steu ersignals mit dem Pegel der Leistungsversorgungsspannung (V_CC) als Antwort auf die Aktivierung Reihenadressen-Hinweissignals (RASB),
Vorladungseinrichtungen (58, 60) zum Vorladen jedes der Knoten (PN1, PN2) durch Anschließen zwischen die Leistungsversorgungsspannung (V_CC), den ersten und den zweiten Vorladungsknoten (PN1, PN2) und den spannungserhöhten Ausgangs knoten sowie zum Anhalten der Vorladungsoperation als Antwort auf das spannungserhöh te Steuersignal,
eine Übertragungseinrichtung (54) zum Übertragen einer Spannung des zweiten Vorladungsknotens (PN2) an den Ausgangsknoten als Antwort auf eine Spannung des ersten Vorladungsknotens (PN1) und
eine Spannungserhöhungseinrichtung (56) zum Erhöhen der Spannungen des ersten und des zweiten Vorladungsknotens (PN1, PN2) auf den zweiten Pegel (AVPP) als Antwort auf den Eingang des Steuersignals, wobei die Spannungserhöhungseinrichtung (56) an die Ausgangsanschlüsse des ersten und des zweiten Vorladungsknotens (PN1, PN2) und an den Steuersignalgenerator (50) angeschlossen ist.

15. Wortleitungstreiber nach Anspruch 14, dadurch gekennzeichnet, daß
die Spannungserhöhungseinrichtung (56) einen ersten und einen zweiten Spannungserhöhungskondensator (68, 70) enthält, deren spannungserhöhte Ausgangsan schlüsse mit dem ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) verbunden sind, und
einen ersten und einen zweiten Spannungserhöhungstreiber, die ein span nungserhöhtes Steuersignal, das vom Logikgatter (50) an die Eingangsanschlüsse des ersten und des zweiten Kondensators (68, 70) angelegt wird, treiben.

16. Wortleitungstreiber nach Anspruch 15, dadurch gekennzeichnet, daß die Vorladungseinrichtungen durch NMOS-Transistoren (58, 60) verwirklicht sind, die den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) auf den Pegel der Leistungsversorgungsspannung (V_CC) vorladen und die Vorladungsoperation als Antwort auf die Aktivierung des Reihenadressen-Hinweissignals (RASB) beenden, wobei deren Drainanschlüsse jeweils an die Leistungsversorgungsspannung (V_CC) und deren Source anschlüsse an den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) angeschlossen sind und deren Gateanschlüsse an das Steuersignal (N1) angelegt werden.

17. Wortleitungstreiber nach einem der Ansprüche 15 oder 16, dadurch gekennzeich net, daß ein Zeilenadressen-Freigabesignal (PXAE) kontinuierlich aktiviert wird, bis ein Steuersignal abgeschaltet wird, wobei das Steuersignal zum Steuern einer Wortleitung (WL) und eines Steuergates eines Leseverstärkers in der Halbleiterspeichervorrichtung verwendet wird.

18. Wortleitungstreiber nach einem der Ansprüche 13 bis 17, dadurch gekennzeich net, daß die erhöhte Leistungsversorgungsspannung mit dem bestimmten Pegel (AVPP), die an den Substratvorspannungsanschluß (44) der PMOS-Transistoren (34, 38) angelegt wird, größer oder gleich dem ersten Pegel (VPP) ist, der an deren Sourcean schlüsse angelegt wird.