DE19758068A1 - Schaltung zum Treiben/Steuern eines Erfassungsverstärkers - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Treiben/Steuern eines Bitleitungserfassungsverstärkers und insbesondere auf eine Schaltung zum schnellen Zuführen von Heraufzieh- ("Pull-Up"-) oder Herunterzieh- ("Pull- Down"-) Spannungen zu einem Bitleitungserfassungsverstärker, wodurch der Leistungsverbrauch gesenkt wird.

Wie es in Fig. 1 dargestellt ist, umfaßt ein Speicher in Halbleiterelementen ein Zellenarray CA (CA = Cell Array) zum Speichern von Daten und ein Bitleitungserfassungsverstärker­ array BSAA (BSAA = Bit Line Sensing Amplifier Array) zum Verstärken der Daten des Zellenarrays CA.

In dem Speicherzellenarray CA sind die Datenzellen in einer NxM-Matrix angeordnet. Jede Zelle ist mit einer Wortleitung WL und einer Bitleitung BL verbunden. Die geraden Zellen sind mit einer Bitleitung BL (BL1) verbunden, während die ungeraden Zellen mit der anderen Bitleitung (/BL1) verbunden sind. Wenn die Zellen in dem Zellenarray CA in einer NxM- Matrix angeordnet sind, hat das Zellenarray CA M Wortleitun­ gen WL1 bis WLM. Es existiert ein Paar von Bitleitungen in jeder Spalte. Daher bilden n Paare von Bitleitungen BL1 und /BL1 bis BLN und /BLN den Zellenspeicher.

Ein Bitleitungserfassungsverstärkerarray BSAA, das aus n Bitleitungsverstärkern BLA1 bis BLAN hergestellt ist, ist mit einem CA verbunden. Jeder der Erfassungsverstärker ist mit einem Paar von Bitleitungen (BL:/BL) verbunden, um die Potentialdifferenz (Spannung) zwischen zwei Bitleitungen zu verstärken, wodurch in der Zelle gehaltene Daten erfaßt wer­ den. Diese Erfassungsverstärker weisen Heraufziehelemente ("Pull-Up"-Elemente), die aus PMOS-Transistoren bestehen, und Herunterziehelemente ("Pull-Down"-Elemente), die aus NMOS-Transistoren bestehen, auf.

Ein Bitleitungstreiber BLD (BLD = Bit Line Driver) ist über Treiberleitungen SPC und SNCB mit einem Bitleitungserfas­ sungsverstärkerarray BSAA verbunden, wodurch die Spannung zum Treiben der Bitleitungserfassungsverstärker BLA1 bis BLAN geliefert wird. Die PMOS-Transistoren, die als die Her­ aufziehelemente für die Erfassungsverstärker dienen, sind gemeinsam mit der ersten Treiberleitung SPC des Bitleitungs­ treibers BLD verbunden, während die NMOS-Transistoren, die als die Herunterziehelemente dienen, mit der zweiten Trei­ berleitung SNCB des Bitleitungstreibers verbunden sind. Der Bitleitungstreiber BLD legt eine positive Betriebsspannung VCC an die erste Treiberleitung SPC an, während die zweite Treiberleitung SNCB geerdet ist, und zwar gemäß einem Steu­ ersignal, das durch die Bitleitungssteuerung BLC (BLC = Bit Line Controller) erzeugt wird.

Der Betrieb der gerade beschriebenen Treiber/Steuerschal­ tung, wie sie in Fig. 1 dargestellt ist, wird bezugnehmend auf Fig. 3 beschrieben.

Wenn Hochzustandsspannungsdaten in einer Zelle in dem Spei­ cherzellenarray gespeichert sind, empfängt die Bitleitung /BL, die mit einer anderen Bitleitung gepaart ist, die mit der Zelle C verbunden ist und auf eine Spannung des halben Potentialpegels (VBLP) voreingestellt ist, eine Treiberspan­ nung, die an die Wortleitung angelegt ist, die mit der Zelle verbunden ist. Wenn dies auftritt, wird ein Durchgangstran­ sistor MC, der der Zelle C entspricht, eingeschaltet, und die Ladungen in einem Kondensator werden zu der Bitleitung BLA1 entladen. In anderen Worten tritt eine Ladungsumvertei­ lung auf. Das Potential der Bitleitung BL, die auf VBLP vor­ eingestellt ist, unterscheidet sich von dem Potential der Bitleitung /BL, an die Ladungen des Kondensators angelegt werden, wodurch eine Potentialdifferenz _ΔV zwischen den zwei Bitleitungen erzeugt wird. Somit legt der Bitleitungstreiber BLD VCC an die erste Treiberschaltung SPC und VSS an die zwei­ te Treiberleitung SNCB an, wodurch der Erfassungsverstärker getrieben wird.

Wie es in Fig. 3 dargestellt ist, können, wenn das Potential von BL1 erhöht wird, und das Potential von /BL1 erniedrigt wird, derart, daß Daten, die in C gespeichert sind, über den Datenbus gelesen werden, der mit dem Erfassungsverstärker verbunden ist, dieselben Daten in der Zelle gespeichert wer­ den. Wenn die Treiberspannung somit an den Erfassungsver­ stärker angelegt wird, ist die Spannung Vgs zwischen dem Gate-Anschluß und dem Source-Anschluß des zweiten NMOS-Tran­ sistors M2, der als Herunterziehtransistor in dem Erfas­ sungsverstärker dient, der mit der zweiten Treiberleitung SNCB verbunden ist, höher als Vgs des ersten NMOS-Transi­ stors M1, und zwar um _ΔV. Daher wird der zweite NMOS-Transi­ stor M2 vor dem ersten NMOS-Tranistor M1 eingeschaltet, wo­ bei die Ladung der zweiten Bitleitung /BL1 vor der ersten Bitleitung BLA1 entladen wird. Demgemäß wird der Wert von Vgs des ersten NMOS-Transistors M1 verringert, und der Ent­ ladungsweg der ersten Bitleitung BL1 wird abgeschnitten.

Dagegen arbeitet der PMOS-Transistor, der als das Herauf­ ziehelement für dem Erfassungsverstärker dient, folgender­ maßen: Sobald das Vsg des ersten PMOS-Transistors P2, dessen Gate-Anschluß mit der ersten Bitleitung BL1 verbunden ist, hoher als bei dem zweiten PMOS-Transistor P1 ist, dessen Gate-Anschluß mit der zweiten Bitleitung /BL1 verbunden ist, wird der erste PMOS-Transistor P2 früher eingeschaltet. Folglich wird die erste Bitleitung BL1 heraufgezogen, und der Entladungsstromweg ist abgeschnitten. Der Heraufzieh­ transistor P1 wird ausgeschaltet und schneidet die Zufuhr der positiven Spannung zu der Bitleitung /BL1 ab. Die posi­ tive Spannung VCC wird an die Bitleitung BL1 angelegt, wo­ durch die Spannung auf einen vorbestimmten Pegel erhöht wird.

Fig. 2 stellt ein beispielhaftes Ausführungsbeispiel der Schaltung zum Treiben/Steuern eines Erfassungsverstärkers dar, welcher den Bitleitungstreiber BLD zum Treiben des Bitleitungserfassungsverstärkers und die Steuerung BLC auf­ weist.

Die herkömmliche Schaltung zum Treiben/Steuern eines Er­ fassungsverstärkers hat einen Spannungsgenerator 1 zum Er­ zeugen einer vorbestimmten Referenzspannung VREF, einen Kom­ parator 2 mit einem nicht-invertierenden Dateneingangsan­ schluß + zum Empfangen einer Referenzspannung, die von dem Spannungsgenerator 1 erzeugt wird, und mit einem invertie­ renden Dateneingangsanschluß -, der mit der ersten Treiber­ leitung SPC verbunden ist, um dadurch die Größe der zwei Si­ gnale zu vergleichen, ein NAND-Gatter 3 zum Empfangen eines Ausgangssignals des Komparators 2 und ein Steuersignal SN, das von außen eingegeben wird, um eine NAND-Operation auf die beiden Signale durchzuführen, einen NMOS-Transistor MN5, der gemäß des Steuersignals ein- oder ausgeschaltet wird, und der die zweite Treiberleitung SNCB mit der Massespannung verbindet, und einen PMOS-Transistor MP4, der gemäß dem Aus­ gangssignal des NAND-Gatters NAND ein- oder ausgeschaltet wird, und der die positive Spannung VCC mit der ersten Trei­ berleitung SPC verbindet.

Bezugnehmend auf Fig. 3 wird nachfolgend der Betrieb der be­ schriebenen Schaltung zum Treiben/Steuern eines Erfassungs­ verstärkers beschrieben.

Nachdem die Wortleitung WL freigegeben ist, wird der NMOS- Transistor MN5 eingeschaltet, derart, daß das Potential der zweiten Treiberleitung SNCB, welche genauso wie die Bitlei­ tung auf 0,5 VCC aufgeladen ist, entladen und auf die Masse­ spannung reduziert, wenn das Steuersignal SN des Bitlei­ tungserfassungsverstärkers BSAA von einem niedrigen Zustand in einen hohen Zustand umgewandelt wird. Sowie ferner das Ausgangssignal des Komparators 2 in einem hohen Zustand ist, wird das Ausgangssignal des NAND-Gatters hoch, wenn das Steuersignal SN in einem niedrigen Zustand ist, da die Aus­ gangsspannung des Spannungsgenerators 1 höher als 0,5 VCC eingestellt ist. Wenn das Steuersignal von einem niedrigen Zustand in einen hohen Zustand umgeschaltet wird, verändert sich das Ausgangssignal des NAND-Gatters von dem hohen Zu­ stand in den niedrigen Zustand, wodurch der PMOS-Transistor 4 eingeschaltet wird. Sowie entsprechend der PMOS-Transistor 4 eingeschaltet wird, wird die positive Spannung VCC an die erste Treiberleitung SPC angelegt, wodurch die erste Trei­ berleitung SPC von dem Zustand 0,5 VCC auf den Zustand VCC hochgezogen wird.

Auf diese Art und Weise wird die Spannung, die an die erste Treiberleitung SPC angelegt ist, in den invertierenden Da­ teneingangsanschluß - des Komparators 2 eingegeben. Der Kom­ parator 2 vergleicht diese mit der Referenzspannung VREF, die an seinem nicht-invertierenden Dateneingangsanschluß + angelegt ist, und, wenn dieselbe höher als die Referenzspan­ nung VREF ist, legt der Komparator 2 das Signal mit niedri­ gem Zustand an einen Eingangsanschluß des NAND-Gatters NAND an, wodurch das Ausgangssignal des NAND-Gatters in den hohen Zustand umgewandelt wird. Folglich wird der PMOS-Transistor 4 ausgeschaltet, wodurch die VCC-Versorgung für die erste Treiberleitung SPC abgeschnitten wird. Die Spannung der Re­ ferenzspannung VREF wird durch die erwartete Spannung der ersten Treiberleitung SPC bestimmt, und dieselbe ist im allgemeinen auf einen Pegel eingestellt, der geeignet ist, um in der Zelle wieder hergestellt zu werden, wobei der Pegel zu dem Pegel der positiven Spannung VCC ähnlich ist.

Wie es in Fig. 3 dargestellt ist, schwingt die an die erste Treiberleitung P angelegte Spannung durchgehend, da die Spannung durch das Ausgangssignal des Komparators gesteuert wird, während das Steuersignal S_N in einem hohen Zustand ist.

Die Technik zum Treiben/Steuern der Bitleitung der beschrie­ benen herkömmlichen Schaltung zum Treiben/Steuern eines Er­ fassungsverstärkers weist das Problem des übermäßigen Lei­ stungsverbrauchs auf, da der Komparator immer in dem aktiven Zustand ist.

Um die Probleme bei der herkömmlichen Schaltung zum Trei­ ben/Steuern eines Erfassungsverstärkers, die in einem über­ mäßigen Leistungsverbrauch resultiert, zu überwinden, wurde eine in dem U.S.-Patent Nr. 5,258,950 beschriebene Technik entwickelt. Die Technik verwendet die Schaltung von Fig. 4. Der Betrieb der Schaltung ist nachfolgend bezugnehmend auf Fig. 5 beschrieben.

Nachdem eine Wortleitung WL freigegeben ist, und wenn ein Steuersignal SN eines Bitleitungserfassungsverstärkers BSAA von niedrig auf hoch umgeschaltet worden ist, wird ein NMOS-Transistor NM1 41 eingeschaltet, wodurch eine zweite Treiberleitung SNCB auf die Massespannung entladen wird.

Das Spannungssignal SN wird niedrig, nachdem es durch einen zweiten Invertierer I2 42 gelaufen ist, und dasselbe wird an den Gate-Anschluß eines zweiten PMOS-Transistors MP2 43 an­ gelegt, um den Transistor einzuschalten. Entsprechend wird die interne Spannung VDD an die erste Treiberleitung SPC an­ gelegt. Ferner wird das Steuersignal SN mittels einer Zwi­ schenspeicher- oder Latch-Schaltung mit einem ersten und einem zweiten NAND-Gatter NAND1 und NAND2 von hoch auf nie­ drig verändert, und daher zum Einschalten des ersten PMOS- Transistors MP1 44 verwendet. Die erste Treiberleitung SPC wird mit der internen Spannung VDD und der externen Spannung VCC schnell hochgezogen, wodurch der erste und der zweite PMOS-Transistor MP1 44 und MP2 43 eingeschaltet werden.

Die auf der ersten Treiberleitung SP2 hochgezogene Spannung wird höher als die Referenzspannung und der internen Span­ nung VDD ähnlich. Somit wird die Spannung VREF niedriger als die externe Spannung VCC und höher als die interne Spannung VDD eingestellt. Unter diesen Bedingungen verändert ein Kom­ parator 45 vom Stromspiegeltyp die Spannung der Ausgangslei­ tung, die mit einem Generator 46 für einen kürzen und nied­ rigen Puls verbunden ist, wobei die erste Treiberleitung auf dem Pegel VDD ist, um einen kurzen niedrigen Puls unter Ver­ wendung des Generators 46 für einen kurzen niedrigen Puls zu erzeugen, wobei der Puls zu dem zweiten NAND-Gatter NAND2 gesendet wird. Dementsprechend wird das Eingangssignal in den Gate-Anschluß des ersten PMOS-Transistors MP1 44 hoch.

Zu Anfang des Betriebs arbeiten der erste und der zweite PMOS-Transistor, wobei der eine die externe Spannung VCC mit der ersten Treiberleitung verbindet, während der andere die interne Spannung VDD mit der zweiten Treiberleitung verbin­ det, gleichzeitig. Wenn die Spannung, die an die erste Trei­ berleitung SPC angelegt ist, höher als die Referenzspannung VREF ist, ist nur der zweite PMOS-Transistor 43, der mit der internen Spannung VDD arbeitet, durchgehend in dem "EIN"-Zu­ stand, während der erste PMOS-Transistor 44 zum Zuführen der externen Spannung VCC zu der ersten Treiberleitung ausge­ schaltet ist, um dadurch den Leistungsverbrauch zu verrin­ gern, während die Spannung der ersten Treiberleitung beibe­ halten wird. Der erste PMOS-Transistor 44, der die externe Spannung VCC zu der ersten Treiberleitung SPC zuführt, wird ausgeschaltet, um den Leistungsverbrauch zu verringern, wo­ durch der Spannungspegel der ersten Treiberleitung beibehal­ ten wird.

Fig. 5 stellt den Signalverlauf der Spannung dar, die an je­ de Signalleitung angelegt wird, wenn die Schaltung zum Trei­ ben/Steuern des Erfassungsverstärkers arbeitet.

Um das Problem im Stand der Technik zu lösen, ist die Schal­ tung entworfen, um den Komparator nur zu Anfang der Herauf­ ziehoperation zu betreiben. Da die erste Treiberleitung SPC nicht ein einfaches passives Element ist, wie es in Fig. 5 dargestellt ist, wird die Spannung der ersten Treiberleitung SPC drastisch verringert, wenn der erste PMOS-Transistor 44 ausgeschaltet ist, weshalb der Signalverlauf derselben spit­ zenförmig ist. Selbst wenn somit der Leistungsverbrauch re­ duziert wird, wird zu viel Zeit benötigt, um die erste Trei­ berleitung SPC auf einen stabilen Pegel entspre­ chend der Spannung VDD heraufzuziehen.

Wenn zusätzlich die an die erste Treiberleitung SPC angeleg­ te Spannung nicht höher als die Referenzspannung VREF ist, während der Bitleitungserfassungsverstärker BSAA freigegeben ist, wird ein Ausgangssignal aus der Latch-Schaltung nicht umgewandelt, selbst wenn das Freigabesignal SN zurückgesetzt ist. Da das Ausgangssignal des ersten Invertierers I1 den niedrigen Zustand hält, resultiert ein übermäßiger Lei­ stungsverbrauch. Ferner kann der Aufbau der Latch-Schaltung komplex sein.

Bei Speicherelementen wird ein sogenannter "Burn-In"-Test bei hohen Spannungen und hohen Temperaturen durchgeführt, um Elemente mit schlechter Zuverlässigkeit zu erfassen. Dabei kann die externe hohe Spannung, die direkt an die Zelle in­ nerhalb des Chips über die Leitung VCC angelegt wird, die Elemente beschädigen.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen Halbleiter mit Speicherzellen mit einer Schaltung zum Trei­ ben/Steuern eines Erfassungsverstärkers zu schaffen, welcher effizient arbeitet und im Aufbau einfach und zudem zuver­ lässig ist.

Diese Aufgabe wird durch einen Halbleiter gemäß Anspruch 1, 3 oder 4 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß sie eine Schaltung zum Treiben/Steuern eines Erfassungs­ verstärkers umfaßt, die zumindest eines oder auch mehrere der Probleme, Begrenzungen und Nachteile im Stand der Technik löst.

Insbesondere umfaßt der Halbleiter gemäß der vorliegenden Erfindung eine Schaltung zum Treiben/Steuern eines Erfas­ sungsverstärkers, die den Komparator unter Verwendung eines Steuersignals begrenzt, das erzeugt wird, indem das Frei­ gabesteuersignal SN des Bitleitungserfassungsverstärkers BSAA verzögert wird, wodurch der Leistungsverbrauch redu­ ziert wird, wodurch die Betriebsgeschwindigkeit erhöht wird, und wodurch verhindert wird, daß übermäßige externe Span­ nungen direkt an die Erfassungsverstärkertreiberleitung angelegt wird, wodurch zusätzlich die Zuverlässigkeit des Speicherelements verbessert wird.

Zusätzliche Merkmale und Vorteile der Erfindung werden nach­ folgend dargelegt und werden aus der Beschreibung bzw. Aus­ führung der Erfindung offensichtlich sein.

Um die beschriebenen und weitere Vorteile gemäß der vorlie­ genden Erfindung, wie sie ausgeführt und beschrieben ist, zu erreichen, umfaßt der Halbleiter eine Schaltung zum Trei­ ben/Steuern eines Erfassungsverstärkers, um eine Heraufzieh- oder Herunterziehspannung einem Erfassungsverstärker des Halbleiterspeichergeräts gemäß der vorliegenden Erfindung zuzuführen, folgende Merkmale: ein erstes Schaltelement zum Verbinden einer internen Spannung mit der ersten Treiberlei­ tung, welche wiederum eine hohe Spannung an einen Erfas­ sungsverstärker anlegt; ein zweites Schaltelement zum Ver­ binden einer externen Spannung mit der ersten Treiberlei­ tung, welche wiederum eine hohe Spannung an den Erfassungs­ verstärker anlegt; ein drittes Schaltelement zum Verbinden einer Massespannung mit einer zweiten Treiberleitung, welche wiederum eine Massespannung an den Erfassungsverstärker an­ legt; einen Komparator mit einem invertierenden Eingangsan­ schluß, der mit der ersten Treiberleitung verbunden ist, und mit einem nicht-invertierenden Eingangsanschluß, der eine Referenzspannung empfängt, welche freigegeben wird, nachdem das erste und das zweite Steuersignal empfangen worden sind; einen Invertierer zum Invertieren des ersten Steuersignals und zum Anlegen eines invertierten Signals an den Steuerein­ gangsanschluß des ersten Schaltelements; und ein NAND-Gatter zum Empfangen des Ausgangssignals des Komparators und des ersten Steuersignals mit Eingangsanschlüssen desselben, und zum Durchführen einer NAND-Operation.

Bevorzugte Ausführungsbeispiele werden nachfolgend bezug­ nehmend auf die beiliegenden Zeichnungen detaillierter be­ schrieben. Es zeigen:

Fig. 1 eine Grundstruktur eines herkömmlichen Speichers;

Fig. 2 ein Schaltbild einer herkömmlichen Schaltung zum Treiben/Steuern eines Erfassungsverstärkers;

Fig. 3 einen Signalverlauf der Schaltung von Fig. 2;

Fig. 4 ein Schaltbild einer herkömmlichen Schaltung zum Treiben/Steuern eines Erfassungsverstärkers;

Fig. 5 den Signalverlauf der Schaltung von Fig. 4;

Fig. 6 ein Schaltbild einer in der Erfindung vorhandenen Schaltung zum Treiben/Steuern eines Bitleitungser­ fassungsverstärkers;

Fig. 7 ein Schaltbild eines in der Erfindung vorhandenen Komparators;

Fig. 8 ein Beispiel eines Betriebssignalverlaufs bei der Erfindung;

Fig. 9 ein Schaltbild der Schaltung zum Treiben/Steuern beim Burn-In-Test; und

Fig. 10 bis 12 Schaltbilder, die weitere in der Erfindung vorhan­ dene Ausführungsbeispiele der Schaltung zum Trei­ ben/Steuern darstellen.

Nachfolgend werden die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung detailliert beschrieben, welche in den beigefügten Zeichnungen beispielhaft dargestellt sind.

Fig. 6 ist ein Schaltbild einer Schaltung zum Treiben/Steu­ ern eines Erfassungsverstärkers aus dem Halbleiter gemäß der vorliegenden Erfindung. Die Schaltung umfaßt ein erstes Schaltelement 64 zum Verbinden einer internen Spannung VDD mit einer ersten Treiberleitung SPC, welche wiederum eine hohe Spannung an den Erfassungsverstärker anlegt; ein zwei­ tes Schaltelement 62 zum Verbinden einer externen Spannung VCC mit der ersten Treiberleitung SPC, welche wiederum eine hohe Spannung an den Erfassungsverstärker anlegt; ein drit­ tes Schaltelement 66 zum Verbinden einer Massespannung VSS mit einer zweiten Treiberleitung SNCB, welche wiederum eine Massespannung an den Erfassungsverstärker anlegt; einen Kom­ parator 65 mit einem invertierenden Eingangsanschluß, der mit der ersten Treiberleitung verbunden ist, und mit einem nicht-invertierenden Eingangsanschluß zum Empfangen einer Referenzspannung, welcher freigegeben ist, wenn er ein er­ stes und ein zweites Steuersignal empfängt; einen Invertie­ rer 63 zum Invertieren des ersten Steuersignals und zum An­ legen der invertierten Signale an den Steuereingangsanschluß des ersten Schaltelements 64; und ein NAND-Gatter 61 zum Empfangen des Ausgangssignals des Komparators 65 und des ersten Steuersignals über zwei Eingangsanschlüsse und zum Durchführen einer NAND-Operation.

Fig. 7 ist ein detailliertes Schaltbild des Komparators 65. Der Komparator umfaßt einen ersten NMOS-Transistor 76, des­ sen Source-Anschluß mit Masse verbunden ist, und dessen Gate-Anschluß vorhanden ist, um ein erstes Steuersignal SN zu empfangen, einen zweiten NMOS-Transistor 74, dessen Source-Anschluß mit dem Drain-Anschluß des ersten NMOS-Tran­ sistors 76 verbunden ist, und dessen Gate-Anschluß mit der ersten Treiberleitung SPC verbunden ist, einen dritten NMOS-Transistor 75, dessen Source-Anschluß mit dem Drain-An­ schluß des ersten NMOS-Transistors 76 verbunden ist, und dessen Gate-Anschluß zum Empfangen einer Referenzspannung dient, einen ersten PMOS-Transistor 73, dessen Gate-Anschluß und dessen Drain-Anschluß gemeinsam mit dem Drain-Anschluß des dritten NMOS-Transistors 75 verbunden sind, einen zwei­ ten PMOS-Transistor 72, dessen Drain-Anschluß mit dem zwei­ ten NMOS-Transistor 74 verbunden ist, und dessen Gate-An­ schluß mit dem Gate-Anschluß des ersten PMOS-Transistors 73 verbunden ist, und einen dritten PMOS-Transistor 71, dessen Drain-Anschluß mit dem gemeinsamen Source-Anschluß des er­ sten PMOS-Transistors 73 und des zweiten PMOS-Transistors 72 verbunden ist, wobei sein Gate-Anschluß ein zweites Steuer­ signal empfängt, während sein Source-Anschluß eine externe Spannung VCC empfängt.

Der Komparator von Fig. 7 umfaßt zusätzlich den dritten PMOS-Transistor 71, der durch das zweite Steuersignal ein- oder ausgeschaltet wird, wobei derselbe dem Aufbau des her­ kömmlichen Komparators entspricht, der in dem U.S.-Patent Nr. 5,258,950 beschrieben ist. Der Komparator gemäß der vor­ liegenden Erfindung wird nur dann freigegeben, wenn das er­ ste und das zweite Steuersignal gleichzeitig angelegt wer­ den. Das zweite Steuersignal wird erzeugt, indem das erste Steuersignal eine vorbestimmte Zeitdauer verzögert wird, während der ursprüngliche Signalverlauf desselben jedoch beibehalten wird.

Der Komparator arbeitet wie folgt. Wenn sowohl das erste als auch das zweite Steuersignal niedrig werden, wird der erste NMOS-Transistor durch das erste Steuersignal ausgeschaltet. Sobald der dritte PMOS-Transistor 71 eingeschaltet wird, wenn das zweite Steuersignal CV niedrig ist, wird eine hohe Spannung über den Ausgangsanschluß 77 ausgegeben.

Wenn das erste Steuersignal hoch wird, wird der erste NMOS- Transistor 76 eingeschaltet, wodurch der Komparator freige­ geben wird. Wenn zu Anfang die erste Treiberleitung SPC nicht heraufgezogen ist, ist die Spannung der ersten Trei­ berleitung SPC niedriger als die Referenzspannung VREF, der­ art, daß der dritte NMOS-Transistor 75 eingeschaltet wird und eine hohe Spannung an dem Ausgangsanschluß 77 erzeugt. Wenn die Spannung der ersten Treiberleitung SPC höher als die Referenzspannung VREF ist, wird der dritte NMOS-Transi­ stor 75 ausgeschaltet, während der zweite NMOS-Transistor 74 eingeschaltet wird, wodurch ein niedriger Spannungszustand an dem Ausgangsanschluß 77 bewirkt wird. Die Stromtreiber­ leistung des zweiten NMOS-Transistors 74 ist größer als die des dritten NMOS-Transistors 75.

Wenn das zweite Steuersignal hoch ist, wird der dritte PMOS-Transistor 71 eingeschaltet, und der Komparator wird gesperrt. Da das erste Steuersignal noch nicht in den nie­ drigen Zustand übergegangen ist, und da der erste NMOS-Tran­ sistor 76 eingeschaltet ist, wird am Ausgangsanschluß 77 ein niedriger Spannungszustand erzeugt. Wenn das erste Steuersi­ gnal in dem niedrigen Zustand ist, wird der erste NMOS-Tran­ sistor 76 eingeschaltet, weshalb der Komparator gesperrt ist.

Der Betrieb der Schaltung von Fig. 6 wird nachfolgend bezug­ nehmend auf die Fig. 1, 6, 7 und 8 beschrieben.

Bevor die Wortleitung freigegeben ist, werden die Bitlei­ tung, die erste und die zweite Treiberleitung auf die Hälfte der Bitleitungsspannung gleich eingestellt, und dieselben floaten, derart, daß das erste und das zweite Steuersignal im niedrigen Zustand sind.

Sobald das zweite Steuersignal CV in dem niedrigen Zustand ist, und die Spannung der ersten Treiberleitung niedriger als die Referenzspannung ist, und wenn über den AUS-Anschluß ein Signal mit hohem Zustand ausgegeben wird, und das erste Steuersignal in den hohen Zustand gelangt, beginnt der Kom­ parator 65 mit dem normalen Betrieb.

Selbst wenn der Ausgang des Komparators in einem hohen Zu­ stand ist, wenn das erste Steuersignal in einem niedrigen Zustand ist, wird der Ausgangsknoten OVN des NAND-Gatters hoch, derart, daß das zweite Schaltelement in einem Aus-Zu­ stand ist.

Wie es in Fig. 8 dargestellt ist, wird dabei, wenn die Wort­ leitung WL in dem hohen Zustand freigegeben ist, das erste Steuersignal SN zum Betreiben des Bitleitungserfassungsver­ stärkers BSAA nach einer vorbestimmten Verzögerung von dem niedrigen Zustand in den hohen Zustand umgewandelt. Sobald dementsprechend das erste Steuersignal SN hoch wird, wird das dritte Schaltelement 66 eingeschaltet, um die zweite Treiberleitung SNCB auf Massepotential VSS zu ziehen. Gleichzeitig wird das Signal über den Invertierer 64 nied­ rig, um das erste Schaltelement 64 einzuschalten, und um die interne Spannung VDD zu der ersten Treiberleitung zu lie­ fern.

Wenn der AUS-Anschluß des Komparators 65 hoch ist, und wenn das erste Steuersignal hoch ist, wird der Ausgangsknoten OVN des NAND-Gatters niedrig, und das zweite Schaltelement wird eingeschaltet. Die externe Spannung VCC zieht über das zwei­ te Schaltelement die erste Treiberleitung schnell nach oben.

Wie es bei SPC in Fig. 8 dargestellt ist, wird das Ausgangs­ signal des Komparators niedrig, wenn die Spannung der ersten Treiberleitung über die Referenzspannung VREF hochgezogen wird. Entsprechend wird das Ausgangssignal des NAND-Gatters hoch, wodurch das zweite Schaltelement ausgeschaltet wird. Da das zweite Schaltelement zum schnellen Hochziehen der er­ sten Treiberleitung mit einer extern angelegten Spannung dient, ist es wünschenswert, die erste Treiberleitung auszu­ schalten, um den Leistungsverbrauch zu reduzieren, nachdem die Leitung über eine vorbestimmte Spannung hochgezogen wor­ den ist. Das erste Schaltelement, das eine interne Spannung liefert, kann nicht die aktive Last der Treiberleitung aus­ halten, weshalb die Spannung reduziert wird. Wenn die Last der ersten Treiberleitung unter der Referenzspannung ist, wird das Ausgangssignal des Komparators wieder hoch, wird das Ausgangssignal des NAND-Gatters niedrig, und wird dem­ entsprechend das zweite Schaltelement eingeschaltet und emp­ fängt die externe Spannung.

Diese Operation wird eine vorbestimmte Zeitdauer fortge­ setzt. Wenn das zweite Steuersignal CV zum Anhalten des Be­ triebs des Komparators in einen hohen Zustand übergeht, wird der dritte PMOS-Transistor von Fig. 7 ausgeschaltet. Da der erste und der dritte NMOS-Transistor noch ein sind, geht das Ausgangssignal des Komparators in einen niedrigen Zustand, und der Komparator hält seinen Betrieb an. Wenn der Kompara­ tor gesperrt ist, wird das zweite Schaltelement ausgeschal­ tet und beendet das Übersteuern der ersten Treiberleitung.

Selbst wenn dies auftritt, bevor das zweite Steuersignal CV zum Anhalten des Komparators hoch wird, wird das zweite Schaltelement ausgeschaltet und das Übersteuern der ersten Treiberleitung angehalten (siehe OVN' von Fig. 8), wenn die Spannung der ersten Treiberleitung höher als die Referenz­ spannung ist (siehe SPC' von Fig. 8).

Die in Fig. 9 gezeigte Schaltung ist die gleiche Schaltung wie in Fig. 6, wobei dieselbe zum Burn-In-Testen oder "Ein­ brenntesten" verwendet wird.

Statt des zweiten Treibersignals, d. h. des Komparatorsperr­ signals, das erzeugt wird, indem das erste Treibersignal verzögert wird, wird ein Burn-In-Testsignal BI mit hohem Zu­ stand, das zwecks des Burn-In-Tests der Halbleiterspeicher­ elemente für die Zeitdauer während des Burn-In-Tests benö­ tigt wird, an das Gate des dritten PMOS-Transistors ange­ legt, um den Betrieb des Komparators zu Anfang anzuhalten, wodurch die Übersteuerfunktion des zweiten Schaltelements 62 angehalten wird.

Fig. 10 stellt ein weiteres Ausführungsbeispiel der Erfin­ dung dar. Das Ausführungsbeispiel unterscheidet sich darin, daß statt eines NAND-Gatters 61 mit zwei Eingängen ein NAND-Gatter 71 mit drei Eingängen verwendet wird, daß statt des Komparators 75 gemäß der vorliegenden Erfindung ein herkömmlicher Komparator verwendet wird, und daß das erste und das zweite Steuersignal als die Freigabesignale des Komparators über ein UND-Gatter 77 verwendet werden. Die Aufgabe dieses Ausführungsbeispiels entspricht der des in Fig. 6 gezeigten Ausführungsbeispiels.

Bei diesem Ausführungsbeispiel wird für das zweite Steuer­ signal ein CVB-Signal verwendet, das hergestellt wird, indem das Signal CV invertiert wird, was durch Verzögerung von SN um eine vorbestimmte Zeitdauer erreicht wird. Das Signal CVB hat einen Signalverlauf, der zu Anfang hoch ist und eine vorbestimmte Zeit später niedrig wird, nachdem SN hoch wird.

Der Betrieb der in Fig. 10 gezeigten Schaltung stellt sich folgendermaßen dar.

Wenn das erste Steuersignal SN hoch ist, wird das dritte Schaltelement eingeschaltet, wodurch das zweite Schaltele­ ment auf VSS heruntergezogen wird. Das Ausgangssignal des Invertierers 73 wird invertiert, um das erste Schaltelement einzuschalten, derart, daß die interne Spannung VDD an die erste Treiberleitung angelegt und hochgezogen wird. Da das erste und das zweite Steuersignal SN und CVB und das Aus­ gangssignal AUS des Komparators alle hoch sind, wird ent­ sprechend das Ausgangssignal des NAND-Gatters 71 niedrig, wodurch das zweite Schaltelement eingeschaltet wird, derart, daß die externe Spannung VCC an die erste Treiberleitung an­ gelegt wird, um überzusteuern. Wenn die Spannung der ersten Treiberleitung höher als VREF ist, wird das Ausgangssignal des Komparators niedrig, wodurch sich das Ausgangssignal des NAND-Gatters verändert und das zweite Schaltelement aus­ schaltet, wodurch die Übersteuerungsoperation angehalten wird. Wenn das zweite Steuersignal niedrig wird, wird der Komparator gesperrt, um die Übersteuerungsoperation anzuhal­ ten.

Fig. 11 zeigt noch ein weiteres Ausführungsbeispiel der Er­ findung. Bei diesem Ausführungsbeispiel wird das Signal CVB erzeugt, indem das erste Steuersignal wie in Fig. 10 verzö­ gert und als das zweite Steuersignal zum Sperren des Komparators 85 von Fig. 6 verwendet wird. CVB wird einer NOR-Operation mit dem Ausgangssignal des Invertierers 83 unterzogen, wobei das Ergebnis an den Gate-Anschluß des dritten PMOS-Transistors angelegt wird. Der andere Aufbau entspricht dem der Schaltung von Fig. 6.

Um bei diesem Ausführungsbeispiel den Komparator freizuge­ ben, wird das Signal, das von dem ersten Steuersignal inver­ tiert ist, über eine NOR-Operation mit dem zweiten Steuer­ signal erzeugt und an den Komparator angelegt, derart, daß, wenn das erste Steuersignal hoch ist und das zweite Steuer­ signal niedrig ist, der dritte PMOS-Transistor des Kompara­ tors ausgeschaltet wird, wodurch der Komparator gesperrt wird.

Die Schaltung arbeitet folgendermaßen. Das erste Steuersi­ gnal SN wird in einen hohen Zustand umgeschaltet und das dritte Schaltelement 86 wird eingeschaltet, wodurch das zweite Treiberelement auf VSS heruntergezogen wird. Ein Ausgangssignal des Invertierers 83 wird invertiert, um das erste Schaltelement 84 einzuschalten, derart, daß die interne Spannung VDD an die erste Treiberleitung angelegt wird, und dieselbe hochgezogen wird. Sowie das erste und das zweite Steuersignal SN und CVB und das Ausgangssignal AUS des Komparators hoch sind, wird entsprechend das Ausgangs­ signal des NAND-Gatters 81 niedrig, wodurch das zweite Schaltelement 82 eingeschaltet wird, derart, daß die externe Spannung VCC an die erste Treiberleitung angelegt wird, um überzusteuern. Wenn die Spannung der ersten Treiberleitung höher als VREF ist, wird das Ausgangssignal des Komparators 85 niedrig, und das Ausgangssignal des NAND-Gatters wird verändert, wodurch das zweite Schaltelement 82 ausschaltet wird, wodurch die Übersteuerungsoperation angehalten wird. Wenn das zweite Steuersignal niedrig wird, wird der Kompa­ rator gesperrt, um die Übersteuerungsoperation anzuhalten. Die weiteren Operationen sind dieselben wie bei der in Fig. 6 gezeigten Schaltung.

Fig. 12 zeigt noch ein weiteres Ausführungsbeispiel der Er­ findung. Bei diesem Ausführungsbeispiel werden das Signal CVB, das durch Verzögern des ersten Steuersignals wie in Fig. 10 erzeugt wird, und das Burn-In-Testsignal BI zum Sperren des Komparators beim Burn-In-Test als das zweite Steuersignal zum Sperren des Komparators 95 von Fig. 11 verwendet. Diese Signale werden über eine NOR-Operation mit dem Ausgangssignal des Invertierers 93 erzeugt und an den Gate-Anschluß des dritten PMOS-Transistors angelegt. Der weitere Aufbau entspricht dem der in Fig. 6 gezeigten Schal­ tung.

Die Schaltung arbeitet folgendermaßen. Das erste Steuersi­ gnal SN wird in einen hohen Zustand aktiviert, und das drit­ te Schaltelement 96 wird eingeschaltet, wodurch das zweite Treiberelement auf VSS heruntergezogen wird. Das Ausgangs­ signal des Invertierers 93 wird invertiert, um das erste Schaltelement 94 einzuschalten, derart, daß die interne Spannung VDD an die erste Treiberleitung angelegt wird, wo­ durch diese hochgezogen wird. Sobald das erste und das zwei­ te Steuersignal SN und CVB und das Ausgangssignal AUS des Komparators hoch sind, wird das Ausgangssignal des NAND- Gatters 91 entsprechend niedrig, wodurch das zweite Schalt­ element 92 eingeschaltet wird, derart, daß die externe Span­ nung VCC an die erste Treiberleitung angelegt wird, um eine Übersteuerung herbeizuführen. Wenn die Spannung der ersten Treiberleitung höher als VREF ist, wird das Ausgangssignal des Komparators 85 niedrig, und das Ausgangssignal des NAND-Gatters 91 wird verändert, wodurch das zweite Schalt­ element 92 ausgeschaltet wird, und wodurch die Übersteue­ rungsoperation angehalten wird. In diesem Fall ist die Be­ triebsleistungsquelle der Logikschaltungen und des Kompa­ rators niedriger als die externe Leistungsspannung VCC, wo­ bei die Spannung, die ausreichend ist, um das zweite Schalt­ element auszuschalten, an den Steuereingangsanschluß dessel­ ben angelegt wird und wobei ein Pegelschieber 98 (LS; LS = Level Shifter) verwendet wird. Wenn das zweite Steuersignal niedrig wird, wird der Komparator gesperrt, um die Über­ steuerungsoperation anzuhalten. Während des Burn-In-Tests und wenn das Burn-In-Testsignal hoch ist, hält der Kompara­ tor 95 den gesperrten Zustand bei, wodurch ein Schaden am Speicherelement verhindert wird.

Daher kann bei dieser Vorrichtung und bei dem Verfahren zum Steuern eines Bitleitungserfassungsverstärkers in Halblei­ terspeicherelementen die Technik des Übersteuerns des Bit­ leitungserfassungsverstärkers wiederholt eine vorbestimmte Zeitdauer lang angewendet werden, wodurch die Bitleitungs­ wiederherstellungsgeschwindigkeit verbessert wird, und wobei ferner die Leistungsversorgung reduziert wird, indem das System anders als unter Berücksichtigung der Betriebsdauer des Komparators zurückgesetzt wird.

Claims (4)

1. Halbleiter mit mehreren Speicherzellen (CA), mehreren Erfassungsverstärkern (BSA1-BSN), einer Schaltung (BLD) zum Steuern/Treiben der Erfassungsverstärker und einem Pulsgenerator (46), wobei die Schaltung (BLD) zum Treiben/Steuern der Erfassungsverstärker eine Spannung zu einem Heraufzieh-Knoten (SPC) und eine Spannung zu einem Herunterzieh-Knoten (SNCB) der Erfassungsverstär­ ker (BSA1-BSAN) liefert, wobei der Halbleiter folgen­ de Merkmale aufweist:
ein erstes Schaltelement (66; 76; 86; 96) zum Verbinden einer ersten Spannung (VSS) mit dem Herunterzieh-Knoten (SNCB), wodurch die erste Spannung (VSS) an die Erfas­ sungsverstärker (BSA1-BSAN) angelegt wird;
ein zweites Schaltelement (64; 74; 84; 94) zum Verbin­ den einer zweiten Spannung (VDD) mit dem Heraufzieh- Knoten (SPC), wodurch die zweite Spannung (VDD) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
ein drittes Schaltelement (62; 72; 82; 92) zum Verbin­ den einer dritten Spannung (VCC) mit dem Heraufzieh- Knoten (SPC), wodurch die dritte Spannung (VCC) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
einen Komparator (65; 75; 85; 95) mit zwei Eingangsan­ schlüssen (+, -), wobei ein Anschluß (+) mit einer vierten Spannung (VREF) verbunden ist, während der an­ dere Anschluß (-) mit dem Heraufzieh-Knoten (SPC) ver­ bunden ist;
wobei der Komparator (65; 75; 85; 95) eine Ausgabeein­ richtung (61) und ein Freigabesignal (SN, CV; BI; CVB) aufweist, welches den Komparator (65; 75; 85; 95) akti­ viert;
wobei die Ausgabeeinrichtung (61) das dritte Schaltele­ ment (62; 72; 82; 92) einschaltet, wenn der Herauf­ zieh-Knoten (SPC) einen niedrigeren Zustand als die vierte Spannung (VREF) aufweist, und wenn das Freigabe­ signal (SN, CV; BI; CVB) aktiv ist, und wobei die Aus­ gabeeinrichtung (61) das dritte Schaltelement (62; 72; 82; 92) ausschaltet, wenn der Heraufzieh-Knoten (SPC) einen höheren Zustand als die vierte Spannung (VREF) aufweist, oder wenn das Freigabesignal (SN, CV; BI; CVB) inaktiv ist; und
wobei der Pulsgenerator (46) das Freigabesignal (SN, CV; BI; CVB) des Komparators (65; 75; 85; 95) erzeugt, wobei die aktive Dauer des Freigabesignals (SN, CV; BI; CVB) kürzer als die aktive Dauer des Steuersignals (SN) für das erste Schaltelement ist.

2. Halbleiter gemäß Anspruch 1, bei dem die erste Spannung (VSS) die Spannung mit dem niedrigsten Pegel ist, und bei dem die zweite Spannung (VDD) höher als die erste Spannung (VSS) und niedriger als die dritte Spannung (VCC) ist.

3. Halbleiter mit mehreren Speicherzellen (CA), mehreren Erfassungsverstärkern (BSA1-BSN), einer Schaltung (BLD) zum Treiben/Steuern der Erfassungsverstärker und einer Einbrenn-Erfassungsschaltung (71; 97), wobei die Schaltung (BLD) zum Treiben/Steuern der Erfassungsver­ stärker eine Spannung zu einem Heraufzieh-Knoten (SPC) und eine Spannung zu einem Herunterzieh-Knoten (SNCB) der Erfassungsverstärker (BSA1-BSAN) liefert, wobei der Halbleiter folgende Merkmale aufweist:
ein erstes Schaltelement (66; 76; 86; 96) zum Verbinden einer ersten Spannung (VSS) mit dem Herunterzieh-Knoten (SNCB), wodurch die erste Spannung (VSS) an die Erfas­ sungsverstärker (BSA1-BSAN) angelegt wird;
ein zweites Schaltelement (64; 74; 84; 94) zum Verbin­ den einer zweiten Spannung (VDD) mit dem Heraufzieh- Knoten (SPC), wodurch die zweite Spannung (VDD) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
ein drittes Schaltelement (62; 72; 82; 92) zum Verbin­ den einer dritten Spannung (VCC) mit dem Heraufzieh- Knoten (SPC), wodurch die dritte Spannung (VCC) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
einen Komparator (65; 75; 85; 95) mit zwei Eingangsan­ schlüssen (+, -), wobei ein Eingangsanschluß (+) mit einer vierten Spannung (VREF) verbunden ist, während der andere Anschluß (-) mit dem Heraufzieh-Knoten (SPC) verbunden ist;
wobei der Komparator (65; 75; 85; 95) eine Ausgabeein­ richtung und ein Freigabesignal (SN, CV; BI; CVB) auf­ weist, welches den Komparator (65; 75; 85; 95) akti­ viert;
wobei die Ausgabeeinrichtung das dritte Schaltelement (62; 72; 82; 92) einschaltet, wenn der Heraufzieh-Kno­ ten (SPC) einen niedrigeren Zustand als die vierte Spannung (VREF) aufweist, und das Freigabesignal (SN, CV; BI; CVB) aktiv ist, und wobei die Ausgabeeinrich­ tung (61) das dritte Schaltelement (62; 72; 82; 92) ausschaltet, wenn der Heraufzieh-Knoten (SPC) einen höheren Zustand als die vierte Spannung (VREF) auf­ weist, oder das Freigabesignal (SN, CV; BI; CVB) inaktiv ist; und
wobei die Einbrenn-Erfassungsschaltung (71; 97) das Freigabesignal (SN, CV; BI; CVB) zurücksetzt, wenn der Halbleiter in einen Einbrenn-Modus übergeht.

4. Halbleiter mit mehreren Speicherzellen (CA), mehreren Erfassungsverstärkern (BSA1-BSN), einer Schaltung (BLD) zum Treiben/Steuern der Erfassungsverstärker, einem Pulsgenerator (46) und einer Einbrenn-Erfassungs­ schaltung (71; 97), wobei die Schaltung (BLD) zum Treiben/Steuern der Erfassungsverstärker eine Spannung zu einem Heraufzieh-Knoten (SPC) und eine Spannung zu einem Herunterzieh-Knoten (SNCB) der Erfassungsverstär­ ker (BSAI-BSAN) liefert, wobei der Halbleiter folgen­ de Merkmale aufweist:
ein erstes Schaltelement (66; 76; 86; 96) zum Verbinden einer ersten Spannung (VSS) mit dem Herunterzieh-Knoten (SNCB), wodurch die erste Spannung (VSS) an die Erfas­ sungsverstärker (BSA1-BSAN) angelegt wird;
ein zweites Schaltelement (64; 74; 84; 94) zum Verbin­ den einer zweiten Spannung (VDD) mit dem Heraufzieh- Knoten (SPC), wodurch die zweite Spannung (VDD) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
ein drittes Schaltelement (62; 72; 82; 92) zum Verbin­ den einer dritten Spannung (VCC) mit dem Heraufzieh- Knoten (SPC), wodurch die dritte Spannung (VCC) an die Erfassungsverstärker (BSA1-BSAN) angelegt wird;
einen Komparator (65; 75; 85; 95) mit zwei Eingangsan­ schlüssen (+, -), wobei ein Eingangsanschluß (+) mit einer vierten Spannung (VREF) verbunden ist, während der andere Eingangsanschluß (-) mit dem Heraufzieh-Kno­ ten (SPC) verbunden ist;
wobei der Komparator (65; 75; 85; 95) eine Ausgabeein­ richtung (61) und ein Freigabesignal (SN, CV; BI; CVB) aufweist, welches den Komparator (65; 75; 85; 95) akti­ viert;
wobei die Ausgabeeinrichtung (61) das dritte Schaltele­ ment (62; 72; 82; 92) einschaltet, wenn der Herauf­ zieh-Knoten (SPC) einen niedrigeren Zustand als die vierte Spannung (VREF) aufweist, und das Freigabesignal (SN, CV; BI; CVB) aktiv ist, und wobei die Ausgabeein­ richtung das dritte Schaltelement (62; 72; 82; 92) aus­ schaltet, wenn der Heraufzieh-Knoten (SPC) einen höhe­ ren Zustand als die vierte Spannung (VREF) aufweist, oder das Freigabesignal (SN, CV; BI; CVB) inaktiv ist;
wobei der Pulsgenerator (46) das Freigabesignal (SN, CV; BI; CVB) des Komparators (65; 75; 85; 95) erzeugt, wobei die aktive Dauer des Freigabesignals (SN, CV; BI; CVB) kürzer als die aktive Dauer des Steuersignals für das erste Schaltelement ist; und
wobei die Einbrenn-Erfassungsschaltung (71; 97) das Freigabesignal (SN, CV; BI; CVB) immer zurücksetzt, wenn der Halbleiter in einen Einbrenn-Modus übergeht.