KR102387462B1 - 센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치 - Google Patents

센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치 Download PDF

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Abstract

센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치가 개시된다. 메모리 장치는, 메모리 셀 블락들 사이에 배치되는 비트라인 센스앰프 블락들 중 일부에 연결되는 센싱-매칭 제어 회로를 포함한다. 센싱-매칭 제어 회로는 비트라인 센스앰프들을 구동하는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨이 일정하도록 제어할 수 있다. 센싱-매칭 제어 회로에서 출력되는 제1 및/또는 제2 센싱 구동 제어 신호들은 모든 비트라인 센스앰프 블락들의 비트라인 센스앰프들로 제공되어, 비트라인 센스앰프들이 제1 및 제2 센싱 구동 전압 라인들로 공급되는 전류 레벨로 동일하게 구동되도록 한다.

Description

센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치 {Memory device for sensing-matched controlling the bitline sense amplifier}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비트라인 센스앰프들의 센싱 동작을 일정하게 제어할 수 있는 메모리 장치 및 방법에 관한 것이다.
DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. 메모리 셀들은 비트라인(BL)과 상보 비트라인(BLB)에 연결된다. DRAM에서, 읽기 동작 또는 리프레쉬 동작이 수행되는 경우, 비트라인 센스앰프는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 감지 증폭한다. 비트라인 센스앰프를 구성하는 반도체 소자들은 공정 변이, 온도(PVT, Process Variation, Temperature) 등으로 인하여 소자 간 특성, 예를 들면 문턱 전압이 다를 수 있다. 이로 인하여, 비트라인 센스앰프의 게인(gain) 변화가 일어나고 센싱 특성 산포가 넓어질 수 있다. 비트라인 센스앰프의 센싱 특성 산포가 넓어지면 DRAM의 타이밍 성능이 저하될 수 있다.
본 발명의 목적은 비트라인 센스앰프들의 센싱 동작을 일정하게 제어할 수 있는 메모리 장치 및 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치는, 복수개의 메모리 셀들을 포함하는 메모리 셀 블락들, 메모리 셀 블락들 사이에 배치되고 메모리 셀들의 데이터를 감지 증폭하는 센싱 동작을 수행하는 비트라인 센스앰프들을 포함하는 비트라인 센스앰프 블락들, 그리고, 비트라인 센스앰프 블락들 중 일부와 연결되고 일부의 비트라인 센스앰프 블락의 비트라인 센스앰프들과 연결되는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨을 결정하는 센싱-매칭 제어 회로를 포함하고, 비트라인 센스앰프 블락들의 비트라인 센스앰프들은 센싱-매칭 제어 회로에서 결정된 제1 및 제2 센싱 구동 전압 라인들로 공급되는 전류 레벨로 구동된다.
본 발명의 실시예들에 따른 메모리 장치는, 복수개의 메모리 셀들을 포함하는 메모리 셀 블락들, 메모리 셀 블락들 사이에 배치되고 메모리 셀들이 연결되는 비트라인과 상보 비트라인 사이의 오프셋 전압을 제거하는 동작을 수행하고 비트라인과 상보 비트라인 사이의 전압 차를 감지 증폭하는 비트라인 센스앰프들을 포함하는 비트라인 센스앰프 블락들, 그리고 비트라인 센스앰프 블락들 중 일부와 연결되고 일부의 비트라인 센스앰프 블락의 비트라인 센스앰프들과 연결되는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨을 결정하는 센싱-매칭 제어 회로를 포함하고, 비트라인 센스앰프 블락들의 비트라인 센스앰프들은 센싱-매칭 제어 회로에서 결정된 제1 및 제2 센싱 구동 전압 라인들로 공급되는 전류 레벨로 구동된다.
본 발명의 실시예들에 따른 비트라인 센스앰프들을 제어하는 방법은, 비트라인 센스앰프들과 연결되는 비트라인과 상보 비트라인을 프리차지시키는 동작, 제1 내부 전압 라인으로 제1 전류를 공급하는 동작, 제1 내부 전압 라인의 전압 레벨과 제1 기준 전압의 레벨을 비교하는 동작, 비교 결과, 제1 내부 전압 라인의 전압 레벨과 제1 기준 전압의 레벨이 같을 때 제1 센싱 구동 제어 신호를 발생하는 동작, 제1 센싱 구동 제어 신호에 응답하여 제1 센싱 구동 전압 라인으로 공급되는 전류 레벨을 결정하는 동작, 그리고 결정된 제1 센싱 구동 전압 라인으로 공급되는 전류 레벨로 비트라인 센스 앰프들을 구동하는 동작을 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 비트라인 센스앰프 블락들 중 일부에 연결되는 센싱-매칭 제어 회로를 이용하여 비트라인 센스앰프들을 구동하는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨이 일정하도록 제어함에 따라, 비트라인 센스앰프들의 센싱 특성 산포를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 2는 도 1의 메모리 셀 어레이와 센스앰프 블락를 구체적으로 나타내는 도면이다.
도 3은 도 2에 도시된 비트라인 센스앰프에 포함된 회로들을 나타내는 도면이다.
도 4는 도 3의 비트라인 센스앰프의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 7은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 8은 본 발명의 실시예에 따른 전압 분배기를 설명하는 회로도이다.
도 9는 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 10은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 11은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 12는 도 2에 도시된 비트라인 센스앰프의 다른 예에 포함된 회로들을 나타내는 도면이다.
도 13 및 도 14는 도 12의 비트라인 센스앰프의 동작을 설명하는 도면들이다.
도 15는 본 발명의 실시예에 따른 비트라인 센스앰프들의 센싱 동작을 일정하게 제어하기 위한 방법을 설명하는 플로우챠트이다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 메모리 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 메모리 장치(100)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM, TRAM) 등과 같은 휘발성 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.
메모리 장치(100)는 외부 장치, 예를 들어, CPU(Central Processing Unit) 또는 메모리 콘트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들을 수신하고, 데이터 패드들(DQ)을 통해 데이터를 입력 또는 출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(112), 제어 로직부(114), 어드레스 버퍼(116), 로우 디코더(117), 칼럼 디코더(118), 센스앰프 블락(120), 입출력 게이팅 회로(122), 그리고 데이터 입출력 회로(124)를 포함할 수 있다.
메모리 셀 어레이(110)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
커맨드 디코더(112)는 CPU 또는 메모리 콘트롤러로부터 수신되는 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS), 기입 인에이블 신호(/WE) 등을 디코딩하여, 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직부(114)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(116)는 CPU 또는 메모리 콘트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 실시예에 따라, 커맨드(CMD)와 어드레스(ADDR)는 커맨드 어드레스(CA) 버스를 통해 메모리 장치(100)로 제공될 수 있다. 커맨드 어드레스(CA) 버스에는 시계열적으로 커맨드(CMD) 또는 어드레스(ADDR)가 실릴 수 있다. 어드레스 버퍼(116)는 로우 어드레스(RA)를 로우 디코더(117)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(118)로 전송할 수 있다.
로우 디코더(117)는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(117)는 어드레스 버퍼(116)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화시킬 수 있다.
칼럼 디코더(118)는 메모리 셀 어레이(110)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(118)는 어드레스 버퍼(116)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택 신호(CSL)를 발생하고, 입출력 게이팅 회로(122)를 통하여 칼럼 선택 신호(CSL)에 연결된 비트라인들(BL)을 선택할 수 있다.
센스앰프 블락(120)은 메모리 셀 어레이(110)의 비트라인들(BL)과 연결된다. 센스앰프 블락(120)은 비트라인들(BL)의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 센스앰프 블락(120)에 의해 감지 증폭된 비트라인들(BL)은 입출력 게이팅 회로(122)에 통해 선택될 수 있다.
입출력 게이팅 회로(122)는 칼럼 선택 신호(CSL)에 의해 선택된 비트라인들(BL)의 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(110)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 회로(124)를 통하여 데이터 패드들(DQ)로 제공될 수 있다. 데이터 패드(DQ)를 통해 데이터 입출력 회로(124)로 제공된 기입 데이터는 기입 드라이버를 통하여 메모리 셀 어레이(110)에 기입될 수 있다.
제어 로직부(114)는 센스앰프 블락(120) 내 비트라인 센스앰프들의 센싱 동작을 일정하게 제어하기 위한 센싱-매칭 제어 회로(130)를 포함할 수 있다. 센싱-매칭 제어 회로(130)는 비트라인 센스앰프들과 연결되는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전압 레벨이 일정하도록 제어하여 제1 및/또는 제2 센싱 구동 제어 신호들(VGNLA, VLANG)을 출력할 수 있다. 센싱-매칭 제어 회로(130)의 제1 및/또는 제2 센싱 구동 제어 신호들(VGNLA, VLANG)은 센스앰프 블락(120) 내 모든 비트라인 센스앰프들이 동일한 제1 및/또는 제2 센싱 구동 전압들로 구동되도록 하여 비트라인 센스앰프들의 센싱 동작을 일정하게 제어할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)와 센스앰프 블락(120)를 구체적으로 나타내는 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 셀 블락들(CB0~CBn+1)(n은 0을 포함한 자연수)로 구성될 수 있다. 다수의 메모리 셀 블락들(CB0~CBn+1) 사이에 비트라인 센스앰프 블락들(SA0~SAn)이 배치될 수 있다. 예컨대, CBn-1 메모리 셀 블락과 CBn 메모리 셀 블락이 비트라인 센스앰프 블락(SAn-1) 양단에 배치될 수 있다. 즉, SAn-1 비트라인 센스앰프 블락의 양쪽에 CBn-1 메모리 셀 블락과 CBn 메모리 셀 블락이 배치될 수 있다.
비트라인 센스앰프 블락(SA0~SAn) 각각은, 비트라인(BL)과 상보 비트라인(BLB)에 연결되는 비트라인 센스앰프(S/A)를 복수개 포함할 수 있다. 비트라인 센스앰프(S/A)는 비트라인(BL)과 상보 비트라인(BLB)이 연장되는 방향으로 반복적으로 배치될 수 있다. 비트라인(BL)과 상보 비트라인(BLB)은 쌍(pair)을 구성하고, 비트라인 센스앰프(S/A)에 각각 연결된다. 비트라인 센스앰프(S/A)는 2개의 비트라인 피치(bitline pitch)에 배치된다.
다수개의 비트라인 센스앰프 블락들(SA0~SAn) 중에서 일부의 비트라인 센스앰프 블락, 예컨대 SAk~SAm 비트라인 센스앰프 블락이 센싱-매칭 제어 회로(130)와 연결될 수 있다. 센싱-매칭 제어 회로(130)는 SAk~SAm 비트라인 센스앰프 블락 내 비트라인 센스앰프들(S/A)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)에 일정하게 전류 레벨이 공급되도록 제어할 수 있다.
예시적으로, SAk~SAm 비트라인 센스앰프 블락에 포함되는 비트라인 센스앰프들(S/A)의 개수가 2048개 정도라고 가정하자. 센싱-매칭 제어 회로(130)는 SAk~SAm 비트라인 센스앰프 블락 내 2048개 비트라인 센스앰프들(S/A)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)에 일정한 전류 레벨을 공급할 것이다. SAk~SAm 비트라인 센스앰프 블락 내 2048개 비트라인 센스앰프들(S/A)의 동작은, 나머지 비트라인 센스앰프 블락들(SA0~SAn, SAk~SAm 제외)의 비트라인 센스앰프들(S/A)의 동작과 확률적으로 유사한 경향을 가질 것이라고 이해될 수 있다.
SAk~SAm 비트라인 센스앰프 블락 내 2048개 비트라인 센스앰프들(S/A)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)의 전류 레벨이 일정하게 공급되도록 제어되어 얻어지는 제1 및/또는 제2 센싱 구동 제어 신호들(VGNLA, VLANG, 도 5)은, 모든 비트라인 센스앰프 블락들(SA0~SAn)에 바로 제공될 수 있다. 모든 비트라인 센스앰프 블락들(SA0~SAn) 내 비트라인 센스앰프들(S/A)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)의 전류 레벨이 동일하게 공급될 수 있다. 이에 따라, 모든 비트라인 센스앰프들(S/A)이 제1 및 제2 센싱 구동 전압 라인들(LA, LAB)로 공급되는 전류 레벨로 동일하게 구동되므로, 비트라인 센스앰프들(S/A)의 센싱 동작이 일정해질 것이라고 예측할 수 있다. 또한, 비트라인 센스앰프들(S/A)의 소자 간 특성이 변동되더라도, 비트라인 센스앰프들(S/A)이 제1 및 제2 센싱 구동 전압 라인들(LA, LAB)로 공급되는 전류 레벨로 동일하게 구동되므로, 비트라인 센스앰프들(S/A)의 센싱 특성 산포를 줄이는데 유익할 수 있다.
도 3은 도 2에 도시된 비트라인 센스앰프에 포함된 회로들을 나타내는 도면이다. 도 3에서, 설명의 편의를 위하여, 비트라인 센스앰프(S/A)는 CBn-1 메모리 셀 블락과 CBn 메모리 셀 블락 사이에 배치된다고 가정하자.
도 3을 참조하면, 비트라인 센스앰프(S/A)는 피모스(PMOS) 트랜지스터들로 구성되는 P형 센스앰프(PSA), 엔모스(NMOS) 트랜지스터들로 구성되는 N형 센스앰프(NSA), 엔모스 트랜지스터들로 구성되는 프리차지 및 등화 회로(EQ), 그리고 칼럼 선택 신호(CSL)에 응답하여 동작하는 칼럼 선택 회로들(CS)을 포함할 수 있다.
P형 센스앰프(PSA)는 비트라인(BL0)과 상보 비트라인(BLB0) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터(P12)를 포함한다. 제1 및 제2 피모스 트랜지스터들(P11, P12)의 소스들에는 제1 센싱 구동 전압 라인(LA)이 연결되고, 제1 피모스 트랜지스터(P11)의 게이트에는 상보 비트라인(BLB0)이 연결되고 제2 피모스 트랜지스터(P12)의 게이트에는 비트라인(BL0)이 연결된다. 제1 피모스 트랜지스터(P11)와 제2 피모스 트랜지스터(P12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.
제1 센싱 구동 전압 라인(LA)은 센싱-매칭 제어 회로(130, 도 2)와 연결되고, 센싱-매칭 제어 회로(130)의 제어에 따라 비트라인 센스앰프(S/A)로 제1 센싱 구동 전압을 공급한다. 비트라인 센스앰프(S/A)의 제1 센싱 구동 전압은 메모리 셀 어레이(110, 도 1)의 동작에 사용되도록 공급되는 제1 내부 전압(VINTA)일 수 있다. 제1 내부 전압(VINTA)은 메모리 장치(100) 내부의 전압 생성부에서 생성되는 전압일 수 있다. 전압 생성부는 메모리 장치(100) 외부에서 인가되는 전원 전압(VDD)을 수신하고, 전원 전압(VDD) 레벨보다 낮은 전압 레벨의 제1 내부 전압(VINTA)를 생성할 수 있다.
제1 센싱 구동 전압 라인(LA)에 연결되는 P형 센스앰프(PSA)는 비트라인(BL0)에 연결되는 메모리 셀의 데이터의 센싱 및 증폭 동작에서 증폭된 전압 레벨의 하이 레벨을 공급한다.
N형 센스앰프(NSA)는 비트라인(BL0)과 상보 비트라인(BLB0) 사이에 직렬로 연결되는 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(N11, N12)의 소스들에는 제2 센싱 구동 전압 라인(LAB)이 연결되고, 제1 엔모스 트랜지스터(N11)의 게이트에는 상보 비트라인(BLB0)이 연결되고 제2 엔모스 트랜지스터(N12)의 게이트에는 비트라인(BL0)이 연결된다. 제1 엔모스 트랜지스터(N11)와 제2 엔모스 트랜지스터(N12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.
제2 센싱 구동 전압 라인(LAB)은 센싱-매칭 제어 회로(130)와 연결되고, 센싱-매칭 제어 회로(130)의 제어에 따라 비트라인 센스앰프(S/A)로 제2 센싱 구동 전압을 공급한다. 비트라인 센스앰프(S/A)의 제2 센싱 구동 전압은 메모리 장치(100)의 제2 내부 전압(VSS)일 수 있다. 제2 내부 전압(VSS)은 접지 전압 또는 음(-) 전압일 수 있다.
제2 센싱 구동 전압 라인(LAB)과 연결되는 N형 센스앰프(NSA)는 비트라인(BL0)에 연결되는 메모리 셀의 데이터의 센싱 및 증폭 동작에서 증폭된 전압 레벨의 로우 레벨을 공급한다.
프리차지 및 등화 회로(EQ)는 이퀄라이징 신호(PEQ)에 응답하여 비트라인(BL0)과 상보 비트라인(BLB0)을 프리차지 전압(VBL) 레벨로 등화시킨다. 프리차지 및 등화 회로(EQ)는 프리차지 전압(VBL)과 비트라인(BL0) 사이에 연결되는 제3 엔모스 트랜지스터(N13), 프리차지 전압(VBL)과 상보 비트라인(BLB0) 사이에 연결되는 제4 엔모스 트랜지스터(N14), 그리고 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되는 제5 엔모스 트랜지스터(N15)를 포함한다. 실시예에 따라, 프리차지 및 등화 회로(EQ)는 제3 엔모스 트랜지스터(N13)와 제4 엔모스 트랜지스터(N14) 둘 중 어느 하나와 제5 엔모스 트랜지스터(N15)로 구성될 수 있다.
제3 내지 제5 엔모스 트랜지스터들(N13~N15)의 게이트들은 이퀄라이징 신호(PEQ)에 연결된다. 이퀄라이징 신호(PEQ)는 비트라인 센스앰프(S/A)의 프리차지 동작시 로직 하이레벨로 인가되어, 제1 내지 제3 엔모스 트랜지스터들(N13~N15)을 턴온시키고 비트라인(BL0)과 상보 비트라인(BLB0)을 프리차지 전압(VBL) 레벨로 프리차지시킨다. 센싱 동작시, 이퀄라이징 신호(PEQ)는 로직 로우레벨로 인가되어 제1 내지 제3 엔모스 트랜지스터들(N13~N15)을 턴오프시킨다.
칼럼 선택 회로들(CS)은 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL0)을 데이터 입출력 라인(IO0)과 연결시키고, 상보 비트라인(BLB0)을 상보 데이터 입출력 라인(IOB0)과 연결시킨다. 칼럼 선택 회로들(CS)은 P 센스앰프(PSA)와 N 센스앰프(NSA)의 센싱 동작에 의해 비트라인(BL0)과 상보 비트라인(BLB0)의 전압 차를 기반으로 디벨롭되는 비트라인(BL0)과 상보 비트라인(BLB0)의 전압 레벨을 데이터 입출력 라인(IO0)과 상보 데이터 입출력 라인(IOB0)으로 전달한다. 실시예에 따라, 칼럼 선택 회로들(CS)은 입출력 게이팅 회로(122, 도 1)에 포함될 수 있다.
도 4는 도 3의 비트라인 센스앰프(S/A)의 동작을 나타내는 타이밍도이다. 도 4에서는 비트라인(BL0)에 연결된 메모리 셀의 데이터의 논리 상태가 "1"인 경우의 예가 도시되어 있다.
도 3 및 도 4를 참조하면, 제1 구간(T1)에서, 비트라인 센스앰프(S/A)는 로직 하이레벨의 이퀄라이징 신호(PEQ)에 응답하여 프리차지 동작을 수행하고, 비트라인쌍(BL0, BLB0)은 프리차지 전압(VBL)으로 프리차지된다.
예시적으로, 프리차지 전압(VBL)은 제1 센싱 구동 전압 라인(LA)의 전압 레벨에 제2 센싱 구동 전압 라인(LAB)의 전압 레벨을 합한 값의 반에 해당하는 전압 레벨을 가질 수 있다. 제1 센싱 구동 전압 라인(LA)으로 제1 내부 전압(VINTA)이 인가되고 제2 센싱 구동 전압 라인(LAB)으로 접지 전압의 제2 내부 전압(VSS)이 인가되는 경우, 프리차지 전압(VBL)은 제1 내부 전압(VINTA) 레벨의 반에 해당하는 전압 레벨을 가질 수 있다. 실시예에 따라, 제1 센싱 구동 전압 라인(LA)으로 제1 내부 전압(VINTA)이 인가되고 제2 센싱 구동 전압 라인(LAB)으로 음(-)의 제2 내부 전압(VSS) 레벨이 인가되는 경우, 프리차지 전압(VBL)은 제1 내부 전압(VINTA) 레벨에 음(-)의 제2 내부 전압(VSS) 레벨을 합한 값의 반에 해당하는 전압 레벨을 가질 수 있다.
제2 구간에서(T2), 비트라인(BL0)에 연결된 메모리 셀의 워드라인(WL)이 로직 로우레벨에서 로직 하이레벨로 활성화되고, 비트라인 센스앰프(S/A)는 차아지 셰어링 동작을 수행한다. 비트라인(BL0)에 연결된 메모리 셀의 셀 커패시터에 저장된 전하와 비트라인(BL0)에 저장된 전하 사이에 차아지 셰어링이 발생하고, 비트라인(BL0)의 전압 레벨은 소정의 레벨(dVBL)만큼 상승할 수 있다.
제3 구간(T3)에서, 비트라인 센스앰프(S/A)는 센싱 동작을 수행한다. 이 때, 제1 센싱 구동 전압 라인(LA)으로 제1 내부 전압(VINTA)이 인가되고, 제2 센싱 구동 전압 라인(LAB)으로 제2 내부 전압(VSS)이 인가된다. 비트라인 센스앰프(S/A)는 비트라인(BL0)과 상보 비트라인(BLB0)의 전압 차(dVBL)를 기반으로 비트라인(BL0)은 제1 내부 전압(VINTA)으로 증가되고, 상보 비트라인(BLB0)은 제2 내부 전압(VSS)으로 하강될 수 있다. 비트라인 센스앰프(S/A)는 제1 내부 전압(VINTA)과 제2 내부 전압(VSS)으로 구동되어 비트라인(BL0)과 상보 비트라인(BLB0)의 전압 차(dVBL)를 증폭된 전압 차(dV)로 디벨롭할 수 있다.
이러한 비트라인 센스앰프(S/A)의 동작은 메모리 장치(100, 도 1)의 타이밍 파라미터들과 연관될 수 있다. 메모리 장치(100)의 타이밍 파라미터들 중에서, 특히 tRCD (RAS-to-CAS Delay) 파라미터는 비트라인 센스앰프(S/A)의 제3 구간(T3)의 센싱 동작과 밀접하게 연관될 수 있다.
통상적으로, tRCD 파라미터는 메모리 셀에 기입된 데이터를 독출할 때의 최소한의 지연 시간을 나타내는 타이밍 파라미터로, /CAS 신호에 기초해서 발생되는 칼럼 선택 신호(CSL)와 일정 부분 연관될 수 있다. 도 4에 도시된 바와 같이, 비트라인 센스앰프(S/A)의 센싱 동작에 의해 디벨롭된 비트라인(BL0)과 상보 비트라인(BLB0)의 전압 레벨들은, 칼럼 선택 신호(CSL)에 응답하여 데이터 입출력 라인(IO0)과 상보 데이터 입출력 라인(IOB0)으로 전달될 수 있다. 비트라인 센스앰프(S/A)의 센싱 동작이 유효한(valid) 가운데, 칼럼 선택 신호(CSL)가 로직 로우레벨에서 로직 하이레벨로 활성화되는 시점이 tRCD 시점(A)이라고 볼 수 있다. 여기에서, 비트라인 센스앰프(S/A)의 동작에서의 tRCD 시점(A)이 목표 tRCD 파라미터를 만족시킨다고 가정하자.
비트라인 센스앰프(S/A)를 구성하는 피모스 및/또는 엔모스 트랜지스터들은, 공정 변이, 온도 등으로 인하여 소자 간 특성, 예를 들면 문턱 전압이 다를 수 있다. 이로 인하여, 비트라인 센스앰프(S/A)의 제3 구간(T3)에서 수행되는 센싱 동작 특성이 나빠질 수 있고, 비트라인 센스앰프(S/A)의 센싱 특성 산포가 넓어질 수 있다. 이 경우, tRCD 시점(A)에서의 센싱 동작이 무효(invalid)될 수 있다. 이에 따라, 메모리 장치(100)의 목표 tRCD 파라미터를 만족할 수 없고 메모리 장치(100)의 수율이 저하되는 문제점들이 발생할 수 있다. 이러한 문제점들을 해결하기 위하여, 비트라인 센스앰프(S/A)의 센싱 동작을 일정하게 제어할 수 있는 방법이 필요하다.
또한, 메모리 장치(100)의 고속화 요구에 따라, 목표 tRCD 파라미터가 점점 줄어들고 있다. 목표 tRCD 파라미터가 줄어들면, 비트라인 센스앰프(S/A)의 센싱 동작 중 tRCD 시점(A)이 B 또는 C 시점으로 앞당겨질 수 있다. tRCD 시점(A)이 앞당겨지더라도, 비트라인 센스앰프(S/A)의 센싱 동작이 유효할 수 있도록, 즉, 목표 tRCD 파라미터를 만족시킬 수 있도록, 비트라인 센스앰프(S/A)의 센싱 동작을 일정하게 제어할 수 방법이 요구된다.
도 5는 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다. 도 5에서, 센싱-매칭 제어 회로(130a)는 도 2에 도시된 다수개의 비트라인 센스앰프 블락들(SA0~SAn) 중에서 일부의 비트라인 센스앰프 블락과 연결될 수 있다. 설명의 편의를 위하여, 센싱-매칭 제어 회로(130a)는 SAn-1 비트라인 센스앰프 블락과 연결된다고 가정하자.
도 5를 참조하면, 센싱-매칭 제어 회로(130a)는 비트라인 센스앰프 블락(SAn-1)과 연결되고, 비트라인 센스앰프 블락(SAn-1) 내 비트라인 센스앰프들(S/A)에 공통적으로 연결된다. 센싱-매칭 제어 회로(130a)는 비트라인 센스앰프 블락(SAn-1) 내 비트라인 센스앰프들(S/A)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)의 전압 레벨이 일정하도록 제어할 수 있다.
센싱-매칭 제어 회로(130a)의 동작에 앞서서, 비트라인 센스앰프들(S/A)은 도 4에서 설명된 T1 구간의 프리차지 동작을 수행할 수 있다. 이에 따라, 비트라인쌍(BL0, BLB0)은 프리차지 전압(VBL)으로 프리차지될 수 있다.
센싱-매칭 제어 회로(130a)는 제1 전류 공급부(510), 제1 비교부(520), 제1 센싱 구동 전압 드라이버(530), 그리고 제2 센싱 구동 전압 드라이버(540)를 포함할 수 있다.
제1 전류 공급부(510)는 제1 내부 전압(VINTA) 라인으로 제1 전류(I1)를 공급할 수 있다. 제1 전류 공급부(510)의 제1 전류(I1)는 제1 전류 공급부(510)에 직렬 연결되는 제1 센싱 구동 전압 드라이버(530)로 제공되고, 제1 센싱 구동 전압 드라이버(530)의 바이어스 전류로 작용할 수 있다. 제1 전류 공급부(510)의 제1 전류(I1) 양에 의해 제1 내부 전압(VINTA) 레벨이 변화될 수 있다. 예시적으로, 제1 전류 공급부(510)의 제1 전류(I1) 양이 상대적으로 많으면 제1 내부 전압(VINTA) 레벨이 높아지고, 상대적으로 적으면 제1 내부 전압(VINTA) 레벨이 낮아질 수 있다.
제1 비교부(520)는 제1 내부 전압(VINTA) 레벨과 제1 기준 전압(VREFA) 레벨을 비교하고, 비교 결과 제1 센싱 구동 제어 신호(VGNLA)를 발생할 수 있다. 제1 센싱 구동 제어 신호(VGNLA)는 제1 센싱 구동 전압 드라이버(530)로 제공될 수 있다.
제1 센싱 구동 전압 드라이버(530)는 제1 내부 전압(VINTA) 라인과 제1 센싱 구동 전압 라인(LA) 사이에 연결되는 엔모스 트랜지스터(531)로 구성될 수 있다. 엔모스 트랜지스터(531)는 소스에 제1 내부 전압(VINTA)이 연결되고, 드레인에 제1 센싱 구동 전압 라인(LA)이 연결되고, 게이트에 제1 센싱 구동 제어 신호(VGNLA)가 연결될 수 있다.
제2 센싱 구동 전압 드라이버(540)는 제2 센싱 구동 전압 라인(LAB)과 제2 내부 전압(VSS) 라인과 사이에 연결되는 엔모스 트랜지스터(541)로 구성될 수 있다. 엔모스 트랜지스터(541)는 소스에 제2 내부 전압(VSS)이 연결되고, 드레인에 제2 센싱 구동 전압 라인(LAB)이 연결되고, 게이트에 제2 센싱 구동 제어 신호(VLANG)가 연결될 수 있다. 제2 센싱 구동 제어 신호(VLANG)는 제어 로직부(114, 도 1)에서 제공될 수 있다. 예시적으로, 제2 센싱 구동 제어 신호(VLANG)는 로직 하이레벨로 제공되고, 엔모스 트랜지스터(541)가 턴온되어 제2 센싱 구동 전압 라인(LAB)은 제2 내부 전압(VSS)으로 구동될 수 있다.
제1 비교부(520)에서, 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨보다 높으면, 제1 센싱 구동 제어 신호(VGNLA)는 로직 하이레벨로 발생되고 제1 센싱 구동 전압 드라이버(530)로 제공될 수 있다. 제1 센싱 구동 전압 드라이버(530)의 엔모스 트랜지스터(531)는 로직 하이레벨의 제1 센싱 구동 제어 신호(VGNLA)에 응답하여 턴온되고, 제1 전류 공급부(510)에서 공급되는 제1 전류(I1)가 흐른다. 턴온된 엔모스 트랜지스터(531)에 의해, 제1 내부 전압(VINTA) 레벨이 낮아질 수 있다.
제1 비교부(520)에서, 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨보다 낮으면, 제1 센싱 구동 제어 신호(VGNLA)는 로직 로우레벨로 발생되고 제1 센싱 구동 전압 드라이버(530)로 제공될 수 있다. 제1 센싱 구동 전압 드라이버(530)의 엔모스 트랜지스터(531)는 로직 로우레벨의 제1 센싱 구동 제어 신호(VGNLA)에 응답하여 턴오프된다. 이에 따라, 제1 전류 공급부(510)에서 제1 내부 전압(VINTA) 라인으로 공급되는 제1 전류(I1)에 의해 제1 내부 전압(VINTA) 레벨이 높아질 수 있다.
이러한 동작은 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아질 때까지 피드백되어 반복 수행될 수 있다. 센싱-매칭 제어 회로(130a)는 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아졌을 때, 이때의 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값을 저장할 수 있다. 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값은 도 8에 도시된 전압 분배기의 예시적인 회로도에 저장되고 출력될 수 있다.
도 6은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 6을 참조하면, 센싱-매칭 제어 회로(130b)는 비트라인 센스앰프 블락(SAn-1)과 연결되고, 비트라인 센스앰프 블락(SAn-1) 내 비트라인 센스앰프들(SA)에 공통적으로 연결된다. 센싱-매칭 제어 회로(130b)는 비트라인 센스앰프 블락(SAn-1) 내 비트라인 센스앰프들(SA)의 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)의 전압 레벨이 일정하도록 제어할 수 있다.
센싱-매칭 제어 회로(130b)의 동작에 앞서서, 비트라인 센스앰프들(S/A)은 도 4에서 설명된 T1 구간의 프리차지 동작을 수행할 수 있다. 이에 따라, 비트라인쌍(BL0, BLB0)은 프리차지 전압(VBL)으로 프리차지될 수 있다.
센싱-매칭 제어 회로(130b)는 제1 센싱 구동 전압 드라이버(630), 제2 센싱 구동 전압 드라이버(640), 제2 비교부(650), 그리고 제2 전류 공급부(660)를 포함할 수 있다.
제1 센싱 구동 전압 드라이버(630)는 제1 내부 전압(VINTA) 라인과 제1 센싱 구동 전압 라인(LA) 사이에 연결되는 엔모스 트랜지스터(631)로 구성될 수 있다. 엔모스 트랜지스터(631)는 소스에 제1 내부 전압(VINTA)이 연결되고, 드레인에 제1 센싱 구동 전압 라인(LA)이 연결되고, 게이트에 제1 센싱 구동 제어 신호(VGNLA)가 연결될 수 있다.
제1 센싱 구동 제어 신호(VGNLA)는 제어 로직부(114)에서 제공될 수 있다. 예시적으로, 제1 센싱 구동 제어 신호(VGNLA)는 로직 하이레벨로 제공되고, 엔모스 트랜지스터(631)가 턴온되어 제1 센싱 구동 전압 라인(LA)은 제1 내부 전압(VINTA)으로 구동될 수 있다. 실시예에 따라, 제1 센싱 구동 제어 신호(VGNLA)는 도 5에서 설명된 센싱-매칭 제어 회로(130a)의 피드백 동작에서 얻어진 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값을 가질 수 있다.
제2 센싱 구동 전압 드라이버(640)는 제2 센싱 구동 전압 라인(LAB)과 제2 내부 전압(VSS) 라인과 사이에 연결되는 엔모스 트랜지스터(641)로 구성될 수 있다. 엔모스 트랜지스터(641)는 소스에 제2 내부 전압(VSS)이 연결되고, 드레인에 제2 센싱 구동 전압 라인(LAB)이 연결되고, 게이트에 제2 센싱 구동 제어 신호(VLANG)가 연결될 수 있다.
제2 비교부(650)는 제2 내부 전압(VSS) 레벨과 제2 기준 전압(VREFSS) 레벨을 비교하고, 비교 결과 제2 센싱 구동 제어 신호(VLANG)를 발생할 수 있다. 제2 센싱 구동 제어 신호(VLANG)는 제2 센싱 구동 전압 드라이버(640)로 제공될 수 있다.
제2 전류 공급부(660)는 제2 내부 전압(VSS) 라인과 연결되고, 제2 내부 전압(VSS) 라인으로부터 제2 전류(I2)를 빼낼 수 있다. 제2 전류 공급부(660)의 제2 전류(I2)는 제2 전류 공급부(660)에 직렬 연결되는 제2 센싱 구동 전압 드라이버(640)의 바이어스 전류로 작용할 수 있다. 제2 전류 공급부(660)의 제2 전류(I2) 양에 의해 제2 내부 전압(VSS) 레벨이 변화될 수 있다. 예시적으로, 제2 전류 공급부(660)의 제2 전류(I2) 양이 상대적으로 많으면 제2 내부 전압(VSS) 레벨이 낮아지고, 상대적으로 적으면 제2 내부 전압(VSS) 레벨이 높아질 수 있다.
제2 비교부(650)에서, 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨보다 높으면, 제2 센싱 구동 제어 신호(VLANG)는 로직 로우레벨로 발생되고 제2 센싱 구동 전압 드라이버(640)로 제공될 수 있다. 제2 센싱 구동 전압 드라이버(640)의 엔모스 트랜지스터(641)는 로직 로우레벨의 제2 센싱 구동 제어 신호(VLANG)에 응답하여 턴오프된다. 이에 따라, 제2 전류 공급부(660)의 제2 전류(I2)에 의해 제2 내부 전압(VSS) 레벨이 낮아질 수 있다.
제2 비교부(650)에서, 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨보다 낮으면, 제2 센싱 구동 제어 신호(VLANG)는 로직 하이레벨로 발생되고 제2 센싱 구동 전압 드라이버(640)로 제공될 수 있다. 제2 센싱 구동 전압 드라이버(640)의 엔모스 트랜지스터(641)는 로직 하이레벨의 제2 센싱 구동 제어 신호(VLANG)에 응답하여 턴온되고, 제2 전류 공급부(660)의 제2 전류(I2)가 흐른다. 턴온된 엔모스 트랜지스터(641)에 의해, 제2 내부 전압(VSS) 레벨이 높아질 수 있다.
이러한 동작은 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아질 때까지 피드백되어 반복 수행될 수 있다. 센싱-매칭 제어 회로(130b)는 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아졌을 때, 이때의 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값을 저장할 수 있다. 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값은 도 8에 도시된 전압 분배기의 예시적인 회로도에 저장되고 출력될 수 있다.
도 7은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 7을 참조하면, 센싱-매칭 제어 회로(130c)는 도 5의 센싱-매칭 제어 회로(130a)와 비교하였을 때, 제2 센싱 구동 전압 드라이버(540)가 도 6에서 설명된 제2 센싱 구동 전압 드라이버(640), 제2 비교부(650), 그리고 제2 전류 공급부(660)로 대체된 것을 제외하고는 도 5의 센싱-매칭 제어 회로(130a)와 동일한 구조를 가진다. 이하, 중복되는 설명은 생략하기로 한다.
센싱-매칭 제어 회로(130c)는 제1 전류 공급부(510), 제1 비교부(520), 제1 센싱 구동 전압 드라이버(530)를 이용하여 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아지도록 하는 피드백 동작을 반복 수행할 수 있다. 센싱-매칭 제어 회로(130c)는 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아졌을 때의 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값을 저장할 수 있다.
센싱-매칭 제어 회로(130c)는 제2 센싱 구동 전압 드라이버(640), 제2 비교부(650), 그리고 제2 전류 공급부(660)를 이용하여 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아지도록 하는 피드백 동작을 반복 수행할 수 있다. 센싱-매칭 제어 회로(130c)는 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아졌을 때의 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값을 저장할 수 있다.
센싱-매칭 제어 회로(130c)의 제1 및 제2 센싱 구동 제어 신호(VGNLA, VLANG) 각각의 전압 레벨 값은 도 8에 도시된 전압 분배기의 예시적인 회로도에 저장되고 출력될 수 있다.
도 8은 본 발명의 실시예에 따른 전압 분배기를 설명하는 회로도이다. 도 8의 전압 분배기(800)는 도 5 내지 도 7에서 설명된 센싱-매칭 제어 회로부(130a~130c)의 일부분으로 포함될 수 있다.
도 8을 참조하면, 전압 분배기(800)는 직렬로 연결된 다수개의 저항들(R81~R86)과, 다수개의 저항들(R81~R86)에 각각 병렬로 연결되는 다수개의 퓨즈들(81~86)을 포함할 수 있다. 다수개의 저항들(R81~R86)은 제1 내부 전압(VINT)과 제2 내부 전압(VSS) 사이에 연결될 수 있다. 실시예에 따라, 다수개의 저항들(R81~R86)은 제1 및 제2 내부 전압들(VINTA, VSS) 이외에 다른 전압들 사이에 연결될 수 있다.
다수개의 퓨즈들(81~86)은 비트라인 센스앰프(S/A)가 활성화되기 전, 예를 들어 메모리 장치(100, 도 1) 제조 시에 오퍼레이터에 의하여 절단되거나 연결될 수 있다. 도 5 및 도 7의 센싱-매칭 제어 회로(130a, 130c)에서 제1 전류 공급부(510), 제1 비교부(520) 및 제1 센싱 구동 전압 드라이버(530)에 의한 피드백 동작의 반복으로 얻어지는 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값에 따라, 퓨즈들(81~86)이 선택적으로 절단될 수 있다. 퓨즈들(81~86)의 절단 상태 여부에 따라 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨이 결정될 수 있다. 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨이 결정되면, 센싱-매칭 제어 회로(130a, 130c)는 제1 전류 공급부(510)와 제1 비교부(520)가 더 이상 동작하지 않도록 제어할 수 있다.
이와 유사하게, 도 6 및 도 7의 센싱-매칭 제어 회로(130b, 130c)에서 제2 센싱 구동 전압 드라이버(640), 제2 비교부(650) 및 제2 전류 공급부(660)에 의한 피드백 동작의 반복으로 얻어지는 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값에 따라, 퓨즈들(81~86)이 선택적으로 절단될 수 있다. 퓨즈들(81~86)의 절단 상태 여부에 따라 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨이 결정될 수 있다. 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨이 결정되면, 센싱-매칭 제어 회로(130b, 130c)는 제2 전류 공급부(660)와 제2 비교부(650)가 더 이상 동작하지 않도록 제어할 수 있다.
전압 분배기(800)에서 출력되는 제1 및/또는 제2 센싱 구동 제어 신호(VGNLA, VLANG)의 전압 레벨 값이 제1 센싱 구동 전압 드라이버(530)의 엔모스 트랜지스터(531)의 게이트 및/또는 제2 센싱 구동 전압 드라이버(640)의 엔모스 트랜지스터(641)의 게이트에 바로 인가될 수 있다. 제1 센싱 구동 전압 드라이버(530)의 엔모스 트랜지스터(531)를 통하여 제1 내부 전압(VINTA)으로부터 제1 센싱 전압 구동 라인(LA)으로 일정한 전류 레벨이 공급될 수 있다. 제2 센싱 구동 전압 드라이버(640)의 엔모스 트랜지스터(641)를 통하여 제2 내부 전압(VSS)으로부터 제2 센싱 전압 구동 라인(LAB)으로 일정한 전류 레벨이 공급될 수 있다.
비트라인 센스앰프(S/A, 도 3)는. 제1 및 제2 센싱 구동 전압 라인들(LA, LAB)로 일정하게 공급되는 전류 레벨들에 의해 소정의 범위 내에서 동일하게 센싱 동작을 할 수 있다. 이에 따라, 비트라인 센스앰프(S/A)의 센싱 특성 산포는 좁게 나타날 것이다.
도 9는 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 9를 참조하면, 센싱-매칭 제어 회로(130d)는 도 5의 센싱-매칭 제어 회로(130a)와 비교하였을 때, 제1 및 제2 센싱 구동 전압 드라이버들(530, 540)의 엔모스 트랜지스터들(531, 541)이 피모스 트랜지스터들로 대체되고, 제1 비교부(520)의 극성이 반대인 것을 제외하고는 도 5의 센싱-매칭 제어 회로(130a)와 동일한 구조를 가진다. 이하, 중복되는 설명은 생략하기로 한다.
제1 센싱 구동 전압 드라이버(530)는 제1 내부 전압(VINTA) 라인과 제1 센싱 구동 전압 라인(LA) 사이에 연결되는 피모스 트랜지스터(931)로 구성될 수 있다. 제2 센싱 구동 전압 드라이버(540)는 제2 센싱 구동 전압 라인(LAB)과 제2 내부 전압(VSS) 라인과 사이에 연결되는 피모스 트랜지스터(941)로 구성될 수 있다.
제1 비교부(520)에서, 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨보다 높으면, 제1 센싱 구동 제어 신호(VGNLA)는 로직 로우레벨로 발생되고 제1 센싱 구동 전압 드라이버(530)로 제공될 수 있다. 제1 센싱 구동 전압 드라이버(530)의 피모스 트랜지스터(931)는 로직 하이레벨의 제1 센싱 구동 제어 신호(VGNLA)에 응답하여 턴온되고, 제1 전류 공급부(510)에서 공급되는 제1 전류(I1)가 흐른다. 턴온된 피모스 트랜지스터(931)에 의해, 제1 내부 전압(VINTA) 레벨이 낮아질 수 있다.
제1 비교부(520)에서, 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨보다 낮으면, 제1 센싱 구동 제어 신호(VGNLA)는 로직 하이레벨로 발생되고 제1 센싱 구동 전압 드라이버(530)로 제공될 수 있다. 제1 센싱 구동 전압 드라이버(530)의 피모스 트랜지스터(931)는 로직 하이레벨의 제1 센싱 구동 제어 신호(VGNLA)에 응답하여 턴오프된다. 이에 따라, 제1 전류 공급부(510)에서 제1 내부 전압(VINTA) 라인으로 공급되는 제1 전류(I1)에 의해 제1 내부 전압(VINTA) 레벨이 높아질 수 있다.
센싱-매칭 제어 회로(130d)는 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아질 때까지 피드백 동작을 반복 수행하여, 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아졌을 때의 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값을 저장할 수 있다.
도 10은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 10을 참조하면, 센싱-매칭 제어 회로(130e)는 도 6의 센싱-매칭 제어 회로(130b)와 비교하였을 때, 제1 및 제2 센싱 구동 전압 드라이버들(630, 640)의 엔모스 트랜지스터들(631, 641)이 피모스 트랜지스터들로 대체되고, 제2 비교부(650)의 극성이 반대인 것을 제외하고는 도 6의 센싱-매칭 제어 회로(130b)와 동일한 구조를 가진다. 이하, 중복되는 설명은 생략하기로 한다.
제1 센싱 구동 전압 드라이버(630)는 제1 내부 전압(VINTA) 라인과 제1 센싱 구동 전압 라인(LA) 사이에 연결되는 피모스 트랜지스터(1031)로 구성될 수 있다. 제2 센싱 구동 전압 드라이버(640)는 제2 센싱 구동 전압 라인(LAB)과 제2 내부 전압(VSS) 라인과 사이에 연결되는 피모스 트랜지스터(1041)로 구성될 수 있다.
제2 비교부(650)에서, 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨보다 높으면, 제2 센싱 구동 제어 신호(VLANG)는 로직 하이레벨로 발생되고 제2 센싱 구동 전압 드라이버(640)로 제공될 수 있다. 제2 센싱 구동 전압 드라이버(640)의 피모스 트랜지스터(1041)는 로직 하이레벨의 제2 센싱 구동 제어 신호(VLANG)에 응답하여 턴오프된다. 이에 따라, 제2 전류 공급부(660)의 제2 전류(I2)에 의해 제2 내부 전압(VSS) 레벨이 낮아질 수 있다.
제2 비교부(650)에서, 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨보다 낮으면, 제2 센싱 구동 제어 신호(VLANG)는 로직 로우레벨로 발생되고 제2 센싱 구동 전압 드라이버(640)로 제공될 수 있다. 제2 센싱 구동 전압 드라이버(640)의 피모스 트랜지스터(1041)는 로직 로우레벨의 제2 센싱 구동 제어 신호(VLANG)에 응답하여 턴온되고, 제2 전류 공급부(660)의 제2 전류(I2)가 흐른다. 턴온된 피모스 트랜지스터(1041)에 의해, 제2 내부 전압(VSS) 레벨이 높아질 수 있다.
센싱-매칭 제어 회로(130e)는 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아질 때까지 피드백 동작을 반복 수행하여, 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아졌을 때의 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값을 저장할 수 있다.
도 11은 본 발명의 실시예에 따른 센싱-매칭 제어 회로를 설명하는 도면이다.
도 11을 참조하면, 센싱-매칭 제어 회로(130f)는 도 7의 센싱-매칭 제어 회로(130c)와 비교하였을 때, 제1 및 제2 센싱 구동 전압 드라이버들(630, 640)의 엔모스 트랜지스터들(631, 641)이 피모스 트랜지스터들로 대체되고, 제1 및 제2 비교부들(520, 650)의 극성이 반대인 것을 제외하고는 도 7의 센싱-매칭 제어 회로(130c)와 동일한 구조를 가진다. 이하, 중복되는 설명은 생략하기로 한다.
센싱-매칭 제어 회로(130f)는 제1 전류 공급부(510), 제1 비교부(520), 제1 센싱 구동 전압 드라이버(530)를 이용하여 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아지도록 하는 피드백 동작을 반복 수행할 수 있다. 센싱-매칭 제어 회로(130f)는 제1 내부 전압(VINTA) 레벨이 제1 기준 전압(VREFA) 레벨과 같아졌을 때의 제1 센싱 구동 제어 신호(VGNLA)의 전압 레벨 값을 저장할 수 있다.
센싱-매칭 제어 회로(130f)는 제2 센싱 구동 전압 드라이버(640), 제2 비교부(650), 그리고 제2 전류 공급부(660)를 이용하여 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아지도록 하는 피드백 동작을 반복 수행할 수 있다. 센싱-매칭 제어 회로(130f)는 제2 내부 전압(VSS) 레벨이 제2 기준 전압(VREFSS) 레벨과 같아졌을 때의 제2 센싱 구동 제어 신호(VLANG)의 전압 레벨 값을 저장할 수 있다.
도 12는 도 2에 도시된 비트라인 센스앰프의 다른 예에 포함된 회로들을 나타내는 도면이다.
도 12를 참조하면, 비트라인 센스앰프(S/A)는 제1 및 제2 아이소레이션부들(151, 152), 제1 및 제2 오프셋 제거부들(153, 154), 그리고 감지 증폭부(155)를 포함한다.
제1 아이소레이션부(151)는 비트라인(BL)과 센싱 비트라인(SABL) 사이에 연결되고, 제2 아이소레이션부(152)는 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이에 연결된다. 제1 및 제2 아이소레이션부들(151, 152)은 아이소레이션 신호(ISO)를 수신하고, 아이소레이션 신호(ISO)에 응답하여 동작한다.
제1 아이소레이션부(151)는 아이소레이션 신호(ISO)에 응답하여 비트라인(BL)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제1 아이소레이션 트랜지스터(ISO_1)를 포함할 수 있다. 제1 아이소레이션 트랜지스터(ISO_1)의 일단은 비트라인(BL)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 아이소레이션 신호(ISO)에 연결된다.
제2 아이소레이션부(152)는 아이소레이션 신호(ISO)에 응답하여 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제2 아이소레이션 트랜지스터(ISO_2)를 포함할 수 있다. 제2 아이소레이션 트랜지스터(ISO_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 아이소레이션 신호(ISO)에 연결된다.
제1 오프셋 제거부(153)는 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제2 오프셋 제거부(154)는 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이에 연결된다. 제1 및 제2 오프셋 제거부들(153, 154)은 오프셋 제거 신호(OC)를 수신하고, 오프셋 제거 신호(OC)에 응답하여 동작한다.
제1 오프셋 제거부(153)는 오프셋 제거 신호(OC)에 응답하여 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제1 오프셋 제거 트랜지스터(OC_1)를 포함할 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)의 일단은 비트라인(BL)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
제2 오프셋 제거부(154)는 오프셋 제거 신호(OC)에 응답하여 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제2 오프셋 제거 트랜지스터(OC_2)를 포함할 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
감지 증폭부(155)는 센싱 비트라인(SABL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제1 및 제2 제어 신호들(LA, LAB)에 따라 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 감지하고 증폭할 수 있다. 감지 증폭부(155)는 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)을 포함한다.
제1 PMOS 트랜지스터(P_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제1 센싱 구동 전압 라인(LA)과 연결되고, 게이트는 센싱 비트라인(SABL)과 연결된다. 제2 PMOS 트랜지스터(P_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제1 센싱 구동 전압 라인(LA)과 연결되고, 게이트는 상보 센싱 비트라인(SABLB)과 연결된다.
제1 NMOS 트랜지스터(N_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제2 센싱 구동 전압 라인(LAB)과 연결되고, 게이트는 비트라인(BL)과 연결된다. 제2 NMOS 트랜지스터(N_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제2 센싱 구동 전압 라인(LAB)과 연결되고, 게이트는 상보 비트라인(BLB)과 연결된다.
도 13 및 도 14는 도 12의 비트라인 센스앰프의 동작을 설명하는 도면들이다. 도 13의 타이밍도에서, X축은 시간을 가리키고, Y축은 신호 레벨을 가리킨다. 예시적으로, 메모리 셀(MC)은 데이터 `1`을 저장한다고 가정하자.
도 13을 참조하면, 비트라인 센스앰프(S/A)는 프리차지 동작, 오프셋 제거 동작, 차아지 셰어링 동작, 프리-센싱 동작 및 재저장 동작을 순차적으로 수행한다.
제1 구간(t0-t1)에서, 비트라인 센스앰프(S/A)는 프리차지 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)는 로직 하이(H)이고, 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)은 프리차지 전압(VBL)으로 프리차지된다.
제2 구간(t1-t2)에서, 비트라인 센스앰프(S/A)는 오프셋 제거 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)는 로직 로우(L)가 된다. 제1 센싱 구동 전압 라인(LA)은 프리차지 전압(VBL)에서 제1 내부 전압(VINTA)으로 증가하고, 제2 센싱 구동 전압 라인(LAB)은 프리차지 전압(VBL)에서 제2 내부 전압(VSS)으로 감소한다.
비트라인 센스앰프(S/A)는 로직 로우(L)의 아이소레이션 신호(ISO)에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)이 턴오프되고, 로직 하이(H)의 오프셋 제거 신호(OC)에 응답하여 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 턴온된다. 이 때, 제1 센싱 구동 전압 라인(LA)은 프리차지 전압(VBL)에서 제1 내부 전압(VINTA)으로 천이되고, 제2 센싱 구동 전압 라인(LAB)은 프리차지 전압(VBL)에서 제2 내부 전압(VSS)으로 천이된다. 이 후, 제1 센싱 구동 전압 라인(LA)은 제1 내부 전압(VINTA)에서 프리차지 전압(VBL)으로 천이되고, 제2 센싱 구동 전압 라인(LAB)은 제2 내부 전압(VSS)에서 프리차지 전압(VBL)으로 천이된다.
비트라인 센스앰프(S/A)에서, 예를 들어, 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 공정 변이, 온도(PVT) 등으로 인하여 문턱 전압(Vth) 차이가 있을 수 있다. 이 경우, 비트라인 센스앰프(S/A)는 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)의 문턱 전압(Vth) 차이로 인하여 오프셋 노이즈가 발생할 수 있다. 이하에서, 제1 내지 제4 예들을 들어 오프셋 제거 동작을 통하여 비트라인 센스앰프(S/A)의 오프셋을 보상하는 방법을 설명한다.
제1 예(Case I)로서, 제1 NMOS 트랜지스터(N_1)의 문턱 전압(Vth)이 제2 NMOS 트랜지스터(N-2)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 동작한다. 제1 NMOS 트랜지스터(N_1)를 통해 흐르는 전류는 제2 NMOS 트랜지스터(N_2)를 통해 흐르는 전류보다 작을 것이다. 그리고 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류는 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류 보다 작을 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 14에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 상승할 것이다.
제2 예(Case II)로서, 제2 NMOS 트랜지스터(N_2)의 문턱 전압(Vth)이 제1 NMOS 트랜지스터(N_1)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 동작한다. 제2 NMOS 트랜지스터(N_2)를 통해 흐르는 전류는 제1 NMOS 트랜지스터(N_1)를 통해 흐르는 전류보다 작을 것이다. 그리고 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류는 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류 보다 작을 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 14에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 하강할 것이다.
제3 예(Case III)로서, 제1 PMOS 트랜지스터(P_1)의 문턱 전압(Vth)이 제2 PMOS 트랜지스터(P_2)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류는 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류보다 작을 것이다. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 일정 전류를 흘릴 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 14에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 상승할 것이다.
제4 예(Case IV)로서, 제2 PMOS 트랜지스터(P_2)의 문턱 전압(Vth)이 제1 PMOS 트랜지스터(P_1)의 문턱 전압(Vth) 보다 높다고 가정하자. 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류는 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류보다 작을 것이다. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 일정 전류를 흘릴 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 14에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 하강할 것이다.
상술한 제1 내지 제4 예들(Cases I-IV)에서, 상보 비트라인(BLB)은 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 이러한 전압 차이는 오프셋 노이즈에 따른 오프셋 전압으로 해석될 수 있다. 이는 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 저장됨으로써, 비트라인 센스앰프(S/A)의 오프셋 노이즈가 제거된다는 것을 의미한다. 즉, 비트라인 센스앰프(S/A)는 오프셋 제거 동작을 통하여 오프셋을 보상할 수 있다.
제3 구간(t2-t3)에서, 비트라인 센스앰프(S/A)는 차아지 셰어링 동작을 수행한다. 이 때, 아이소레이션 신호(ISO) 및 오프셋 제거 신호(OC)는 로직 로우(L)가 되고, 메모리 셀(MC)과 연결된 워드라인(WL)이 활성화되고, 메모리 셀(MC)의 셀 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 차아지 셰어링이 발생한다. 메모리 셀(MC)에 데이터 `1`이 저장된 경우, 차아지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 상승할 것이다. 다른 실시예로, 메모리 셀(MC)에 데이터 `0`이 저장된 경우, 차아지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 감소할 것이다.
제4 구간(t3-t4)에서, 비트라인 센스앰프(S/A)는 프리-센싱 동작을 수행한다. 이 때, 제1 센싱 구동 전압 라인(LA)가 제1 내부 전압(VINTA)으로 천이되고, 제2 센싱 구동 전압 라인(LAB)가 제2 내부 전압(VSS)으로 천이된다. 이에 따라, 비트라인 센스앰프(S/A)는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 기반으로 센싱 비트라인(SABL)은 제1 내부 전압(VINTA)으로 증가되고, 상보 센싱 비트라인(SABLB)은 제2 내부 전압(VSS)으로 하강될 수 있다.
제5 구간(t4-t5)에서, 비트라인 센스앰프(S/A)는 재저장 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)는 로직 하이(H)가 되어 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)이 턴온된다. 비트라인쌍(BL, BLB)과 센싱 비트라인쌍(SABL, SABLB)이 서로 연결되고, 비트라인쌍(BL, BLB)은 센싱 비트라인쌍(SABL, SABLB)의 전압 레벨로 충전 또는 방전될 것이다.
도 15는 본 발명의 실시예에 따른 비트라인 센스앰프들의 센싱 동작을 일정하게 제어하기 위한 방법을 설명하는 플로우챠트이다. 도 15의 방법은 도 3 내지 도 14에서 설명된 비트라인 센스앰프들(S/A)과 센싱-매칭 제어 회로들(130a~130f)을 이용하여 수행될 수 있다.
도 15를 참조하면, S1510 단계에서, 비트라인 센스앰프들(S/A)에 연결된 비트라인(BL)과 상보 비트라인(BLB)을 프리차지하고, 프리차지된 상태를 유지할 수 있다. 도 3의 비트라인 센스앰프(S/A)은, 도 4의 제1 구간(T0)에서 로직 하이레벨의 이퀄라이징 신호(PEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)이 프리차지 전압(VBL)으로 프리차지된다. 또는, 도 13의 비트라인 센스앰프(S/A)는, 도 14의 제1 구간(t0-t1)에서, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)의 로직 하이레벨에 응답하여, 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)이 프리차지 전압(VBL)으로 프리차지된다.
S1520 단계에서, 제1 전류원(530)을 이용하여 제1 내부 전압(VINTA) 라인으로 제1 전류(I1)를 공급하거나, 제2 전류원(640)을 이용하여 제2 내부 전압(VSS) 라인에서 제2 전류(I2)를 빼내는 동작을 수행할 수 있다.
S1530 단계에서, 제1 내부 전압(VINTA) 라인의 전압 레벨과 제1 기준 전압(VREFA)의 레벨을 비교할 수 있다. 비교 결과, 제1 내부 전압(VINTA) 라인의 전압 레벨과 제1 기준 전압(VREFA)의 레벨이 같을 때 제1 센싱 구동 제어 신호(VGNLA)를 발생할 수 있다. 제1 센싱 구동 제어 신호(VGNLA)에 의해 제1 센싱 구동 전압 라인(LA)으로 공급되는 전류 레벨이 결정될 수 있다.
제2 내부 전압(VSS) 라인의 전압 레벨과 제2 기준 전압(VREFSS)의 레벨을 비교할 수 있다. 비교 결과, 제2 내부 전압(VSS) 라인의 전압 레벨과 제2 기준 전압(VREFSS)의 레벨이 같을 때 제2 센싱 구동 제어 신호(VLANG)를 발생할 수 있다. 제2 센싱 구동 제어 신호(VLANG)에 의해 제2 센싱 구동 전압 라인(LAB)으로 공급되는 전류 레벨이 결정될 수 있다.
S1540 단계에서, 비트라인 센스앰프들(S/A)의 센싱 동작 전에, 제1 및/또는 제2 센싱 구동 제어 신호(VGNLA, VLANG)는 도 8의 전압 분배기(800)에 저장될 수 있다. 전압 분배기(800) 내 퓨즈들(81~86)의 절단 유무에 따라 제1 및/또는 제2 센싱 구동 제어 신호(VGNLA, VLANG)가 저장될 수 있다.
S1550 단계에서, 전압 분배기(800)에 저장된 제1 센싱 구동 제어 신호(LGNLA)에 응답하여 제1 내부 전압(VINTA) 라인과 제1 센싱 구동 전압 라인(LA)이 연결되고, 제2 센싱 구동 제어 신호(VLANG)에 응답하여 제2 내부 전압(VSS) 라인과 제2 센싱 구동 전압 라인(LAB)이 연결될 수 있다.
제1 및/또는 제2 센싱 구동 제어 신호들(VGNLA, VLANG) 각각은, 비트라인 센스앰프들(S/A)을 구동하는 제1 센싱 구동 전압 라인(LA)과 제2 센싱 구동 전압 라인(LAB)으로 공급되는 전류 레벨이 일정하도록 제어할 수 있다. 이에 따라, 도 3 및 도 12의 비트라인 센스앰프들(S/A)의 센싱 동작 또는 오프셋 제거 동작이 일정해질 수 있다. 그리고, 비트라인 센스앰프들(S/A)의 소자 간 특성이 변동되더라도, 비트라인 센스앰프들(S/A)이 제1 및 제2 센싱 구동 전압 라인들(LA, LAB)로 공급되는 전류 레벨로 동일하게 구동되므로, 비트라인 센스앰프들(S/A)의 센싱 특성 산포 또는 오프셋 제거 산포를 줄이는데 유익할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 복수개의 메모리 셀 블락들, 상기 복수개의 메모리 셀 블락들 각각은 복수개의 메모리 셀들을 포함하고;
    상기 복수개의 메모리 셀 블락들 사이에 배치되고, 상기 복수개의 메모리 셀들의 데이터를 감지 증폭하는 센싱 동작을 수행하는 비트라인 센스앰프들을 포함하는 복수개의 비트라인 센스앰프 블락들; 및
    상기 복수개의 비트라인 센스앰프 블락들 중 하나 이상의 비트라인 센스앰프 블락들과 연결되고, 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨을 결정하는 센싱-매칭 제어 회로를 포함하고, 상기 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인은 상기 센싱-매칭 제어 회로가 연결된 상기 하나 이상의 비트라인 센스앰프 블락들의 상기 비트라인 센스앰프들과 연결되고,
    상기 하나 이상의 비트라인 센스앰프 블락들의 상기 비트라인 센스앰프들은 상기 제1 및 제2 센싱 구동 전압 라인들의 전류 레벨들에 기초하여 구동되고, 상기 전류 레벨들은 상기 센싱-매칭 제어 회로에 의해 결정되고,
    상기 센싱-매칭 제어 회로는,
    제1 전류원;
    제1 센싱 구동 전압 드라이버; 및
    상기 제1 전류원과 상기 제1 센싱 구동 전압 드라이버의 입력 단자 사이에 연결된 제1 노드의 제1 내부 전압과 제1 기준 전압을 비교하여 제1 센싱 구동 제어 신호를 발생하는 제1 비교부를 포함하고,
    상기 제1 센싱 구동 전압 드라이버는 상기 제1 센싱 구동 제어 신호에 기초하여 상기 제1 내부 전압을 상기 제1 센싱 구동 전압 라인으로 제공하는 메모리 장치.
  2. 제1항에 있어서, 상기 센싱-매칭 제어 회로는,
    직렬 연결되는 저항들과 상기 저항들에 병렬 연결되는 퓨즈들로 구성되는 전압 분배기를 포함하고,
    상기 전압 분배기는 상기 퓨즈들의 절단 유무에 기초하여 상기 제1 센싱 구동 제어 신호를 저장하고, 상기 제1 센싱 구동 제어 신호에 응답하여 상기 제1 및 제2 센싱 구동 전압 라인들로 공급되는 전류 레벨이 결정되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 센싱-매칭 제어 회로는,
    상기 비트라인 센스앰프들의 상기 센싱 동작 전에, 상기 제1 센싱 구동 제어 신호를 상기 전압 분배기에 저장하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 장치의 제조 단계에서 상기 제1 센싱 구동 제어 신호를 상기 전압 분배기에 저장하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 센싱-매칭 제어 회로는 상기 제1 내부 전압이 상기 제1 기준 전압보다 높을 때 상기 제1 내부 전압을 감소시키고, 상기 제1 내부 전압이 상기 제1 기준 전압 보다 낮을 때 상기 제1 내부 전압을 증가시키는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 제1 센싱 구동 전압 드라이버는,
    상기 제1 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제1 노드와 상기 제1 센싱 구동 전압 라인 사이에 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서, 상기 제1 센싱 구동 전압 드라이버는,
    상기 제1 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제1 노드와 상기 제1 센싱 구동 전압 라인 사이에 연결되는 피모스 트랜지스터인 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 센싱-매칭 제어 회로는,
    제2 전류원;
    제2 센싱 구동 전압 드라이버; 및
    상기 제2 전류원과 상기 제2 센싱 구동 전압 드라이버의 입력 단자 사이에 연결된 제2 노드의 제2 내부 전압과 제2 기준 전압을 비교하여 제2 센싱 구동 제어 신호를 발생하는 제2 비교부를 포함하고,
    상기 제1 센싱 구동 전압 드라이버는 상기 제2 센싱 구동 제어 신호에 기초하여 상기 제2 내부 전압을 상기 제2 센싱 구동 전압 라인으로 제공하는 메모리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    상기 제1 센싱 구동 전압 드라이버는 상기 제1 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제1 노드와 상기 제1 센싱 구동 전압 라인 사이에 연결되는 제1 엔모스 트랜지스터이고,
    상기 제2 센싱 구동 전압 드라이버는 상기 제2 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제2 노드와 상기 제2 센싱 구동 전압 라인 사이에 연결되는 제2 엔모스 트랜지스터인 것을 특징으로 하는 메모리 장치.
  13. 제8항에 있어서,
    상기 제1 센싱 구동 전압 드라이버는 상기 제1 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제1 노드와 상기 제1 센싱 구동 전압 라인 사이에 연결되는 제1 피모스 트랜지스터이고,
    상기 제2 센싱 구동 전압 드라이버는 상기 제2 센싱 구동 제어 신호가 게이트에 연결되고, 상기 제2 노드와 상기 제2 센싱 구동 전압 라인 사이에 연결되는 제2 피모스 트랜지스터인 것을 특징으로 하는 메모리 장치.
  14. 제1항에 있어서, 상기 비트라인 센스앰프 각각은,
    상기 센싱 동작에서, 상기 메모리 셀들이 연결되는 비트라인과 상보 비트라인 사이의 전압을 감지 증폭하고, 증폭된 전압의 하이레벨을 공급하는 P형 센스앰프;
    상기 센싱 동작에서, 상기 메모리 셀들이 연결되는 비트라인과 상보 비트라인 사이의 전압을 감지 증폭하고, 상기 증폭된 전압의 로우레벨을 공급하는 N형 센스앰프; 및
    상기 센싱 동작 전에, 상기 비트라인과 상기 상보 비트라인을 프리차지 전압 레벨로 등화시키는 프리차지 및 등화 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 복수개의 메모리 셀 블락들, 상기 복수개의 메모리 셀 블락들 각각은 복수개의 메모리 셀들을 포함하고;
    상기 복수개의 메모리 셀 블락들 사이에 배치되고, 상기 상기 복수개의 메모리 셀들이 연결되는 비트라인과 상보 비트라인 사이의 오프셋 전압을 제거하는 동작을 수행하고, 상기 비트라인과 상기 상보 비트라인 사이의 전압 차를 감지 증폭하는 센싱 동작을 수행하는 비트라인 센스앰프들을 포함하는 복수개의 비트라인 센스앰프 블락들; 및
    상기 복수개의 비트라인 센스앰프 블락들 중 하나 이상의 비트라인 센스앰프 블락들과 연결되고, 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전류 레벨을 결정하는 센싱-매칭 제어 회로를 포함하고, 상기 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인은 상기 센싱-매칭 제어 회로가 연결된 상기 하나 이상의 비트라인 센스앰프 블락들의 상기 비트라인 센스앰프들과 연결되고,
    상기 하나 이상의 비트라인 센스앰프 블락들의 상기 비트라인 센스앰프들은 상기 센싱-매칭 제어 회로에서 결정된 상기 제1 및 제2 센싱 구동 전압 라인들의 전류 레벨에 기초하여 구동되고,
    상기 센싱-매칭 제어 회로는 전류원, 비교부 및 상기 제1 및 제2 센싱 구동 전압 라인들 중 하나와 상기 전류원 사이에 연결되는 트랜지스터를 포함하고,
    상기 비교부는 상기 전류원과 상기 트랜지스터의 입력 단자 사이에 연결된 노드의 전압과 기준 전압을 수신하고 그 출력을 상기 트랜지스터의 게이트에 제공하는 메모리 장치.
  16. 제15항에 있어서, 상기 센싱-매칭 제어 회로는,
    직렬 연결되는 저항들과 상기 저항들에 병렬 연결되는 퓨즈들로 구성되는 전압 분배기를 포함하고,
    상기 전압 분배기는 상기 퓨즈들의 절단 유무에 기초하여 센싱 구동 제어 신호를 저장하고, 상기 센싱 구동 제어 신호에 응답하여 상기 제1 및 제2 센싱 구동 전압 라인들로 공급되는 전류 레벨이 공급되는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 센싱-매칭 제어 회로는,
    상기 비트라인 센스앰프들의 상기 오프셋 전압을 제거하는 동작 전에, 상기 비트라인 센스앰프들을 통하여 상기 센싱 구동 제어 신호를 상기 전압 분배기에 저장하는 것을 특징으로 하는 메모리 장치.
  18. 제15항에 있어서, 상기 센싱-매칭 제어 회로는,
    제1 내부 전압 라인의 전압 레벨과 제1 기준 전압의 레벨을 비교하고, 상기 제1 내부 전압 라인의 전압 레벨과 상기 제1 기준 전압의 레벨이 같을 때 센싱 구동 제어 신호를 발생하고, 상기 센싱 구동 제어 신호에 응답하여 상기 제1 센싱 구동 전압 라인을 상기 결정된 제1 센싱 구동 전압 라인의 전류 레벨로 구동하는 것을 특징으로 하는 메모리 장치.
  19. 제15항에 있어서, 상기 센싱-매칭 제어 회로는,
    제2 내부 전압 라인의 전압 레벨과 제2 기준 전압의 레벨을 비교하고, 상기 제2 내부 전압 라인의 전압 레벨과 상기 제2 기준 전압의 레벨이 같을 때 센싱 구동 제어 신호를 발생하고, 상기 센싱 구동 제어 신호에 응답하여 상기 제2 센싱 구동 전압 라인을 상기 결정된 제2 센싱 구동 전압 라인의 전류 레벨로 구동하는 것을 특징으로 하는 메모리 장치.
  20. 제15항에 있어서, 상기 비트라인 센스앰프 각각은,
    아이소레이션 신호에 응답하여 상기 비트라인과 센싱 비트라인을 연결하는 제1 아이소레이션 트랜지스터;
    오프셋 제거 신호에 응답하여 상기 비트라인과 상보 센싱 비트라인을 연결하는 제1 오프셋 제거 트랜지스터;
    상기 센싱 동작에서, 상기 비트라인의 비트라인 전압을 감지 증폭하고, 증폭된 전압의 하이레벨을 공급하는 P형 센스앰프;
    상기 센싱 동작에서, 상기 증폭된 전압의 로우레벨을 공급하는 N형 센스앰프;
    상기 아이소레이션 신호에 응답하여 상기 상보 비트라인과 상기 상보 센싱 비트라인을 연결하는 제2 아이소레이션 트랜지스터; 및
    상기 오프셋 제거 신호에 응답하여 상기 상보 비트라인과 상기 센싱 비트라인을 연결하는 제2 오프셋 제거 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
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