DE102018112688A1 - Speichervorrichtung mit einem Bitleitungs-Leseverstärker zum konstanten Steuern einer Abtastoperation - Google Patents

Speichervorrichtung mit einem Bitleitungs-Leseverstärker zum konstanten Steuern einer Abtastoperation Download PDF

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Abstract

Eine Speichervorrichtung (100) weist Speicherzellblöcke (CBO bis CBn+1), Bitleitungs-Leseverstärkerblöcke und eine Steuerschaltung (130) auf, welche mit einer oder mehreren der Bitleitungs-Leseverstärkerblöcke (SAO bis SAn) verbunden ist, welche zwischen den Speicherzellblöcken (CBO bis CBn+1) angeordnet sind. Die Steuerschaltung (114) steuert Pegel von Strömen, welche jeweils einer ersten Abtasttreiber-Spannungsleitung (LA) und einer zweiten Abtasttreiber-Spannungsleitung (LAB) zugeführt werden, Bitleitungs-Leseverstärker (SA) treibend, um konstant zu sein. Ein erstes Abtasttreibersteuersignal (VGNLA) und/oder ein zweites Abtasttreibersteuersignal (VLANG), welches von der Abtastübereinstimmungs-Steuerschaltung ausgegeben wird, ist für die Bitleitungs-Leseverstärker (S/A) in allen der Bitleitungs-Leseverstärkerblöcke (SAO bis SAn) vorgesehen, sodass die Bitleitungs-Leseverstärker (S/A) konstant basierend auf den konstanten Pegeln von Strömen betrieben werden, welche der ersten Abtasttreiber-Spannungsleitung (LA) und der zweiten Abtasttreiber-Spannungsleitung (LAB) zugeführt werden.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Das erfinderische Konzept bezieht sich auf eine Speichervorrichtung und genauer auf eine Speichervorrichtung zum konstanten Steuern von Operationen von Bitleitungs-leseverstärkern.
  • Diskussion des Standes der Technik
  • Ein dynamischer Direktzugriffsspeicher (DRAM = Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher) ist ein Typ von Direktzugriffs-Halbleiterspeicher, welcher jedes Bit von Daten in Zellkondensatoren von Speicherzellen speichert. Die Speicherzellen sind mit Bitleitungen und komplementären Bitleitungen verbunden. Wenn eine Leseoperation oder Auffrischoperation in einem DRAM durchgeführt wird, tastet ein Bitleitungs-Leseverstärker eine Spannungsdifferenz zwischen der Bitleitung und der komplementären Bitleitung ab und verstärkt diese. Halbleitervorrichtungen, welche in dem Bitleitungs-Leseverstärker enthalten sind, können unterschiedliche Charakteristiken, beispielsweise zueinander unterschiedliche Schwellenspannungen aufgrund von Prozess-Spannungs-Temperatur (PVT = Process-Voltage-Temperature = Prozess-Spannungs-Temperatur)-Variationen haben. Demnach kann eine Verstärkungsänderung in dem Bitleitungs-Leseverstärker auftreten und die Verteilung von Abtastcharakteristiken kann erhöht werden. Wenn jedoch die Verteilung der Abtastcharakteristiken erhöht wird, kann eine Zeitwahlleistungsfähigkeit des DRAM verschlechtert werden.
  • KURZFASSUNG
  • Wenigstens eine Ausführungsform des erfinderischen Konzepts sieht ein Verfahren und eine Speichervorrichtung für ein konstantes Steuern von Abtastoperationen von Bitleitungs-Leseverstärkern vor.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche eine Mehrzahl von Speicherzellblöcken aufweist, welche eine Mehrzahl von Speicherzellen aufweisen, eine Mehrzahl von Bitleitungs-Leseverstärkerblöcken, welche zwischen den Speicherzellblöcken angeordnet sind und Bitleitungs-Leseverstärker aufweisen, welche Abtastoperationen zum Abtasten und Verstärken von Daten der Speicherzellen durchführen, und eine Abtastübereinstimmungs-Steuerschaltung, welche mit einem oder mehreren der Bitleitungs-Leseverstärkerblöcke verbunden ist und Pegel von Strömen bestimmt, welche jeweils einer ersten Abtasttreiber-Spannungsleitung und einer zweiten Abtasttreiber-Spannungsleitung zugeführt werden, wobei die erste Abtasttreiber-Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung mit den Bitleitungs-Leseverstärkern des einen oder der mehrerer Bitleitungs-Leseverstärkerblöcke verbunden sind, mit welchen die Abtastübereinstimmungs-Steuerschaltung verbunden ist, wobei die Bitleitungs-Leseverstärker des einen oder der mehreren Bitleitungs-Leseverstärkerblöcke basierend auf den Pegeln von Strömen der ersten und zweiten Abtasttreiber-Spannungsleitungen betrieben werden, wobei die Pegel der Ströme durch die Abtastübereinstimmungs-Steuerschaltung bestimmt werden.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche eine Mehrzahl von Speicherzellblöcken aufweist, welche eine Mehrzahl von Speicherzellen aufweist, eine Mehrzahl von Bitleitungs-Leseverstärkerblöcken, welche zwischen den Speicherzellblöcken angeordnet sind und Bitleitungs-Leseverstärker aufweisen, welche Operationen zum Entfernen einer Offsetspannung zwischen einer Bitleitung und einer komplementären Bitleitung durchführen, mit welchen die Speicherzellen verbunden sind, und eine Spannungsdifferenz zwischen der Bitleitung und der komplementären Bitleitung abtasten und verstärken, und eine Abtastübereinstimmungs-Steuerschaltung, welche mit einem oder mehreren der Bitleitungs-Leseverstärkerblöcke verbunden ist und Pegel von Strömen bestimmt, welche jeweils einer ersten Abtasttreiber-Spannungsleitung und einer zweiten Abtasttreiber-Spannungsleitung zugeführt werden, wobei die erste Abtasttreiber-Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung mit den Bitleitungs-Leseverstärkern des einen oder der mehreren Bitleitungs-Leseverstärkerblöcke verbunden sind, mit welchen die Abtastübereinstimmungs-Steuerschaltung verbunden ist, wobei die Bitleitungs-Leseverstärker des einen oder der mehreren Bitleitungs-Leseverstärkerblöcke basierend auf den Pegeln von Strömen der ersten und zweiten Abtasttreiber-Spannungsleitungen betrieben werden, wobei die Pegel der Ströme durch die Abtastübereinstimmungs-Steuerschaltung bestimmt werden.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist ein Verfahren zum Steuern von Bitleitungs-Leseverstärkern vorgesehen, welche zwischen eine erste Abtasttreiber-Spannungsleitung und eine zweite Abtasttreiber-Spannungsleitung geschaltet sind, und Abtastoperationen zum Abtasten und Verstärken von Daten von Speicherzellen durchführen, wobei das Verfahren eine Steuerschaltung aufweist, welche eine Bitleitung und eine komplementäre Bitleitung, welche mit den Bitleitungs-Leseverstärkern verbunden sind, vorlädt, einen ersten Strom zu einer ersten internen Spannungsleitung zuführt, wobei die Steuerschaltung einen Pegel einer Spannung der ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung vergleicht, wobei die Steuerschaltung ein erstes Abtasttreiber-Steuersignal erzeugt, wenn der Pegel der Spannung der ersten internen Spannungsleitung und der Pegel der ersten Referenzspannung basierend auf einem Ergebnis des Vergleichs gleich zueinander sind, wobei die Steuerschaltung einen Pegel des Stroms, welcher der ersten Abtasttreiber-Spannungsleitung zugeführt wird, in Antwort auf das erste Abtasttreiber-Steuersignal bestimmt, und wobei die Steuerschaltung die Bitleitungs-Leseverstärker basierend auf dem bestimmten Pegel des Stroms der ersten Abtasttreiber-Spannungsleitung betreibt.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist eine Speichervorrichtung vorgesehen, welche eine erste und eine zweite Speicherzelle aufweist, eine Bitleitung, welche mit der ersten Speicherzelle verbunden ist, eine komplementäre Bitleitung, welche mit der zweiten Speicherzelle verbunden ist, einen ersten Leseverstärker, welcher zwischen die Bitleitung und die komplementäre Bitleitung geschaltet ist, um einen hohen Pegel von Spannung zuzuführen, welcher in einer Operation zum Abtasten und Verstärken von Daten der Speicherzelle verstärkt wird, einen zweiten Leseverstärker zwischen der Bitleitung und der komplementären Bitleitung, um einen niedrigen Pegel von Spannung zuzuführen, welcher in einer Operation zum Abtasten und Verstärken von Daten der Speicherzelle verstärkt wird; und eine Steuerschaltung, welche eine erste konstante Spannung für den ersten Leseverstärker und eine zweite konstante Spannung für den zweiten Leseverstärker vorsieht.
  • Figurenliste
  • Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
    • 1 ein Blockschaltbild einer Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 2 ein detailliertes Diagramm einer Speicherzellanordnung und eines Leseverstärkerblocks der 1 ist;
    • 3 ein Diagramm von Schaltungen ist, welche in einem Bitleitungs-Leseverstärker der 2 enthalten sind;
    • 4 ein Zeitdiagramm eines Betriebs eines Bitleitungs-Leseverstärkers der 3 ist;
    • 5 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 6 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 7 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 8 ein Schaltbild zum Beschreiben eines Spannungs-Verteilers gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 9 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 10 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 11 ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 12 ein Diagramm von Schaltungen ist, welche in einem anderen Beispiel des Bitleitungs-Leseverstärkers der 2 enthalten sind;
    • 13 und 14 Diagramme zum Beschreiben eines Betriebs des Bitleitungs-Leseverstärkers der 12 sind; und
    • 15 ein Flussdiagramm eines Verfahrens zum konstanten Steuern von Abtastoperationen von Bitleitungs-Leseverstärkern gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • 1 ist ein Blockschaltbild einer Speichervorrichtung 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 1 kann die Speichervorrichtung 100 eine Speichervorrichtung sein, welche auf einer Halbleitervorrichtung basiert ist. Beispielsweise kann die Speichervorrichtung 100 flüchtige Speicher wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM = Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher), einen synchronen DRAM (SDRAM = Synchronous DRAM = synchroner DRAM), einen Doppeldatenraten-SDRAM (DDR SDRAM = Double Data Rate SDRAM = Doppeldatenraten-SDRAM), einen Niedrigleistungs-DDR SDRAM (LPDDR SDRAM = Low Power DDR SDRAM = Niedrigleistungs-DDR SDRAM), einen Grafik-DDR SDRAM (GDDR SDRAM = Graphics DDR SDRAM = Grafik-DDR SDRAM), einen DDR2 SDRAM, einen DDR3 SDRAM, einen DDR4 SDRAM, eine Thyristor-RAM (TRAM = Thyristor-RAM = Thyristor-RAM) etc. und nichtflüchtige Speicher wie beispielsweise einen Phasenübergangsdirektzugriffsspeicher (RAM = Random Access Memory = Direktzugriffsspeicher) (PRAM = Phase-Change Random Access Memory = Phasenübergangsdirektzugriffsspeicher), einen magnetischen RAM (MRAM = Magnetic RAM = magnetischer RAM), einen resistiven RAM (RRAM = Resistive RAM = resistiver RAM) etc. aufweisen.
  • Die Speichervorrichtung 100 empfängt einen Befehl CMD, eine Adresse ADDR und Steuersignale von einer externen Vorrichtung, beispielsweise einer zentralen Verarbeitungseinheit (CPU = Central Processing Unit = zentrale Verarbeitungseinheit) oder einem Speichercontroller und kann Daten über Datenkontaktstellen DQ zuführen oder ausgeben. Die Speichervorrichtung 100 weist eine Speicherzellanordnung 110, einen Befehlsdecoder 112 (beispielsweise eine Decoderschaltung), eine Steuerlogik 114 (beispielsweise eine Logikschaltung) und einen Adresspuffer 116 (beispielsweise eine Speichervorrichtung), einen Zeilendecoder 117 (beispielsweise eine Decoderschaltung), einen Spaltendecoder 118 (beispielsweise eine Decoderschaltung), einen Leseverstärkerblock 120 (beispielsweise einen oder mehrere Leseverstärker), eine Eingangs- und Ausgangs-Gatingschaltung 122 und eine Dateneingangs- und Ausgangs(I/O)-Schaltung 124 auf.
  • Die Speicherzellanordnung 110 kann eine Mehrzahl von Speicherzellen aufweisen, welche in einer Matrixform vorgesehen sind, welche Zeilen und Spalten aufweist. Die Speicherzellanordnung 110 kann eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitung, welche mit den Speicherzellen verbunden sind, aufweisen. Die Mehrzahl von Wortleitungen WL kann mit Zeilen der Speicherzellen verbunden sein, und die Mehrzahl von Bitleitungen BL kann mit Spalten der Speicherzellen verbunden sein.
  • Der Befehlsdecoder 112 kann ein Zeilenadress-Strobe-Signal /RAS, ein Zeilenadress-Strobe-Signal /CAS oder ein Schreibaktiviersignal /WE, welche von der CPU oder dem Speichercontroller empfangen werden, decodieren, sodass Steuersignale, welche dem Befehl CMD entsprechen, in der Steuerlogik 114 erzeugt werden können. Der Befehl CMD kann einen aktiven Befehl, einen Lesebefehl, einen Schreibbefehl oder einen Vorladungsbefehl aufweisen. Der Befehl zum Aktivieren kann verwendet werden um eine bestimmte Bank oder Speicherzelle auszuwählen und eine bestimmte Zeile zu aktivieren, sodass sie später gelesen oder beschrieben werden kann.
  • Der Adresspuffer 116 empfängt die Adresse ADDR von der CPU oder dem Speichercontroller. Die Adresse ADDR weist eine Zeilenadresse RA auf, welche die Zeilen der Speicherzellanordnung 110 adressiert, und eine Spaltenadresse CA, welche die Spalten der Speicherzellanordnung 110 adressiert. Gemäß einer Ausführungsform sind der Befehl CMD und die Adresse ADDR für die Speichervorrichtung 100 über einen zweiten Befehlsadressbus vorgesehen. Der Befehlsadressbus kann zeitlich nacheinander folgend den Befehl CMD oder die Adresse ADDR laden. Der Adresspuffer 116 kann die Zeilenadresse RA zu dem Zeilendecoder 117 übertragen, und die Spaltenadresse CA zu dem Decoder 118. Beispielsweise kann der Befehlsadressbus den Befehl CMD während einer ersten Zeitdauer beziehungsweise Zeitperiode übertragen und die Adresse ADDR, welche mit dem Befehl verbunden ist, zu einer zweiten Zeitperiode nach der ersten Zeitperiode.
  • Der Zeilendecoder 117 kann eine beliebige der Mehrzahl von Wortleitungen WL, welche mit der Speicherzellanordnung 110 verbunden ist, auswählen. Der Zeilendecoder 117 kann die Zeilenadresse RA, welche von dem Adresspuffer 116 empfangen wird, decodieren, eine beliebige Wortleitung WL, welche der Zeilenadresse RA entspricht, auswählen und die ausgewählte Wortleitung WL aktivieren.
  • Der Spaltendecoder 118 kann vorbestimmte Bitleitungen BL aus der Mehrzahl von Bitleitungen der Speicherzellanordnung 110 auswählen. Der Spaltendecoder 118 kann die Spaltenadresse CA, welche von dem Adresspuffer 116 empfangen wird, decodieren, ein Spaltenauswahlsignal CSL erzeugen, und die Bitleitungen BL, welche mit dem Spaltenauswahlsignal CSL über die Eingangs- und Ausgangs-Gatingschaltung 122 verbunden sind, auswählen.
  • Der Leseverstärkerblock 120 kann mit den Bitleitungen BL der Speicherzellanordnung 110 verbunden sein. Der Leseverstärkerblock 120 kann eine Spannungsänderung der Bitleitung BL abtasten und kann die Spannungsänderung verstärken und ausgeben. Die Bitleitungen BL, deren Spannungsänderung durch den Leseverstärkerblock 120 abgetastet und verstärkt wird, kann über die Eingangs- und Ausgangs-Gatingschaltung 122 ausgewählt werden.
  • Die Eingangs- und Ausgangs-Gatingschaltung 122 kann Lesedatenlatches zum Speichern von Daten der Bitleitungen BL, welche basierend auf dem Spaltenauswahlsignal CSL ausgewählt werden, und einen Schreibtreiber zum Schreiben von Daten in die Speicherzellanordnung 110 aufweisen. Die Daten, welche in den Lesedatenlatches gespeichert sind, können für die Datenkontaktstellen DQ über die Dateneingangs- und Ausgangsschaltung 124 vorgesehen sein. Die Schreibdaten, welche für die Dateneingangs- und Ausgangsschaltung 124 über die Datenkontaktstellen DQ vorgesehen werden, können in die Speicherzellanordnung 110 über den Schreibtreiber geschrieben werden.
  • Die Steuerlogik 114 weist eine Abtastübereinstimmungs-Steuerschaltung 130 für ein konstantes Steuern von Abtastoperationen von Bitleitungs-Leseverstärkern in dem Abtastverstärkerblock 120 auf. In einer Ausführungsform steuert die Abtastübereinstimmungs-Steuerschaltung 130 konstante Pegel von Spannungen, welche jeweils einer ersten Abtasttreiber-Spannungsleitung und einer zweiten Abtasttreiber-Spannungsleitung zuzuführen sind, die mit den Bitleitungs-Leseverstärkern verbunden sind, und gibt ein erstes Abtasttreiber-Steuersignal VGNLA und/oder ein zweites Abtasttreiber-Steuersignal VLANG aus. Das erste Abtasttreiber-Steuersignal VGNLA und/oder das zweite Abtasttreiber-Steuersignal VLANG der Abtastübereinstimmungs-Steuerschaltung 130 kann es erlauben, dass alle der Bitleitungs-Leseverstärker in dem Leseverstärkerblock 120 basierend auf der konstanten ersten Abtasttreiberspannung und/oder der konstanten zweiten Abtasttreiberspannung betrieben werden, sodass die Bitleitungs-Leseverstärker konstant die Abtastoperationen durchführen.
  • 2 ist ein detailliertes Diagramm der Speicherzellanordnung 110 und des Leseverstärkerblocks 120 der 1.
  • Bezug nehmend auf 2 weist die Speicherzellanordnung 110 eine Mehrzahl von Speicherzellblöcken CB0 bis CBn+1 auf (n ist eine natürliche Zahl einschließlich 0). Bitleitungs-Leseverstärkerblöcke SA0 bis SAn (beispielsweise SA0, SAn-3, SAn-2, SAn-1, SAn) können zwischen der Mehrzahl von Speicherzellblöcken CB0 bis CBn+1 (beispielsweise CB0, CBn-2, CBn-1, CBn, CBn+1) angeordnet sein. Beispielsweise können der Speicherzellblock CBn-1 und der Speicherzellblock CBn an beiden Enden des Bitleitungs-Leseverstärkerblocks SAn-1 angeordnet sein. Das heißt, dass an beiden Seiten des Bitleitungs-Leseverstärkerblocks SAn-1 der Speicherzellblock CBn-1 und der Speicherzellblock CBn angeordnet sein können.
  • Jeder der Bitleitungs-Leseverstärkerblöcke SA0 bis SAn kann eine Mehrzahl von Bitleitungs-Leseverstärkern S/A aufweisen, welche mit Bitleitungen BL und komplementären Bitleitungen BLB verbunden sind. Die Bitleitungs-Leseverstärker S/A können wiederholt in einer Richtung angeordnet sein, in welcher die Bitleitungen BL und die komplementären Bitleitungen BLB sich erstrecken. Die Bitleitung BL und die komplementäre Bitleitung BLB können ein Paar bilden, und das Paar der Bitleitung BL und der komplementären Bitleitung BLB kann mit jedem der Bitleitungs-Leseverstärker S/A verbunden sein. Die Bitleitungs-Leseverstärker S/A können in zwei Bitleitungsstufen (bit line pitches) angeordnet sein.
  • Einer oder mehrere der Mehrzahl von Bitleitungs-Leseverstärkerblöcken SA0 bis SAn, beispielsweise die Bitleitungs-Leseverstärkerblöcke SAk bis SAm können mit der Abtastübereinstimmungs-Steuerschaltung 130 verbunden sein. Die Abtastübereinstimmungs-Steuerschaltung 130 kann konstante Pegel von Strömen, welche einer ersten Abtasttreiber-Spannungsleitung LA und einer zweiten Abtasttreiber-Spannungsleitung LAB (in 3 gezeigt) zuzuführen sind, steuern jeweils von den Bitleitungs-Leseverstärkern S/A in den Bitleitungs-Leseverstärkerblöcken SAk bis SAm.
  • Beispielsweise kann angenommen werden, dass die Anzahl der Bitleitungs-Leseverstärker S/A, welche in den Bitleitungs-Leseverstärkerblöcken SAk bis SAm enthalten sind, gleich 2048 ist. Die Abtastübereinstimmungs-Steuerschaltung 130 kann konstante Pegel von Strömen der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB der 2048-Bitleitungs-Leseverstärker S/A in den Bitleitungs-Leseverstärkerblöcken SAk bis SAm zuführen. Es muss verstanden werden, dass Operationen der 2048-Bitleitungs-Leseverstärker S/A in den Bitleitungs-Leseverstärkerblöcken SAk bis SAm stochastisch ähnliche Strukturen haben können wie Operationen der Bitleitungs-Leseverstärker S/A der verbleibenden Bitleitungs-Leseverstärkerblöcke (SAO bis SAn ausschließlich SAk bis SAm).
  • In einer Ausführungsform werden das erste und/oder zweite Abtasttreiber-Steuersignal VGNLA und/oder VLANG (es sei Bezug genommen auf 5), welche durch ein Steuern von konstanten Pegeln von Strömen erhalten werden, welche der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB der 2048-Bitleitungs-Leseverstärker S/A in dem Bitleitungs-Leseverstärkerblöcken SAk bis SAm zuzuführen sind, direkt für alle der Bitleitungs-Leseverstärkerblöcke SA0 bis SAn vorgesehen. Konstante Pegel von Strömen können der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB der Bitleitungs-Leseverstärker S/A in all den Bitleitungs-Leseverstärkerblöcken SA0 bis SAn zugeführt werden. Das heißt, dass, da alle der Bitleitungs-Leseverstärker S/A basierend auf den konstanten Pegeln von Strömen, welche der ersten und zweiten Abtasttreiber-Spannungsleitung LA und LAB jeweils zugeführt werden, betrieben werden, es vorhergesagt werden kann, dass die Abtastoperationen der Bitleitungs-Leseverstärker S/A konstant werden. Auch wenn Vorrichtungscharakteristiken der Bitleitungs-Leseverstärker S/A variieren, da die Bitleitungs-Leseverstärker S/A basierend auf den konstanten Pegeln von Strömen betrieben werden, welche der ersten und zweiten Abtasttreiber-Spannungsleitung LA und LAB zugeführt werden, kann die Verteilung von Abtastcharakteristiken der Bitleitungs-Leseverstärker S/A jeweils verringert werden.
  • 3 ist ein Diagramm von Schaltungen, welche in dem Bitleitungs-Leseverstärker S/A enthalten sind, welcher in 2 veranschaulicht ist. In 3 wird zur Zweckmäßigkeit der Erklärung angenommen, dass der Bitleitungs-Leseverstärker S/A zwischen dem Speicherzellblock CBn-1 und dem Speicherzellblock CBn angeordnet ist.
  • Bezug nehmend auf 3 weist der Bitleitungs-Leseverstärker S/A einen P-Typ Leseverstärker PSA auf, welcher P-Typ Metalloxidhalbleiter (PMOS)-Transistoren aufweist, einen N-Typ Leseverstärker NSA, welcher N-Typ Metalloxidhalbleiter (NMOS)-Transistoren aufweist, einen Vorlade- und Analogstromkreis EG, welcher NMOS-Transistoren aufweist, und Spaltenauswahlschaltungen CS, welche in Antwort auf ein Spaltenauswahlsignal CSL arbeiten.
  • Der P-Typ Leseverstärker PSA weist einen ersten PMOS-Transistor P11 und einen zweiten PMOS-Transistor P12 auf, welche in Serie zwischen eine Bitleitung BL0 und eine komplementäre Bitleitung BLB0 geschaltet sind. Die erste Abtasttreiber-Spannungsleitung LA ist mit Sources (beispielsweise Sourceanschlüssen) des ersten und zweiten PMOS-Transistors P11 und P12 verbunden, die komplementäre Bitleitung BLB0 ist mit einem Gate (beispielsweise einem Gateanschluss) des ersten PMOS-Transistors P11 verbunden, und die Bitleitung BL0 ist mit einem Gate des zweiten PMOS-Transistors P12 verbunden. Größen des ersten PMOS-Transistors P11 und des zweiten PMOS-Transistors P12 können unterschiedlich zueinander sein. Es ist jedoch zu bevorzugen, dass die Größe des ersten PMOS-Transistors P11 und des zweiten PMOS-Transistors P12 gleich zueinander ist.
  • Die erste Abtasttreiber-Spannungsleitung LA ist mit der Abtastübereinstimmungs-Steuerschaltung 130 (es sei Bezug genommen auf 2) verbunden und führt eine erste Abtasttreibersspannung zu dem Bitleitungs-Leseverstärker S/A unter der Steuerung der Abtastübereinstimmungs-Steuerschaltung 130 zu. Die erste Abtasttreiberspannung des Bitleitungs-Leseverstärkers S/A kann eine erste interne Spannung VINTA sein, welche zugeführt wird, um für einen Betrieb der Speicherzellanordnung 110 (es sei Bezug genommen auf 1) verwendet zu werden. Die erste interne Spannung VINTA kann eine Spannung sein, welche durch einen Spannungserzeuger in der Speichervorrichtung 100 erzeugt wird. Der Spannungserzeuger kann eine Leistungsspannung VDD, welche von außerhalb der Speichervorrichtung 100 angelegt ist, empfangen und kann die erste interne Spannung VINTA erzeugen, welche einen niedrigeren Pegel hat als die Leistungsspannung VDD.
  • In einer Ausführungsform führt der P-Typ Leseverstärker PSA, welcher mit der ersten Abtasttreiber-Spannungsleitung LA verbunden ist, einen hohen Spannungspegel (beispielsweise eine erste Spannung) zu, welche in einer Operation zum Abtasten und Verstärken von Daten einer Speicherzelle, welche mit der Bitleitung BL0 verbunden ist, verstärkt wird.
  • Der N-Typ Leseverstärker NSA weist einen ersten NMOS-Transistor N11 und einen zweiten NMOS-Transistor N12 auf, welche in Serie zwischen die Bitleitung BL0 und die komplementäre Bitleitung BLB0 geschaltet sind. Die zweite Abtasttreiber-Spannungsleitung LAB ist mit Sources des ersten und zweiten NMOS-Transistors N11 und N12 verbunden, die komplementäre Bitleitung BLB0 ist mit einem Gate des ersten NMOS-Transistors N11 verbunden und die Bitleitung BL0 ist mit einem Gate des zweiten NMOS-Transistors N12 verbunden. Größen des ersten NMOS-Transistors N11 und des zweiten NMOS-Transistors N12 können unterschiedlich voneinander sein. Vorzugsweise jedoch sind die Größen des ersten NMOS-Transistors N11 und des zweiten NMOS-Transistors N12 dieselben wie jeweils die andere.
  • Die zweite Abtasttreiber-Spannungsleitung LAB ist mit der Abtastübereinstimmungs-Steuerschaltung 130 verbunden und führt eine zweite Abtasttreiberspannung dem Bitleitungs-Leseverstärker S/A unter der Steuerung der Abtastübereinstimmungs-Steuerschaltung 130 zu. Die zweite Abtasttreiberspannung des Bitleitungs-Leseverstärkers S/A kann eine zweite interne Spannung VSS der Speichervorrichtung 100 sein. Die zweite interne Spannung VSS kann eine Massespannung oder eine negative (-) Spannung sein.
  • In einer Ausführungsform führt der N-Typ Leseverstärker NSA, welcher mit der zweiten Abtasttreiber-Spannungsleitung LAB verbunden ist, einen niedrigen Spannungspegel (beispielsweise eine zweite Spannung geringer als die erste Spannung) zu, welche in der Operation zum Abtasten und Verstärken von Daten der Speicherzelle, welche mit der Bitleitung BL0 verbunden ist, verstärkt wird.
  • Die Vorlade- und Äquivalenzschaltung EQ kann die Bitleitung BL0 und die komplementäre Bitleitung BLB0 als ein Pegel einer Vorladungsspannung VBL in Antwort auf ein Entzerrsignal PEG entzerren. Die Vorlade- und Äquivalenzschaltung EQ weist einen dritten NMOS-Transistor N3 auf, welcher zwischen einen Knoten, welcher die Vorladungsspannung VBL zuführt, und die Bitleitung BL0 geschaltet ist, einen vierten NMOS-Transistor N14, welcher zwischen einen Knoten, welcher die Vorladungsspannung VBL zuführt, und die komplementäre Bitleitung BLB0 geschaltet ist, und einen fünften NMOS-Transistor N15, welcher zwischen die Bitleitung BL und die komplementäre Bitleitung BLB geschaltet ist, auf. Gemäß einer Ausführungsform weist die Vorlade- und Äquivalenzschaltung EQ einen beliebigen einen des dritten und vierten NMOS-Transistors N13 und N14 und den fünften NMOS-Transistor N15 auf.
  • Gates des dritten bis fünften NMOS-Transistors N13 bis N15 sind mit einem Knoten verbunden, welcher das Entzerrsignal PEQ vorsieht. Das Entzerrsignal PEQ kann als ein hoher Logikpegel während einer Vorladeoperation des Bitleitungs-Leseverstärkers S/A angelegt werden, um den ersten bis dritten NMOS-Transistor N13 bis N15 anzuschalten und die Bitleitung BL0 und die komplementäre Bitleitung BLB0 auf den Pegel der Vorladungsspannung VBL vorzuladen. Während einer Abtastoperation kann das Entzerrsignal PEQ als ein niedriger Logikpegel angelegt werden, um den ersten bis dritten NMOS-Transistor N13 bis N15 abzuschalten.
  • Die Spaltenauswahlschaltungen CS verbinden die Bitleitung BL0 mit einer Dateneingangs- und -ausgangsleitung IO0 und verbinden die komplementäre Bitleitung BLB0 mit einer komplementären Dateneingangs- und -ausgangsleitung IOB0 in Antwort auf das Spaltenauswahlsignal CSL. Die Spaltenauswahlschaltungen CS können einen Spannungspegel der Bitleitung BL0 und der komplementären Bitleitung BLB0, welcher basierend auf einer Spannungsdifferenz zwischen der Bitleitung BL0 und der komplementären Bitleitung BLB0 entwickelt wird, zu der Dateneingangs- und -ausgangsleitung IO0 und der komplementären Dateneingangs- und -ausgangsleitung IOB0 mittels einer Abtastoperation des P-Typ Leseverstärkers PSA und des N-Typ Leseverstärkers NSA übertragen. Gemäß einer Ausführungsform sind die Spaltenauswahlschaltungen CS in der Eingangs- und Ausgangs-Gatingschaltung 122 enthalten (es sei Bezug genommen auf 1).
  • 4 ist ein Zeitdiagramm des Betriebs des Bitleitungs-Leseverstärkers S/A der 3. 4 veranschaulicht ein Beispiel eines Falls, in welchem ein Logikzustand von Daten der Speicherzelle, welche mit der Bitleitung BL0 verbunden ist, gleich „1“ ist.
  • Bezug nehmend auf die 3 und 4 führt in einer ersten Sektion T1 der Bitleitungs-Leseverstärker S/A die Vorladeoperation in Antwort auf das Entzerrsignal PEG des hohen Logikpegels durch, um das Paar der Bitleitung BL0 und der komplementären Bitleitung BLB0 auf die Vorlungsdespannung VBL vorzuladen.
  • Beispielsweise kann die Vorladungsspannung VBL einen Spannungspegel haben, welcher einer Hälfte des Wertes entspricht, welcher durch ein Summieren eines Spannungspegels der ersten Abtasttreiber-Spannungsleitung LA und eines Spannungspegels der zweiten Abtasttreiber-Spannungsleitung LAB erhalten wird. Wenn die erste interne Spannung VINTA an die erste Abtasttreiber-Spannungsleitung LA angelegt wird, und die zweite interne Spannung VSS, welche die Massespannung ist, an die zweite Abtasttreiber-Spannungsleitung LAB angelegt wird, hat die Vorladungsspannung VBL den Spannungspegel, welcher einer Hälfte des Pegels der ersten internen Spannung VINTA entspricht. Gemäß einer Ausführungsform hat, wenn die erste interne Spannung VINTA an die erste Abtasttreiber-Spannungsleitung LA angelegt wird, und die zweite interne Spannung VSS, welche einen negativen (-) Wert hat, an die zweite Abtasttreiber-Spannungsleitung LAB angelegt wird, die Vorladungsspannung VBL den Spannungspegel, welcher einer Hälfte des Wertes entspricht, welcher durch ein Summieren des Pegels der ersten internen Spannung VINTA und des Pegels der zweiten internen Spannung VSS, welche den negativen (-) Wert hat, erhalten wird.
  • In einer zweiten Sektion T2 wird die Wortleitung WL der Speicherzelle, welche mit der Bitleitung BL0 verbunden ist, von einem niedrigen Logikpegel zu einem hohen Logikpegel aktiviert, und der Bitleitungs-Leseverstärker S/A kann eine Ladungsteilungsoperation (Charge-Sharing Operation) durchführen. Die Ladungsteilung kann zwischen einer Ladung auftreten, welche in einem Zellkondensator der Speicherzelle gespeichert ist, welche mit der Bitleitung BL0 verbunden ist, und einer Ladung, welche in der Bitleitung BL0 gespeichert ist, und ein Spannungspegel der Bitleitung BL0 kann um einen vorbestimmten Spannungspegel dVBL erhöht werden.
  • In einer dritten Sektion T3 führt der Bitleitungs-Leseverstärker S/A die Abtastoperation durch. Hier wird die erste interne Spannung VINTA an die erste Abtasttreiber-Spannungsleitung LA angelegt und die zweite interne Spannung VSS wird an die zweite Abtasttreiber-Spannungsleitung LAB angelegt. Der Bitleitungs-Leseverstärker S/A erhöht den Spannungspegel der Bitleitung BL0 auf die erste interne Spannung VINTA und verringert den Spannungspegel der komplementären Bitleitung BLB0 auf die zweite interne Spannung VSS basierend auf der Spannungsdifferenz dVBL zwischen der Bitleitung BL0 und der komplementären Bitleitung BLB0. Der Bitleitungs-Leseverstärker S/A wird basierend auf der ersten internen Spannung VINTA und der zweiten internen Spannung VSS betrieben und entwickelt die Spannungsdifferenz dVBL zwischen der Bitleitung BL0 und der komplementären Bitleitung BLB0 zu einer verstärkten Spannungsdifferenz dV.
  • Der beschriebene Betrieb des Bitleitungs-Leseverstärkers S/A kann auf Zeitwahlparameter der Speichervorrichtung 100 (es sei Bezug genommen auf 1) bezogen sein. Aus den Zeitwahlparametern der Speichervorrichtung 100 kann ein tRCD (RAS-zu-CAS-Verzögerungs)-Parameter nahe auf die Abtastoperation des Bitleitungs-Leseverstärkers S/A in der dritten Sektion T3 bezogen sein.
  • Im Allgemeinen ist der tRCD-Parameter ein Zeitwahl- beziehungsweise Timing-Parameter, welcher eine minimale Verzögerungszeit anzeigt, wenn Daten, welche in eine Speicherzelle geschrieben sind, gelesen werden, und kann sich im Teil auf das Spaltenauswahlsignal CSL beziehen, welches basierend auf dem Spaltenadress-Strobe-Signal /CAS erzeugt wird. Wie in 4 veranschaulicht ist, können die Spannungspegel der Bitleitung BL0 und der komplementären Bitleitung BLB0, welche durch die Abtastoperation des Bitleitungs-Leseverstärkers S/A entwickelt werden, zu der Dateneingangs- und -ausgangsleitung IO0 und der komplementären Dateneingangs- und -ausgangsleitung IOB0 in Antwort auf das Spaltenauswahlsignal CSL übertragen werden. Während die Abtastoperation des Bitleitungs-Leseverstärkers C/A gültig ist, kann ein Zeitpunkt, in welchem das Spaltenauswahlsignal CSL von einem logischen Niedrig zu einem logischen Hoch aktiviert wird, ein tRCD-Zeitpunkt A sein. Hier kann angenommen werden, dass der tRCD-Zeitpunkt A in dem Betrieb des Bitleitungs-Leseverstärkers C/A einen Ziel-tRCD-Parameter erfüllt.
  • Die PMOS-Transistoren und/oder die NMOS-Transistoren, welche in dem Bitleitungs-Leseverstärker S/A enthalten sind, können unterschiedliche Vorrichtungscharakteristiken haben, beispielsweise eine unterschiedliche Schwellenspannung aufgrund von Prozess-Spannungs-Temperatur(PVT)-Variationen. Demnach können Charakteristiken der Abtastoperation des Bitleitungs-Leseverstärkers S/A, welche in der dritten Sektion T3 durchgeführt wird, verschlechtert sein, und eine Verteilung der Abtastcharakteristiken des Bitleitungs-Leseverstärkers S/A kann vergrößert sein. In diesem Fall kann die Abtastoperation in dem tRCD-Zeitpunkt A ungültig werden. Demzufolge kann der Ziel-tRCD-Parameter der Speichervorrichtung 100 nicht erfüllt sein, und eine Ausbeuterate der Speichervorrichtung 100 kann verringert sein. Um diese Probleme zu lösen, wird ein Verfahren zum konstanten Steuern der Abtastoperation des Bitleitungs-Leseverstärkers S/A in Ausführungsformen des erfinderischen Konzepts verwendet.
  • Ebenso bedingt ein Hochgeschwindigkeitsbetrieb der Speichervorrichtung 100, dass der Ziel-tRCD-Parameter verringert wird. Wenn jedoch der Ziel-tRCD-Parameter verringert wird, kann der tRCD-Zeitpunkt A früh zu einem Zeitpunkt B oder einem Zeitpunkt C während der Abtastoperation des Bitleitungs-Leseverstärkers S/A auftreten. Um die Abtastoperation des Bitleitungs-Leseverstärkers S/A gültig zu machen, auch wenn der tRCD-Zeitpunkt A früh auftritt, das heißt, um den Ziel-tRCD-Parameter zu erfüllen, wird ein Verfahren zum konstanten Steuern der Abtastoperation des Bitleitungs-Leseverstärkers S/A in Ausführungsformen des erfinderischen Konzepts angewandt.
  • 5 ist ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung 130a gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung der 1 zu implementieren. In 5 kann die Abtastübereinstimmungs-Steuerschaltung 130a mit einer oder mehreren der Mehrzahl von Bitleitungs-Leseverstärkerblöcken SA0 bis SAn, welche in 2 veranschaulicht sind, verbunden sein. Zur Zweckmäßigkeit der Erklärung wird angenommen, dass die Abtastübereinstimmungs-Steuerschaltung 130a mit dem Bitleitungs-Leseverstärkerblock SAn-1 verbunden ist.
  • Bezug nehmend auf 5 ist die Abtastübereinstimmungs-Steuerschaltung 130a mit dem Bitleitungs-Leseverstärkerblock SAn-1 verbunden und gemeinsam mit den Bitleitungs-Leseverstärkern S/A in dem Bitleitungs-Leseverstärkerblock SAn-1 verbunden. Die Abtastübereinstimmungs-Steuerschaltung 130a steuert Spannungspegel der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB der Bitleitungs-Leseverstärker S/A in dem Bitleitungs-Leseverstärkerblock SAn-1, um konstant zu sein.
  • Vor einem Betrieb der Abtastübereinstimmungs-Steuerschaltung 130a können die Bitleitungs-Leseverstärker S/A die Vorladeoperation der Sektion T1, welche in 4 beschrieben ist, durchführen. Demzufolge kann das Paar der Bitleitung BL0 und der komplementären Bitleitung BLB0 auf die Vorladungsspannung VBL vorgeladen werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130a weist eine erste Stromversorgung 510 (beispielsweise eine Stromquelle), einen ersten Vergleicher beziehungsweise Komparator 520 (beispielsweise einen Operationsverstärker), einen ersten Abtasttreiber-Spannungstreiber 530 (beispielsweise einen ersten Abtasttreibertransistor), und einen zweiten Abtasttreiber-Spannungstreiber 540 (beispielsweise einen zweiten Abtasttreibertransistor) auf.
  • Die erste Stromversorgung 510 führt einen ersten Strom I1 einer ersten internen Spannungsleitung zu. Der erste Strom I1 der ersten Spannungsversorgung 510 ist für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen, welcher in Serie mit der ersten Stromversorgung 510 geschaltet ist, und kann als ein Bias-Strom des ersten Abtasttreiber-Spannungstreibers 530 arbeiten. Ein Pegel der ersten internen Spannung VINTA kann basierend auf einem Betrag des ersten Stroms I1 der ersten Stromversorgung 510 geändert werden. Beispielsweise kann, wenn der Betrag des ersten Stroms I1 der ersten Stromversorgung 510 relativ groß ist, der Pegel der ersten internen Spannung VINTA erhöht werden, und wenn der Betrag des ersten Stroms I1 der ersten Stromversorgung 510 relativ gering ist, kann der Pegel der ersten internen Spannung VINTA verringert werden.
  • Der erste Komparator 520 vergleicht den Pegel der ersten internen Spannung VINTA mit einem Pegel einer ersten Referenzspannung VREFA und erzeugt das erste Abtasttreiber-Steuersignal VGNLA basierend auf einem Ergebnis des Vergleichs. Das erste Abtasttreiber-Steuersignal VGNLA ist für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen.
  • Der erste Abtasttreiber-Spannungstreiber 530 weist einen NMOS-Transistor 531 auf, welcher zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung LA geschaltet ist. Der NMOS-Transistor 531 hat eine Source, mit welcher die erste interne Spannung VINTA verbunden ist, eine Drain, mit welcher die erste Abtasttreiber-Spannungsleitung LA verbunden ist, und ein Gate, welches mit einem Ausgang des Komparators 520 verbunden ist, welcher das erste Abtasttreiber-Steuersignal VGNLA vorsieht.
  • Der zweite Abtasttreiber-Spannungstreiber 540 weist einen NMOS-Transistor 541 auf, welcher zwischen die zweite Abtasttreiber-Spannungsleitung LAB und die zweite interne Spannungsleitung geschaltet ist. Der NMOS-Transistor 541 hat eine Source, mit welcher die zweite interne Spannung VSS verbunden ist, eine Drain, mit welcher die zweite Abtasttreiber-Spannungsleitung LAB verbunden ist, und ein Gate, mit welchem ein Knoten, welcher das zweite Abtasttreiber-Steuersignal VLANG vorsieht, verbunden ist. Das zweite Abtasttreiber-Steuersignal VLANG kann von der Steuerlogik 114 (es sei Bezug genommen auf 1) vorgesehen sein. Beispielsweise kann das zweite Abtasttreiber-Steuersignal VLANG bei einem hohen Logikpegel vorgesehen sein, um den NMOS-Transistor 541 anzuschalten, sodass die zweite Abtasttreiber-Spannungsleitung LAB basierend auf der zweiten internen Spannung VSS betrieben wird.
  • In dem ersten Komparator 520 wird, wenn der Pegel der ersten internen Spannung VINTA höher ist als der Pegel der ersten Referenzspannung VREFA, das erste Abtasttreiber-Steuersignal VGNLA als ein hoher Logikpegel erzeugt und für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen. Der NMOS-Transistor des ersten Abtasttreiber-Spannungstreibers 530 wird in Antwort auf das erste Abtasttreiber-Steuersignal VGNLA des hohen Logikpegels angeschaltet und der erste Strom I1, welcher von der ersten Stromversorgung 510 zugeführt wird, fließt in dem NMOS-Transistor 531. Der Pegel der ersten internen Spannung VINTA kann aufgrund des angeschalteten NMOS-Transistors 531 verringert werden.
  • In dem ersten Komparator 520 wird, wenn der Pegel der ersten internen Spannung VINTA niedriger ist als der Pegel der ersten Referenzspannung VREFA, das erste Abtasttreiber-Steuersignal VGNLA auf einem niedrigen Logikpegel erzeugt und für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen. Der NMOS-Transistor 531 des ersten Abtasttreiber-Spannungstreibers 530 wird in Antwort auf das erste Abtasttreiber-Steuersignal VGNLA des niedrigen Logikpegels abgeschaltet. Demzufolge kann der Pegel der ersten internen Spannung VINTA erhöht werden aufgrund des ersten Stroms I1, welcher von der ersten Stromversorgung 510 zu der ersten internen Spannungsleitung zugeführt wird.
  • Die Operationen, welche obenstehend beschrieben sind, können wiederholt über eine Rückkopplung durchgeführt werden bis der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird. In einer Ausführungsform speichert die Abtastübereinstimmungs-Steuerschaltung 130a einen Wert des Spannungspegels des ersten Abtasttreiber-Steuersignals VGNLA, wenn der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird. Der Wert des Spannungspegels des erste Abtasttreiber-Steuersignals VGNLA kann durch einen Spannungsverteiler 800 (es sei Bezug genommen auf 8) gespeichert und ausgegeben werden, welcher in einem beispielhaften Schaltbild der 8 veranschaulicht ist.
  • In einer Ausführungsform ist der Ausgang des NMOS-Transistors 531 der 5 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistoren P11 und P12 der 13 geschaltet ist. In einer Ausführungsform ist der Eingang des NMOS-Transistors 541 in 5 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 6 ist ein Diagramm zum Beschreiben einer Abtastübereinstimmungs-Steuerschaltung 130b gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung 130 der 1 zu implementieren.
  • Bezug nehmend auf 6 ist die Abtastübereinstimmungs-Steuerschaltung 130b mit dem Bitleitungs-Leseverstärker SAn-1 verbunden und ist gemeinsam mit den Bitleitungs-Leseverstärkern S/A in dem Bitleitungs-Leseverstärkerblock SAn-1 verbunden. Die Abtastübereinstimmungs-Steuerschaltung 130b steuert Spannungspegel der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB der Bitleitungs-Leseverstärker S/A in dem Bitleitungs-Leseverstärkerblock SAn-1, um konstant zu sein.
  • Vor einem Betrieb der Abtastübereinstimmungs-Steuerschaltung 130b können die Bitleitungs-Leseverstärker S/A die Vorladeoperationen der Sektion T1, welche unter Bezugnahme auf 4 beschrieben sind, durchführen. Demzufolge kann das Paar der Bitleitung BL0 und der komplementären Bitleitung BLB0 auf die Vorladungsspannung VBL vorgeladen werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130b weist einen ersten Abtasttreiber-Spannungstreiber 630a, einen zweiten Abtasttreiber-Spannungstreiber 640, einen zweiten Komparator 650 und eine zweite Stromversorgung 660 auf.
  • Der erste Abtasttreiber-Spannungstreiber 630 weist einen NMOS-Transistor 631 auf, welcher zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung LA geschaltet ist. Der NMOS-Transistor 631 hat eine Source, mit welcher ein Knoten, welcher die erste interne Spannung VINTA vorsieht, verbunden ist, eine Drain, mit welcher die erste Abtasttreiber-Spannungsleitung LA verbunden ist, und ein Gate, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal VGNLA vorsieht.
  • Das erste Abtasttreiber-Steuersignal VGNLA kann von der Steuerlogik 114 vorgesehen sein. Beispielsweise kann das erste Abtasttreiber-Steuersignal VGNLA auf einem hohen Logikpegel vorgesehen sein, um den NMOS-Transistor 631 anzuschalten, sodass die erste Abtasttreiber-Spannungsleitung LA basierend auf der ersten internen Spannung VINTA betrieben wird. Gemäß einer Ausführungsform hat das erste Abtasttreiber-Steuersignal VGNLA den Wert des Spannungspegels des ersten Abtasttreiber-Steuersignals VGNLA, welches über die Rückkopplungsoperation der Abtastübereinstimmungs-Steuerschaltung 130a, welche unter Bezugnahme auf 5 beschrieben ist, erhalten wird.
  • Der zweite Abtasttreiber-Spannungstreiber 640 weist einen NMOS-Transistor 641 auf, welcher zwischen die zweite Abtasttreiber-Spannungsleitung LAB und die zweite interne Spannungsleitung geschaltet ist. Der NMOS-Transistor 641 hat eine Source, welche mit einem Knoten verbunden ist, welcher die zweite internen Spannung VSS vorsieht, eine Drain, mit welcher die zweite Abtasttreiber-Spannungsleitung LAB verbunden ist, und ein Gate, welches mit einem Knoten verbunden ist, welcher das zweite Abtasttreiber-Steuersignal VLANG vorsieht.
  • Der zweite Komparator 650 vergleicht einen Pegel der zweiten internen Spannung VSS mit einem Pegel einer zweiten Referenzspannung VREFSS und erzeugt das zweite Abtasttreiber-Steuersignal VLANG basierend auf einem Ergebnis des Vergleichs. Das zweite Abtasttreiber-Steuersignal VLANG kann für den zweiten Abtasttreiber-Spannungstreiber 640 vorgesehen sein.
  • Die zweite Stromversorgung 660 ist mit der internen Spannungsleitung verbunden und subtrahiert einen zweiten Strom I2 von der zweiten internen Spannungsleitung. Der zweite Strom I2 der zweiten Stromversorgung 660 kann als ein Bias-Strom des zweiten Abtasttreiber-Spannungstreibers 640 arbeiten, welcher in Serie mit der zweiten Stromversorgung 660 geschaltet ist. Der Pegel der zweiten internen Spannung VSS kann basierend auf einem Betrag des zweiten Stroms I2 der zweiten Stromversorgung variieren. Beispielsweise kann, wenn der Betrag des zweiten Stroms I2 der zweiten Stromversorgung 660 relativ groß ist, der Pegel der zweiten internen Spannung VSS verringert werden, und wenn der Betrag des zweiten Stroms I2 der zweiten Stromversorgung 660 relativ niedrig ist, kann der Pegel der zweiten internen Spannung VSS erhöht werden.
  • In dem zweiten Komparator 650 wird, wenn der Pegel der zweiten internen Spannung VSS höher ist als der Pegel der zweiten Referenzspannung VREFSS, das zweite Abtasttreiber-Steuersignal VLANG auf einem niedrigen logischen Pegel erzeugt und für den zweiten Abtasttreiber-Spannungstreiber 640 vorgesehen. Der NMOS-Transistor 641 des zweiten Abtasttreiber-Spannungstreibers 640 wird in Antwort auf das zweite Abtasttreiber-Steuersignal VLANG des logischen Niedrigpegels abgeschaltet. Demzufolge kann der Pegel der zweiten internen Spannung VSS aufgrund des zweiten Stroms I2 der zweiten Stromversorgung 660 verringert werden.
  • In dem zweiten Komparator 650 wird, wenn der Pegel der zweiten internen Spannung VSS niedriger ist als der Pegel der zweiten Referenzspannung VREFSS das zweite Abtasttreiber-Steuersignal VLANG auf einem hohen Logikpegel erzeugt und für den zweiten Abtasttreiber-Spannungstreiber 640 vorgesehen. Der NMOS-Transistor 641 des zweiten Abtasttreiber-Spannungstreibers 640 wird in Antwort auf das zweite Abtasttreiber-Steuersignal VLANG des hohen Logikpegels angeschaltet und der zweite Strom I2 der zweiten Stromversorgung 660 fließt in den NMOS-Transistor 641. Der Pegel der zweiten internen Spannung VSS kann aufgrund des angeschalteten NMOS-Transistors 641 erhöht werden.
  • Die Operationen, welche obenstehend beschrieben sind, können wiederholt über Rückkopplung durchgeführt werden bis der Pegel der zweiten internen Spannung VSS gleich dem Pegel der zweiten Referenzspannung VREFSS wird. Die Abtastübereinstimmungs-Steuerschaltung 130b kann einen Wert eines Spannungspegels des zweiten Abtasttreiber-Steuersignals VLANG speichern, wenn der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird. Der Wert des Spannungspegels des zweiten Abtasttreiber-Steuersignals VLANG kann durch den Spannungsverteiler 800, welcher in dem beispielhaften Schaltbild der 8 veranschaulicht ist, gespeichert und ausgegeben werden.
  • In einer Ausführungsform ist der Ausgang des NMOS-Transistors 631 der 6 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistoren P11 und P12 der 3 geschaltet ist. In einer Ausführungsform ist der Eingang des NMOS-Transistors 641 in 6 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 7 ist ein ist ein Diagramm zum Beschreiben einer Abtastübereinstimmungs-Steuerschaltung 130c gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung 130c der 1 zu implementieren.
  • Bezug nehmend auf 7 hat, wenn mit der Abtastübereinstimmungs-Steuerschaltung 130a der 5 verglichen, die Abtastübereinstimmungs-Steuerschaltung 130c dieselbe Struktur mit der Ausnahme, dass der zweite Abtasttreiber-Spannungstreiber 540 durch den zweiten Abtasttreiber-Spannungstreiber 640, den zweiten Komparator 650 und die zweite Stromversorgung 660, welche unter Bezugnahme auf 6 beschrieben sind, ersetzt ist. Hierin nachstehend werden dieselben Beschreibungen nicht wiederholt werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130c kann wiederholt eine Rückkopplungsoperation, wodurch der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird, durch ein Verwenden der ersten Stromversorgung 510, des ersten Komparators 520 und des ersten Abtasttreiber-Spannungstreibers 530 durchführen. Die Abtastübereinstimmungs-Steuerschaltung 130c kann den Wert des Spannungspegels des ersten Abtasttreiber-Steuersignal VGNLA speichern, wenn der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird.
  • Die Abtastübereinstimmungs-Steuerschaltung 130c kann wiederholt eine Rückkopplungsoperation, wodurch der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird, durch ein Verwenden des zweiten Abtasttreiber-Spannungstreibers 640, des zweiten Komparators 650 und der zweiten Stromversorgung 660 durchführen. Die Abtastübereinstimmungs-Steuerschaltung 130c kann den Wert des Spannungspegels des zweiten Abtasttreiber-Steuersignal VLANG speichern, wenn der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird.
  • Die Werte der Spannungspegel des ersten und zweiten Abtasttreiber-Steuersignals VGNLA und VLANG der Abtastübereinstimmungs-Steuerschaltung 130c können durch den Spannungsverteiler 800 gespeichert werden und ausgegeben werden, welcher in dem beispielhaften Schaltdiagramm der 8 veranschaulicht ist.
  • In einer Ausführungsform ist der Ausgang des NMOS-Transistors 531 der 7 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistor P11 und P12 der 3 geschaltet ist. In einer Ausführungsform ist der Eingang des NMOS-Transistors 641 in 7 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 8 ist ein Schaltbild des Spannungsverteilers 800 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Der Spannungsverteiler 800 der 8 kann in den Abtastübereinstimmungs-Steuerschaltungen 130a bis 130c, welche unter Bezugnahme auf die 5 bis 7 beschrieben sind, enthalten sein.
  • Bezug nehmend auf 8 weist der Spannungsverteiler 800 eine Mehrzahl von Widerständen R81 bis R86 auf, welche in Serie geschaltet sind, und eine Mehrzahl von Sicherungen 81 bis 86, welche jeweils parallel zu der Mehrzahl von Widerständen R81 bis R86 geschaltet sind. Die Sicherungen 81 bis 86 sind in Serie miteinander geschaltet. Die Mehrzahl von Widerständen R81 bis R86 kann zwischen einen Knoten, welcher die erste interne Spannung VINTA vorsieht, und einen Knoten, welcher die zweite interne Spannung VSS vorsieht, geschaltet sein. Gemäß einer Ausführungsform ist die Mehrzahl von Widerständen R81 bis R86 zwischen andere Spannungen geschaltet als der ersten und zweiten internen Spannung VINTA und VSS.
  • Die Mehrzahl von Sicherungen 81 bis 86 können von einem Bediener abgeschaltet oder verbunden werden, bevor die Bitleitungs-Leseverstärker S/A aktiviert werden, beispielsweise während eines Prozesses zum Herstellen der Speichervorrichtung 100 (es sei Bezug genommen auf 1). Die Sicherungen 81 bis 86 können selektiv basierend auf dem Wert des Spannungspegels des ersten Abtasttreiber-Steuersignal VGNLA, welcher durch die wiederholten Rückkopplungsoperationen durch ein Verwenden der ersten Stromversorgung 510 des ersten Komparators 520 und des ersten Abtasttreiber-Spannungstreibers 530 erhalten wird, in den Abtastübereinstimmungs-Steuerschaltungen 130a und 130c der 5 und 7 abgeschnitten werden. Der Spannungspegel des ersten Abtasttreiber-Steuersignals VGNLA kann bestimmt werden basierend darauf, ob oder ob nicht die Sicherungen 81 bis 86 abgeschnitten sind. Wenn der Spannungspegel des ersten Abtasttreiber-Steuersignals VGNLA bestimmt wird, können die Abtastübereinstimmungs-Steuerschaltungen 130a und 130c die erste Stromversorgung 510 und den ersten Komparator 520 steuern, um nicht mehr zu arbeiten. In einer Ausführungsform wird das erste Abtasttreiber-Steuersignal VGNLA von dem Spannungsverteiler 800 zu dem Gate des NMOS-Transistors 531 ausgegeben und nicht durch den Komparator 520 ausgegeben (beispielsweise ist der Komparator 520 heruntergefahren).
  • Ähnlich können die Sicherungen 81 bis 86 selektiv abgeschnitten werden, basierend auf dem Wert des Spannungspegels des zweiten Abtasttreiber-Steuersignals VLANG, welcher durch die wiederholten Rückkopplungsoperationen unter Verwendung des zweiten Abtasttreiber-Spannungstreibers 640, des Komparators 650 und der zweiten Stromversorgung 660 in den Abtastübereinstimmungs-Steuerschaltungen 130b und 130c der 6 und 7 erhalten wird. Der Spannungspegel des zweiten Abtasttreiber-Steuersignals VLANG kann basierend darauf bestimmt werden, ob oder ob nicht die Sicherungen 81 bis 86 abgeschnitten sind. Wenn der Spannungspegel des zweiten Abtasttreiber-Steuersignals VLANG bestimmt wird, können die Abtastübereinstimmungs-Steuerschaltungen 130b und 130c die zweite Stromversorgung 660 und den zweiten Komparator 650 steuern, um nicht mehr zu arbeiten. In einer Ausführungsform wird das zweite Abtasttreiber-Steuersignal VLANG von dem Spannungsverteiler 800 zu dem Gate des NMOS-Transistors 641 ausgegeben und nicht durch den Komparator 650 ausgegeben (beispielsweise ist der Komparator 650 heruntergefahren).
  • Der Wert (die Werte) des Spannungspegels (der Spannungspegel) des ersten Abtasttreiber-Steuersignals VGNLA und/oder des zweiten Abtasttreiber-Steuersignals VLANG, welche durch den Spannungsverteiler 800 ausgegeben werden, können direkt an das Gate des NMOS-Transistors 531 des ersten Abtasttreiber-Spannungstreibers 530 und/oder das Gate des NMOS-Transistors 641 des zweiten Abtasttreiber-Spannungstreibers 640 angelegt werden. Ein konstanter Strompegel kann der ersten Abtasttreiber-Spannungsleitung LA von der ersten internen Spannung VINTA über den NMOS-Transistor 531 des ersten Abtasttreiber-Spannungstreibers 530 zugeführt werden. Ein konstanter Strompegel kann der zweiten Abtasttreiber-Spannungsleitung LAB von der zweiten internen Spannung VSS über den NMOS-Transistor 641 des zweiten Abtasttreiber-Spannungstreibers 640 zugeführt werden.
  • In einer Ausführungsform führt der Bitleitungs-Leseverstärker S/A (es sei Bezug genommen auf 3) konstant die Abtastoperation innerhalb eines vorbestimmten Bereiches basierend auf den konstanten Strompegeln durch, welche der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB zugeführt werden. Demzufolge kann die Verteilung von Abtastcharakteristiken des Bitleitungs-Leseverstärkers S/A verringert werden. In einer Ausführungsform ist der Bereich ein Spannungsbereich.
  • 9 ist ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung 130d gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung 130 der 1 zu implementieren.
  • Bezug nehmend auf 9 hat, wenn verglichen mit der Abtastübereinstimmungs-Steuerschaltung 130a der 5, die Abtastübereinstimmungs-Steuerschaltung 130d dieselbe Struktur mit Ausnahme dessen, dass die NMOS-Transistoren 531 und 541 des ersten und zweiten Abtasttreiber-Spannungstreibers 530 und 540 durch PMOS-Transistoren 931 und 941 ersetzt sind, und eine Polarität des ersten Komparators 520 die entgegengesetzte ist. Hierin nachstehend werden dieselben Beschreibungen nicht wiederholt werden.
  • Der erste Abtasttreiber-Spannungstreiber 530 weist den PMOS-Transistor 931 auf, welcher zwischen die erste internen Spannungsleitung und die erste Abtasttreiber-Spannungsleitung LA geschaltet ist. Der zweite Abtasttreiber-Spannungstreiber 540 weist den PMOS-Transistor 941 auf, welcher zwischen die zweite Abtasttreiber-Spannungsleitung LAB und die zweite interne Spannungsleitung geschaltet ist.
  • In dem ersten Komparator 520 wird, wenn der Pegel der ersten internen Spannung VINTA höher ist als der Pegel der ersten Referenzspannung VREFA, das erste Abtasttreiber-Steuersignal VGNLA auf einem niedrigen Logikpegel erzeugt, und für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen. Der PMOS-Transistor 931 des ersten Abtasttreiber-Spannungstreibers 530 wird in Antwort auf das erste Abtasttreiber-Steuersignal VGNLA des niedrigen Logikpegels angeschaltet, und der erste Strom I1, welcher von der ersten Stromversorgung 510 zugeführt wird, fließt in den PMOS-Transistor 931. Der Pegel der ersten internen Spannung VINTA kann aufgrund des angeschalteten PMOS-Transistors 931 verringert werden.
  • In dem ersten Komparator 520 wird, wenn der Pegel der ersten internen Spannung VINTA niedriger als der Pegel der ersten Referenzspannung VREFA ist, das erste Abtasttreiber-Steuersignal VGNLA auf einem hohen Logikpegel erzeugt und für den ersten Abtasttreiber-Spannungstreiber 530 vorgesehen. Der PMOS-Transistor 931 des ersten Abtasttreiber-Spannungstreibers 530 wird in Antwort auf das erste Abtasttreiber-Steuersignal VGNLA des hohen Logikpegels abgeschaltet. Demzufolge kann der Pegel der ersten internen Spannung VINTA aufgrund des ersten Stroms I1, welcher der ersten internen Spannungsleitung von der ersten Stromversorgung 510 zugeführt wird, erhöht werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130d kann wiederholt eine Rückkopplungsoperation durchführen bis der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird, und kann den Wert des Spannungspegels des ersten Abtasttreiber-Steuersignals VGNLA speichern, wenn der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird.
  • In einer Ausführungsform ist der Ausgang des PMOS-Transistors 931 der 9 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistoren P11 und P12 der 3 geschaltet ist. In einer Ausführungsform ist der Eingang des PMOS-Transistors 941 in 9 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 10 ist ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung 130e gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung 130 der 1 zu implementieren.
  • Bezug nehmend auf 10 hat, wenn verglichen mit der Abtastübereinstimmungs-Steuerschaltung 130b der 6, die Abtastübereinstimmungs-Steuerschaltung 130e dieselbe Struktur mit Ausnahme dessen, dass die NMOS-Transistoren 631 und 641 des ersten und zweiten Abtasttreiber-Spannungstreibers 630 und 640 durch PMOS-Transistoren 1031 und 1041 ersetzt sind, und eine Polarität des zweiten Komparators 650 die entgegengesetzte ist. Hierin nachstehend werden dieselben Beschreibungen nicht wiederholt werden.
  • Der erste Abtasttreiber-Spannungstreiber 630 weist den PMOS-Transistor 1031 auf, welcher zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung LA geschaltet ist. Der zweite Abtasttreiber-Spannungstreiber 640 weist den PMOS-Transistor 1041 auf, welcher zwischen die zweite Abtasttreiber-Spannungsleitung LAB und die zweite internen Spannungsleitung geschaltet ist.
  • In dem zweiten Komparator 650 wird, wenn der Pegel der zweiten internen Spannung VSS höher ist als der Pegel der zweiten Referenzspannung VREFSS, das zweite Abtasttreiber-Steuersignal VLANG auf einem hohen Logikpegel erzeugt und für den zweiten Abtasttreiber-Spannungstreiber 640 vorgesehen. Der PMOS-Transistor 1041 des zweiten Abtasttreiber-Spannungstreibers 640 wird in Antwort auf das zweite Abtasttreiber-Steuersignal VLANG des hohen Logikpegels abgeschaltet. Demzufolge kann der Pegel der zweiten internen Spannung VSS aufgrund des zweiten Stroms I2 der zweiten Stromversorgung 660 verringert werden.
  • In dem zweiten Komparator 650 wird, wenn der Pegel der zweiten internen Spannung VSS niedriger ist als der Pegel der zweiten Referenzspannung VREFSS, das zweite Abtasttreiber-Steuersignal VLANG auf einem niedrigen Logikpegel erzeugt und für den zweiten Abtasttreiber-Spannungstreiber 640 vorgesehen. Der PMOS-Transistor 1041 des zweiten Abtasttreiber-Spannungstreibers 640 wird in Antwort auf das zweite Abtasttreiber-Steuersignal VLANG des niedrigen Logikpegels angeschaltet, und der zweite Strom I2 der zweiten Stromversorgung 660 fließt in den PMOS-Transistor 1041. Der Pegel der zweiten internen Spannung VSS kann aufgrund des angeschalteten PMOS-Transistors 1041 erhöht werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130e kann wiederholt eine Rückkopplungsoperation durchführen, bis der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird und kann den Wert des Spannungspegels des zweiten Abtasttreiber-Steuersignals VLANG speichern, wenn der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird.
  • In einer Ausführungsform ist der Ausgang des PMOS-Transistors 1031 der 10 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistoren P11 und P12 der 3 geschaltet ist. In einer Ausführungsform ist der Eingang des PMOS-Transistors 1041 in 10 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 11 ist ein Diagramm einer Abtastübereinstimmungs-Steuerschaltung 130f gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts, welche verwendet werden kann, um die Abtastübereinstimmungs-Steuerschaltung 130 der 1 zu implementieren.
  • Bezug nehmend auf 11 hat, wenn verglichen mit der Abtastübereinstimmungs-Steuerschaltung 130c der 7, die Abtastübereinstimmungs-Steuerschaltung 130f dieselbe Struktur mit Ausnahme dessen, dass die NMOS-Transistoren 531 und 641 des ersten und zweiten Abtasttreiber-Spannungstreibers 530 und 640 durch PMOS-Transistoren ersetzt sind, und Polaritäten des ersten und zweiten Komparators 520 und 650 die entgegengesetzten sind. Hierin nachstehend werden dieselben Beschreibungen nicht wiederholt werden.
  • Die Abtastübereinstimmungs-Steuerschaltung 130f kann wiederholt eine Rückkopplungsoperation durchführen, wodurch der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird, und zwar durch ein Verwenden der ersten Stromversorgung 510, des ersten Komparators 520 und des ersten Abtasttreiber-Spannungstreibers 530. Die Abtastübereinstimmungs-Steuerschaltung 130f kann den Wert des Spannungspegels des ersten Abtasttreiber-Steuersignals VGNLA speichern, wenn der Pegel der ersten internen Spannung VINTA gleich zu dem Pegel der ersten Referenzspannung VREFA wird.
  • Die Abtastübereinstimmungs-Steuerschaltung 130f kann wiederholt eine Rückkopplungsoperation durchführen, wodurch der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird, und zwar durch ein Verwenden des zweiten Abtasttreiber-Spannungstreibers 640, des zweiten Komparators 650 und der zweiten Stromversorgung 660. Die Abtastübereinstimmungs-Steuerschaltung 130f kann den Wert des Spannungspegels des zweiten Abtasttreiber-Steuersignals VLANG speichern, wenn der Pegel der zweiten internen Spannung VSS gleich zu dem Pegel der zweiten Referenzspannung VREFSS wird.
  • In einer Ausführungsform ist der Ausgang des PMOS-Transistors 931 der 11 mit einem Knoten verbunden, welcher zwischen die PMOS-Transistoren P11 und P12 der 3 geschaltet ist. In einer Ausführungsform ist der Eingang des PMOS-Transistors 1041 in 11 mit einem Knoten verbunden, welcher zwischen die NMOS-Transistoren N11 und N12 der 3 geschaltet ist.
  • 12 ist ein Diagramm von Schaltungen, welche in einem anderen Beispiel der Bitleitungs-Leseverstärker S/A enthalten sind, welche in 2 veranschaulicht sind.
  • Bezug nehmend auf 12 weisen die Bitleitungs-Leseverstärker S/A einen ersten und einen zweiten Isolator 151 und 152, einen ersten und zweiten Offsetentferner 153 und 154 und einen Leseverstärker 155 auf.
  • Der erste Isolator 151 ist zwischen die Bitleitung BL und eine Abtastbitleitung SABL geschaltet, und der zweite Isolator 152 ist zwischen die komplementäre Bitleitung BLB und eine komplementäre Abtastbitleitung SABLB geschaltet. Der erste und der zweite Isolator 151 und 152 empfangen ein Isoliersignal ISO und arbeiten in Antwort auf das Isoliersignal ISO.
  • Der erste Isolator 151 weist einen ersten Isoliertransistor ISO_1 auf, welcher zwischen der Bitleitung BL und der Abtastbitleitung SABL in Antwort auf das Isoliersignal ISO verbindet oder blockiert. Ein Ende des ersten Isoliertransistors ISO_1 ist mit der Bitleitung BL verbunden, das andere Ende des ersten Isoliertransistors ISO_1 ist mit der Abtastbitleitung SABL verbunden, und ein Gate des ersten Isoliertransistors ISO_1 ist mit dem Isoliersignal ISO verbunden. Demnach kann der erste Isolator 151 verwendet werden, um die Bitleitung BL mit der Abtastbitleitung SABL zu verbinden oder um die Bitleitung BL von der Abtastbitleitung SABL zu trennen.
  • Der zweite Isolator 152 weist einen zweiten Isoliertransistor ISO_2 auf, welcher zwischen der komplementären Bitleitung BLB und der komplementären Abtastbitleitung SABLB in Antwort auf das Isoliersignal ISO verbindet oder blockiert. Ein Ende des zweiten Isoliertransistors ISO_2 ist mit der komplementären Bitleitung BLB verbunden, das andere Ende des zweien Isoliertransistors ISO_2 ist mit der komplementären Abtastbitleitung SABLB verbunden, und ein Gate des zweiten Isoliertransistors ISO_2 kann mit dem Isoliersignal ISO verbunden sein. Demnach kann der zweite Isolator 152 verwendet werden, um die komplementäre Bitleitung BLB mit der komplementären Abtastbitleitung SABLB zu verbinden oder um die komplementäre Bitleitung BLB von der komplementären Abtastbitleitung SABLB zu trennen.
  • Der erste Offsetentferner 153 ist zwischen die Bitleitung BL und die komplementäre Abtastbitleitung SABLB geschaltet, und der zweite Offsetentferner 154 ist zwischen die komplementäre Bitleitung BLB und die Abtastbitleitung SABL geschaltet. Der erste und der zweite Offsetentferner 153 und 154 empfangen ein Offsetentfernungssignal OC und arbeiten in Antwort auf das Offsetentfernungssignal OC.
  • Der erste Offsetentferner 153 weist einen ersten Offsetentfernungstransistor OC_1 auf, welcher zwischen der Bitleitung BL und der komplementären Abtastbitleitung SABLB in Antwort auf das Offsetentfernungssignal OC verbindet oder blockiert. Ein Ende des ersten Offsetentfernungstransistors OC_1 ist mit der Bitleitung BL verbunden, das andere Ende des ersten Offsetentfernungstransistors OC_1 ist mit der komplementären Abtastbitleitung SABLB verbunden, und ein Gate des ersten Offsetentfernungstransistors OC_1 ist mit dem Offsetentfernungssignal OC verbunden. Demnach kann der erste Offsetentfernungstransistor OC_1 verwendet werden, um die Bitleitung BL mit der komplementären Abtastbitleitung SABLB zu verbinden oder um die Bitleitung BL von der komplementären Abtastbitleitung SABLB zu trennen.
  • Der zweite Offsetentferner 154 weist einen zweiten Offsetentfernungstransistor OC_2 auf, welcher zwischen der komplementären Bitleitung BLB und der Abtastbitleitung SABL in Antwort auf das Offsetentfernungssignal OC verbindet oder blockiert. Ein Ende des zweiten Offsetentfernungstransistors OC_2 ist mit der komplementären Bitleitung BLB verbunden, das andere Ende des zweiten Offsetentfernungstransistors OC_2 ist mit der Abtastbitleitung SABL verbunden, und ein Gate des zweiten Offsetentfernungstransistors OC_2 ist mit dem Offsetentfernungssignal OC verbunden. Demnach kann der zweite Offsetentfernungstransistor OC_2 die komplementäre Bitleitung BLB mit der Abtastbitleitung SABL verbinden oder die komplementäre Bitleitung BLC von der Abtastbitleitung SABL trennen.
  • Der Leseverstärker 155 ist zwischen die Abtastbitleitung SABL und die komplementäre Abtastbitleitung SABLB geschaltet und tastet ab und verstärkt eine Spannungsdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung BLB basierend auf dem ersten und zweiten Steuersignal LA und LAB. Der Leseverstärker 155 weist einen ersten und einen zweiten PMOS-Transistor P_1 und P_2 und einen ersten und zweiten NMOS-Transistor N_1 und N_2 auf.
  • Ein Ende des ersten PMOS-Transistors P_1 ist mit der komplementären Abtastbitleitung SABLB verbunden, das andere Ende des ersten PMOS-Transistors P_1 ist mit der ersten Abtasttreiber-Spannungsleitung LA verbunden, und ein Gate des ersten PMOS-Transistors P_1 ist mit der Abtastbitleitung SABL verbunden. Ein Ende des zweiten PMOS-Transistors P_2 ist mit der Abtastbitleitung SABL verbunden, das andere Ende des zweiten PMOS-Transistors P_2 ist mit der Abtasttreiber-Spannungsleitung LA verbunden, und ein Gate des zweiten PMOS-Transistors P_2 ist mit der komplementären Abtastbitleitung SABL verbunden.
  • Ein Ende des ersten NMOS-Transistors N_1 ist mit der komplementären Abtastbitleitung SABLB verbunden, das andere Ende des ersten NMOS-Transistors N_1 ist mit der zweiten Abtasttreiber-Spannungsleitung LAB verbunden, und ein Gate des ersten NMOS-Transistors N_1 ist mit der Bitleitung BL verbunden. Ein Ende des zweiten NMOS-Transistors N_2 ist mit der Abtastbitleitung SABL verbunden, das andere Ende des zweiten NMOS-Transistors N_2 ist mit der zweiten Abtasttreiber-Spannungsleitung LAB verbunden, und ein Gate des zweiten NMOS-Transistors N_2 ist mit der komplementären Bitleitung BLB verbunden.
  • Die 13 und 14 sind Diagramme zum Beschreiben eines Betriebs des Bitleitungs-Leseverstärkers S/A der 12. In dem Zeitdiagramm der 13 zeigt eine x-Achse die Zeit an, und eine y-Achse zeigt einen Signalpegel an. Beispielsweise wird angenommen, dass die Speicherzelle MC Daten „1“ speichert.
  • Bezug nehmend auf 13 führt der Bitleitungs-Leseverstärker S/A sequenziell eine Vorladeoperation, eine Offsetentfernungsoperation, eine Ladungsteilungsoperation, eine Vorabtastoperation und eine Erneut-Speicherungsoperation durch.
  • In einer ersten Sektion t0-t1 führt der Bitleitungs-Leseverstärker S/A die Vorladeoperation durch. Hier sind das Isoliersignal ISO und das Offsetentfernungssignal OC logisch hoch H und ein Paar der Bitleitung BL und der komplementären Bitleitung BLB und ein Paar der Abtastbitleitung SABL und der komplementären Abtastbitleitung SABLB werden auf die Vorladungsspannung VBL vorgeladen.
  • In einer zweiten Sektion t1-t2 führt der Bitleitungs-Leseverstärker S/A die Offsetentfernungsoperation durch. Hier wird das Isoliersignal ISO logisch niedrig L. Die erste Abtasttreiber-Spannungsleitung LA wird von der Vorladungsspannung VBL zu der ersten internen Spannung VINTA erhöht, und die zweite Abtasttreiber-Spannungsleitung LAB wird von der Vorladungsspannung VBL auf die zweite interne Spannung VSS verringert.
  • Der erste und der zweite Isoliertransistor ISO_1 und ISO_2 des Bitleitungs-Leseverstärkers S/A werden in Antwort auf das Isoliersignal ISO des logischen niedrig L abgeschaltet, und der erste und zweite Offsetentfernungstransistor OC_1 und OC_2 des Bitleitungs-Leseverstärkers S/A werden in Antwort auf das Offsetentfernungssignal OC des logischen hoch H angeschaltet. Hier geht die erste Abtasttreiber-Spannungsleitung LA von der Vorladungsspannung VBL zu der ersten internen Spannung VINTA über und die zweite Abtasttreiber-Spannungsleitung LAB geht von der Vorladungsspannung VBL zu der zweiten internen Spannung VSS über. Danach geht die erste Abtasttreiber-Spannungsleitung LA von der ersten internen Spannung VINTA zu der Vorladungsspannung VBL über, und die zweite Abtasttreiber-Spannungsleitung LAB geht von der zweiten internen Spannung VSS zu der Vorladungsspannung VBL über.
  • In dem Bitleitungs-Leseverstärker S/A können beispielsweise der erste und zweite PMOS-Transistor P_1 und P_2 und der erste und zweite NMOS-Transistor N_1 und N_2 unterschiedliche Schwellspannungen Vth aufgrund von PVT haben. In diesem Fall kann ein Offsetrauschen in dem Bitleitungs-Leseverstärker S/A aufgrund von Differenzen in den Schwellspannungen Vth zwischen dem ersten und zweiten PMOS-Transistor P_1 und P_2 und dem ersten und zweiten NMOS-Transistor N_1 und N_2 erzeugt werden. Hierin nachstehend wird ein Verfahren zum Kompensieren eines Offset in dem Bitleitungs-Leseverstärker S/A über die Offsetentfernungsoperation basierend auf einem ersten bis vierten Beispiel beschrieben werden.
  • Als das erste Beispiel Fall I wird angenommen, dass die Schwellspannung Vth des ersten NMOS-Transistors N_1 höher ist als die Schwellspannung Vth des zweiten NMOS-Transistors N_2. Der erste und zweite NMOS-Transistor N_1 und N_2 können als Dioden arbeiten. Ein Strom, welcher durch den ersten NMOS-Transistor N_1 fließt, kann geringer sein als ein Strom, welcher durch den zweiten NMOS-Transistor N_2 fließt. Ebenso kann ein Strom, welcher durch den ersten PMOS-Transistor P_1 fließt, geringer sein als ein Strom, welcher durch den zweiten PMOS-Transistor P_2 fließt. Demzufolge kann die komplementäre Bitleitung BLB auf einen vorbestimmten Pegel erhöht werden verglichen mit der Bitleitung, welche in 14 veranschaulicht ist.
  • Als der zweite beispielhafte Fall II wird angenommen, dass die Schwellenspannung Vth des zweiten NMOS-Transistors N_2 höher ist als die Schwellenspannung Vth des ersten NMOS-Transistors N_1. Der erste und zweite NMOS-Transistor N_1 und N_2 können als Dioden arbeiten. Ein Strom, welcher durch den zweiten NMOS-Transistor N_2 fließt, kann geringer sein als ein Strom, welcher durch den ersten NMOS-Transistor N_1 fließt. Ebenso kann ein Strom, welcher durch den zweiten PMOS-Transistor P_2 fließt, geringer sein als ein Strom, welcher durch den ersten PMOS-Transistor P_1 fließt. Demzufolge kann die komplementäre Bitleitung BLB auf einen vorbestimmten Pegel erniedrigt werden, verglichen mit der Bitleitung, welche in 14 veranschaulicht ist.
  • Als der dritte beispielhafte Fall III wird angenommen, dass die Schwellenspannung Vth des ersten PMOS-Transistors P_1 höher ist als die Schwellenspannung Vth des zweiten PMOS-Transistors P_2. Ein Strom, welcher durch den ersten PMOS-Transistor P_1 fließt, kann geringer sein als ein Strom, welcher durch den zweiten PMOS-Transistor P_2 fließt. Der erste und zweite NMOS-Transistor N_1 und N_2 können einen vorbestimmten Strombetrag als Dioden abführen. Demzufolge kann die komplementäre Bitleitung BLB auf einen vorbestimmten Pegel erhöht werden, verglichen zu der Bitleitung BL, welche in 14 veranschaulicht ist.
  • Als der vierte beispielhafte Fall IV wird angenommen, dass die Schwellenspannung Vth des zweiten PMOS-Transistors P_2 höher ist als die Schwellenspannung Vth des ersten PMOS-Transistors P_1. Ein Strom, welcher durch den zweiten PMOS-Transistor P_2 fließt, kann geringer sein als ein Strom, welcher durch den ersten PMOS-Transistor P_1 fließt. Der erste und zweite NMOS-Transistor N_1 und N_2 können einen vorbestimmten Strombetrag als Dioden ableiten. Demzufolge kann die komplementäre Bitleitung BLB auf einen vorbestimmten Pegel erniedrigt werden, verglichen mit der Bitleitung BL, welche in 14 veranschaulicht ist.
  • In dem ersten bis vierten Fall I bis IV, welche obenstehend beschrieben sind, kann die Spannung der komplementären Bitleitung BLB auf den vorbestimmten Pegel verglichen mit der Bitleitung BL erhöht oder verringert werden, sodass die Bitleitung BL und die komplementäre Bitleitung BLB eine vorbestimmte Spannungsdifferenz haben. Diese Spannungsdifferenz kann als eine Offsetspannung aufgrund von Offsetrauschen interpretiert werden. Dies zeigt an, dass die Bitleitung BL und die komplementäre Bitleitung BLB derart angeordnet sind, dass die Bitleitung BL und die komplementäre Bitleitung BLB eine Spannungsdifferenz haben, welche der Offsetspannung entspricht, sodass das Offsetrauschen des Bitleitungs-Leseverstärkers S/A entfernt wird. Das heißt, dass der Bitleitungs-Leseverstärker S/A den Offset durch die Offsetentfernungsoperation kompensieren kann.
  • In einer dritten Sektion t2-t3 führt der Bitleitungs-Leseverstärker S/A die Ladungsteilungsoperation durch. Hier werden das Isoliersignal ISO und das Offsetentfernungssignal OC logisch niedrig L, die Wortleitung WL, welche mit der Speicherzelle MC verbunden ist, wird aktiviert und ein Ladungsteilen tritt zwischen einer Ladung, welche in einem Zellkondensator der Speicherzelle MC gespeichert ist, und einer Ladung, welche in der Bitleitung gespeichert ist, auf. Wenn das Datum „1“ in der Speicherzelle MC gespeichert ist, kann ein Spannungspegel der Bitleitung BL auf einen vorbestimmten Pegel während der Ladungsteilungsoperation erhöht werden. Gemäß einer anderen Ausführungsform kann, wenn ein Datum „0“ in der Speicherzelle MC gespeichert ist, der Spannungspegel der Bitleitung BL auf einen vorbestimmten Pegel während der Ladungsteilungsoperation verringert werden.
  • In einer vierten Sektion t3-t4 führt der Bitleitungs-Leseverstärker S/A die Vorabtastoperation durch. Hier geht die erste Abtasttreiber-Spannungsleitung LA zu der ersten internen Spannung VINTA über, und die zweite Abtasttreiber-Spannungsleitung LAB geht zu der zweiten internen Spannung VSS über. Demzufolge kann der Bitleitungs-Leseverstärker S/A die Abtastbitleitung SABL auf die erste interne Spannung VINTA erhöhen und kann die komplementäre Abtastbitleitung SABLB auf die zweite interne Spannung VSS verringern basierend auf einer Spannungsdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung BLB.
  • In einer fünften Sektion t4-t5 führt der Bitleitungs-Leseverstärker S/A die Erneut-Speicherungsoperation durch. Hier wird das Isoliersignal ISO logisch hoch H, um den ersten und zweiten Isoliertransistor ISO_1 und ISO_2 anzuschalten. Das Paar der Bitleitung BL und der komplementären Bitleitung BLB und das Paar der Abtastbitleitung SABL und der komplementären Abtastbitleitung SABLB können verbunden werden, und das Paar der Bitleitung BL und der komplementären Bitleitung BLB können geladen werden oder entladen werden auf einen Spannungspegel des Paars von Abtastbitleitung SABL und der komplementären Abtastbitleitung SABLB.
  • 15 ist ein Flussdiagramm eines Verfahrens zum konstanten Steuern von Abtastoperationen der Bitleitungs-Leseverstärker S/A gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Das Verfahren der 15 kann durch die Bitleitungs-Leseverstärker S/A und die Abtastübereinstimmungs-Steuerschaltungen 130a bis 130f, welche unter Bezugnahme auf die 3 bis 14 beschrieben sind, durchgeführt werden.
  • Bezug nehmend auf 15 wird in Operation S1510 die Bitleitung BL und die komplementäre Bitleitung BLB, welche mit den Bitleitungs-Leseverstärkern S/A verbunden ist, vorgeladen und auf dem vorgeladenen Zustand aufrechterhalten. Der Bitleitungs-Leseverstärker S/A der 3 kann die Bitleitung BL und die komplementäre Bitleitung BLB auf die Vorladungsspannung VBL in Antwort auf das Entzerrsignal PEQ des logischen Hoch in der ersten Sektion T1 der 4 vorladen. Alternativ kann der Bitleitungs-Leseverstärker S/A der 13 das Paar der Bitleitung BL und der komplementären Bitleitung BLB und das Paar der Abtastbitleitung SABL und der komplementären Abtastbitleitung SABLB auf die Vorladungsspannung VBL in Antwort auf das Isoliersignal ISO und das Offsetentfernsignal OC des logischen Hoch in der ersten Sektion t0 bis t1 der 14 vorladen.
  • In Operation S1520 wird eine Operation zum Zuführen des ersten Stroms I1 zu der ersten internen Spannungsleitung durch ein Verwenden der ersten Stromquelle 530 oder eine Operation zum Subtrahieren des zweiten Stroms I2 von der zweiten internen Spannungsleitung durch ein Verwenden der zweiten Stromquelle 640 durchgeführt.
  • In Operation S1530 werden der Pegel der Spannung der ersten internen Spannungsleitung und der Pegel der ersten Referenzspannung VREFA verglichen (siehe beispielsweise Komparator 520 in 5). Basierend auf einem Ergebnis des Vergleichs wird, wenn der Pegel der Spannung der ersten internen Spannungsleitung und der Pegel der ersten Referenzspannung VREFA gleich zueinander sind, das erste Abtasttreiber-Steuersignal VGNLA erzeugt. Ein Pegel von Strom, welcher der ersten Abtasttreiber-Spannungsleitung LA zugeführt wird, kann basierend auf dem ersten Abtasttreiber-Steuersignal VGNLA bestimmt werden.
  • Der Pegel der Spannung der zweiten internen Spannungsleitung und der Pegel der zweiten Referenzspannung VREFSS werden verglichen (siehe beispielsweise Komparator 650 in 6). Basierend auf einem Ergebnis des Vergleichs wird, wenn der Pegel der Spannung der zweiten internen Spannungsleitung und der Pegel der zweiten Referenzspannung VREFSS gleich zueinander sind, das zweite Abtasttreiber-Steuersignal VLANG erzeugt. Ein Pegel von Strom, welcher der zweiten Abtasttreiber-Spannungsleitung LAB zugeführt wird, kann basierend auf dem zweiten Abtasttreiber-Steuersignal VLANG bestimmt werden.
  • In Operation S1540 werden vor den Abtastoperationen der Bitleitungs-Leseverstärker S/A das erste und/oder das zweite Abtasttreiber-Steuersignal VGNLA und/oder VLANG in dem Spannungsverteiler 800 der 8 gespeichert. Basierend darauf, ob die Sicherungen 81 bis 86 in dem Spannungsverteiler 800 abgeschnitten sind oder nicht, wird/werden das erste Abtasttreiber-Steuersignal VGNLA und/oder das zweite Abtasttreiber-Steuersignal VLANG gespeichert.
  • In Operation S1550 werden die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung LA in Antwort auf das erste Abtasttreiber-Steuersignal VGNLA miteinander verbunden und die zweite interne Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung LAB werden miteinander in Antwort auf das zweite Abtasttreiber-Steuersignal VLANG verbunden, wobei das erste und das zweite Treibersteuersignal VGNLA und VLANG in dem Spannungsverteiler 800 gespeichert werden.
  • Das erste und zweite Abtasttreiber-Steuersignal VGNLA und VLANG können Pegel von Strömen steuern, welche jeweils der ersten Abtasttreiber-Spannungsleitung LA und der zweiten Abtasttreiber-Spannungsleitung LAB zugeführt werden, welche die Bitleitungs-Leseverstärker S/A treiben, um konstant zu sein. Demzufolge können die Abtastoperationen oder die Offsetentfernungsoperationen der Bitleitungs-Leseverstärker S/A der 3 und 12 konstant werden. Ebenso können, auch wenn Vorrichtungscharakteristiken der Bitleitungs-Leseverstärker S/A variieren, da die Bitleitungs-Leseverstärker S/A konstant basierend auf den konstanten Pegeln von Strömen, welche jeweils der ersten und der zweiten Abtasttreiber-Spannungsleitung LA und LAB zugeführt werden, betrieben werden, eine Verteilung von Abtastcharakteristiken oder eine Verteilung der Offsetentfernung der Bitleitungs-Leseverstärker S/A verringert werden.
  • Während das erfinderische Konzept insbesondere unter Bezugnahme auf Ausführungsformen davon gezeigt und beschrieben wurde, wird verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne von dem Umfang des erfinderischen Konzepts, wie es durch die beigefügten Ansprüche definiert ist, abzuweichen.

Claims (24)

  1. Speichervorrichtung, die Folgendes aufweist: eine Mehrzahl von Speicherzellblöcken (CBO bis CBn+1), wobei jeder Speicherzellblock (CBO bis CBn+1) eine Mehrzahl von Speicherzellen aufweist; eine Mehrzahl von Bitleitungs-Leseverstärkerblöcken (SAO bis SAn), welche zwischen den Speicherzellblöcken (CBO bis CBn+1) angeordnet sind und Bitleitungs-Leseverstärker (S/A) aufweisen, welche Abtastoperationen zum Abtasten und Verstärken von Daten der Speicherzellen durchführen; und eine Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f), welche mit einem oder mehreren der Bitleitungs-Leseverstärkerblöcke (SAO bis SAn) verbunden ist und Pegel von Strömen bestimmt, welche jeweils einer ersten Abtasttreiber-Spannungsleitung (LA) und einer zweiten Abtasttreiber-Spannungsleitung (LAB) zugeführt werden, wobei die erste Abtasttreiber-Spannungsleitung (LA) und die zweite Abtasttreiber-Spannungsleitung (LAB) mit den Bitleitungs-Leseverstärkern (S/A) des einen oder der mehreren Bitleitungs-Leseverstärkerblöcken (SAO bis SAn) verbunden sind, mit welchen die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) verbunden ist, wobei die Bitleitungs-Leseverstärker (S/A) des einen oder der mehreren Bitleitungs-Leseverstärkerblöcke (SAO bis SAn) basierend auf den Pegeln von Strömen der ersten und zweiten Abtasttreiber-Spannungsleitungen (LA, LAB) betrieben werden, wobei die Pegel von Strömen durch die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) bestimmt werden.
  2. Speichervorrichtung nach Anspruch 1, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) einen Spannungsverteiler (800) aufweist, welcher Widerstände (R81 bis R86) aufweist, welche in Serie geschaltet sind, und Sicherungen (81 bis 86), welche parallel mit den Widerständen (R81 bis R86) geschaltet sind, wobei der Spannungsverteiler (800) ein Abtasttreiber-Steuersignal (VGNLA, VLANG) speichert basiert darauf, ob die Sicherungen (81 bis 86) abgeschnitten sind oder nicht, und die Pegel von Strömen, welche jeweils der ersten und der zweiten Abtasttreiber-Spannungsleitung (LA, LAB) zugeführt werden, in Antwort auf das Abtasttreiber-Steuersignal (VGNLA, VLANG) bestimmt werden.
  3. Speichervorrichtung nach Anspruch 2, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) das Abtasttreiber-Steuersignal (VGNLA, VLANG) in dem Spannungsverteiler (800) vor den Abtastoperationen der Bitleitungs-Leseverstärker (S/A) speichert.
  4. Speichervorrichtung nach Anspruch 3, wobei das Abtasttreiber-Steuersignal (VGNLA, VLANG) in dem Spannungsverteiler (800) in einem Prozess zum Herstellen der Speichervorrichtung (100) gespeichert wird.
  5. Speichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130c; 130d; 130f) Folgendes aufweist: eine erste Stromquelle (510), welche mit einer ersten internen Spannungsleitung verbunden ist; einen ersten Komparator (520), welcher einen Pegel einer Spannung der ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung (VREFA) vergleicht, und ein erstes Abtasttreiber-Steuersignal (VGNLA) erzeugt, wenn der Pegel der Spannung der ersten internen Spannungsleitung gleich zu dem Pegel der ersten Referenzspannung (VREFA) ist; und einen ersten Abtasttreiber-Spannungstreiber (530), welcher die erste interne Spannungsleitung mit der ersten Abtasttreiber-Spannungsleitung (LA) in Antwort auf das erste Abtasttreiber-Steuersignal (VGNLA) verbindet, und die erste Abtasttreiber-Spannungsleitung (LA) basierend auf dem bestimmten Pegel des Stroms der ersten Abtasttreiber-Spannungsleitung (LA) betreibt.
  6. Speichervorrichtung nach Anspruch 5, wobei der erste Abtasttreiber-Spannungstreiber (530) einen NMOS-Transistor (531) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal (VGNLA) vorsieht, und zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung (LA) geschaltet ist.
  7. Speichervorrichtung nach Anspruch 5, wobei der erste Abtasttreiber-Spannungstreiber (530) einen PMOS-Transistor (931) aufweist, welcher ein Gate, welches mit einem Knoten verbunden ist, aufweist, welcher das erste Abtasttreiber-Steuersignal (VGNLA) vorsieht, und zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung (LA) geschaltet ist.
  8. Speichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130b; 130c; 130e; 130f) Folgendes aufweist: eine erste Stromquelle (660), welche mit einer ersten internen Spannungsleitung verbunden ist; einen ersten Komparator (650), welcher einen Pegel einer Spannung der ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung (VREFSS) vergleicht und ein erstes Abtasttreiber-Steuersignal (VLANG) erzeugt, wenn der Pegel der Spannung der ersten internen Spannungsleitung gleich zu dem Pegel der ersten Referenzspannung (VREFSS) ist; und einen ersten Abtasttreiber-Spannungstreiber (640), welcher die erste interne Spannungsleitung mit der zweiten Abtasttreiber-Spannungsleitung (LAB) in Antwort auf das erste Abtasttreiber-Steuersignal (VLANG) verbindet, und die zweite Abtasttreiber-Spannungsleitung (LAB) basierend auf dem bestimmten Pegel des Stroms der zweiten Abtasttreiber-Spannungsleitung (LAB) betreibt.
  9. Speichervorrichtung nach Anspruch 8, wobei der erste Abtasttreiber-Spannungstreiber (640) einen NMOS-Transistor (641) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal (VLANG) vorsieht, und zwischen die erste interne Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung (LAB) geschaltet ist.
  10. Speichervorrichtung nach Anspruch 8, wobei der erste Abtasttreiber-Spannungstreiber (640) einen PMOS-Transistor (1041) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal (VLANG) vorsieht, und zwischen die erste interne Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung (LAB) geschaltet ist.
  11. Speichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130c; 130f) Folgendes aufweist: eine erste Stromquelle (510), welche mit einer ersten internen Spannungsleitung verbunden ist; einen ersten Komparator (520), welcher einen Pegel einer Spannung der ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung (VREFA) vergleicht, und ein erstes Abtasttreiber-Steuersignal (VGNLA) erzeugt, wenn der Pegel der Spannung der ersten internen Spannungsleitung gleich zu dem Pegel der ersten Referenzspannung (VREFA) ist; einen ersten Abtasttreiber-Spannungstreiber (530), welcher die erste interne Spannungsleitung mit der ersten Abtasttreiber-Spannungsleitung (LA) in Antwort auf das erste Abtasttreiber-Steuersignal (VGNLA) verbindet, und die erste Abtasttreiber-Spannungsleitung (LA) basierend auf dem bestimmten Pegel von Strom der ersten Abtasttreiber-Spannungsleitung (LA) betreibt; eine zweite Stromquelle (660), welche mit einer zweiten internen Spannungsleitung verbunden ist; einen zweiten Komparator (650), welcher einen Pegel einer Spannung der zweiten internen Spannungsleitung mit einem Pegel einer zweiten Referenzspannung (VREFSS) vergleicht, und ein zweites Abtasttreiber-Steuersignal (VLANG) erzeugt, wenn der Pegel der Spannung der zweiten internen Spannungsleitung gleich zu dem Pegel der zweiten Referenzspannung (VLANG) ist; und einen zweiten Abtasttreiber-Spannungstreiber (640), welcher die zweite interne Spannungsleitung mit der zweiten Abtasttreiber-Spannungsleitung (LAB) in Antwort auf das zweite Abtasttreiber-Steuersignal (VLANG) verbindet, und die zweite Abtasttreiber-Spannungsleitung (LAB) basierend auf dem bestimmten Pegel des Stroms der zweiten Abtasttreiber-Spannungsleitung (LAB) betreibt.
  12. Speichervorrichtung nach Anspruch 11, wobei der erste Abtasttreiber-Spannungstreiber (530) einen ersten NMOS-Transistor (531) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal (VGNLA) vorsieht, und zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung (LA) geschaltet ist, und der zweite Abtasttreiber-Spannungstreiber (640) einen zweiten NMOS-Transistor (641) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das zweite Abtasttreiber-Steuersignal (VLANG) vorsieht, und zwischen die zweite interne Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung (LAB) geschaltet ist.
  13. Speichervorrichtung nach Anspruch 11, wobei der erste Abtasttreiber-Spannungstreiber (530) einen ersten PMOS-Transistor (931) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das erste Abtasttreiber-Steuersignal (VGNLA) vorsieht, und zwischen die erste interne Spannungsleitung und die erste Abtasttreiber-Spannungsleitung (LA) geschaltet ist, und der zweite Abtasttreiber-Spannungstreiber (640) einen zweiten PMOS-Transistor (1041) aufweist, welcher ein Gate aufweist, welches mit einem Knoten verbunden ist, welcher das zweite Abtasttreiber-Steuersignal (VLANG) vorsieht, und zwischen die zweite interne Spannungsleitung und die zweite Abtasttreiber-Spannungsleitung (LAB) geschaltet ist.
  14. Speichervorrichtung nach Anspruch 1, wobei jeder der Bitleitungs-Leseverstärker (S/A) Folgendes aufweist: einen P-Typ Leseverstärker (PSA), welcher eine Spannungsdifferenz zwischen einer Bitleitung (BL) und einer komplementären Bitleitung (BLB) abtastet und verstärkt, mit welchen die Speicherzellen verbunden sind, und einen hohen Pegel der verstärkten Spannungsdifferenz in den Abtastoperationen zuführt; einen N-Typ Leseverstärker (NSA), welcher die Spannungsdifferenz zwischen der Bitleitung (BL) und der komplementären Bitleitung (BLB), mit welcher die Speicherzellen verbunden sind, abtastet und verstärkt, und einen niedrigen Pegel der verstärkten Spannungsdifferenz in den Abtastoperationen zuführt; und eine Vorladungs- und Äquivalenzschaltung (EQ), welche die Bitleitung (BL) und die komplementäre Bitleitung (BLB) auf einen Pegel einer Vorladungsspannung vor den Abtastoperationen entzerrt.
  15. Speichervorrichtung, die Folgendes aufweist: eine Mehrzahl von Speicherzellblöcken (CBO bis CBn+1), wobei jeder Speicherzellblock (CBO bis CBn+1) eine Mehrzahl von Speicherzellen aufweist; eine Mehrzahl von Bitleitungs-Leseverstärkerblöcken (SAO bis SAn), welche zwischen den Speicherzellblöcken (CBO bis CBn+1) angeordnet sind und Bitleitungs-Leseverstärker (S/A) aufweisen, welche Operationen zum Entfernen einer Offsetspannung zwischen einer Bitleitung (BL) und einer komplementären Bitleitung (BLB) durchführen, mit welchen die Speicherzellen verbunden sind, und eine Spannungsdifferenz zwischen der Bitleitung (BL) und der komplementären Bitleitung (BLB) abtasten und verstärken; und eine Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f), welche mit einem oder mehreren der Bitleitungs-Leseverstärkerblöcken (SAO bis SAn) verbunden ist und Pegel von Strömen bestimmt, welche jeweils einer ersten Abtasttreiber-Spannungsleitung (LA) und einer zweiten Abtasttreiber-Spannungsleitung (LAB) zugeführt werden, wobei die erste Abtasttreiber-Spannungsleitung (LA) und die zweite Abtasttreiber-Spannungsleitung (LAB) mit den Bitleitungs-Leseverstärkern (S/A) des einen oder der mehreren Bitleitungs-Leseverstärkerblöcken (SAO bis SAn) verbunden sind, mit welchen die Abtastübereinstimmungs-Steuerschaltung (130) verbunden ist, wobei die Bitleitungs-Leseverstärker (S/A) des einen oder der mehreren Bitleitungs-Leseverstärkerblöcke (SAO bis SAn) basierend auf den Pegeln von Strömen der ersten und zweiten Abtasttreiber-Spannungsleitung (LA, LAB) betrieben werden, wobei die Pegel von Strömen durch die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) bestimmt werden.
  16. Speichervorrichtung nach Anspruch 15, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) einen Spannungsverteiler (800) aufweist, welcher Widerstände (R81 bis R86) aufweist, welche in Serie geschaltet sind, und Sicherungen (81 bis 86), welche parallel mit den Widerständen (R81 bis R86) geschaltet sind, wobei der Spannungsverteiler (800) ein Abtasttreiber-Steuersignal (VGNLA, VLANG) speichert basiert darauf, ob die Sicherungen (81 bis 86) abgeschnitten sind oder nicht, und die Pegel von Strömen, welche jeweils der ersten und der zweiten Abtasttreiber-Spannungsleitung (LA, LAB) zugeführt werden, in Antwort auf das Abtasttreiber-Steuersignal (VGNLA, VLANG) bestimmt werden.
  17. Speichervorrichtung nach Anspruch 16, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) das Abtasttreiber-Steuersignal (VGNLA, VLANG) in dem Spannungsverteiler (800) vor den Operationen zum Entfernen der Offsetspannung mittels der Bitleitungs-Leseverstärker (S/A) speichert.
  18. Speichervorrichtung nach einem der Ansprüche 15 bis 17, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130c; 130d; 130f) einen Pegel einer Spannung einer ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung (VREFA) vergleicht, ein Abtasttreiber-Steuersignal (VGNLA) erzeugt, wenn der Pegel der Spannung der ersten internen Spannungsleitung gleich zu dem Pegel der ersten Referenzspannung (VREFA) ist, und die erste Abtasttreiber-Spannungsleitung (LA) basierend auf dem bestimmten Pegel von Strom der ersten Abtasttreiber-Spannungsleitung (LA) in Antwort auf das Abtasttreiber-Steuersignal (VGNLA) betreibt.
  19. Speichervorrichtung nach einem der Ansprüche 15 bis 17, wobei die Abtastübereinstimmungs-Steuerschaltung (130; 130a; 130b; 130c; 130d; 130e; 130f) einen Pegel einer Spannung einer ersten internen Spannungsleitung mit einem Pegel einer ersten Referenzspannung (VREFSS) vergleicht, ein Abtasttreiber-Steuersignal (VLANG) erzeugt, wenn der Pegel der Spannung der zweiten internen Spannungsleitung gleich zu dem Pegel der ersten Referenzspannung (VREFSS) ist, und die zweite Abtasttreiber-Spannungsleitung (LAB) basierend auf dem bestimmten Pegel von Strom der zweiten Abtasttreiber-Spannungsleitung (LAB) in Antwort auf das Abtasttreiber-Steuersignal (VLANG) betreibt.
  20. Speichervorrichtung nach einem der Ansprüche 15 bis 17, wobei jeder der Bitleitungs-Leseverstärker (S/A) Folgendes aufweist: einen ersten Isoliertransistor (ISO_1), welcher die Bitleitung (BL) mit einer Abtastbitleitung (SABL) in Antwort auf ein Isoliersignal (ISO) verbindet; einen ersten Offsetentfernungstransistor (OC_1), welcher die Bitleitung (BL) mit einer komplementären Abtastbitleitung (SABLB) in Antwort auf ein Offsetentfernungssignal (OC) verbindet; einen P-Typ Leseverstärker (PSA), welcher einen hohen Pegel der verstärkten Spannungsdifferenz in Abtastoperationen zuführt; einen N-Typ Leseverstärker, welcher einen niedrigen Pegel der verstärkten Spannungsdifferenz in den Leseoperationen zuführt; einen zweiten Isoliertransistor (ISO_2), welche die komplementäre Bitleitung (BLB) mit der komplementären Abtastbitleitung (SABLB) in Antwort auf das Isoliersignal (ISO) verbindet; und einen zweiten Offsetentfernungstransistor (OC_2), welcher die komplementäre Bitleitung (BLB) mit der Abtastbitleitung (SABL) in Antwort auf das Offsetentfernungssignal (OC) verbindet.
  21. Speichervorrichtung, die Folgendes aufweist: eine erste und eine zweite Speicherzelle; eine Bitleitung (BL), welche mit der ersten Speicherzelle verbunden ist; eine komplementäre Bitleitung (BLB), welche mit der zweiten Speicherzelle verbunden ist; einen ersten Leseverstärker (PSA), welcher zwischen die Bitleitung (BL) und die komplementäre Bitleitung (BLB) geschaltet ist, um einen hohen Spannungspegel zuzuführen, welcher in einer Operation zum Abtasten und Verstärken von Daten der Speicherzelle verstärkt wird; einen zweiten Leseverstärker (NSA), welcher zwischen die Bitleitung (BL) und die komplementäre Bitleitung (BLB) geschaltet ist, um einen niedrigen Spannungspegel zuzuführen, welcher in einer Operation zum Abtasten und Verstärken von Daten der Speicherzelle verstärkt wird; und eine Steuerschaltung, welche eine erste konstante Spannung für den ersten Leseverstärker (PSA) und eine zweite konstante Spannung für den zweiten Leseverstärker (NSA) vorsieht.
  22. Speichervorrichtung nach Anspruch 21, wobei der erste Leseverstärker (PSA) ein Paar von PMOS-Transistoren (P11, P12) aufweist, welche in Serie zwischen die Bitleitung (BL0) und die komplementäre Bitleitung (BLBO) geschaltet sind, wobei der zweite Leseverstärker (NSA) ein Paar von NMOS-Transistoren (N11, N12) aufweist, welche in Serie zwischen die Bitleitung (BL) und die komplementäre Bitleitung (BLB) geschaltet sind, wobei eine erste Abtasttreiber-Spannungsleitung (LA), welche die erste konstante Spannung empfängt, mit einem Knoten zwischen den PMOS-Transistoren (P11, P12) verbunden ist, und eine zweite Abtasttreiber-Spannungsleitung (LAB), welche die zweite konstante Spannung empfängt, mit einem Knoten zwischen den NMOS-Transistoren (N11, N12) verbunden ist.
  23. Speichervorrichtung nach Anspruch 22, wobei die Steuerschaltung Folgendes aufweist: einen ersten Abtasttreibertransistor (531), welcher zwischen der ersten Abtasttreiber-Spannungsleitung (LA) und einem Knoten, welcher eine erste interne Spannung (VINTA) vorsieht, verbunden ist; einen zweiten Abtasttreibertransistor (541), welcher zwischen die zweite Abtasttreiber-Spannungsleitung (LAB) und einen Knoten geschaltet ist, welcher die zweite interne Spannung (VSS), niedriger als die erste interne Spannung (VINTA), vorsieht; und einen Komparator (520), welcher einen ersten Eingang, welcher die erste interne Spannung (VINTA) empfängt, einen zweiten Eingang, welcher eine Referenzspannung (VREFA) empfängt, und einen Ausgang, welcher mit einem Gate des ersten Abtasttreibertransistors (531) verbunden ist, aufweist.
  24. Speichervorrichtung nach Anspruch 22, wobei die Steuerschaltung Folgendes aufweist: einen ersten Abtasttreibertransistor (531), welcher zwischen der ersten Abtasttreiber-Spannungsleitung und einem Knoten, welcher eine erste interne Spannung (VINTA) vorsieht, verbunden ist; einen zweiten Abtasttreibertransistor (641), welcher zwischen die zweite Abtasttreiber-Spannungsleitung (LAB) und einen Knoten geschaltet ist, welcher eine zweite interne Spannung (VSS) niedriger als die erste interne Spannung (VREFA) vorsieht; und einen Komparator (650), welcher einen ersten Eingang aufweist, welcher die zweite interne Spannung (VSS) empfängt, einen zweiten Eingang, welcher eine Referenzspannung (VREFSS) empfängt, und einen Ausgang, welcher mit einem Gate des zweiten Abtasttreibertransistors (641) verbunden ist.
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