-
HINTERGRUND DER ERFINDUNTG
-
Gebiet der Erfindung
-
Die
Erfindung betrifft einen Halbleiterspeicher, und spezieller betrifft
sie einen nichtflüchtigen ferroelektrischen
Speicher.
-
Hintergrund
gemäß der einschlägigen Technik
-
Ferroelektrische
Speicher, d.h. FRAMs (Ferroelectric Random Access Memory) mit einer
Datenverarbeitungsgeschwindigkeit, die im Wesentlichen derjenigen
eines DRAM (Dynamic Random Access Memory) ähnlich ist, wie er in weitem
Umfang als Halbleiterspeicher verwendet wird und Daten selbst dann
aufbewahren kann, wenn die Spannung abgeschaltet ist, genießen Aufmerksamkeit
als Speicher der nächsten
Generation. Ein FRAM, d.h. ein Speicher mit einer Struktur, die
der eines DRAM ähnlich ist,
ist mit einem Kondensator aus einem ferroelektrischen Material versehen,
um die hohe Restpolarisation des ferroelektrischen Materials zu
nutzen. Die Restpolarisation erlaubt eine Aufbewahrung eines Datenwerts
selbst nach dem Wegnehmen eines elektrischen Felds.
-
1 veranschaulicht die Charakteristikkurve
einer Hystereseschleife eines üblichen
ferroelektrischen Materials.
-
Aus 1 ist es ersichtlich, dass
eine durch ein elektrisches Feld induzierte Polarisation nicht gelöscht wird,
sondern eine bestimmte Menge (Zustände 'd' und 'a') selbst bei Wegnahme des elektrischen Felds
wegen des Vorhandenseins der Restpolarisation (oder spontanen Polarisation)
verbleibt. Die Zustände 'd' und 'a' entsprechen '1' bzw '0' bei
Anwendung auf Speicher.
-
Ein
einschlägiger
nichtflüchtiger
ferroelektrischer Speicher wird unter Bezugnahme auf die beigefügten Zeichnungen
erläutert. 2 veranschaulicht das System
einer Einheitszelle eines einschlägigen nichtflüchtigen
ferroelektrischen Speichers.
-
Gemäß 2 ist das System der Einheitszelle
des einschlägigen
nichtflüchtigen
ferroelektrischen Speichers mit einer in einer Richtung ausgebildeten
Bitleitung B/L, einer rechtwinklig zur Bitleitung ausgebildeten
Wortleitung W/L, einer von der Wortleitung in derselben Richtung
wie dieser beabstandet ausgebildeten Plattenleitung P/L, einem Transistor T1,
dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung
verbunden ist, und einem ferroelektrischen Kondensator FC1 versehen,
dessen erster Anschluss mit dem Drain des Transistors T1 und dessen
zweiter Anschluss mit der Plattenleitung P/L verbunden ist.
-
Nun
wird eine Schaltung zum Ansteuern des einschlägigen ferroelektrischen Speichers
erläutert. Die 3a und 3b veranschaulichen eine Schaltung zum
Ansteuern des einschlägigen
ferroelektrischen Speichers.
-
Die
Schaltung zum Ansteuern des einschlägigen ferroelektrischen Speichers
mit 1T/1C-Struktur ist mit Folgendem versehen: einem Bezugsspannungsgenerator 1 zum
Erzeugen einer Bezugsspannung; einem Bezugsspannungsstabilisator 2 mit mehreren
Transistoren Q1 bis Q4 und einem Kondensator C1 zum Stabilisieren
von Bezugsspannungen auf zwei benachbarten Bitleitungen; einem ersten
Bezugsspannungsspeicher 3 mit mehreren Transistoren Q6
und Q7 sowie Kondensatoren C2 und C3 zum jeweiligen Einspeichern
der logischen Werte "1" und "0" auf benachbarten Bitleitungen; einer
ersten Ausgleichseinrichtung 4 mit einem Transistor Q5
zum Ausgleichen zweier benachbarter Bitleitungen; einem ersten Hauptzellenarray 5,
das mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden
ist, um Daten zu speichern; einem ersten Leseverstärker 6 mit
mehreren Transistoren Q10 bis Q15; einem P-Leseverstärker PSA
zum Erfassen von Daten in durch die Wortleitung ausgewählten Zellen innerhalb
der Vielzahl von Zellen im ersten Hauptzellenarray 5; einem
zweiten Hauptzellenarray 7 das mit voneinander verschiedenen
Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern; einem
zweiten Bezugsspannungsspeicher 8 mit mehreren Transistoren
Q28 und Q29 sowie Kondensatoren C9 und C10 zum Speichern von Bezugsspannungen
mit logischen Werten "1" und "0" auf benachbarten Bitleitungen; und
einem zweiten Leseverstärker 9 mit
mehreren Transistoren Q16 bis Q25; und einem N-Leseverstärker NSA
zum Erfassen und Weiterleiten eines Datenwerts im zweiten Hauptzellenarray 7.
-
Nun
wird der Daten-Eingabe/Ausgabe-Betrieb des einschlägigen ferroelektrischen
Speichers erläutert. 4 veranschaulicht ein zeitbezogenes Diagramm
für den
Schreibmodusbetrieb des einschlägigen
ferroelektrischen Speichers und 5 veranschaulicht
ein zeitbezogenes Diagramm eines Lesemodusbetriebs des einschlägigen ferroelektrischen
Speichers.
-
Beim
Schreiben wird ein Schreibmodus gestartet, wenn ein externes Chipaktivierungssignal CSBpad
von hoch auf niedrig aktiviert wird und ein Schreibaktivierungssignal
WEBpad gleichzeitig von hoch auf niedrig angelegt wird. Wenn im
Schreibmodus mit der Adressendecodierung gestartet wird, wird ein
an eine relevante Wortleitung angelegter Impuls von niedrig auf
hoch überführt, um
eine Zelle auszuwählen.
So wird in einem Intervall, in dem die Wortleitung auf hoch gehalten
wird, die relevante Plattenleitung aufeinanderfolgend für ein Intervall
auf einem hohen Signal und für
das andere Intervall auf einem niedrigen Signal gehalten. Um den
logischen Wert "1" oder "0" in die ausgewählte Zelle zu schreiben, wird
ein mit dem Schreibaktivierungssignal WEBpad synchronisiertes hohes
oder niedriges Signal an die relevante Bitleitung angelegt. Das
heißt,
dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und
das an die Plattenleitung angelegte Signal im Intervall niedrig
ist, in dem das an die Wortleitung angelegte Signal hoch ist, der
logische Wert "1" in den ferroelektrischen
Kondensator eingeschrieben wird. Wenn dagegen ein niedriges Signal
an die Bitleitung angelegt wird und das an die Plattenleitung angelegte
Signal hoch ist, wird der logische Wert "0" in
den ferroelektrischen Kondensator geschrieben.
-
Nun
wird der Betrieb zum Lesen des durch den oben genannten Schreibmodusbetrieb
in die Zelle eingespeicherten Datenwerts erläutert.
-
Wenn
das Chipaktivierungssignal extern von hoch auf niedrig aktiviert
wird, werden alle Bitleitungen auf niedrige Spannung ausgeglichen,
bevor eine relevante Wortleitung ausgewählt wird. Das heißt, dass,
gemäß den 3A und 3B, dann, wenn ein hohes Signal an die
Ausgleichseinrichtung 4 angelegt wird und ein hohes Signal
an die Transistoren Q18 und Q19 angelegt wird, die Bitleitungen
auf eine niedrige Spannung Vss ausgeglichen werden, da sie über den
Transistor Q19 geerdet werden. Außerdem werden die Transistoren
Q5, Q18 und Q19 ausgeschaltet, um die Bitleitungen zu deaktivieren,
es wird eine Adresse decodiert und die decodierte Adresse bewirkt,
dass ein niedriges Signal auf der relevanten Wortleitung auf ein
hohes Signal übergeht,
um die relevante Zelle auszuwählen.
An die Plattenleitung der ausgewählten
Zelle wird ein hohes Signal angelegt, um einen im ferroelektrischen
Speicher gespeicherten, dem logischen Wert "1" entsprechenden
Datenwert herauszulösen.
Wenn im ferroelektrischen Speicher der logische Wert "0" gespeichert ist, wird kein Datenwert
herausgelöst,
der dem logischen Wert "0" entspricht. Der
nicht herausgelöste
Datenwert und der herausgelöste
Datenwert sorgen entsprechend der oben genannten Hystereseschleife
für voneinander
verschiedene Werte, so dass der Leseverstärker den logischen Wert "1" oder "0" erfasst.
Der Fall des herausgelösten
Datenwerts ist ein Fall, in dem der Wert in der Hystereseschleife
der 1 von 'd' auf 'f' wechselt,
und der Fall eines nicht herausgelösten Datenwerts ist derjenige,
wenn der Wert in der Hystereseschleife der 1 von 'a' auf 'f' wechselt. Daher wird, wenn der Leseverstärker aktiviert
wird, nachdem eine bestimmte Zeitperiode verstrichen ist, im Fall
des herausgelösten
Datenwerts, der logische Wert "1" verstärkt geliefert,
während
im Fall des nicht herausgelösten
Datenwerts der logische Wert "0" geliefert wird.
Nachdem der Leseverstärker
so einen Datenwert geliefert hat, wird, um den ursprünglichen Datenwert
wiederherzustellen, die Plattenleitung in einem Zustand, in dem
ein hohes Signal an die relevante Wortleitung angelegt ist, von
hoch auf niedrig deaktiviert. Beim einschlägigen ferroelektrischen Speicher
mit 1T/1C-Struktur
benötigen
Daten-Eingabe/Ausgabe-Vorgänge
für eine
Bezugszelle vielmehr Betriebsvorgänge als Betriebsvorgänge für die Hauptzelle.
-
Beim
oben genannten einschlägigen
ferroelektrischen Speicher besteht das folgende Problem.
-
Die
Verwendung einer Bezugszelle beim Lesen von Hauptzellen mit einer
Anzahl, die einige hundertmal größer als
diejenige der Bezugszelle ist, in einem Zustand mit ferroelektrischer
Charakteristik ist nicht in angemessener Weise gewährleistet,
wobei die Bezugszelle vielmehr Betriebsvorgänge als die Hauptzellen benötigt, was
eine schnelle Beeinträchtigung
der Bezugszelle verursacht, was zu einer Spannungsinstabilität, einer
Beeinträchtigung
der Bauteil-Betriebseigenschaften und zu kurzer Lebensdauer führt.
-
Ein
oben beschriebener ferroelektrischer Speicher ist beispielsweise
in der
US 5,680,344 gezeigt.
-
Die
US 5,781,495 beschreibt
eine Halbleitervorrichtung mit einem Hauptzellenarray mit einer Vielzahl
von Unterzellenarrays, einer Vielzahl von globalen Bitleitungen,
kurzen lokalen Bitleitungen, die über ein Eingangs-/Ausgangsgate
mit einem Leseverstärker
verbunden sind, dessen andere Seite mit lokalen Bitleitungen verbunden
ist. Ferner sind Spaltenauswahlleitungen vorgesehen, die über einen Schalter
zur Steuerung des Eingangs-/Ausgangsgates mit einer lokalen Spaltenauswahlleitung
verbindbar sind.
-
Hierbei
ist jedem Unterzellenarray für
jede Spalte ein eigener Leseverstärker zugeordnet.
-
Die
US 4,873,664 beschreibt
einen ferroelektrischen Speicher bei dem eine Vielzahl von Speicherzellen über eine
Bitleitung mit einem Leseverstärker
verbunden sind. Eine komplementäre
Bitleitung verbindet eine weitere Vielzahl von Speicherzellen mit
dem anderen Eingang des Leseverstärkers. Sowohl die Bitleitung
als auch die komplementäre Bitleitung
sind mit einer Dummy-Zelle verbunden.
-
Aus
der JP 10-200061 ist ein weiterer ferroelektrischer Speicher mit
Einheitszellen vom Typ 2T/2C bekannt.
-
Zusammenfassung
der Erfindung
-
Der
Erfindung liegt die Aufgabe zugrunde, einen weiteren nichtflüchtigen
ferroelektrischen Speicher bereitzustellen, dessen Betriebseigenschaften insbesondere
dadurch verbessert sind, dass die Anzahl der Zugriffe auf eine Bezugszelle
identisch mit der Anzahl der Zugriffe auf die zugeordneten Hauptzellen
ist.
-
Diese
Aufgabe wird durch den nichtflüchtigen
ferroelektrischen Speicher nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen
und Weiterbildungen der Erfindung sind in den nachgeordneten Unteransprüchen beschrieben.
-
Erfindungsgemäß ist eine
Bezugsbitleitungssteuerung mit einem Bezugsleseverstärker, der
mit einer Bezugsbitleitung des Paares globaler Bezugsbitleitungen
verbunden ist und eine Hauptbitleitungssteuerung mit einer Anzahl
von Hauptleseverstärkern vorgesehen,
die auf einer Seite der Bezugsbitleitungssteuerung ausgebildet und
jeweils mit einer der globalen Hauptbitleitungen verbunden sind,
um Signale zu erfassen, wie sie über
die globalen Hauptbitleitungen geliefert werden. Um eine Bezugsspannung
zu empfangen, sind die Hauptleseverstärker mit dem Bezugsleseverstärker verbunden,
der ein über
die angeschlossene Bezugsbitleitung geliefertes Signal erfasst und
eine entsprechende Bezugsspannung an die Hauptleseverstärker liefert.
-
KURZE BESCHREIBUNG
DER ZEICHNUNGEN
-
Die
beigefügten
Zeichnungen, die vorhanden sind, um für ein weiteres Verständnis der
Erfindung zu sorgen veranschaulichen ein Ausführungsbeispiel der Erfindung
und dienen zusammen mit der Beschreibung dazu, die Prinzipien der
Erfindung zu erläutern.
-
In
den Zeichnungen ist folgendes dargestellt.
-
1 veranschaulicht
die Charakteristikkurve einer üblichen
ferroelektrischen Hystereseschleife;
-
2 veranschaulicht
ein Einheitszellensystem eines einschlägigen nichtflüchtigen
ferroelektrischen Speichers;
-
3a und 3b veranschaulichen
eine Ansteuerungsschaltung zum Ansteuern eines einschlägigen ferroelektrischen
Speichers;
-
4 veranschaulicht
ein zeitbezogenes Schreibmodusdiagramm für den einschlägigen ferroelektrischen
Speicher;
-
5 veranschaulicht
ein zeitbezogenes Lesemodusdiagramm für den einschlägigen ferroelektrischen
Speicher;
-
6 veranschaulicht
ein System mit zwei Einheitszellen eines nichtflüchtigen ferroelektrischen Speichers
gemäß einem
bevorzugten Ausführungsbeispiel
der Erfindung;
-
7a und 7b veranschaulichen
das System mit zwei Einheitszellen in 6, das in 1T/1C-Einheitszellen
unterteilt ist;
-
8a veranschaulicht
ein Blockdiagramm eines Zellenarrays des nichtflüchtigen ferroelektrischen Speichers;
-
8b veranschaulicht
ein Blockdiagramm eines Zellenarrays des nichtflüchtigen ferroelektrischen Speichers,
wenn das Zellenarray in 8a wiederholt
wird;
-
9 veranschaulicht
ein detailliertes System eines Hauptzellenarrays;
-
10 veranschaulicht
ein detailliertes System des Hauptzellenarrays in 9;
-
11 veranschaulicht
ein detailliertes System eines Unterzellenarrays;
-
12 veranschaulicht
ein detailliertes System des Zellenarrays in 8a;
-
13 veranschaulicht
ein detailliertes System des Zellenarrays in 8a, mit
Konzentration auf die Hauptbitleitungssteuerung und die Bezugsbitleitungssteuerung;
-
14 veranschaulicht
ein detailliertes System einer Bitleitungs-Vorabladeschaltung;
-
15 veranschaulicht
ein detailliertes System einer Bitleitungsvorabladepegel-Liefereinrichtung
zum Liefern eines Bitleitungsvorabladepegels;
-
16a veranschaulicht ein Blockdiagramm eines Bezugsleseverstärkers;
-
16b veranschaulicht ein Blockdiagramm eines anderen
Ausführungsbeispiels
eines Bezugsleseverstärkers;
-
17 veranschaulicht
ein detailliertes System der Pegelschiebeeinrichtung in 16;
-
18 veranschaulicht
ein detailliertes System eines ersten Leseverstärkers;
-
19 veranschaulicht
einen zweiten Leseverstärker;
-
20 veranschaulicht
ein zeitbezogenes Betriebsdiagramm des ersten und zweiten Leseverstärkers;
-
21 veranschaulicht
ein zeitbezogenes Betriebsdiagramm im Lesemodus eines Leseverstärkers;
-
22 veranschaulicht
ein zeitbezogenes Betriebsdiagramm im Schreibmodus eines Leseverstärkers;
-
23 veranschaulicht
ein Zellenarraysystem eines nichtflüchtigen ferroelektrischen Speichers;
-
24 veranschaulicht
ein detailliertes System des Zellenarrays in 23, mit
Konzentration auf das Hauptzellenarray;
-
25 veranschaulicht
ein detailliertes Systems des Zellenarrays in 23,
mit Konzentration auf die erste Hauptbitleitungssteuerung und die
erste Bezugsbitleitungssteue rung; und
-
26 veranschaulicht
ein detailliertes System des Zellenarrays in 23, mit
Konzentration auf die zweite Hauptbitleitungssteuerung und die zweite
Bezugsbitleitungssteuerung.
-
DETAILLIERTE
BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
-
Nun
wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung
Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele
veranschaulicht sind. G veranschaulicht ein
System mit zwei Einheitszellen eines nichtflüchtigen ferroelektrischen Speichers.
-
Gemäß 6 ist
das System mit zwei Einheitszellen eines nichtflüchtigen ferroelektrischen Speichers
mit Folgendem versehen: einer ersten Teilwortleitung SWL1, die in
einer Richtung ausgebildet ist; einer zweiten Teilwortleitung SWL2,
die parallel zur ersten Teilwortleitung SWL1 ausgebildet ist; einer
ersten Bitleitung Bit_n und einer zweiten Bitleitung Bit_n+1 rechtwinklig
zu den Teilwortleitungen SWL1 und SWL2, mit Beabstandung voneinander; einem
ersten Schalttransistor T1 mit einem Gateanschluss, der mit der
ersten Teilwortleitung SWL1 verbunden ist, einem Sourceanschluss,
der mit der ersten Bitleitung Bit_n verbunden ist, und einem Drain, der
mit dem Anschluss auf einer Seite eines ersten ferroelektrischen
Kondensators FC1 verbunden ist (der Anschluss auf der anderen Seite
des ersten ferroelektrischen Kondensators FC1 ist mit der zweiten Teilwortleitung
SWL2 verbunden); und einem zweiten Schalttransistor T2 mit einem
Gateanschluss, der mit der zweiten Teilwortleitung SWL2 verbunden
ist, einem Sourceanschluss, der mit der zweiten Bit leitung Bit_n+1
verbunden ist, und einem Drainanschluss, der mit dem Anschluss auf
einer Seite des zweiten ferroelektrischen Kondensators FC2 verbunden
ist. So beinhaltet der erfindungsgemäße nichtflüchtige ferroelektrische Speicher
zwei Teilwortleitungen, zwei Bitleitungen und zwei Schalttransistoren
und zwei ferroelektrische Kondensatoren, die zwischen den Bitleitungen
und den Wortleitungen angeordnet sind.
-
Die 7a und 7b veranschaulichen das
System mit zwei Einheitszellen in 6, das in 1T/1C-Einheitszellen
unterteilt ist, wobei eine Kombination derselben einen Speicher
mit einem Paar von Einheitszellen bildet.
-
Gemäß 7a beinhaltet
eine Einheitszelle C111 in einem Paar von Speicherzellen eine erste Teilwortleitung
SWL1, eine zweite Teilwortleitung SWL2, die parallel zur ersten
Teilwortleitung SWL1 angeordnet ist, eine erste Bitleitung Bit_n,
die rechtwinklig zur ersten und zweiten Teilwortleitung SWL1 und
SWL2 angeordnet ist, einen ersten Transistor T1, dessen Gateanschluss
mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Sourceanschluss
mit der ersten Bitleitung Bit_n verbunden ist, und einen ersten
ferroelektrischen Kondensator FC1 zwischen dem Drainanschluss des
ersten Transistors T1 und der zweiten Teilwortleitung SWL2. Wie
es in 7b dargestellt ist, beinhaltet
die andere Einheitszelle C121 eine erste Teilwortleitung SWL1, eine zweite
Teilwortleitung SWL2, die parallel zur ersten Teilwortleitung SWL1
angeordnet ist, eine zweite Bitleitung Bit_n+1, die rechtwinklig
zur ersten und zweiten Teilwortleitung SWL1 und SWL2 angeordnet
ist, einen zweiten Transistor T2, dessen Gateanschluss mit der zweiten
Teilwortleitung SWL2 verbunden ist und dessen Sourceanschluss mit
der zweiten Bitleitung Bit_n+1 verbunden ist und einen zweiten ferroelektrischen
Kondensator FC2 zwischen dem Drainanschluss des zweiten Transistors
T2 und der ersten Teilwortleitung SWL1. So ver fügt das erfindungsgemäße nichtflüchtige Speicherzellenarray über Paar von
Einheitszellen, wie sie in den 7a und 7b dargestellt
sind, die wiederholt und kontinuierlich angeordnet sind.
-
Das
oben genannte nichtflüchtige
Speicherzellenarray mit Paaren von Einheitszellen wird nun im Ein-
zelnen erläutert. 8a veranschaulicht
ein Blockdiagramm eines Zellenarrays des nichtflüchtigen ferroelektrischen Speichers.
-
Gemäß 8a beinhaltet
das Zellenarray des nichtflüchtigen
ferroelektrischen Speichers ein Hauptzellenarray 71, einen
Teilwortleitungstreiber 73, der auf einer Seite des Hauptzellenarrays 71 ausgebildet
ist, eine unter dem Hauptzellenarray 71 ausgebildete Hauptbitleitungssteuerung 75 sowie
eine auf einer Seite der Hauptbitleitungssteuerung 75 ausgebildete
Bezugsbitleitungssteuerung 77. Das Hauptzellenarray 71 beinhaltet
seinerseits intern eine Anzahl von Zellenarrays. Eine wiederholte
Anordnung des in 8a dargestellten Systems führt zu einem
System, wie es in 8b dargestellt ist.
-
Indessen
veranschaulicht 9 ein detailliertes System eines
Hauptzellenarrays einschließlich,
einer Anzahl von Zellenarrays (als "Unterzellenarray" bezeichnet), wie zuvor erläutert. Unter
der Anzahl von Unterzellenarrays 71_1, 71_2, 71_3,
..., 71_n existiert nur ein aktiviertes Unterzellenarray.
-
10 veranschaulicht
ein detailliertes System des Hauptzellenarrays in 9.
-
Gemäß 10 existiert
eine Anzahl globaler Bitleitungen BLG_n, BLG_n+1, ... über jedes
der Unterzellenarrays hinweg. Außerdem existieren lokale Bitleitungen
BLL1_n, ..., BLLn_n in jedem der Unterzellenarrays 71_1, 71_2,
.... entsprechend den globalen Bitleitungen BLG_n, BLG_n+1, ....
Das heißt, dass
Schalter SWL11, SWL12, ..., SW1n/SWL21, SWL22, ..., SW2n/SWLn1,
SWLnn existieren, die jeweils zwischen lokalen Bitleitungen und
globalen Bitleitungen vorhanden sind, um zwischen den lokalen Bitleitungen
und den globalen Bitleitungen elektrische Verbindungen herzustellen.
-
11 veranschaulicht
ein detailliertes System eines Unterzellenarrays.
-
Gemäß 11 beinhaltet
das Unterzellenarray eine Anzahl von Paaren erster Teilwortleitungen SWL1
und zweiter Teilwortleitungen SWL2, die wiederholt angeordnet sind.
Es existiert eine Anzahl globaler Bitleitungen BLG_n, BLG_n+1, ...
rechtwinklig zu den Paaren von Teilwortleitungen SWL1 und SWL2,
wobei für
zwei globale Bitleitungen BLG_n, BLG_n+1 gilt, dass mit der globalen
Bitleitung BLG_n die Einheitszellen C111, C112, ..., C11n, wie in 7a dargestellt,
verbunden sind und mit der anderen globalen Bitleitung BLG_n+1 die
Einheitszellen C121, C122, ..., C12n, wie in 7b dargestellt,
verbunden sind. So beinhaltet das Unterzellenarray 71_1 Paare
von Speicherzellen einschließlich
zweier globaler Bitleitungen BLG_n und BLG_n+1, zweier Teilwortleitungen
SWL1 und SWL2, zweier Schalttransistoren T1 und T2 sowie zweier
ferroelektrischer Kondensatoren FC1 und FC2, mit wiederholter Anordnung.
-
Nun
wird ein Verfahren zum Auswählen
einer Zelle im oben genannten Unterzellenarray erläutert.
-
Wie
erläutert,
beinhaltet das Hauptzellenarray, wie in 11 dargestellt,
das wiederholt angeordnete Unterzellenarray.
-
Von
den mehreren Unterzellenarrays wird nur ein Unterzellenarray aktiviert,
und insbesondere wird nur ein Paar von Teilwortleitungen aktiviert.
Daher wird, wenn einmal ein Paar von Teilwortleitungen aktiviert
ist, der in der mit den aktivierten Teilwortleitungen verbundenen
Einheitszelle gespeicherte Datenwert über die relevante lokale Bitleitung
an die relevante globale Bitleitung übertragen. Über jeweilige lokale Bitleitungen übertragene
Daten werden an die mehreren globalen Bitleitungen geliefert, die
ihrerseits mit den aktivierten Teilwortleitungen verbunden sind,
um die Daten an die Bitleitungssteuerung (nicht dargestellt) zu übertragen.
Wie erläutert,
verfügt
die Bitleitungssteuerung über
Leseverstärker
(nicht dargestellt), die jeweils mit der globalen Bitleitung verbunden
sind. Demgemäß wird ein
Datenwert von nur einem der mehreren Leseverstärker über eine Datenleitung geliefert.
-
12 veranschaulicht
ein detailliertes System des Zellenarrays in 8a, wobei,
wie erläutert, das
Hauptzellenarray 71 eine Anzahl von Unterzellenarrays 71_1, 71_2,
... enthält.
Außerdem
sind die globalen Hauptbitleitungen BLG_n, BLG_n+1, ... über die
Hauptzellenarrays 71_1, 71_2, ... hinweg mit der
Hauptbitleitungssteuerung 75 verbunden, und die globalen
Bezugsbitleitungen BLRG_1, BLRG_2 sind mit der Bezugsbitleitungssteuerung 77 verbunden. Die
Bezugsbitleitungssteuerung 77 nimmt zwei globale Bezugsbitleitungen
BLRG_1 und BLRG_2 auf. Wie dargestellt, verfügt jedes Unterzellenarray über den
globalen Hauptbitleitungen entsprechende lokale Hauptbitleitungen.
Zum Beispiel ist eine erste globale Hauptbitleitung BLG_n mit einer
Anzahl lokaler Hauptbitleitungen BLL1_n, BLL2_n, ... versehen. Außerdem sind
zwischen den lokalen Hauptbitleitungen und den globalen Hauptbitleitungen
Schalter SW11, SW21, ... vorhanden. Es existieren lokale Bezugsbitleitungen
BLLR1_1, BLLR1_2/-BLLR2_1, BLLR2_2/.../BLLRn_1,
BLLRn_2 entsprechend den glo balen Bezugsbitleitungen BLRG_1, BLRG_2.
Außerdem
existieren Schalter SWR11, SW12/SW21, SW22/SWRn1, SWn2 zwischen
den lokalen Bezugsbitleitungen und den globalen Bezugsbitleitungen BLR_1
und BLRG_2. Demgemäß wird ein
beliebiges der Anzahl von Unterzellenarrays 71_1, 71_2,
... ausgewählt
und die lokale Hauptbitleitung in einem relevanten Unterzellenarray
wird mit der globalen Hauptbitleitung verbunden, um schließlich einen
Datenwert an die Hauptbitleitungssteuerung zu übertragen. In ähnlicher
Weise wird die lokale Bezugsbitleitung in einem Unterzellenarray
mit der relevanten globalen Bezugsbitleitung verbunden, um schließlich einen Datenwert
an die Bezugsbitleitungssteuerung 77 zu übertragen.
-
Indessen
veranschaulicht 13 ein detailliertes System
des Zellenarrays in 8a, mit Konzentration auf die
Hauptbitleitungssteuerung und die Bezugsbitleitungssteuerung.
-
Gemäß 13 existieren
Hauptleseverstärker
SA1, SA2, ..., 75_1, 75_2, ... entsprechend den globalen
Hauptbitleitungen BLG_n, BLG_n+1, .... Von den zwei globalen Bezugsbitleitungen
BLRG_1 und BLRG_2 ist eine mit dem Bezugsleseverstärker 77a verbunden,
von dem eine Bezugsspannung CREF an alle Hauptleseverstärker 75_1, 75_2,
... geliefert wird. Es existiert eine BPC (Bitleitungs-Vorabladeschaltung) 76_1, 76_2,
... zwischen benachbarten globalen Hauptbitleitungen BLG_n und BLG_n+1 oder
BLG_n+1 und BLG_n+2, .... Es existiert auch eine Bitleitungs-Vorabladeschaltung 77_1 zwischen der
letzten globalen Hauptbitleitung BLG_n+n und der globalen Bezugsbitleitung
BLRG_2, die mit dem Bezugsleseverstärker 77a verbunden
ist. Außerdem wird
eine konstante Spannung an die globale Bezugsbitleitung BLRG_1 angelegt,
die nicht mit dem Bezugsleseverstärker 77a verbunden
ist.
-
14 veranschaulicht
ein detailliertes System der Bitlei tungs-Vorabladeschaltung.
-
Gemäß 14 beinhaltet
die Bitleitungs-Vorabladeschaltung eine Anzahl globaler Bitleitungen
BLG_n und BLG_n+1, ..., Bitleitungs-Ausgleichsschalter BQESW 78_1, 78_2,
... zwischen den globalen Bitleitungen BLG_n, BLG_n+1, ... sowie eine
Anzahl von Bitleitungs-Vorabladeschaltern BPCSW 79_1, 79_2,
... zum Schalten eines Signals BEQLEV von einer Bitleitungsvorabladepegel-Liefereinrichtung
(nicht dargestellt) an jede der globalen Bitleitungen BLG_n, BLG_n+1,
.... Jeder der Bitleitungs-Ausgleichsschalter 78_1, 78_2,
.... und der Bitleitungs-Vorabladeschalter 79_1, 79_2,
... beinhaltet einen NMOS-Transistor. Daher entspricht der Pegel des
Signals von der. Bitleitungsvorabladepegel-Liefereinrichtung der
Schwellenspannung des NMOS-Transistors oder er ist geringfügig höher. Schließlich lädt das Signal
von der Bitleitungsvorabladepegel-Liefereinrichtung vorab einen
relevanten Globalbitleitungspegel über die Bitleitungs-Vorabladeschalter 79_1, 79_2,
.... Außerdem
werden die Bitleitungs-Ausgleichsschalter 78_1, 78_2,
... auf ein Schaltsteuerungssignal hin eingeschaltet, um zwei benachbarte
globale Bitleitungen auszugleichen.
-
15 veranschaulicht
ein detailliertes System einer Bitleitungsvorabladepegel-Liefereinrichtung
zum Liefern eines Bitleitungs-Vorabladepegels.
-
Gemäß 15 beinhaltet
die Bitleitungsvorabladepegel-Liefereinrichtung das Folgende: einen ersten
PMOS-Transistor MP1, dessen Source mit einem Spannungsquellenanschluss
Vcc verbunden ist, und der so ausgebildet ist, dass er auf ein Aktivierungssignal
EQLEN zum Aktivieren der Bitleitungsvorabladepegel-Liefereinrichtung
gesteuert wird; einen zweiten PMOS-Transistor MP2, dessen Source mit
dem Drain des ersten PMOS-Transistors MP1 verbunden ist und dessen
Drain und Gate miteinander verbunden sind; einen ersten NMOS-Transistor MN1,
der mit dem Drain des ersten PMOS-Transistors MP1 parallel zum zweiten
PMOS-Transistor MP2 verbunden ist und dessen Gate mit dem Gate des zweiten
PMOS-Transistors MP2 verbunden ist; einen zweiten NMOS-Transistor
MN2, der in Reihe zum zweiten PMOS-Transistor MP2 geschaltet ist
und dessen Gate mit dem Drain des zweiten PMOS-Transistors MP2 verbunden
ist; einen dritten NMOS-Transistor MN3, dessen Gate und Drain mit
dem Drain des ersten NMOS-Transistors MN1 gemeinsam verbunden sind
und dessen Source mit einem Masseanschluss Vss verbunden ist; einen
vierten NMOS-Transistor MN4, dessen Gate mit dem Drain des ersten
NMOS-Transistors MN1 verbunden ist, um durch die Drainspannung des
ersten NMOS-Transistors MN1 gesteuert zu werden; einen fünften NMOS-Transistor
MN5, der dem vierten NMOS-Transistor MN4 gegenüber angeordnet ist und dessen
Drain mit dem Drain des vierten NMOS-Transistors MN4 verbunden ist;
einen sechsten NMOS-Transistor MN6, dessen Drain mit dem gemeinsame
Drain des vierten und fünften NMOS-Transistors
MN4 und MN5 verbunden ist und dessen Source mit einem Masseanschluss
verbunden ist; einen vierten PMOS-Transistor MP4, der zwischen die
Source des vierten NMOS-Transistors MN4 und den Drain des ersten
PMOS-Transistors MP1 geschaltet ist; einen fünften PMOS-Transistor MP5,
der zwischen die Source des fünften NMOS-Transistors
MN5 und den Drain des ersten PMOS-Transistors MP1 geschaltet ist;
einen dritten PMOS-Transistor MP3, der parallel zum ersten NMOS-Transistor
MN1 in Bezug auf den Drain des ersten PMOS-Transistors MP1 geschaltet
ist und dessen Drain und Gate miteinander verbunden sind; einen
siebten NMOS-Transistor MN7, der dem dritten PMOS-Transistor MP3
gegenüber
angeordnet ist und dessen Gate mit dem Gate des dritten PMOS-Transistors
MP3 verbunden ist; einen achten NMOS-Transistor MN8, dessen Gate
mit dem Drain des siebten NMOS-Transistors MN7 verbunden ist und
dessen Source mit dem Drain des dritten PMOS-Transistors MP3 verbunden
ist; einen neunten NMOS-Transistor MN9, der so ausgebildet ist, dass
er durch die Drainspannung des vierten PMOS-Transistors MP4 gesteuert
wird und der in Reihe zum siebten NMOS-Transistor MN7 geschaltet ist;
und einen Bipolartransistor PNP1, dessen Emitter mit dem Drain des
neunten NMOS-Transistor MN9 verbunden ist und dessen Kollektor und
Basis gemeinsam mit einem Masseanschluss verbunden sind. Der fünfte NMOS-Transistor
MN5 wird durch eine Bitleitungs--Vorabladespannung zum Vorabladen
der Bitleitung gesteuert.
-
Nun
wird die Funktion der oben genannten Bitleitungsvorabladepegel-Liefereinrichtung
im Einzelnen erläutert.
-
Gemäß 15 wird,
wenn ein Aktivierungssignal für
die Bitleitungsvorabladepegel-Liefereinrichtung auf niedrig übergeht,
der erste PMOS-Transistor MP1 aktiviert, um das Potential an einem
Knoten N1 auf hohen Pegel zu ziehen. Wenn die Spannung auf der Drainseite
des zweiten NMOS-Transistors MN2, d.h. an einem Knoten N2, anfangs
niedrig ist, wird der zweite PMOS-Transistor MP2 eingeschaltet,
um auf den Pegel des Knotens N2 hochzuziehen. Demgemäß wird der
erste NMOS-Transistor MN1,
dessen Gate mit dem Knoten N2 verbunden ist, eingeschaltet, um den
Pegel des Knotens N3 hochzuziehen. Wenn der Pegel des Knotens N3
auf die Schwellenspannung des dritten NMOS-Transistors MN3 oder
auf einen höheren
Wert hochgezogen wird, wird der dritte NMOS-Transistor MN3 eingeschaltet,
um einen Strom zum Masseanschluss abzuleiten. Schließlich wird
der Pegel des Knotens N3 auf die Schwellenspannung fixiert. Außerdem wird der
zweite NMOS-Transistor MN2 wegen des Pegels des Knotens N3 eingeschaltet,
wobei der Pegel des Knotens N2 allmählich fällt. Das Abfallen des Pegels am
Knoten N2 führt
zu einem höheren
Widerstands des NMOS-Transistors Mn1 im eingeschalteten Zustand,
was schließlich
den dem Knoten N3 zugeführten
Strom verringert.
-
Daher
kann unter Verwendung einer Rückkopplungsschleife
aus dem ersten NMOS-Transistor MN1 und dem zweiten PMOS-Transistor
MP2 sowie dem zweiten NMOS-Transistor MN2 und dem dritten NMOS-Transistor
MN3 die Spannung am Knoten N3 entsprechend einem Schwellenspannungspegel
erhalten werden.
-
Indessen
wird, wenn sich ein Knoten N7 zunächst auf niedrigem Pegel befindet,
der dritte PMOS-Transistor MP3 eingeschaltet, um den Pegel des Knotens
N7 hochzuziehen. Wenn der Pegel des Knotens N7 auf die Schwellenspannung
des siebten NMOS-Transistors MN7 oder einen höheren Wert hochgezogen ist,
wird dieser siebte NMOS-Transistor MN7 eingeschaltet, um über den
mit Knoten N8 verbundenen Bipolartransistor PNP1 einen Strom zum
Masseanschluss abzuleiten. Der Bipolartransistor PNP1 ist ein bipolarer
pnp-Transistor. Demgemäß wird der
Pegel am Ausgangsanschluss der Bitleitungsvorabladepegel-Liefereinrichtung
auf einen Schwellenspannungspegel fixiert, der identisch mit dem
Pegel des Knotens N3 ist. Dabei dient der Bipolartransistor PNP1
als pn-Diode, und sein Kollektor und seine Basis sind gemeinsam
mit dem Masseanschluss verbunden, während sein Emitter mit dem Knoten
N8 verbunden ist. Wenn der achte NMOS-Transistor MN8 durch die Spannung
am Ausgangsanschluss, der auf dem Schwellenspannungspegel gehalten
wird, eingeschaltet wird, fällt
die Spannung am Knoten N7. Wenn die Spannung am Knoten N7 fällt, nimmt
der Widerstand des siebten NMOS-Transistors MN7 im eingeschalteten
Zustand zu, was den Strom an den Ausgangsanschluss der Bitleitungsvorabladepegel-Liefereinrichtung
senkt. Daher kann unter Verwendung einer Rückkopplungsschleife auf dem
siebten, achten und neunten NMOS-Transistor MN7, MN8 und MN9, dem
dritten PMOS-Transistor MP3 und dem als pn-Diode wirkenden Bipolartransistor
PNP1 eine Ausgangsspannung entsprechend einem Schwellenspannungspegel
erhalten werden. Da der vierte, fünfte und sechste NMOS-Transistor
MN4, MN5 und MN6 sowie der vierte und fünfte PMOS-Transistor MP4 und
MP5 einen Verstärker
bilden, wird die Spannung am Knoten N4 abhängig von den Spannungen an
den Gate des vierten und fünften
NMOS-Transistors verstärkt.
-
Nun
wird erläutert,
wie bei der so funktionierenden Bitleitungsvorabladepegel-Liefereinrichtung die
Spannung am Knoten N3 mit der Spannung am Ausgleichsanschluss (Ausgangssignal
der Bitleitungsvorabladepegel-Liefereinrichtung) in Übereinstimmung
gebracht wird.
-
Die
Spannung am Knoten N3 wird an das Gate des vierten NMOS-Transistors geliefert,
und die Spannung am Ausgangsanschluss wird an das Gate des fünften NMOS-Transistors
MN5 geliefert. Wenn die Spannung am Knoten N3 höher als die Spannung am Ausgangsanschluss
ist, wird die Spannung an einem Knoten N4 nach unten gezogen und
die Spannung an einem Knoten N5 wird nach oben gezogen. Da die nach
unten gezogene Spannung am Knoten N4, die an den neunten NMOS-Transistor
MN9 rückgekoppelt
wird, den Einschaltwiderstand des neunten NMOS-Transistors MN9 erhöht, mit
einer Verringerung des an den Ausgangsanschluss gelieferten Stroms,
wird schließlich
der Pegel des Ausgangsanschlusses hochgezogen. Wenn die Spannung
am Knoten N3 niedriger als die Spannung am Ausgangsanschluss ist,
wird die Spannung am Knoten N5 nach unten gezogen und die Spannung
am Knoten N4 wird nach oben gezogen. Da die nach oben gezogene Spannung
am Knoten N4, die an den neunten NMOS-Transistors MN9 rückgekoppelt wird, den Einschaltwiderstand
des neunten NMOS-Transistors MN9 senkt, mit erhöhtem, an den Ausgangsanschluss
ausgegebenem Strom, fällt
schließlich
der Pegel des Ausgangsanschlusses. Für diesen Fall ist, um eine übermäßige Verringerung
des Pegels des Ausgangsanschlusses zu verhindern, der als pn-Diode
wirkende Bipolartransistor PNP1 zwischen dem Knoten N8 und dem Masseanschluss
vorhanden, so dass die pn-Diode bei einer Spannung unter der Schwellenspannung
derselben abgeschaltet wird, um das Entla den jedes weiteren Stroms
zu sperren.
-
16a veranschaulicht ein Blockdiagramm eines Bezugsleseverstärkers.
-
Gemäß 16a beinhaltet der Bezugsleseverstärker in
der Bezugsbitleitungssteuerung eine Pegelschiebeeinrichtung 80 zum
Empfangen eines Signals von einer globalen Bezugsbitleitung BLRG_2,
um das Signal zu verschieben und eine Bezugsspannung CREF an die
Hauptleseverstärker 75_1, 75_2,
... zu liefern, und eine Pulldownsteuerung 80a zum Empfangen
eines Signals von der globalen Bezugsbitleitung BLRG_2, um die Bezugsbitleitung
nach unten zu ziehen. Abweichend von einem Verfahren zum Liefern
der Bezugsspannung an den Hauptleseverstärker durch Verschieben des
Pegels unter Verwendung der in 16a dargestellten
Pegelschiebeeinrichtung 80 ist es auch möglich, dass das
Signal auf der globalen Bezugsbitleitung als Bezugsspannung CREF
verwendet wird, wie es ohne Verwendung der in 16b dargestellten Pegelschiebeeinrichtung vorliegt.
Ein Fall, in dem keine Pegelschiebeeinrichtung benötigt wird,
ist ein solcher, in dem keine großen Daten, also solche mit
einigen wenigen hundert Bits, benötigt werden, wie bei IC-Karten,
wenn angemessene Bezugsspannungen nur durch hohe Signale geliefert
werden können, wenn
nicht soviele Leseverstärker
vorhanden sind. Wenn jedoch, wie es in 16a dargestellt
ist, viele Leseverstärker
vorhanden sind, wird die Bezugsspannung unter Verwendung der Pegelschiebeeinrichtung
aus dem niedrigen Signal geliefert.
-
Nun
wird die in 16a dargestellte Pegelschiebeeinrichtung
im Einzelnen erläutert. 17 veranschaulicht
ein detailliertes System der in 16 dargestellten
Pegelschiebeeinrichtung.
-
Gemäß 17 beinhaltet
die Pegelschiebeeinrichtung einen ersten PMOS-Transistor MP1, der so
ausgebildet ist, dass er durch ein Aktivierungssignal LSEN zu Aktivieren
der Pegelschiebeeinrichtung gesteuert wird und dessen Source mit
einer Spannungswelle Vcc verbunden ist; einen zweiten PMOS-Transistor MP2 und
einen dritten PMOS-Transistor MP3, die mit dem Drain des ersten PMOS-Transistor
SMP1 verbunden sind; einen ersten NMOS-Transistor MN1, der so ausgebildet
ist, dass er durch die globale Bezugsbitleitung gesteuert wird,
und der mit dem zweiten PMOS-Transistor MP2 verbunden ist; einen
zweiten NMOS-Transistor MN2, der zwischen dem ersten NMOS-Transistor
MN1 und dem dritten PMOS-Transistor MP3 vorhanden ist; einen dritten
NMOS-Transistor MN3, der zwischen dem ersten PMOS-Transistor MP1
und dem Masseanschluss Vss vorhanden ist; einen vierten PMOS-Transistor
MP4, der zwischen dem ersten PMOS-Transistor MP1 und dem zweiten NMOS-Transistor
MN2 parallel zum dritten PMOS-Transistor MP3 vorhanden ist; einen
vierten NMOS-Transistor MN4, der so ausgebildet ist, dass er durch
ein Signal vom dritten PMOS-Transistor MP3 gesteuert wird, und dessen
Source mit dem ersten PMOS-Transistor MP1 verbunden ist; einem fünften NMOS-Transistor
MN5, der zwischen dem Masseanschluss und dem vierten NMOS-Transistor
MN4 ausgebildet ist; einen fünften
PMOS-Transistor MP5, der zwischen dem ersten PMOS-Transistor MP1
und dem Ausgangsanschluss CREF ausgebildet ist; einen sechsten NMOS-Transistor
MN6, der so ausgebildet ist, dass er durch das Globalbitleitungssignal gesteuert
wird; einen sechsten PMOS-Transistor MP6, der zwischen dem sechsten
NMOS-Transistor MN6 und dem ersten PMOS-Transistor MP1 ausgebildet
ist; einen siebsten NMOS-Transistor MN7, dessen Gate mit dem Gate
des sechsten PMOS-Transistors MP6 verbunden ist und dessen Source
mit dem Drain des ersten PMOS-Transistors
MP1 verbunden ist; einen siebten NMOS-Transistor MN7, der zwischen
dem sechsten NMOS-Transistor MN6 und dem siebten PMOS-Transistor
MP7 ausgebildet ist; und einen achten NMOS-Transistor MN6, der zwischen
den Masseanschluss Vss und den siebten NMOS-Transistor MN7 parallel
zum sechsten NMOS-Transistor MN6 geschaltet ist.
-
Nun
wird die Funktion der oben genannten Pegelschiebeeinrichtung erläutert.
-
Gemäß 17 ist
das an das Gate des ersten PMOS-Transistors MP1 gelieferte Signal
LSEN ein Signal zum Aktivieren der Pegelschiebeeinrichtung. Das
heißt,
dass das Aktivierungssignal LSEN während des Betriebs regelmäßig auf
niedrig übergeht,
um das Signal CREF zu erzeugen. Wenn der Chip deaktiviert ist, wird
das Signal LSEN auf hoch gebracht, um den Strom zu sperren. Wenn
LSEN auf niedrig übergeht,
wird der erste PMOS-Transistor MP1 aktiviert, um den Knoten N1 auf
hohen Pegel zu ziehen. Wenn der Knoten N3 zunächst niedrig ist, ist der vierte
PMOS-Transistor MP4 eingeschaltet, wodurch auch der Pegel des Knotens
N3 hochgezogen wird. Demgemäß wird der
vierte NMOS-Transistor MN4 eingeschaltet, um auf den Pegel des Ausgangsanschlusses
CREF hochzuziehen, wobei dieser Pegel der Spannung an der globalen
Bezugsbitleitung BLRF_2 gleich oder niedriger als diese gemacht
werden kann. Der erste, zweite und dritte NMOS-Transistor MN1, MN2
und MN3 sowie der zweite und der dritte PMOS-Transistor MP2 und
MP3 bilden einen Verstärker,
wobei die Spannung am Knoten N3 abhängig von Spannungen an den
Gates des ersten NMOS-Transistors
MN1 und des zweiten NMOS-Transistors MN2 verstärkt wird. Der sechste, siebte
und achte NMOS-Transistor MN6, MN7 und MN8 sowie der sechste und
siebte PMOS-Transistor MP6 und MP7 bilden einen Verstärker, wobei
die Spannung am Knoten N5 abhängig
von Spannungen an den Gates des sechsten NMOS-Transistors MN6 und
des siebten NMOS-Transistors MN7 verstärkt wird. Wenn die Größen des
ersten und fünften NMOS-Transistors
MN1 und MN5 größer als
die Größen des zweiten und siebten NMOS-Transistors MN2 und
MN7 gemacht werden, kann die Spannung am Ausgangsanschluss CREF
proportional zur Bauteilgrößendifferenz
höher als
die Spannung an der globalen Bitleitung gemacht werden. Im Gegensatz hierzu
kann, wenn die Größen des
ersten und sechsten NMOS-Transistors MN1 und MN6 kleiner als die Größen des
zweiten und siebten NMOS-Transistors MN2
und MN7 gemacht werden, die Spannung CREF am Ausgangsanschluss proportional
zur Bauteilgrößendifferenz
niedriger als die Spannung an der globalen Bitleitung gemacht werden.
Außerdem
kann die Spannung am Ausgangsanschluss identisch mit der Spannung
an der globalen Bitleitung gemacht werden, wenn die Größen des
ersten und zweiten NMOS-Transistors MN1 und MN2 sowie die Größen des
zweiten und siebten NMOS-Transistors MN2 und MN7 gleich gemacht
werden.
-
Der
Betrieb der Pegelschiebeeinrichtung im Fall, wenn die Größen des
ersten und sechsten NMOS-Transistors MN1 und MN6 sowie die Größen des
zweiten und siebten NMOS-Transistors MN2 und MN7 gleich sind.
-
Wenn
die Spannung an der globalen Bitleitung höher als die Spannung CREF am
Ausgangsanschluss ist, wird die Spannung am Knoten N2 nach unten
gezogen, und die Spannung am Knoten N3 wird durch den ersten und
zweiten NMOS-Transistor MN1 und MN2 nach oben gezogen. Wegen der
nach oben gezogenen Spannung am Knoten N3, die an den vierten NMOS-Transistor
MN4 rückgekoppelt wird,
fällt der
Einschaltwiderstand des vierten NMOS-Transistors MN4 und der Strom
zum Ausgangsanschluss CREF nimmt zu, wodurch schließlich die
Spannung am Ausgangsanschluss hoch gezogen wird. Dann wird die Spannung
am Knoten N5 nach unten gezogen und die Spannung am Knoten N6 wird
nach oben gezogen, was durch den sechsten und siebten NMOS-Transistor MN6 und
MN7 erfolgt. Da die an den fünften
NMOS-Transistor
MN5 und den fünften
PMOS-Transistor MP5 rückgekoppelte, nach
unten gezogene Spannung am Knoten N5 den Einschaltwiderstand des
fünften
NMOS-Transistors MN5 verrin gert, steigt der Strom zum Ausgangsanschluss,
wodurch die Spannung an diesem hoch gezogen wird. Demgemäß wird das
Hochziehen der Spannung durch den vierten NMOS-Transistor MN4 und
den fünften
PMOS-Transistor MP5 beschleunigt. Wenn die Spannung an der globalen
Bitleitung niedriger als die Spannung CREF am Ausgangsanschluss
ist, wird die Spannung am Knoten N2 nach oben gezogen und die Spannung
am Knoten N3 wird nach unten gezogen, was durch den ersten NMOS-Transistor
MN1 und den zweiten NMOS-Transistor MN2 erfolgt. Da die an den vierten NMOS-Transistor
MN4 rückgekoppelte,
nach unten gezogene Spannung am Knoten N3 den Einschaltwiderstand
des vierten NMOS-Transistors MN4 erhöht, wird der Strom zum Ausgangsanschluss
CREF kleiner, wodurch die Spannung CREF am Ausgangsanschluss fällt. Dann
wird die Spannung am Knoten N5 hochgezogen und die Spannung am Knoten
N6 wird nach unten gezogen, was durch den sechsten NMOS-Transistor
MN6 und den siebten NMOS-Transistor MN7 erfolgt. Die an den fünften NMOS-Transistor
MN5 und den fünften
PMOS-Transistor MP5 rückgekoppelte,
nach oben gezogene Spannung am Knoten N5 senkt den Einschaltwiderstand
des fünften
NMOS-Transistors MN5 und erhöht
den Einschaltwiderstand des fünften
PMOS-Transistors MP5.
Daher wird der Strom zum Ausgangsanschluss CREF verringert, wodurch
schließlich
die Spannung am Ausgangsanschluss nach unten gezogen wird. Dies
beschleunigt einen Spannungsabfall durch den fünften NMOS-Transistor MN5.
-
18 veranschaulicht
ein detailliertes System eines Leseverstärkers. Wie beim oben genannten,
in 8b dargestellten System, das durch Wiederholung
des Systems in 8a gebildet wird, ist die Bitleitungssteuerung 75 zwischen
zwei Hauptzellenarrays 71 vorhanden. Daher sind die Leseverstärker in
der Bitleitungssteuerung 75 vorzugsweise so vorhanden,
dass sie Daten sowohl vom oberen Hauptzellenarray 71 als
auch vom unteren Hauptzellenarray 71 erfassen.
-
Das
heißt,
dass das System so ausgebildet ist, dass das obere Hauptzellenarray
und das untere Hauptzellenarray die Bitleitungssteuerung gemeinsam
nutzen. BLGT bezeichnet eine globale Hauptbitleitung, die mit dem
oberen Zellenarray verbunden ist, und BLGB bezeichnet eine globale
Hauptbitleitung, die mit dem unteren Zellenarray verbunden ist. Außerdem bezeichnet
CREF eine mit den oberen Bezugszelle verbundene globale Bezugsbitleitung,
und CREFB bezeichnet eine mit der unteren Bezugszelle verbundene
globale Bezugsbitleitung.
-
Gemäß 18 beinhaltet
der Leseverstärker
einen ersten NMOS-Transistor MN1, dessen Source mit BLGT und BLGB
verbunden ist; einen zweiten NMOS-Transistor MN2, dessen Source
mit CREF und CREFB verbunden ist und dessen Gate mit dem Gate des
ersten NMOS-Transistors MN1 verbunden ist; einem dritten NMOS-Transistor
MN3 zum Verstärken
des Signals BLGT oder des Signals BLGB, wie es über den ersten NMOS-Transistor MN1
empfangen wird; einen vierten NMOS-Transistor MN4 zum Verstärken des über den
zweiten NMOS-Transistors MN2 empfangenen Signals CREF oder CREFB;
einen ersten PMOS-Transistor MP1 und einen zweiten PMOS-Transistor
MP2, deren Source jeweils mit einem Spannungsquellenanschluss Vcc
verbunden ist und deren Drain mit dem Ausgangsanschluss des ersten
NMOS-Transistors MN1 bzw. dem Ausgangsanschluss des zweiten NMOS-Transistors
MN2 verbunden ist (der Drain des ersten PMOS-Transistors ist mit
dem Gate des zweiten PMOS-Transistors
verbunden, und der Drain des zweiten PMOS-Transistors ist mit dem
Gate des ersten PMOS-Transistors verbunden); und einen dritten PMOS-Transistor
MP3 zum Ausgleichen des Ausgangsanschlusses des ersten NMOS-Transistors MN1
und des Ausgangsanschlusses des zweiten NMOS-Transistors MN2 auf
ein Leseverstärker-Ausgleichssignal
SAEQ hin. Zwischen der Source des ersten NMOS-Transistors MN1 und
BLGT existiert ein fünfter
NMOS-Transistor MN5, und zwischen der Source des ersten NMOS-Transistors
MN1 und BLGB existiert ein sechster NMOS-Transistor MN6. Zwischen
der Source des zweiten NMOS-Transistors MN2 und CREF existiert ein
siebter NMOS-Transistor MN7, und zwischen der Source des zweiten NMOS-Transistors
MN2 und CREFB existiert ein achter NMOS-Transistor MN8. Außerdem existieren ein neunter
NMOS-Tran- sistor MN9 zum selektiven Umschalten zwischen einem Datenbus
und dem Ausgangsanschluss des Leseverstärkers auf ein Spaltenauswählsignal
COSEL hin sowie ein zehnter NMOS-Transistor MN10 zum Umschalten
zwischen einem Inversdatenbus und dem Ausgangsanschluss des Leseverstärkers. Der
fünfte
NMOS-Transistor MN5 schaltet zwischen dem Leseverstärker und BLGT
um, und der sechste NMOS-Transistor MN6 schaltet zwischen dem Leseverstärker und
BLGB um. Außerdem
schaltet der siebte NMOS-Transistor MN7 zwischen dem Leseverstärker und
CREF um, und der achte NMOS-Transistor MN8 schaltet zwischen dem
Leseverstärker
und CREFB um.
-
Nun
wird der Betrieb des Leseverstärkers des
ersten Ausführungsbeispiels
erläutert.
Die folgenden Erläuterungen
beruhen auf einem Fall, in dem ein in der oberen Hauptzelle gespeicherter
Datenwert erfasst wird.
-
Gemäß 18 werden
der sechste und achte NMOS-Transistor MN6 und MN8 deaktiviert, wenn der
fünfte
und der siebte NMOS-Transistor MN5 und MN7 auf ein Aktivierungssignal
BSEL zur Verwendung beim Aktivieren des fünften NMOS-Transistors MN5
und ein Aktivierungssignal RSEL zur Verwendung beim Aktivieren des
siebten NMOS-Transistors MN7 aktiviert werden. Im Gegensatz hierzu
werden der fünfte
und siebte NMOS-Transistor MN5 und MN7 deaktiviert, wenn der sechste
und achte NMOS-Transistor MN6 und MN8 aktiviert werden. Der Leseverstärker wird
während
einer anfänglichen Verstärkungsperiode
auf ein Spaltenauswählsignal COLSEL
hin deaktiviert, wobei eine Unterbrechung zwischen einem externen
Datenbus und einem interen Knoten des Leseverstärkers erzielt wird. In die sem
Fall werden, um den Leseverstärker
zu aktivieren, die Spannungen am Knoten SN3 und am Knoten SN4 auf
das Leseverstärker-Ausgleichssignal
SAEG hin ausgeglichen. Im Anfangsstadium werden der erste NMOS-Transistor
MN1 und der zweite NMOS-Transistor MN2 deaktiviert gehalten. Wenn der
Knoten SN3 und der Knoten SN4 ausgeglichen sind, wird der Datenwert
in der Hauptzelle an die obere globale Bitleitung BLGT und dann über den
fünften NMOS-Transistor
MN5 an den Knoten SN1 übertragen.
Die Bezugsspannung wird an CREF und dann über den siebten NMOS-Transistor
MN7 an den Knoten SN2 übertragen.
Nachdem der Datenwert in der Hauptzelle und die Bezugsspannung in
angemessener weise an die Knoten SN1 und SN2 übertragen wurden, erfährt die
Bezugsspannung für
den Leseverstärker
einen Übergang
auf die Massespannung. Demgemäß, da nämlich zwischen
dem Gate des dritten NMOS-Transistors und dem Gate des vierten NMOS-Transistors
eine Spannungsdifferenz existiert, die der Spannungsdifferenz zwischen
dem Knoten SN1 und dem Knoten SN2 entspricht, mit einer Differenz
zwischen dem Strom zum dritten NMOS-Transistor MN3 und zum vierten
NMOS-Transistor MN4, zeigen, wenn die Verstärkung ausgehend von diesem
Zustand beginnt, die verstärkten Spannungen
eine Spannungsdifferenz zwischen dem Knoten SN3 und dem SN4. Die
im Knoten SN3 und im Knoten SN4 induzierten Spannungen werden durch
den ersten PMOS-Transistor MP1 bzw. den zweiten PMOS-Transistor
MP2 erneut verstärkt. Nachdem
die Spannungen durch den ersten PMOS-Transistor MP1 und den zweiten
PMOS-Transistor MP2 in angemessener Weise verstärkt wurden, deaktivieren die
verstärkten
Spannungen den fünften und
siebsten NMOS-Transistor MN5 und MN7, und sie aktivieren auch den
ersten und zweiten NMOS-Transistor MN1 und MN2, um die verstärkten Spannungen
an dem Knoten SN3 und SN4 erneut an die Knoten SN1 und SN2 rückzukoppeln,
um dadurch die Verstärkung
der Spannungen beizubehalten. In diesem Fall werden, wenn einmal
die Rückkopplungsschleife
abgeschlossen ist, der neunte und zehnte NMOS-Transistor MN9 und MN10
aktiviert, um einen Datenaustausch zwischen dem externen Datenbus
und dem Inversdatenbus sowie dem Leseverstärker auszuführen. Außerdem wird der fünfte NMOS-Transistor
MN5 erneut aktiviert, um die Spannung am Knoten SN1 an BLGT zu übertragen,
um eine Rückkopplung
und Wiedereinspeicherung für die
Hauptzelle auszuführen.
Gemäß dem oben
genannten Betrieb des Leseverstärkers
bilden der dritte NMOS-Transistor MN3 und der vierte NMOS-Transistor
MN4 einen ersten Verstärker 100,
und der erste PMOS-Transistor MP1 und der zweite PMOS-Transistor
MP2 bilden einen zweiten Verstärker 103.
Hierbei ist das nicht erläuterte
Symbol SEN, das ein Leseverstärkersignal
repräsentiert,
ein im niedrigen Zustand aktives Signal, und das Signal SALE, das
ein Signal zum Aktivieren des ersten NMOS-Transistors MN1 und des
zweiten NMOS-Transistors
MN2 repräsentiert,
ist ein im hohen Zustand aktives Signal.
-
19 veranschaulicht
einen zweiten Leseverstärker.
Wenn der Leseverstärker
des zweiten Ausführungsbeispiels
mit dem des ersten Ausführungsbeispiels
verglichen wird, ist ersichtlich, dass sich der zweite Verstärker vom
ersten Ausführungsbeispiel
unterscheidet.
-
Der
zweite Verstärker 103 des
ersten Ausführungsbeispiels
beinhaltet den ersten PMOS-Transistor und den zweiten PMOS-Transistor, wobei
der Drain des ersten Transistors mit dem Gate des zweiten Transistors
verbunden ist und der Drain des zweiten Transistors mit dem Gate
des ersten Transistors verbunden ist. Im Gegensatz hierzu beinhaltet
der zweite Verstärker 103 des
zweiten Ausführungsbeispiels
eine Latchstufe mit einem ersten Inverter 103a und einem
zweiten Inverter 103b mit jeweils einem PMOS-Transistor
und einem NMOS-Transistor, wobei das gemeinsame Gate des PMOS-Transistors und
des NMOS-Transistors im ersten Inverter 103a mit dem Drain des
PMOS-Transistors im zweiten Inverter 103b verbunden ist.
Außerdem
ist das gemeinsame Gate des PMOS-Transistors und des NMOS-Transistors
im zweiten Inverter 103b mit dem Drain des PMOS-Transistors
im ersten Inverter 103a verbunden. Da andere Teile als
die des zweiten Verstärkers 103 identisch
mit denen beim Leseverstärker
des ersten Ausführungsbeispiels
sind, wird eine weitere Erläuterung
des Leseverstärkers
des zweiten Ausführungsbeispiels
weggelassen und es werden identische Bezugssymbole für identische
Teile verwendet.
-
Nun
wird der Betrieb des Leseverstärkers des
zweiten Ausführungsbeispiels
erläutert.
Wie im Fall der Erläuterung
des Leseverstärkers
des ersten Ausführungsbeispiels
wird vom oberen Zellenarray und vom unteren Zellenarray nur eines
aktiviert. Das heißt,
dass dann, wenn das obere Zellenarray aktiviert wird, der fünfte NMOS-Transistor
MN5 aktiviert wird, der Leseverstärker mit der globalen Hauptbitleitung
BSGT verbunden wird, an die Daten vom oberen Zellenarray übertragen
werden, und der siebte NMOS-Transistor MN7 aktiviert wird, so dass
der Leseverstärker
eine Bezugsspannung CREF über
eine globale Bezugsbitleitung empfängt. Dagegen wird, wenn das
untere Zellenarray aktiviert wird, der sechste NMOS-Transistor MN6
aktiviert, um den Leseverstärker
mit der globalen Hauptbitleitung BSGB zu verbinden, die so ausgebildet
ist, dass sie mit einem Datenwert aus dem unteren Zellenarray versorgt wird,
und es wird der achte NMOS-Transistor MN8 aktiviert, so dass der
Leseverstärker
die Bezugsspannung CREFB empfängt.
Das Signal SEN in 19 ist ein Signal zum Aktivieren
des Leseverstärkers,
das Signal SAEQ ist ein Signal zum Ausgleichen von SN3 und SN4,
und der auf das Signal SAEQ hin betriebene Transistor kann ein PMOS-Transistor oder ein
NMOS-Transistor sein.
-
Zeitbezogene
Betriebsdiagramme für
die Leseverstärker
des ersten und zweiten Ausführungsbeispiels
sind in den 20, 21 und 22 dargestellt.
Das heißt,
dass 20 ein zeitbezogenes Betriebsdiagramm für den ersten
und zweiten Leseverstärker
zeigt, 21 ein zeitbezogenes Betriebsdiagramm
in einem Lesemodus eines Leseverstärkers zeigt und 22 ein
zeitbezogenes Betriebsdiagramm in einem Schreibmodus eines Leseverstärkers zeigt.
-
Gemäß 21 gehen,
wenn das Signal SALE, das den ersten und zweiten NMOS-Transistor MN1
und MN2, wie in 18 dargestellt, aktiviert, in einer
Periode auf hohen Pegel übergeht,
in der sich sowohl die erste Teilwortleitung SWL1 als auch die zweite
Teilwortleitung SWL2 auf hohem Pegel befinden, die Spaltenauswählsignale
aufeinanderfolgend bis zu einer Periode T10 auf hohe Pegel übergehen.
-
Gemäß 22 zeigen
die Spaltenauswählsignale
im Fall des Schreibmodus, abweichend vom Lesemodus, innerhalb einer
Periode, in der sowohl die erste Teilwortleitung SWL1 als auch die
zweite Teilwortleitung SWL2 hoch sind, in Perioden T6 und T7 aufeinanderfolgend
einen Übergang.
Das heißt, dass
die Spaltenauswählsignale
COLSEL1, COLSEL2, COLSEL3, ..., COLSELn aufeinanderfolgend in den
Perioden T6 und T7 einen Übergang
zeigen, wenn das den ersten und den zweiten NMOS-Transistor MN1 und MN2, wie in 18 dargestellt,
aktivierende Signal SALE innerhalb einer Periode, in der sowohl
die erste als auch die zweite Teilwortleitung SWL1 und SWL2 hoch
sind, einen Übergang
auf den hohen Pegel zeigt. Wenn der Übergang aller Spaltenauswählsignale
abgeschlossen ist, geht die erste Teilwortleitung SWL1 auf niedrig,
und wenn die erste Teilwortleitung SWL1 von niedrig auf hoch gebracht
wird, wird die zweite Teilwortleitung SWL2 auf niedrig gebracht.
-
23 veranschaulicht
ein System des Zellenarrays eines nichtflüchtigen ferroelektrischen Speichers.Im
Vergleich mit dem in 8a dargestellten Zellenarray
ist erkennbar, dass das in 23 dargestellte
Zellenarray Hauptbitleitungssteuerungen und Bezugsbitleitungssteuerungen
aufweist, die nicht nur an der Unterseite des Hauptzellenarrays sondern
auch an dessen Oberseite vorhanden sind, um das Layout wirkungsvoller
zu nutzen.
-
Das
heißt,
dass das Zellenarray, gemäß 23,
Folgendes aufweist: ein Hauptzellenarray 201; eine erste
Hauptbitleitungssteuerung 203a und eine zweite Hauptbitleitungssteuerung 203b,
die an der Oberseite und der Unterseite des Hauptzellenarrays 201 ausgebildet
sind; einen Teilwortleitungstreiber 205, der auf einer
Seite des Hauptzellenarrays 201 ausgebildet ist; und eine
erste Bezugsbitleitungssteuerung 207a und eine zweite Bezugsbitleitungssteuerung 207b,
die auf einer Seite der ersten bzw. zweiten Hauptbitleitungssteuerung 203a bzw. 203b ausgebildet
sind. Das oben genannte System wird nun unter Konzentration auf
das Hauptzellenarray detaillierter erläutert.
-
24 veranschaulicht
ein detailliertes System des in 23 dargestellten
Zellenarrays, mit Konzentration auf das Hauptzellenarray.
-
Gemäß 24 sind
von den globalen Hauptbitleitungen im Hauptzellenarray 201 die
ungeradzahligen globalen Hauptbitleitungen BLG_n, BLG_n+2, BLG_+4,
... mit der zweiten Hauptbitleitungssteuerung 203b unter
dem Hauptzellenarray 201 verbunden, und die geradzahligen
globalen Hauptbitleitungen BLG_n+1, BLG_n+3, BLG_n+5, ... sind mit
der ersten Hauptbitleitungssteuerung 203a über dem
Hauptzellenarray 201 verbunden. Außerdem sind die globalen Bezugsbitleitungen
BLRG_1, BLRG_2 mit den Bezugsbitleitungssteuerungen 207a und 207b über und
unter dem Hauptzellenarray 201 verbunden, wobei jede der
Bezugsbitleitungssteuerungen 207a und 207b die
zwei globalen Bezugsbitleitungen BLRG_1 und BLRG_2 aufnimmt. Außerdem beinhaltet,
wie erläutert,
das Hauptzellenarray 201 eine Anzahl von Unterzellenarrays 201_1, 201_2,
.... Jedes Unterzellenarray verfügt über lokale
Hauptbitleitungen in Entsprechung zur globalen Hauptbitleitung.
Zum Beispiel ist eine Anzahl lokaler Hauptbitleitungen BLL1_n, BLL2_n,
..., BLLn_n entsprechend der ersten globalen Hauptbitleitung BRG_n
vorhanden. Außerdem
sind die globalen Bezugsbitleitungen BLRG_1 und BLRG_2 mit lokalen
Bezugsbitleitungen versehen. Zum Beispiel ist eine Anzahl lokaler
Bezugsbitleitungen BLLR1_1, BLLR2_1, ...., BLLRn_1 entsprechend
der ersten globalen Bezugsbitleitung BLRG_1 vorhanden. Die für jedes
Unterzellenarray ausgebildeten lokalen Hauptbitleitungen werden über relevante
globale Hauptbitleitungen und Schalter SW11 bis SWnn angeschlossen/getrennt.
Demgemäß werden
relevante lokale Hauptbitleitungen mit der globalen Hauptbitleitung verbunden,
wenn die Schalter ein-/ausgeschaltet werden. Wenn irgendein eingeschalteter
Schalter unter den Schaltern SW11, SW12, SW13, ..., SWm1n in irgendeinem
Unterzellenarray, z. B. dem ersten Unterzellenarray 201_1,
mit einer ungeradzahligen globalen Hauptbitleitung BLG_n oder BLG_n+2
oder BLG_n+4, ... verbunden wird, wird ein Datenwert auf der lokalen
Hauptbitleitung an den Hauptleseverstärker (nicht dargestellt) in
der zweiten Hauptbitleitungssteuerung 203b übertragen.
Wenn irgendein eingeschalteter Schalter unter den Schaltern SW11, SW12,
SW13, ..., SWm1n in irgendeinem Unterzellenarray, z. B. dem ersten
Unterzellenarray 201_1, mit einer geradzahligen globalen
Hauptbitleitung BLG_n+1 oder BLG_n+3 oder BLG_n+5, ... verbunden
wird, wird ein Datenwert auf der lokalen Hauptbitleitung an den
Bezugsleseverstärker
(nicht dargestellt) in der ersten Bezugsbitleitungssteuerung 203a übertragen.
-
25 veranschaulicht
ein detailliertes System des Zellenarrays in 23, mit
Konzentration auf die erste Hauptbitleitungssteuerung und die erste Bezugsbitleitungssteuerung.
-
Gemäß 25 verfügt die erste
Bezugsbitleitungssteuerung 207a über einen Bezugsleseverstärker 204a,
und die erste Hauptbitleitungssteuerung 203a verfügt über einen
Hauptleseverstärker 206_n+1, 206_n+3, 206_n+5,
... an jeder geradzahligen globalen Hauptbitleitung BLG_n+1, BLG_n+3, BLG_n+5,
... Außerdem
verfügt
die zweite Hauptbitleitungssteuerung über einen Hauptleseverstärker (nicht
dargestellt), da die ungeradzahligen globalen Hauptbitleitungen
BLG_n, BLG_n+2, BLG_n+4, ... mit dieser zweiten Hauptbitleitungssteuerung
(nicht dargestellt) verbunden sind. Außerdem existiert, wie beim
in 13 dargestellten ersten Ausführungsbeispiel der Erfindung,
eine Bitleitungs-Vorabladeschaltung 208a_1, 208a_2,
... zwischen benachbarten globalen Hauptbitleitungen. Außerdem ist,
hinsichtlich der globalen Hauptbitleitungen, eine Bitleitungs-Vorabladeschaltung 210a auch
zwischen der letzten globalen Hauptbitleitung und der globalen Bezugsbitleitung
BLRG_2 vorhanden, die mit dem Bezugsleseverstärker 204a verbunden
ist. Von den zwei globalen Bezugsbitleitungen BLRG_1 und BLRG_2,
die von der ersten Bezugsbitleitungssteuerung 207a aufgenommen
wird, ist eine mit dem Bezugsleseverstärker 204a verbunden,
und an die andere wird eine konstante Spannung angelegt. Außerdem werden
an die Hauptleseverstärker 206_n+1, 206_n+3,
... in der ersten Hauptbitleitungssteuerung 203a gemeinsam die
an den Bezugsleseverstärker 204a gelieferte
Bezugsspannung CREF angelegt.
-
26 veranschaulicht
ein detailliertes System des Zellenarrays in 23, mit
Konzentration auf die zweite Hauptbitleitungssteuerung und die zweite
Bezugsbitleitungssteuerung.
-
Gemäß 26 sind
Systeme der ersten Hauptbitleitungssteuerung 203b und der
zweiten Bezugsbitleitungssteuerung 207b identisch mit der
ersten Hauptbitleitungssteuerung 203a und der ersten Bezugsbitleitungssteuerung 207a.
Das heißt,
dass die zweite Bezugsbitleitungssteuerung 207b über einen
Bezugsleseverstärker 204b verfügt und die
zweite Hauptbitleitungssteuerung 203b über Hauptleseverstärker 206_n und 206_n+2 an
jeder ungeradzahligen globalen Hauptbitleitung BLG_n, BLG_n+2, ... verfügt. Mit
einem der Bezugsleseverstärker 204b ist eine
globale Bezugsbitleitung BLRG_2 verbunden, und an den anderen wird
eine Konstantspannung angelegt. Außerdem existiert zwischen benachbarten globalen
Hauptbitleitungen eine Bitleitungs-Vorabladeschaltung 208b_1 und 208b_2,
..., und an die Hauptleseverstärker 206_n, 206_n+2,
... wird gemeinsam die vom Bezugsleseverstärker 204b gelieferte
Bezugsspannung CREF angelegt. Eine Erläuterung zu einem detaillierten
System des Unterzellenarrays des zweiten Ausführungsbeispiels der Erfindung
wird weggelassen, da das System identisch mit dem in 11 erläuterten
System des ersten Ausführungsbeispiels
ist. Außerdem
sind die Systeme des Leseverstärkers,
der Pegelschiebeeinrichtung und der Bitleitungsvorabladepegel-Liefereinrichtung
beim nichtflüchtigen
Speicher gemäß einem zweiten
bevorzugten Ausführungsbeispiel
identisch mit denen beim oben angegebenen ersten Ausführungsbeispiel.
-
Wie
erläutert,
zeigt ein Treiber zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers die
folgenden Vorteile.
-
Da
auf die Hauptzelle einmal zugegriffen wird, wenn einmal auf die
Bezugszelle zugegriffen wird, sind die Zahlen der Zugriffe auf die
Bezugszelle und die Hauptzelle identisch. Daher kann, abweichend
von der einschlägigen
Technik, bei der auf die Bezugszelle im Vergleich mit der Hauptzelle übermäßig zugegriffen
wird, die Bauteil-Lebensdauer verlängert werden und es kann ein
stabiler Lesebetrieb erfolgen, da Störsignale minimiert sind, da
die durch die Bezugszelle und die Hauptzelle induzierten Spannungen
identisch beibehalten werden können.