KR100308125B1 - 불휘발성 강유전체 메모리소자 및 그 제조방법 - Google Patents
불휘발성 강유전체 메모리소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100308125B1 KR100308125B1 KR1019990026871A KR19990026871A KR100308125B1 KR 100308125 B1 KR100308125 B1 KR 100308125B1 KR 1019990026871 A KR1019990026871 A KR 1019990026871A KR 19990026871 A KR19990026871 A KR 19990026871A KR 100308125 B1 KR100308125 B1 KR 100308125B1
- Authority
- KR
- South Korea
- Prior art keywords
- split word
- ferroelectric
- ferroelectric capacitor
- word line
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 126
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 230000008569 process Effects 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims 1
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 25
- 238000010586 diagram Methods 0.000 description 20
- 238000002955 isolation Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000010287 polarization Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
본 발명은 커패시터의 면적을 최대한 확보하여 커패시턴스를 증가시키고, 레이아웃을 보다 용이하게 설계하여 보다 손쉽게 공정을 진행할 수 있는 불휘발성 강유전체 메모리 소자 및 그 제조방법을 제공하기 위한 것으로 본 발명의 불휘발성 강유전체 메모리 소자는 일정한 간격을 갖고 일방향으로 형성되는 제 1, 제 2 스플릿 워드라인, 일정한 간격을 갖고 상기 제 1, 제 2 스플릿 워드라인을 가로지르는 방향으로 형성되는 제 1, 제 2 비트라인, 제 1, 제 2 스플릿 워드라인 양측에 각각 형성되는 제 1, 제 2 소오스/드레인 불순물 영역, 제 2 스플릿 워드라인상에 형성되고 하부전극이 제 1 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 2 스플릿 워드라인과 연결되는 제 1 강유전체 커패시터, 제 1 스플릿 워드라인상에 형성되고 하부전극이 상기 제 2 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 1 스플릿 워드라인과 연결되는 제 2 강유전체 커패시터를 포함하여 구성된다.
Description
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 특히 효율적인 레이아웃 설계 및 셀 사이즈 감소에 적당한 불휘발성 강유전체 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
비휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래 기술에 따른 비휘발성 강유전체 메모리 소자의 구동회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래 비휘발성 강유전체 메모리의 단위셀을 나타내었다.
도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.
이와 같이 구성된 종래 비휘발성 강유전체 메모리 소자의 데이터 입출력 동작은 다음과 같다.
도 3a는 종래 비휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 '로우'에서 '하이'로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 '하이'상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 '하이' 신호와 일정 구간의 '로우' 신호가 인가된다.
그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 '하이' 또는 '로우' 신호를 인가한다.
즉, 비트라인에 '하이'신호를 인가하고, 워드라인에 인가되는 신호가 '하이'상태인 구간에서 플레이트 라인에 인가되는 신호가 '로우'이면 강유전체 커패시터에는 로직값 '1'이 기록된다.
그리고 비트라인에 '로우'신호를 인가하고, 플레이트 라인에 인가되는 신호가 '하이'신호이면 강유전체 커패시터에는 로직값 '0'이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블 신호(CSBpad)를 '하이'에서 '로우'로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해'로우' 전압으로 등전위 된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 '로우'신호가 '하이' 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 '하이' 신호를 인가하여 강유전체 메모리에 저장된 로직값 '1'에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 '0'이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 '0'을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 '하이'신호를 인가한 상태에서 플레이트 라인을 '하이'에서 '로우'로 비활성화시킨다.
이와 같은 종래 불휘발성 강전체 메모리 소자의 구조 및 제조방법을 설명하면 다음과 같다.
도 4a는 종래 불휘발성 강유전체 메모리 소자의 레이아웃도이다.
도 4a에 도시한 바와 같이, 서로 일정거리를 두고 비대칭적으로 형성되는 제 1 액티브 영역(41)과 제 2 액티브 영역(41a), 제 1 액티브 영역(41)을 가로지르는 방향으로 형성된 제 1 워드라인(W/L1), 제 1 워드라인(W/L1)과 일정 거리를 두고 제 2 액티브 영역(41a)을 가로지르는 방향으로 형성된 제 2 워드라인(W/L2), 제 1 액티브 영역(41) 일측에서 제 1, 제 2 워드라인들을 가로지르는 방향을 따라 형성된 제 1 비트라인(B/L1), 제 2 액티브 영역(41a)의 일측에 형성되며 제 1, 제 2 워드라인을 가로지르는 방향으로 형성되는 제 2 비트라인(B/L2), 제 1 액티브 영역 (41)과 전기적으로 연결되고 제 1 워드라인(W/L1)과 제 2 워드라인(W/L2)에 걸쳐 형성되는 제 1 강유전체 커패시터(FC1), 상기 제 2 액티브 영역(41a)과 전기적으로 연결되며 제 1 워드라인(W/L1)과 제 2 워드라인(W/L2)에 걸쳐 형성되는 제 2 강유전체 커패시터(FC2)와, 상기 제 1 강유전체 커패시터(FC1)와 전기적으로 연결되며 상기 제 1 워드라인(W/L1)상에 형성되는 제 1 플레이트 라인(P/L1)과, 상기 제 2 강유전체 커패시터(FC2)와 전기적으로 연결되며 상기 제 2 워드라인(W/L2)상에 형성되는 제 2 플레이트 라인(P/L2)을 포함하여 구성된다.
상기 도 4a는 단위 셀을 기준으로 한 레이아웃도이며 이와 같은 종래 불휘발성 강유전체 메모리 소자는 제 1, 제 2 강유전체 커패시터(FC1,FC2)가 비트라인 방향을 따라 형성되고, 제 1 플레이트 라인(P/L1)은 제 1 워드라인(W/L1)상에 형성되며 제 2 플레이트 라인(P/L2)을 제 2 워드라인(W/L2)상에 형성된다.
이와 같은 종래 불휘발성 강유전체 메모리 소자를 보다 상세하게 설명하면 다음과 같다.
도 4b는 도 4a의 Ⅰ-Ⅰ'선에 따른 불휘발성 강유전체 메모리소자의 구조단면도이다.
도 4b에 도시한 바와 같이, 액티브 영역 및 필드영역이 정의된 기판(51), 액티브 영역 및 필드영역상에 제 1 절연층(53)을 개재하여 형성되는 제 1 워드라인 (54) 및 제 2 워드라인(54a), 제 1 워드라인(54) 양측에 형성되는 제 1 소오스/드레인 불순물 영역(55,56), 제 2 워드라인(54a) 양측에 형성되는 제 2 소오스/드레인 불순물 영역(도시되지 않음), 상기 제 1 드레인 불순물 영역(56)이 노출되도록 콘택홀을 갖고 제 1, 제 2 워드라인(54,54a)을 포함한 전면에 형성되는 제 2 절연층(57), 상기 콘택홀내에 매립된 제 1 플러그층(58a), 상기 제 1 플러그층(58a)과 제 1 비트라인(도시되지 않음)을 연결하는 제 1 메탈층(59), 상기 제 1 소오스 불순물 영역(55)이 노출되도록 콘택홀을 갖고 제 1 메탈층(59)을 포함한 전면에 형성되는 제 3 절연층(60), 상기 콘택홀내에 매립되는 제 2 플러그층(62), 상기 제 2 플러그층(62)과 전기적으로 연결되고 상기 제 1 워드라인(54)에서부터 제 2 워드라인(54a)에 이르기까지 형성되는 베리어 메탈층(63), 상기 베리어 메탈층(63)상에 형성되는 제 1 강유전체 커패시터(FC1)의 하부전극(64), 제 1 강유전체 커패시터의 하부전극(64)상에 차례로 적층되는 강유전체막(65) 및 제 2 강유전체 커패시터의 상부전극(66), 제 2 강유전체 커패시터의 상부전극(66)을 포함한 전면에 형성되는 제 4 절연층(67), 제 4 절연층(67)을 통해 상기 제 1 강유전체 커패시터(FC1)의 상부전극(66)과 전기적으로 연결되며 상기 제 1 워드라인(54)의 상측부에 상응하는 위치에 형성되는 제 1 플레이트 라인(68), 상기 제 1 플레이트 라인(68)과 일정거리를 두고 상기 제 2 워드라인(54a)의 상측부에 상응하는 위치에 형성되는 제 2 플레이트 라인(68a)을 포함하여 구성된다.
이와 같이 구성된 종래 불휘발성 강유전체 메모리 소자의 제조방법은 다음과 같다.
도 5a 내지 도 5d는 종래 기술에 따른 불휘발성 강유전체 메모리 소자의 제조방법을 설명하기 위한 공정단면도로써, 도 4a의 Ⅰ-Ⅰ'선에 따른 것이다.
도 5a에 도시한 바와 같이, 반도체 기판(51)의 소정부위를 식각하여 트렌치를 형성한 후, 트렌치내에 절연막을 매립하여 소자 격리층(52)을 형성한다.
소자 격리층(52)을 포함한 액티브 영역의 기판상에 제 1 절연층(53)을 형성한다.
제 1 절연층(53)상에 워드라인 물질층을 형성한 후 패터닝하여 서로 일정간격을 갖는 제 1, 제 2 워드라인(54,54a)을 형성한다.
도 5b에 도시한 바와 같이, 워드라인들(54,54a)을 마스크로 이용한 불순물 이온주입을 통해 상기 기판(51)과 반대 도전형을 갖는 소오스 불순물 영역(55)과 드레인 불순물 영역(56)을 형성한다.
여기서, 상기 소오스/드레인 불순물 영역(55)은 상기 제 1 워드라인(54)을 게이트 전극으로 하는 제 1 트랜지스터(T1)의 소오스/드레인 불순물 영역이다.
이후, 제 1, 제 2 워드라인(54,54a)을 포함한 기판(51) 전면에 제 2 절연층(55)을 형성한다.
제 2 절연층(55)상에 포토레지스트(도시하지 않음)를 도포한 후 패터닝하고, 패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 제 2 절연층(55)을 선택적으로 제거하여 드레인 불순물 영역(56)을 노출시켜 콘택홀(58)을 형성한다.
도 5c에 도시한 바와 같이, 콘택홀내에 도전성 물질을 매립하여 제 1 플러그층(58a)을 형성하고, 제 1 플러그층(58a)과 제 1 비트라인(B/L1)을 연결하는 제 1 메탈층(59)을 형성한다.
이때, 도면에는 도시되지 않았지만, 제 2 비트라인(B/L2)은 제 2 트랜지스터 (T2)의 드레인 불순물 영역과 전기적으로 연결된다.
이어서, 도 5d에 도시한 바와 같이, 상기 제 1 메탈층(59)을 포함한 전면에 제 3 절연층(60)을 형성한다.
제 3 절연층(60)상에 포토레지스트(도시하지 않음)를 도포한 후 패터닝하고, 패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 제 3 절연층(60)을 선택적으로 제거하여 소오스 불순물 영역(55)이 노출되는 콘택홀(61)을 형성한다.
도 5e에 도시한 바와 같이, 콘택홀(61)내에 도전성 물질을 매립하여 상기 소오스 불순물 영역(55)과 전기적으로 연결되는 제 2 플러그층(62)을 형성한다.
그리고 상기 제 2 플러그층(62)과 전기적으로 연결되도록 베리어 메탈층(63)을 형성한 후, 상기 베리어 메탈층(63)상에 제 1 강유전체 커패시터(FC1)의 하부전극(64), 강유전체막(65), 제 1 강유전체 커패시터의 상부전극(66)을 차례로 형성한 다.
도 5f에 도시한 바와 같이, 제 1 강유전체 커패시터의 상부전극(66)상에 제 4 절연층(67)을 형성하고, 포토리소그래피 공정으로 제 4 절연층(67)을 선택적으로 식각하여 제 1 강유전체 커패시터의 상부전극(66)이 소정부분 노출되도록 콘택홀을 형성한다.
그리고 상기 콘택홀을 통해 제 1 강유전체 커패시터 상부전극(66)과 전기적으로 연결되는 제 1 플레이트 라인(68)을 형성하면, 종래 기술에 따른 불휘발성 강유전체 메모리 소자의 제조공정이 완료된다.
여기서, 미설명 부호 '68a'는 제 2 플레이트 라인을 지시한다.
그러나 상기와 같은 종래 불휘발성 강유전체 메모리 소자 및 그 제조방법은 다음과 같은 문제점이 있었다.
첫째, 커패시턴스를 확보하기 위해서는 커패시터 하부전극의 단면적을 크게하여야 하는데, 이를 위해서는 커패시터 하부전극의 두껍게 형성하여야 한다.
하지만, 커패시터 하부전극을 너무 두껍게 하면, 커패시터의 하부전극의 물질이 메탈이기 때문에 식각이 어려워지는 문제가 있다.
따라서, 커패시터 하부전극의 두께를 두껍게 하는데에는 한계가 있으므로 커패시턴스를 확보하는데에도 한계가 있다.
둘째, 단위 셀마다 워드라인과 플레이트 라인이 형성되므로 플레이트 라인과 인접한 셀의 워드라인이 구분될 수 있는 플레이트 형성 공간이 충분히 확보되지 않아 좁은 공간에서 플레이트 라인을 형성하여야 하므로 공정이 매우 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 커패시터의 면적을 최대한 확보하여 커패시턴스를 증가시키고, 레이아웃을 보다 용이하게 설계하여 보다 손쉽게 공정을 진행할 수 있는 불휘발성 강유전체 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 소자의 회로적 구성도
도 3a 내지 3b는 종래 불휘발성 강유전체 메모리 소자의 구동회로
도 4a는 종래 불휘발성 강유전체 메모리 소자에 따른 레이아웃도
도 4b는 도 4a의 Ⅰ-Ⅰ'선에 따른 구조단면도
도 5a 내지 도 5f는 종래 불휘발성 강유전체 메모리 소자의 제조공정도
도 6 본 발명에 따른 불휘발성 강유전체 메모리 소자의 회로적 구성도
도 7은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 간략화된 구성도
도 8은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 동작타이밍도
도 9은 본 발명의 불휘발성 강유전체 메모리 소자의 레이아웃도
도 10a는 도 9의 Ⅰ-Ⅰ'선에 따른 구조단면도
도 10b는 도 9의 Ⅱ-Ⅱ'선에 따른 구조단면도
도 11a 내지 도 11i는 본 발명의 불휘발성 강유전체 메모리 소자에 따른 레이아웃 공정도
도 12a 내지 도 12i는 도 11a 내지 11i의 각 Ⅰ-Ⅰ'선에 따른 불휘발성 강유전체 메모리 소자의 제조공정도
도면의 주요부분에 대한 부호의 설명
120 : 반도체 기판 101,101a : 제 1, 제 2 스플릿 워드라인
102,102a : 제 1, 제 2 플러그층 103,103a : 제 1, 제 2 비트라인
104,104a : 제 3, 제 4 플러그층 105,105a : 제 1, 제 2 패드층
106,106a : 제 1, 제 2 베리어 메탈층 108,108a : 제 1, 제 2 강유전체막
107,107a : 제 1, 제 2 강유전체 커패시터의 하부전극
109,109a : 제 , 제 2 강유전체 커패시터의 상부전극
상기의 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 소자는 일정한 간격을 갖고 일방향으로 형성되는 제 1, 제 2 스플릿 워드라인, 일정한 간격을 갖고 상기 제 1, 제 2 스플릿 워드라인을 가로지르는 방향으로 형성되는 제 1, 제 2 비트라인, 제 1, 제 2 스플릿 워드라인 양측에 각각 형성되는 제 1, 제 2 소오스/드레인 불순물 영역, 제 2 스플릿 워드라인상에 형성되고 하부전극이 제 1 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 2 스플릿 워드라인과 연결되는 제 1 강유전체 커패시터, 제 1 스플릿 워드라인상에 형성되고 하부전극이 상기 제 2 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 1 스플릿 워드라인과 연결되는 제 2 강유전체 커패시터를 포함하여 구성되고, 본 발명의 불휘발성 강유전체 메모리 소자 제조방법은 기판에 일정간격을 두고 서로 비대칭이 되도록 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 공정, 각각의 액티브 영역을 가로지르는 제 1, 제 2 스플릿 워드라인을 형성하는 공정, 제 1, 제 2 액티브 영역의 일측과 각각 연결되고 제 1, 제 2 비트라인이 형성될 영역에까지 확장되도록 제 1, 제 2 플러그층들을 형성하는 공정, 상기 제 1, 제 2 플러그층과 각각 연결되는 제 1, 제 2 비트라인을 형성하는 공정, 상기 제 1, 제 2 액티브 영역의 다른 일측에 각각 연결되는 제 3, 제 4 플러그층을 형성하는 공정, 상기 제 3 플러그층과 연결되도록 상기 제 2 스플릿 워드라인상에 제 1 강유전체 커패시터의 하부전극을 형성하고 제 4 플러그층과 연결되도록 상기 제 1 스플릿 워드라인상에 제 2 강유전체 커패시터의 하부전극을 형성하는 공정, 상기 제 1 강유전체 커패시터의 하부전극상에 제 1 강유전체막을 형성하고, 상기 제 2 강유전체 커패시터 하부전극상에 제 2 강유전체막을 형성하는 공정, 상기 제 1 강유전체막상에 제 1 강유전체 커패시터의 상부전극을 형성하고, 상기 제 2 강유전체막상에 제 2 강유전체 커패시터의 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 불휘발성 강유전체 메모리 소자 및 그 제조방법을 설명하기로 한다.
도 6은 본 발명의 불휘발성 강유전체 메모리 소자의 회로적 구성도이다.
도 6에 도시한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 소자의 단위 셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1)및 제 2 비트라인(B/L2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(B1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(B2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
이와 같은 단위 셀을 복수개 구성하여 도 7과 같은 불휘발성 강유전체 메모리 장치가 구성되는데, 상기 불휘발성 강유전체 메모리 장치의 동작원리를 보다 상세하게 설명하면 다음과 같다.
도 7은 간략화한 본 발명의 불휘발성 강유전체 메모리 장치의 회로적 구성도이다.
도 7에 도시한 바와 같이, 로우(ROW)방향으로 제 1, 제 2 스플릿 워드라인 (SWL1,SWL2)을 한쌍으로 하는 복수개의 스플릿 워드라인쌍들이 형성되고, 상기 스플릿 워드라인쌍들을 가로지는 방향으로 형성되며 인접한 두개의 비트라인을 한쌍으로 하여 복수개의 비트라인(B/L1,B/L2)쌍들이 형성되고, 상기 쌍을 이루는 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(DL) 또는 데이터 바 라인(/DL)으로 전달하는 센싱앰프(SA)들이 형성된다.
이때, 센싱앰프(SA)들을 인에이블시키기 위한 인에이블 신호(SEN)를 출력하는 센싱앰프 인에이블부가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택스위칭부(CS)가 더 구비된다.
이와 같은 본 발명의 불휘발성 강유전체 메모리 소자의 동작을 도 8에 도시된 타이밍도를 참조하여 설명하기로 한다.
도 8의 T0구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 'H(High)'로 활성화되기 이전의 구간으로써, 모든 비트라인을 일정레벨로 프리챠지(Precharge)시킨다.
T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들이 모두 'H'가 되는 구간으로써, 강유전체 커패시터의 데이터가 비트라인에 전달되어 비트라인의 레벨이 변화된다.
이때, 로직 'High'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.
반면에 로직 'Low'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.
비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.
한편, 파괴된 셀의 로직 'H' 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2,T3구간에서 리스토어(Restore)될 수 있도록 한다.
이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이(high)상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다. 이때, 해당 비트라인이 하이상태라면 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high)레벨 사이에 로직 1 상태가 복구된다.
T3구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 온(On)상태가 된다. 이때 해당 비트라인이 하이상태라이면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.
도 9는 본 발명의 불휘발성 강유전체 메모리소자의 레이아웃도로써, 단위 셀을 예로하여 도시한 것이다.
도 9에 도시한 바와 같이, 서로 일정간격을 두고 비대칭적으로 형성되는 제 1 액티브 영역(91)과 제 2 액티브 영역(91a), 제 1 액티브 영역(91)을 가로지르는 방향으로 형성된 제 1 스플릿 워드라인(SWL1), 제 2 액티브 영역(91a)을 가로지르는 방향으로 형성된 제 2 스플릿 워드라인(SWL2), 상기 제 1 액티브 영역(91)과 제 2 액티브 영역(91a) 사이의 필드영역상에 형성되며 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1), 상기 제 2 액티브 영역(91a)의 일측의 필드영역상에 형성되며 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)을 가로지르는 방향으로 형성된 제 2 비트라인(B/L2), 상기 제 1 액티브 영역(91)에 인접하는 상기 제 2 스플릿 워드라인(SWL2)상에 형성되는 제 1 강유전체 커패시터(FC1)와, 상기 제 1 스플릿 워드라인(SWL1)상에 형성되고 적어도 제 1 비트라인(B/L1)과 제 2 비트라인(B/L2)에 접하면서 그 사이에 형성되는 제 2 강유전체 커패시터(FC2)를 포함하여 구성된다.
여기서, 제 1 스플릿 워드라인(SWL1)은 제 1 트랜지스터(T1)의 게이트 전극이 되고 제 2 스플릿 워드라인(SWL2)는 제 2 트랜지스터(T2)의 게이트 전극이 된다.
또한, 제 1 강유전체 커패시터(FC1)의 하부전극은 제 1 액티브 영역(91)과 전기적으로 연결되고 제 2 강유전체 커패시터(FC2)의 하부전극은 제 2 액티브 영역(91a)과 전기적으로 연결된다.
그리고 제 1 강유전체 커패시터(FC1)의 상부전극은 제 2 스플릿 워드라인(SWL2)과 전기적으로 연결되고 제 2 강유전체 커패시터(FC2)의 상부전극은 제 1 스플릿 워드라인(SWL1)과 전기적으로 연결된다.
상기 제 1 트랜지스터(T1)의 소오스와 제 2 트랜지스터(T2)의 소오스는 각각 제 1 플러그층(102,102a)을 통해 제 1 강유전체 커패시터(FC1)의 하부전극과 제 2 강유전체 커패시터(FC2)의 하부전극에 전기적으로 연결된다.
상기 제 1 트랜지스터(T1)의 드레인과 제 2 트랜지스터(T2)의 드레인은 각각 제 1 비트라인(B/L1)과 제 2 비트라인(B/L2)에 전기적으로 연결된다.
한편, 도 10a는 본 발명의 불휘발성 강유전체 메모리 소자의 구조단면도로써, 도 9의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 10a에 도시한 바와 같이, 소자 격리층(121)에 의해 액티브 영역이 정의된 제 1 도전형의 반도체 기판(120), 상기 소자 격리층(121)을 포함한 액티브 영역의 기판(120)상에 제 1 절연층(122)을 개재하여 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)(101)과 제 2 스플릿 워드라인(SWL2)(101a), 상기 제 1스플릿 워드라인(SWL1)(101) 양측의 기판내에 형성된 제 1 소오스/드레인 불순물 영역(123,124), 상기 제 1, 제 2 스플릿 워드라인(101,101a)을 포함한 전면에 형성된 제 2 절연층(125), 제 2 절연층(125)을 관통하여 상기 제 1 드레인 불순물 영역(124)과 콘택되며 제 1 비트라인(B/L1)(도시되지 않음)과 전기적으로 연결하기 위해 제 1 비트라인(B/L1)이 형성될 부위까지 확장되는 제 1 플러그층(102), 상기 제 1 플러그층(102)을 포함한 전면에 형성된 제 3 절연층(126), 상기 제 3, 제 2 절연층(126,125)을 관통하여 상기 제 1 소오스 불순물 영역(123)과 전기적으로 연결되는 제 3 플러그층(104), 상기 제 3 플러그층(104)에 전기적으로 연결된 제 1 패드층(105), 상기 제 1 패드층(105)이 노출되도록 트렌치가 형성된 제 4 절연층(127), 상기 트렌치의 하면 및 측면에 형성되며 상기 제 1 패드층(105)과 연결되는 제 1 베리어 메탈층(106), 상기 제 1 베리어 메탈층(106)상에 형성되는 제 1 강유전체 커패시터의 하부전극(107), 상기 제 1 강유전체 커패시터의 하부전극(107)상에 형성된 제 1 강유전체막(108), 상기 제 1 강유전체막(108)상에 형성된 제 1 강유전체 커패시터의 상부전극(109), 상기 제 1 강유전체 커패시터의 상부전극(109)을 포함한 전면에 형성된 제 5 절연층(128)을 포함하여 구성된다.
여기서, 상기 제 2 스플릿 워드라인(SWL2)(101a)과 상기 제 1 강유전체 커패시터의 상부전극(109)은 셀 영역이 아닌 주변(peri)영역에서 메탈을 통해 전기적으로 연결한다.
이와 같은 불휘발성 강유전체 메모리 소자에 따르면, 제 1 강유전체 커패시터(FC1)가 제 2 스플릿 워드라인(SWL2)상에서 제 2 스플릿 워드라인(SWL2)이 형성된 방향을 따라 형성되는 것을 볼 수 있다.
그리고 제 1 강유전체 커패시터(FC1)의 하부전극(107)이 트렌치의 하면 및 양측면에 형성되므로 커패시터 용량을 증가시킬 수 있다.
한편, 도 10b는 도 9의 Ⅱ-Ⅱ'선에 따른 단면도로써, 소자 격리층(121)에 의해 액티브 영역이 정의된 제 1 도전형의 반도체 기판(120), 상기 기판(120)상에 형성된 제 1 절연층(122), 상기 제 1 절연층(122)상에 형성된 제 1 스플릿 워드라인(SWL1)(101), 상기 제 1 스플릿 워드라인(SWL1)상에 형성된 제 2 절연층(125), 상기 소자 격리층(121)에 상응하는 상기 제 2 절연층(125)상에 서로 일정한 간격을 두고 형성되는 제 1 비트라인(B/L1)(103)과 제 2 비트라인(B/L2)(103a), 상기 제 1, 제 2 비트라인을 포함한 전면에 형성되는 제 3 절연층(126), 상기 제 1 비트라인(B/L1)(103)과 제 2 비트라인(B/L2)(103a) 사이의 상기 제 3 절연층(126)상에 형성된 제 2 패드층(105a), 상기 제 2 패드층(105a)을 포함한 전면에 형성되며 상기 제 2 패드층(105a)이 노출되도록 트렌치가 형성된 제 4 절연층(127), 트렌치의 하면 및 양측면을 따라 형성되며 상기 제 2 패드층(105a)에 연결되는 제 2 베리어 메탈층(106a), 상기 제 2 베리어 메탈층(106a)상에 형성된 제 2 강유전체 커패시터의 하부전극(107a), 상기 제 2 강유전체 커패시터의 하부전극(107a)상에 형성되는 제 2 강유전체막(108a), 상기 제 2 강유전체막(108a)상에 형성되는 제 2 강유전체 커패시터의 상부전극(109a), 상기 제 2 강유전체 커패시터의 상부전극(109a)을 포함한 기판 전면에 형성된 제 5 절연층(128)을 포함하여 구성된다.
여기서, 상기 제 1 스플릿 워드라인(SWL1)과 제 2 강유전체 커패시터(FC2)의 상부전극(109a)은 셀 영역이 아닌 페리(peri)영역에서 메탈에 의해 전기적으로 연결된다.
그리고 도 10b에 따르면 제 2 강유전체 커패시터는 제 1 스플릿 워드라인(SWL1)상에서 제 1 스플릿 워드라인이 형성된 방향을 따라 형성되는 것을 볼 수 있다.
이와 같이 구성된 본 발명의 불휘발성 강유전체 메모리 소자의 제조공정을 보다 상세히 설명하면 다음과 같다.
도 11a 내지 11g는 본 발명의 불휘발성 강유전체 메모리 소자의 레이아웃 공정도이고, 도 12a 내지 12g는 도 11a 내지 11g의 Ⅰ-Ⅰ'선에 따른 각각의 구조단면도이다.
먼저, 도 11a에 도시한 바와 같이, 제 1 도전형의 반도체 기판에 일정 간격을 가지고 비대칭적으로 형성되도록 액티브 영역(100,100a)들을 정의한다.
액티브 영역(100,100a) 이외의 부분은 필드영역(소자 격리층)으로써, 트렌치 아이솔레이션(trench Isolation)공정으로 형성된다.
도 11b에 도시한 바와 같이, 각 액티브 영역(100,100a)들을 2등분 할 수 있도록 액티브 영역을 가로지르는 방향을 따라 제 1 스플릿 워드라인(SWL1)(101)과 제 2 스플릿 워드라인(SWL2)(101a)을 형성한다.
이때, 제 1 스플릿 워드라인(SWL1)은 제 1 트랜지스터(T1)의 게이트 전극이 되고 제 2 스플릿 워드라인(SWL2)은 제 2 트랜지스터(T2)의 게이트 전극이 된다.
이후, 도면에는 도시되지 않았지만, 제 1 스플릿 워드라인(101) 양측의 기판에 상기 기판과 반대도전형의 불순물 이온주입을 실시하여 제 1 소오스/드레인 불순물 영역들을 형성하고 동시에 제 2 스플릿 워드라인(101a) 양측의 기판에도 동일한 공정을 통해 제 2 소오스/드레인 불순물 영역들을 형성한다.
이어, 도 11c에 도시한 바와 같이, 제 1 드레인 불순물 영역과 연결되며 이후 제 1 비트라인이 형성될 부위까지 확장되는 제 1 플러그층(102)과 상기 제 2 드레인 불순물 영역과 연결되며 제 2 비트라인이 형성될 부위까지 확장되는 제 2 플러그층(102a)을 각각 형성한다.
즉, 비트라인들은 액티브 영역(100,100a)들 사이의 소자격리층상에 형성되므로 액티브 영역상에서 형성되는 제 1, 제 2 플러그층(102,102a)들은 소자 격리층에까지 확장되도록 패터닝한다.
이어서, 도 11d에 도시한 바와 같이, 상기 제 1 플러그층(102)와 전기적으로 연결되도록 상기 제 1 액티브 영역(91)의 일측에 제 1 비트라인(B/L1)(103)을 형성하고, 제 2 플러그층(102a)과 전기적으로 연결되도록 상기 제 2 액티브 영역(91a)의 일측에 제 2 비트라인(B/L2)(103a)을 형성한다.
그리고 도 11e에 도시한 바와 같이, 제 1 소오스 불순물 영역과 전기적으로 연결되는 제 3 플러그층(104)과 제 2 소오스 불순물 영역과 연결되는 제 4 플러그층(104a)들을 형성한다.
이어, 도 11f에 도시한 바와 같이, 상기 제 3 플러그층(104)과 전기적으로 연결되며 이후에 형성될 제 1 강유전체 커패시터(FC1)의 하부전극과 연결될 수 있도록 제 1 패드층(105)을 형성하고, 동시에 제 4 플러그층(104a)과 전기적으로 연결되며 이후에 형성될 제 2 강유전체 커패시터(FC2)의 하부전극과 연결될 수 있도록 제 2 패드층(105a)을 형성한다.
이때, 상기 제 1, 제 2 패드층(105,105a)의 물질은 폴리실리콘 또는 텅스텐(W)등과 같은 메탈을 적용한다.
도 11g에 도시한 바와 같이, 상기 제 2 패드층(105a)과 전기적으로 연결되도록 제 2 스플릿 워드라인(101a)상에 제 1 베리어 메탈층(106)을 형성하고, 상기 제 1 패드층(105)과 전기적으로 연결되며 적어도 제 1 비트라인(103)과 제 2 비트라인(103a)상에 오버랩되도록 제 1 스플릿 워드라인(101)상에 제 2 베리어 메탈층(106a)을 형성한다(도면에는 제 1, 제 2 베리어 메탈층이 표시되지 않음).
이때, 도면에는 도시되지 않았지만, 상기 제 1, 제 2 패드층(105,105a)을 형성한 후, 전면에 절연층(제 4 절연층)을 형성한 후, 상기 제 1, 제 2 패드층(105,105a)이 노출되도록 트렌치를 형성하는 스텝이 더 포함된다.
이후, 트렌치의 하면 및 양측면을 따라 상기 제 1, 제 2 베리어 메탈층과 각각 연결되도록 제 1 강유전체 커패시터의 하부전극(107)과 제 2 강유전체 커패시터의 하부전극(107a)을 각각 형성한다.
이어서, 도 11h에 도시한 바와 같이, 상기 제 1, 제 2 강유전체 커패시터의 하부전극(107,107a)들을 포함한 전면에 강유전체막을 형성한 후, 제 1, 제 2 스플릿 워드라인상에 각각 제 1 강유전체막(108)과 제 2 강유전체막(108a)을 패터닝한다.
그리고 도 11i에 도시한 바와 같이, 상기 제 1 강유전체 커패시터의 하부전극(107)에 상응하는 제 1 강유전체막(108)상에 제 1 강유전체 커패시터의 상부전극(109)을 형성하고, 제 2 강유전체 커패시터의 하부전극(107a)에 상응하는 상기 제 2 강유전체막(108a)상에 제 2 강유전체 커패시터의 상부전극(109a)을 각각 형성한다.
그리고 도면에는 도시되지 않았지만, 상기 제 1 강유전체 커패시터의 상부전극(109)과 제 2 스플릿 워드라인(101a), 제 2 강유전체 커패시터의 상부전극(109a)과 제 1 스플릿 워드라인(101)이 전기적으로 연결되도록 메탈층을 형성하면 본 발명의 불휘발성 강유전체 메모리 소자에 따른 레이아웃 설계가 완료된다.
이와 같은 레이아웃 공정에 따른 본 발명의 불휘발성 강유전체 메모리 소자의 제조방법을 도 12a 내지 12j를 참조하여 설명하기로 한다.
도 12a는 도 11a의 Ⅰ-Ⅰ'선에 따른 단면도로써, 제 1 도전형의 반도체 기판(120)의 소정영역에 트렌치를 형성하여 상기 트렌치내에 매립되는 소자 격리층(121)을 형성한다.
도 12b는 도 11b의 Ⅰ-Ⅰ'선에 따른 단면도로써, 액티브 영역들이 정의된 기판상에 제 1 절연층(122)을 형성하고, 상기 제 1 절연층(122)상에 폴리실리콘을 증착한 후 패터닝하여 제 1 스플릿 워드라인(SWL1)(101) 및 제 2 스플릿 워드라인(SWL2)(101a)들을 형성한다.
그리고 상기 제 1, 제 2 스플릿 워드라인(101,101a) 양측의 각 액티브 영역에 기판과 반대도전형의 불순물을 이온주입하여 제 1 소오스/드레인 불순물 영역(123,124)과 제 2 소오스/드레인 불순물 영역(도시되지 않음)을 형성한다.
여기서, 상기 제 1 스플릿 워드라인(SWL1)(101)은 제 1 트랜지스터(T1)의 게이트 전극이되고 제 2 스플릿 워드라인(SWL2)(101a)은 제 2 트랜지스터(T2)의 게이트 전극이 된다.
그리고 게이트 전극으로 사용되는 제 1, 제 2 스플릿 워드라인(101,101a)상에 텅스텐(W)과 같은 저저항물질을 증착하여 씨트 저항을 줄이는 공정을 적용할 수 있다.
도 12c는 도 11c의 Ⅰ-Ⅰ'선에 따른 단면도로써, 상기 제 1, 제 2 스플릿 워드라인(101,101a)들을 포함한 기판 전면에 제 2 절연층(125)을 증착한 후, CMP(Chemical Mechanical Polishing)공정을 이용하여 평탄화시킨다.
이어서, 상기 제 1 드레인 불순물 영역(124)이 노출되도록 제 2 절연층(125)을 선택적으로 제거하여 콘택홀을 형성한 후, 콘택홀내에 도전성 물질, 예컨대 폴리실리콘 또는 텅스텐과 같은 금속을 매립하여 제 1 플러그층(102)과 제 2 플러그층(도시되지 않음)을 형성한다.
여기서, 상기 제 1 플러그층(102)은 이후에 형성될 제 1 비트라인과 상기 제 1 드레인 불순물 영역(124)을 전기적으로 연결하는 역할을 하며, 비트라인과 연결될 수 있도록 비트라인이 형성될 부위까지 연장되도록 형성한다.
도 12d는 도 11d의 Ⅰ-Ⅰ'선에 따른 단면도로써, 제 1 플러그층(102)을 포함한 전면에 비트라인 형성용 메탈을 증착한 후, 패터닝하여 제 1 비트라인(103) 및 제 2 비트라인(103a)(도시되지 않음)을 형성한다.
도면에는 제 1 비트라인(103)만이 도시되었으며, 상기 제 1 비트라인(103)은 제 1 플러그층(102)을 통해 제 1 드레인 불순물 영역(124)과 전기적으로 연결된다.
이때, 제 1, 제 2 비트라인(103,103a)들은 액티브 영역 사이사이의 소자격리층(121)상에만 형성되도록 패터닝한다.
이후, 상기 제 1 비트라인(103)들을 포함한 전면에 제 3 절연층(126)을 형성한 다음 CMP공정을 이용하여 평탄화한다.
도 12e는 도 11e의 Ⅰ-Ⅰ'선에 따른 단면도로써, 제 1 소오스 불순물 영역(123)이 노출되도록 제 3 절연층(126), 제 2 절연층(125)을 선택적으로 제거하여 콘택홀을 형성한다.
콘택홀내에 텅스텐과 같은 메탈을 매립하여 제 3 플러그층(104)과 제 4 플러그층(104a)(도시되지 않음)을 형성한다.
도 12f는 도 11f의 Ⅰ-Ⅰ'선에 따른 단면도로써, 제 3, 제 4 플러그층(104, 104a)을 포함한 전면에 텅스텐과 같은 메탈을 증착한 후 제 3 플러그층(104)과 연결되는 제 1 패드층(105)을 형성하고, 제 4 플러그층과 연결되는 제 2 패드층(105a)(도시되지 않음)을 형성한다.
여기서, 제 1, 제 2 패드층(105,105a)은 제 1, 제 2 비트라인(103,103a)이 형성된 방향을 따라 소정의 폭으로 형성한다.
이후, 상기 제 1 패드층(105)을 포함한 전면에 제 4 절연층(107)을 두껍게 증착한 후, CMP공정을 통해 평탄화한다.
도 12g는 도 11g의 Ⅰ-Ⅰ'선에 따른 단면도로써, 상기 제 1 패드층(105)이거의 노출되도록 제 4 절연층(127)을 선택적으로 제거하여 트렌치를 형성한다.
트렌치를 포함한 전면에 상기 제 1 패드층(105)과 전기적으로 연결되며 이후에 형성될 제 1 강유전체 커패시터의 하부전극과의 사이에 개재되는 제 1 베리어 메탈층(106)을 형성하고, 제 2 패드층(105a)과 전기적으로 연결되며 이후에 형성될 제 2 강유전체 커패시터의 하부전극과의 사이에 개재되는 제 2 베리어 메탈층(106a)을 형성한다.
이때, 제 2 베리어 메탈층(106a)은 적어도 제 1 비트라인(103)과 제 2 비트오버랩되도록 베리어 메탈(barrier metal)층(106,106a)을 형성한다.
그리고 베리어 메탈층(106,106a)상에 강유전체 커패시터의 하부전극용 물질을 증착한 후 패터닝하여 제 1 강유전체 커패시터의 하부전극(107)과 제 2 강유전체 커패시터의 하부전극(107a)(도시되지 않음)을 형성한다.
여기서, 상기 제 1, 제 2 강유전체 커패시터의 하부전극(107,107a)을 형성함에 있어서, 제 4 절연층(127)에 트렌치를 형성하고 트렌치의 하면 및 양측면을 따라 강유전체 커패시터의 하부전극을 형성하므로 강유전체 커패시터의 하부전극 물질을 식각하는 종래 기술에 비해 손쉽게 형성할 수가 있다.
도 12h는 도 11h의 Ⅰ-Ⅰ'선에 따른 단면도로써, 상기 강유전체 커패시터의 하부전극(107,107a)을 포함한 전면에 포토레지스트(도시하지 않음) 혹은 SOG(Silicate On Glass)등의 실리콘계 옥사이드를 증착한다.
이후, 제 4 절연층(127)의 표면이 노출될 때까지 전면 에치하면 상기 트렌치내의 제 1, 제 2 강유전체 커패시터의 하부전극(107,107a)상에만 포토레지스트 혹은 SOG가 남는다.
이어서, 상기 포토레지스트 혹은 SOG를 제거한 후, 전면에 강유전체막을 증착한 후 패터닝하여 상기 제 1 스플릿 워드라인(103)에 상응하는 영역에 제 1 강유전체막(108)을 형성하고, 제 2 스플릿 워드라인(103a)에 상응하는 영역에 제 2 강유전체막(108a)을 형성한다.
도 12i는 도 11i의 Ⅰ-Ⅰ'선에 따른 단면도로써, 상기 제 1, 제 2 강유전체막(108,108a)을 포함한 전면에 강유전체 커패시터의 상부전극 물질을 형성한 후, 패터닝하여 상기 제 1 강유전체 커패시터의 하부전극(107) 상부의 제 1 강유전체막(108)상에 제 1 강유전체 커패시터의 상부전극(109)을 형성하고, 제 2 강유전체 커패시터의 하부전극(107a) 상부의 제 2 강유전체막(108a)상에 제 2 강유전체 커패시터의 상부전극(109a)을 형성한다.
이후, 도면에는 도시되지 않았지만, 셀 영역이 아닌 페리(peri)영역에서 상기 제 1 강유전체 커패시터의 상부전극(109)과 제 2 스플릿 워드라인(103a)을 연결하고, 제 2 강유전체 커패시터의 상부전극(109a)과 제 1 스플릿 워드라인(103)을 전기적으로 연결하는 메탈층(도시되지 않음)을 형성하면 본 발명의 불휘발성 강유전체 메모리 소자의 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 강유전체 커패시터의 전극 물질을 직접식각하는 것이 아니라 절연층을식각하여 트렌치를 형성하고, 트렌치내에 강유전체 커패시터를 형성하므로 커패시터 하부전극의 물질을 두껍게 형성할 수가 있어 커패시터의 단면적을 증가시킬 수가 있다.
둘째, 강유전체 커패시터가 스플릿 워드라인상에 형성되므로 레이아웃 설계가 용이하고, 효율적인 레이아웃 설계에 따른 셀 사이즈를 감소를 유도할 수 있다.
Claims (15)
- 일정한 간격을 갖고 일방향으로 형성되는 제 1, 제 2 스플릿 워드라인;일정한 간격을 갖고 상기 제 1, 제 2 스플릿 워드라인을 가로지르는 방향으로 형성되는 제 1, 제 2 비트라인;제 1, 제 2 스플릿 워드라인 양측에 각각 형성되는 제 1, 제 2 소오스/드레인 불순물 영역;제 2 스플릿 워드라인상에 형성되고 하부전극이 제 1 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 2 스플릿 워드라인과 연결되는 제 1 강유전체 커패시터;제 1 스플릿 워드라인상에 형성되고 하부전극이 상기 제 2 소오스 불순물 영역과 전기적으로 연결되며 상부전극은 상기 제 1 스플릿 워드라인과 연결되는 제 2 강유전체 커패시터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 드레인 불순물 영역과 상기 제 1 비트라인, 그리고 제 2 드레인 불순물 영역과 상기 제 2 비트라인은 각각 제 1 플러그층을 통해 전기적으로 연결되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 제 2 항에 있어서, 상기 제 1 플러그층은 제 1, 제 2 드레인 불순물 영역상에 각각 형성되며 상기 제 1 비트라인 및 제 2 비트라인이 형성될 영역에까지 확장되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 강유전체 커패시터와 상기 제 1 소오스 불순물 영역, 그리고 상기 제 2 강유전체 커패시터와 상기 제 2 소오스 불순물 영역 사이에는 패드층과 베리어 메탈층이 순차적으로 적층됨을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 서로 일정한 간격을 갖고 비대칭적으로 형성되는 제 1, 제 2 액티브 영역;상기 제 1, 제 2 액티브 영역을 각각 가로지르는 방향으로 형성되는 제 1, 제 2 스플릿 워드라인;상기 제 1, 제 2 스플릿 워드라인 일측의 상기 제 1, 제 2 액티브 영역과 연결되며 제 1, 제 2 비트라인이 형성될 영역까지 확장되는 제 1 플러그층들;각각의 제 1 플러그층과 연결되며 상기 제 1, 제 2 액티브 영역 일측에서 상기 제 1, 제 2 스플릿 워드라인을 가로지르는 방향으로 형성된 제 1, 제 2 비트라인;상기 제 1, 제 2 스플릿 워드라인의 또다른 일측의 상기 제 1, 제 2 액티브 영역에 연결되는 패드층;상기 패드층에 각각 연결되고 상기 제 2, 제 1 스플릿 워드라인상에 각각 형성되는 제 1, 제 2 강유전체 커패시터 하부전극;상기 제 1 강유전체 커패시터 하부전극을 포함한 제 2 스플릿 워드라인상에 형성되는 제 1 강유전체 커패시터의 강유전체막;상기 제 2 강유전체 커패시터 하부전극을 포함한 제 1 스플릿 워드라인상에 형성되는 제 2 강유전체 커패시터의 강유전체막;상기 제 1 강유전체 커패시터의 강유전체막상에 형성되며 상기 제 2 스플릿 워드라인과 전기적으로 연결되는 제 1 강유전체 커패시터의 상부전극;상기 제 2 강유전체 커패시터의 강유전체막상에 형성되며 상기 제 1 스플릿 워드라인과 전기적으로 연결되는 제 2 강유전체 커패시터의 상부전극을 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 제 5 항에 있어서, 상기 패드층의 물질은 폴리실리콘과 메탈중 어느하나임을 특징으로 하는 불휘발성 강유전체 메모리 소자.
- 기판에 일정간격을 두고 서로 비대칭이 되도록 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 공정;각각의 액티브 영역을 가로지르는 제 1, 제 2 스플릿 워드라인을 형성하는 공정;제 1, 제 2 액티브 영역의 일측과 각각 연결되고 제 1, 제 2 비트라인이 형성될 영역에까지 확장되도록 제 1, 제 2 플러그층들을 형성하는 공정;상기 제 1, 제 2 플러그층과 각각 연결되는 제 1, 제 2 비트라인을 형성하는공정;상기 제 1, 제 2 액티브 영역의 다른 일측에 각각 연결되는 제 3, 제 4 플러그층을 형성하는 공정;상기 제 3 플러그층과 연결되도록 상기 제 2 스플릿 워드라인상에 제 1 강유전체 커패시터의 하부전극을 형성하고 제 4 플러그층과 연결되도록 상기 제 1 스플릿 워드라인상에 제 2 강유전체 커패시터의 하부전극을 형성하는 공정;상기 제 1 강유전체 커패시터의 하부전극상에 제 1 강유전체막을 형성하고, 상기 제 2 강유전체 커패시터 하부전극상에 제 2 강유전체막을 형성하는 공정;상기 제 1 강유전체막상에 제 1 강유전체 커패시터의 상부전극을 형성하고, 상기 제 2 강유전체막상에 제 2 강유전체 커패시터의 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 스플릿 워드라인과 상기 기판과의 사이에 제 1 절연층을 형성하는 공정이 더 포함되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 스플릿 워드라인과 상기 제 1, 제 2 비트라인 사이에 제 2 절연층을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 비트라인을 형성한 후, 상기 제 1, 제 2 비트라인을 포함한 기판 전면에 제 3 절연층을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 10 항에 있어서, 상기 제 3 절연층을 형성한 후, 상기 제 3 절연층을 식각하여 제 1, 제 2 액티브 영역의 소오스 불순물 영역이 노출되도록 각각 콘택홀을 형성하는 공정과,상기 각 콘택홀에 매립되는 제 3, 제 4 플러그층을 형성하는 공정과,상기 제 3 플러그층에 연결되는 제 1 패드층과 상기 제 4 플러그층에 연결되는 제 2 패드층을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 11 항에 있어서, 상기 제 1, 제 2 패드층을 포함한 전면에 제 4 절연층을 형성한 후, 상기 제 1, 제 2 패드층이 각각 노출되도록 트렌치를 형성하는 공정과,상기 노출된 제 1, 제 2 패드층 및 각 트렌치의 양측면에 각각 제 1, 제 2 베리어 메탈층을 형성하는 공정과,상기 제 1 베리어 메탈층상에 제 1 강유전체 커패시터의 하부전극을 형성하고, 상기 제 2 베리어 메탈층상에 제 2 강유전체 커패시터의 하부전극을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 강유전체 커패시터의 상부전극들을 형성한 후, 상기 제 1 강유전체 커패시터의 상부전극과 제 2 스플릿 워드라인을 연결하고, 상기 제 2 강유전체 커패시터의 상부전극과 제 1 스플릿 워드라인을 연결하기 위한 배선 공정이 더 포함되는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 플러그층은 텅스텐 또는 폴리실리콘중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
- 제 13 항에 있어서, 상기 배선 공정은 주변영역(peri)에서 이루어지는 것을 특징으로 하는 불휘발성 강유전체 메모리 소자 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990026871A KR100308125B1 (ko) | 1999-07-05 | 1999-07-05 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
| US09/597,260 US6319731B1 (en) | 1999-07-05 | 2000-06-19 | Method for manufacturing a non-volatile memory device |
| DE10032311A DE10032311B4 (de) | 1999-07-05 | 2000-07-04 | Nichtflüchtiger ferroelektrischer Speicher und Herstellverfahren für denselben |
| JP2000203443A JP4593733B2 (ja) | 1999-07-05 | 2000-07-05 | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990026871A KR100308125B1 (ko) | 1999-07-05 | 1999-07-05 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010008842A KR20010008842A (ko) | 2001-02-05 |
| KR100308125B1 true KR100308125B1 (ko) | 2001-11-01 |
Family
ID=19599378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990026871A KR100308125B1 (ko) | 1999-07-05 | 1999-07-05 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6319731B1 (ko) |
| JP (1) | JP4593733B2 (ko) |
| KR (1) | KR100308125B1 (ko) |
| DE (1) | DE10032311B4 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320435B1 (ko) * | 1999-11-22 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| US6455370B1 (en) * | 2000-08-16 | 2002-09-24 | Micron Technology, Inc. | Method of patterning noble metals for semiconductor devices by electropolishing |
| JP2002324797A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100480601B1 (ko) * | 2002-06-21 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100456698B1 (ko) * | 2002-09-04 | 2004-11-10 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPH09275193A (ja) * | 1996-04-03 | 1997-10-21 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JPH10320981A (ja) * | 1997-05-19 | 1998-12-04 | Rohm Co Ltd | 強誘電体メモリ |
| KR100268888B1 (ko) * | 1998-05-15 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리 소자 |
| KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
| KR100287882B1 (ko) * | 1998-11-03 | 2001-05-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
| US6281535B1 (en) * | 1999-01-22 | 2001-08-28 | Agilent Technologies, Inc. | Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell |
-
1999
- 1999-07-05 KR KR1019990026871A patent/KR100308125B1/ko not_active IP Right Cessation
-
2000
- 2000-06-19 US US09/597,260 patent/US6319731B1/en not_active Expired - Fee Related
- 2000-07-04 DE DE10032311A patent/DE10032311B4/de not_active Expired - Fee Related
- 2000-07-05 JP JP2000203443A patent/JP4593733B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10032311A1 (de) | 2001-02-22 |
| KR20010008842A (ko) | 2001-02-05 |
| JP4593733B2 (ja) | 2010-12-08 |
| DE10032311B4 (de) | 2005-10-06 |
| JP2001053245A (ja) | 2001-02-23 |
| US6319731B1 (en) | 2001-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7053434B2 (en) | Ferroelectric memory device and method of making the same | |
| KR100320435B1 (ko) | 불휘발성 강유전체 메모리 소자 및 그 제조방법 | |
| KR100317331B1 (ko) | 불휘발성 강유전체 메모리 소자 및 그 제조방법 | |
| KR100308125B1 (ko) | 불휘발성 강유전체 메모리소자 및 그 제조방법 | |
| KR20040037544A (ko) | 오프 세트 트랜지스터를 갖는 반도체 기억소자 및 그제조방법 | |
| JP4608091B2 (ja) | 強誘電体記憶素子 | |
| KR100320438B1 (ko) | 불휘발성 강유전체 메모리 소자 및 그 제조방법 | |
| US7327622B2 (en) | Semiconductor device | |
| KR100268888B1 (ko) | 비휘발성 강유전체 메모리 소자 | |
| KR100339417B1 (ko) | 비휘발성 강유전체 메모리 소자 및 그 제조 방법 | |
| KR100311496B1 (ko) | 불휘발성 강유전체 메모리 장치 및 그 제조방법 | |
| KR100476397B1 (ko) | 폴디드 비트라인 구조를 갖는 에프램 셀 | |
| CN117812916A (zh) | 自旋轨道转矩式磁阻式随机存取存储器结构 | |
| KR20040040691A (ko) | 계단형 수직 트랜지스터를 갖는 반도체 기억소자 및 그제조방법 | |
| KR20020049197A (ko) | 에스램 디바이스 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090727 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |