DE10032311B4

DE10032311B4 - Nichtflüchtiger ferroelektrischer Speicher und Herstellverfahren für denselben

Info

Publication number: DE10032311B4
Application number: DE10032311A
Authority: DE
Inventors: Hee Bok Kang; Jun Sik Lee
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1999-07-05
Filing date: 2000-07-04
Publication date: 2005-10-06
Anticipated expiration: 2020-07-05
Also published as: JP2001053245A; KR100308125B1; US6319731B1; JP4593733B2; DE10032311A1; KR20010008842A

Abstract

Es werden ein nichtflüchtiger ferroelektrischer Speicher und ein Verfahren zu dessen Herstellung angegeben, wobei die Kapazität eines Speicherzellenkondensators durch maximale Fläche desselben erhöht ist und wobei Prozessschritte durch Vereinfachen des Layoutdesigns vereinfacht sind. DOLLAR A Der erfindungsgemäße nichtflüchtige ferroelektrische Speicher ist mit Folgendem versehen: ersten und zweiten Teilwortleitungen (SWL1, SWL2), die mit einem bestimmten Intervall in einer Richtung ausgebildet sind; ersten und zweiten Bitleitungen (B/L1, B/L2), die die ersten und zweiten Teilwortleitungen schneidend mit einen bestimmten Intervall ausgebildet sind; ersten und zweiten Source/Drain-Fremdstoffbereichen, die jeweils zu beiden Seiten der ersten und zweiten Teilwortleitungen ausgebildet sind; einem ersten ferroelektrischen Kondensator (FC1), der auf der zweiten Teilwortleitung ausgebildet ist und eine mit dem ersten Sourcefremdstoffbereich elektrisch verbundene untere Elektrode und eine mit der zweiten Teilwortleitung verbundene obere Elektrode aufweist; und einem zweiten ferroelektrischen Kondensator (FC2), der auf der ersten Teilwortleitung ausgebildet ist und eine mit dem zweiten Sourcefremdstoffbereich elektrisch verbundene untere Elektrode und eine mit der ersten Teilwortleitung verbundene obere Elektrode aufweist.

Description

Die Erfindung betrifft einen nichtflüchtigen Speicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher sowie ein Verfahren zu dessen Herstellung, die für wirkungsvolles Layoutdesign und Verringerung der Zellengröße geeignet sind.
Im Allgemeinen verfügt ein nichtflüchtiger ferroelektrischer Speicher, d. h. ein ferroelektrischer Direktzugriffsspeicher (FRAM), über eine Datenverarbeitungsgeschwindigkeit, die derjenigen eines dynamischen Direktzugriffsspeichers (DRAM) entspricht, und er hält Daten sogar im Zustand ohne Spannung aufrecht. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher viel Aufmerksamkeit als Speicher der nächs ten Generation auf sich gezogen.
FRAMs und DRAMs sind Speicher mit beinahe gleichen Strukturen, und sie beinhalten einen ferroelektrischen Kondensator mit hoher Restpolarisation. Diese Restpolarisation erlaubt es, dass Daten auch dann nicht gelöscht werden, wenn ein elektrisches Feld weggenommen wird.
Nachfolgend wird ein nichtflüchtiger ferroelektrischer Speicher der Kürze halber im Allgemeinen nur als Speicher bezeichnet.

1 zeigt die Hystereseschleife eines üblichen Ferroelektrikums. Wie es in 1 dargestellt ist, werden selbst dann, wenn das elektrische Feld weggenommen wird, das einen Polarisationszustand organisiert hat, Daten in bestimmtem Umfang (Zustände d und a) aufrechterhalten, ohne dass sie gelöscht werden, und zwar wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation).

Eine nichtflüchtige ferroelektrische Speicherzelle wird dadurch als Speicher verwendet, dass dafür gesorgt wird, dass die Zustände d, a den Werten 1 bzw. 0 entsprechen.

Unter Bezugnahme auf die beigefügten Zeichnungen wird nun eine Ansteuerschaltung für einen bekannten Speicher beschrieben.

2 zeigt eine Einheitszelle eines solchen Speichers.

Wie es in 2 dargestellt ist, beinhaltet dieser Speicher eine in einer Richtung ausgebildete Bitleitung B/L, eine Wortleitung W/L, die so ausgebildet ist, dass sie die Bitleitung schneidet, eine von der Wortleitung in derselben Richtung wie eine Wortleitung beabstandete Plattenleitung P/L, einen Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist, und einen ferroelektrischen Kondensator FC1, dessen erster Anschluss mit dem Drain des Transistors T1 verbunden ist und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Nachfolgend wird ein Daten-Eingabe/Ausgabe-Vorgang bei diesem bekannten Speicher beschrieben.

3a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs des bekannten Speichers im Schreibmodus, und 3b ist ein entsprechendes Diagramm zum Veranschaulichen des Betriebs im Lesemodus.

Im Fall des Schreibmodus wird ein extern angelegtes Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert. Wenn zum selben Zeitpunkt ein Schreibfreigabesignal WEBpad vom hohen in den niedrigen Zustand überführt wird, startet der Schreibmodus.

Anschließend wird, wenn Adressendecodierung im Schreibmodus beginnt, ein an eine entsprechende Wortleitung angelegter Impuls vom niedrigen in den hohen Zustand überführt, wodurch eine Zelle ausgewählt wird.

An eine entsprechende Plattenleitung werden in einer Periode, in der die Wortleitung hoch ist, ein hohes Signal in einer bestimmten Periode und ein niedriges Signal in einer bestimmten Periode sequenziell angelegt.

Um den logischen Wert "1" oder "0" in die ausgewählte Zelle einzuschreiben, wird an eine entsprechende Bitleitung ein hohes Signal oder ein niedriges Signal, das mit dem Schreibfreigabesignal WEBpad synchronisiert wird, angelegt. Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt, und wenn das an die Plattenleitung angelegte Signal in einer Periode, in der das an die Wortleitung angelegte Signal hoch ist, niedrig ist, wird der logische Wert "1" in den ferroelektrischen Kondensator eingeschrieben.

Es wird ein niedriges Signal an die Bitleitung angelegt, und wenn das an die Plattenleitung angelegte Signal hoch ist, wird der logische Wert "0" in den ferroelektrischen Kondensator eingeschrieben.

Nachfolgend wird der Lesevorgang für Daten beschrieben, die durch den obigen Vorgang im Schreibmodus in eine Zelle eingespeichert wurden.

Wenn das von außen angelegte Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitleitungen durch ein Ausgleichssignal dasselbe niedrige Potenzial, bevor eine entsprechende Wortleitung ausgewählt wird.

Dann wird die entsprechende Bitleitung inaktiv, und es wird eine Adresse decodiert. Das niedrige Signal wird in der entsprechenden Wortleitung durch die decodierte Adresse in ein hohes Signal überführt, so dass die entsprechende Zelle ausgewählt wird.

Das hohe Signal wird an die Plattenleitung der ausgewählten Zelle gelegt, um einen im ferroelektrischen Speicher gespeicherten, dem logischen Wert "1" entsprechenden Datenwert zu zerstören.

Wenn der logische Wert "0" im ferroelektrischen Speicher gespeichert ist, wird der entsprechende Datenwert nicht zerstört.

Der zerstörte Datenwert und der nicht zerstörte Datenwert werden wegen des oben genannten Prinzips mit der Hystereseschleife als verschiedene Werte ausgegeben, so dass ein Leseverstärker den logischen Wert "1" oder "0" erfasst.

Anders gesagt, wird beim Zerstören des Datenwerts der Zustand "d" in den Zustand "f" überführt, wie es durch die Hystereseschleife der 1 dargestellt ist. Wenn der Datenwert nicht zerstört wird, wird der Zustand "a" in den Zustand "f" überführt. Demgemäß wird, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeit verstrichen ist, der logische Wert "1" ausgegeben, wenn der Datenwert zerstört ist, während der logische Wert "0" ausgegeben wird, wenn der Datenwert nicht zerstört ist.

Wie oben angegeben, wird, nachdem der Leseverstärker Daten ausgegeben hat, die Plattenleitung vom hohen Zustand in den niedrigen Zustand deaktiviert, um den Datenwert auf den ursprünglichen Datenwert wieder herzustellen, und zwar im Zustand, in dem das hohe Signal an die entsprechende Wortleitung angelegt wird.

Nun werden die Struktur des obigen bekannten Speichers und ein Herstellverfahren für denselben beschrieben.

4a ist ein Layout eines bekannten Speichers. Wie es in 4a dargestellt ist, beinhaltet dieser bekannte Speicher einen ersten aktiven Bereich 41 und einen zweiten aktiven Bereich 41a, die symmetrisch beabstandet voneinander ausgebildet sind; eine zweite Wortleitung W/L1, die über den ersten aktiven Bereich 41 hinweg ausgebildet ist; eine zweite Wortleitung W/L2, die über den zweiten aktiven Bereich 41a hinweg ausgebildet ist und von der ersten Wortleitung W/L1 beabstandet ist; eine erste Bitleitung B/L1, die über die erste und zweite Wortleitung hinweg an einer Seite des ersten aktiven Bereichs 41 ausgebildet ist; eine zweite Bitleitung B/L2, die über die erste und zweite Wortleitung an einer Seite des zweiten aktiven Bereichs 41a ausgebildet ist; einen ersten ferroelektrischen Kondensator FC1, der elektrisch mit dem ersten aktiven Bereich verbunden ist und auf der ersten und zweiten Wortleitung W/L1 und W/L2 ausgebildet ist; einen zweiten ferroelektrischen Kondensator FC2, der elektrisch mit dem zweiten aktiven Bereich 41a verbunden ist Halbleiterspeicher und auf der ersten und zweiten Wortleitung W/L1 und W/L2 ausgebildet ist; eine erste Plattenleitung P/L1, die elektrisch mit dem ersten ferroelektrischen Kondensator FC1 verbunden ist und auf der ersten Wortleitung W/L1 ausgebildet ist; und eine zweite Plattenleitung P/L2, die elektrisch mit dem zweiten ferroelektrischen Kondensator FC2 verbunden ist und auf der zweiten Wortleitung W/L2 ausgebildet ist.

4a ist das Layout eines bekannten Speichers, der auf einer Einheitszelle beruht. Bei einem derartigen bekannten Speicher sind ein erster und zweiter Kondensator FC1 und FC2 entlang einer Bitleitung ausgebildet, die erste Plattenleitung P/L1 ist auf der ersten Wortleitung W/L1 ausgebildet, und die zweite Plattenleitung P/L2 ist auf der zweiten Wortleitung W/L2 ausgebildet.

Nun wird dieser bekannte Speicher unter Bezugnahme auf 4b im Einzelnen beschrieben. 4b ist eine Schnittansicht zum Veranschaulichen des bekannten Speichers entlang der Linie I-I' in 4a. Wie es in 4b dargestellt ist, beinhaltet der bekannte Speicher ein Substrat 51, in dem ein aktiver Bereich und ein Feldbereich ausgebildet sind; eine erste Wortleitung 54 und eine zweite Wortleitung 54a, die auf einer ersten Isolierschicht 53 auf dem aktiven Bereich und dem Feldbereich ausgebildet sind; erste Source/Drain- Fremdstoffbereiche 55 und 56, die zu beiden Seiten der ersten Wortleitung 54 ausgebildet sind; zweite Source/Drain-Fremdstoffbereiche (nicht dargestellt), die zu beiden Seiten der zweiten Wortleitung 54a ausgebildet sind, eine zweite Isolierschicht 57, die auf der gesamten Fläche einschließlich der ersten und zweiten Wortleitung 54 und 54a ausgebildet ist und ein Kontaktloch aufweist, um den ersten Drainfremdstoffbereich 5G freizulegen; eine erste Kontaktpfropfenschicht 58a, die in das Kontaktloch eingebettet ist; eine erste Metallschicht 59 zum Verbinden der ersten Kontaktpfropfenschicht 58a mit einer ersten Bitleitung (nicht dargestellt); eine dritte Isolierschicht 60, die auf der gesamten Fläche einschließlich der ersten Metallschicht 59 ausgebildet ist und ein Kontaktloch zum Freilegen des ersten Sourcefremdstoffbereichs 55 aufweist; eine zweite Kontaktpfropfenschicht 62, die in das Kontaktloch eingebettet ist; eine Barrieremetallschicht 63, die elektrisch mit der zweiten Kontaktpfropfenschicht 62 verbunden ist und auf der ersten Wortleitung 54 und der zweiten Wortleitung 54a ausgebildet ist; eine untere Elektrode 64 des ersten ferroelektrischen Kondensators FC1, die auf der Barrieremetallschicht 63 ausgebildet ist; einen ferroelektrischen Film 65 und eine obere Elektrode 66 des zweiten ferroelektrischen Kondensators, die sequenziell auf der unteren Elektrode 64 des ersten ferroelektrischen Kondensators abgeschieden sind; eine vierte Isolierschicht 67, die auf der gesamten Fläche einschließlich der oberen Elektrode 66 des zweiten ferroelektrischen Kondensators ausgebildet ist; eine erste Plattenleitung 68, die elektrisch mit der oberen Elektrode 66 des ersten ferroelektrischen Kondensators FC1 über die vierte Isolierschicht 67 verbunden ist und an einer Position ausgebildet ist, die der Oberseite der ersten Wortleitung 54 entspricht; und eine zweite Plattenleitung 68a, die an einer der Oberseite der zweiten Wortleitung 54a entsprechenden Position ausgebildet ist und von der ersten Plattenleitung 68 beabstandet ist.

Nun wird unter Bezugnahme auf die 5a bis 5d ein Verfahren zum Herstellen des obigen bekannten Speichers beschrieben.

Die 5a bis 5d sind Schnittansichten zum Veranschaulichen dieses Verfahrens, die entlang der Linie I-I' der 4a gebildet sind.

Wie es in 5a dargestellt ist, wird ein Halbleitersubstrat 51 partiell geätzt, um einen Graben auszubilden, und dann wird in diesen Graben eine Isolierschicht eingebettet, um eine Bauteil-Isolierschicht 52 zu erzeugen.

Auf dem Substrat 51 wird in einem die Bauteil-Isolierschicht 52 enthaltenden aktiven Bereich eine erste Isolierschicht 53 hergestellt. Auf der ersten Isolierschicht 53 wird eine Wortleitungs-Materialschicht hergestellt und dann strukturiert, um erste und zweite Wortleitungen 54 und 54a auszubilden, die voneinander beabstandet sind.

Wie es in 5b dargestellt ist, werden durch Ionenimplantation von Fremdstoffen unter Verwendung der Wortleitungen 54 und 54a als Masken Source- und Drainfremdstoffbereiche 55 und 56 mit einem Leitungstyp entgegengesetzt zu dem des Substrats 51 ausgebildet.

Die Source/Drain-Fremdstoffbereiche 55 und 56 sind Source/Drain-Fremdstoffbereiche eines ersten Transistors T1, der die erste Wortleitung 54 als Gateelektrode verwendet.

Danach wird eine zweite Isolierschicht 55 auf der gesamten Oberfläche des Substrats 51 einschließlich der ersten und zweiten Wortleitungen 54 und 54a hergestellt. Dann wird ein Photoresist (nicht dargestellt) auf die zweite Isolierschicht 55 aufgetragen und strukturiert. Die zweite Isolierschicht 55 wird durch einen Ätzprozess unter Verwendung des strukturierten Photoresists als Maske selektiv entfernt, um den Drainfremdstoffbereich 5G unter Ausbildung eines Kontaktlochs 58 freizulegen.

Wie es in 5c dargestellt ist, wird in das Kontaktloch ein leitendes Material eingebettet, um eine erste Kontaktpfropfenschicht 58a zu bilden, und es wird eine erste Metallschicht 59 zum Verbinden der ersten Kontaktpfropfenschicht 58a mit der ersten Bitleitung B/L1 hergestellt. Dabei wird die zweite Bitleitung B/L2 mit dem Drainfremdstoffbereich eines zweiten Transistors T2 (nicht dargestellt) elektrisch verbunden.

Anschließend wird, wie es in 5d dargestellt ist, eine dritte Isolierschicht 60 auf der gesamten Oberfläche einschließlich der ersten Metallschicht 59 hergestellt. Auf der dritten Isolierschicht 60 wird ein Photoresist (nicht dargestellt) abgeschieden und dann strukturiert. Die dritte Isolierschicht 60 wird durch einen Ätzprozess unter Verwendung des strukturierten Photoresists als Maske selektiv entfernt, um den Sourcefremdstoffbereich freizulegen, wobei ein Kontaktloch 61 ausgebildet wird.

Wie es in 5e dargestellt ist, wird ein leitendes Material in das Kontaktloch 61 eingebettet, um eine zweite Kontaktpfropfenschicht 62 herzustellen, die elektrisch mit dem Sourcefremdstoffbereich 55 verbunden ist.

Dann wird eine Barrieremetallschicht 63 so hergestellt, dass sie elektrisch mit der zweiten Kontaktpfropfenschicht 62 verbunden ist. Eine untere Elektrode 64 eines ersten ferroelektrischen Kondensators FC1, ein ferroelektrischer Film 65 und eine obere Elektrode 66 des ersten ferroelektrischen Kondensators werden sequenziell auf der Barrieremetallschicht 63 hergestellt.

Wie es in 5f dargestellt ist, wird auf der oberen Elektrode 66 des ersten ferroelektrischen Kondensators eine vierte Isolierschicht 67 hergestellt. Diese vierte Isolierschicht 67 wird dann durch einen Photolithographieprozess selektiv geätzt, um die obere Elektrode 66 des ersten ferroelektrischen Kondensators wahlweise so freizulegen, dass ein Kontaktloch ausgebildet wird. Abschließend wird eine erste Plattenleitung 68 hergestellt, die durch das Kontaktloch elektrisch mit der oberen Elektrode 66 des ersten ferroelektrischen Kondensators verbunden ist. Als Ergebnis ist das Verfahren zum Herstellen des bekannten Speichers abgeschlossen. Mit der nicht beschriebenen Bezugszahl 68a ist eine zweite Plattenleitung gekennzeichnet.

Bei diesem bekannten Speicher und dem Herstellverfahren für denselben bestehen jedoch verschiedene Probleme.

Um für ausreichende Kapazität zu sorgen, muss die untere Elektrode des Kondensators große Dicke aufweisen. Wenn jedoch diese untere Elektrode zu dick hergestellt wird, ist es schwierig, sie zu ätzen, da sie aus einem Metallmaterial besteht. Aus diesem Grund besteht eine Begrenzung hinsichtlich der Sicherstellung der Kapazität.

Außerdem ist nicht für ausreichend Raum zum Herstellen der Plattenleitung gesorgt, da die Wortleitung und die Plattenleitung in einer Einheitszelle ausgebildet werden, wobei die Wortleitung einer benachbarten Zelle und die Bitleitung voneinander getrennt sind. Da die Plattenleitung auf derart engem Raum auszubilden ist, sind schwierige Prozessschritte erforderlich.

Die DE 198 46 264 A1 zeigt zwei bezüglich der Wortleitungsrichtung Spiegelsymmetrisch zueinander angeordnete Speicherzellen eines ferroelektrischen Speichers mit einer Wortleitung, Source- und Drainbereichen, die zu beiden Seiten der Wortleitung angeordnet sind, einem ferroelektrischen Kondensator dessen untere Elektrode mit einem Drainbereich verbunden ist, während dessen obere Elektrode durch ein Kontaktloch hindurch mit einer Zellenplattenleitung in Verbindung steht. Eine Bitleitung die mit jeweiligen Sourcebereichen verbunden ist, verläuft oberhalb der Kondensatoren und unter den Plattenleitungen.

Ferner ist ein anderer Aufbau der ferroelektrischen Speicherzellen dargestellt, bei dem der ferroelektrische Kondensator eine untere Elektrode sowie eine obere Elektrode aufweist, wobei die letztere mit dem Drainbereich eines Zugriffstransistors verbunden ist. Dabei stellt die untere Elektrode die Gate- oder Wortleitung eines benachbarten Speicherzellenabschnitts einer 2T/2C Speicherzelle dar.

Die Elektroden der ferroelektrischen Kondensatoren liegen somit jeweils unterhalb der Bitleitungen.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüchtigen ferroelektrischen Speicher und ein Verfahren zu dessen Herstellung anzugeben, die für maximale Fläche des Kondensators und einfache Prozessschritte durch vereinfachtes Layoutdesign sorgen.

Diese Aufgabe ist hinsichtlich des Speichers durch die Lehren des unabhängigen Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehren des unabhängigen Anspruchs 6 gelöst.

Zusätzliche Ausgestaltungen und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt.

Es gilt im Folgenden, dass ein nichtflüchtiger ferroelektrischer Speicher der Kürze halber im Allgemeinen nur als Speicher bezeichnet wird.

1 zeigt die Hystereseschleife eines üblichen Ferroelek trikums;

2 zeigt ein Schaltbild eines bekannten Speichers;

3a und 3b sind Ansteuerschaltungen eines bekannten Speichers;

4a ist ein Layout eines bekannten Speichers;

4b ist eine Schnittansicht entlang der Linie I-I' in 4a;

5a bis 5f sind Schnittansichten zum Veranschaulichen eines bekannten Verfahrens zum Herstellen eines Speichers;

6 und 7 sind Schaltbilder erfindungsgemäßer Speicher;

8 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs eines erfindungsgemäßen Speichers;

9 ist ein Layout eines erfindungsgemäßen Speichers;

10a ist eine Schnittansicht entlang der Linie I-I' in 9;

10b ist eine Schnittansicht entlang der Linie II-II' in 9;

11a bis 11i sind Layouts eines erfindungsgemäßen Verfahrens zum Herstellen des Speichers und

12a bis 12i sind Schnittansichten zum Veranschaulichen eines Verfahrens zum Herstellen eines Speichers, die entlang der Linie I-I' in den 11a bis 11i gebildet sind.

Nun wird im Einzelnen auf bevorzugte Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen veranschaulicht sind.

Unter Bezugnahme auf die beigefügten Zeichnungen werden nun ein Speicher und ein Verfahren zu dessen Herstellung gemäß der Erfindung beschrieben.

Wie es in 6 dargestellt ist, verfügt ein erfindungsgemäßer Speicher über erste und zweite Teilwortleitungen SWL1 und SWL2, die mit einem bestimmten Intervall in Zeilenrichtung ausgebildet sind; erste und zweite Bitleitungen B/L1 und B/L2, die die ersten und zweiten Teilwortleitungen SWL1 und SWL2 schneidend ausgebildet sind; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1 verbunden ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung B/L2 verbunden ist, und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.
Wie es in 7 dargestellt ist, sind bei einem Speicher mehrere Teilwortleitungspaare, die paarweise eine erste und zweite Paarwortleitung SWL1 und SWL2 enthalten, in Zeilenrichtung ausgebildet. Mehrere Bitleitungen B/L1 und B/L2, die paarweise zwei benachbarte Bitleitungen enthalten, sind die Teilwortleitungspaare schneidend ausgebildet. Zwischen den Bitleitungspaaren sind Leseverstärker SA ausgebildet, die über die Bitleitungen übertragene Daten erfassen und diese Daten an eine Datenleitung DL oder eine Inversdaten leitung /DL übertragen. Dabei sind ferner ein Freigabeabschnitt SEN zum Freigeben der Leseverstärker SA und ein Auswahlschaltabschnitt CS zum selektiven Schalten von Bitleitungen und Datenleitungen vorhanden.
Nun wird die Funktion des erfindungsgemäßen Speichers unter Bezugnahme auf das in 8 dargestellte Zeitdiagramm beschrieben.
Die Periode T0 in 8 bezeichnet die Periode, bevor die erste Teilwortleitung SWL1 und die zweite Teilwortleitung SWL2 auf "Hoch(H)" aktiviert werden. In dieser Periode T0 werden alle Bitleitungen auf ein bestimmtes Niveau vorgeladen.
Die Periode T1 bezeichnet eine Periode, in der die ersten und zweiten Teilwortleitungen SWL1 und SWL2 alle den Wert "H" erhalten. In dieser Periode T1 werden Daten des ferroelektrischen Kondensators an die Bitleitung übertragen, so dass der Bitleitungspegel variiert.
Dabei wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert "Hoch" die Polarität des Ferroelektrikums zerstört, da elektrische Felder mit entgegengesetzten Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, so dass ein großer Strom fließt, um dadurch eine hohe Spannung in der Bitleitung hervorzurufen.
Andererseits wird dann, wenn der ferroelektrische Kondensator den logischen Wert "Niedrig" enthält, die Polarität des Ferroelektrikums nicht zerstört, da elektrische Felder mit denselben Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, so dass ein kleiner Strom fließt, um dadurch eine niedrige Spannung in der Bitleitung zu erzeugen.
Wenn die Zellendaten in ausreichender Weise in die Bitleitung geladen sind, wird das Leseverstärker-Freigabesignal SEN auf Hoch überführt, um den Leseverstärker zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.
Da der logische Datenwert "H" der Zelle mit zerstörtem Inhalt im Zustand nicht wiederhergestellt werden kann, in dem sich die erste und zweite Teilwortleitung SWL1 und SWL2 auf Hoch befinden, kann der Datenwert erst in Periode T2 und T3 wiederhergestellt werden.
Anschließend, in der Periode T2, wird die erste Teilwortleitung SWL1 auf Niedrig überführt, die zweite Teilwortleitung SWL2 wird im hohen Zustand gehalten und der zweite Transistor T2 wird eingeschaltet. Wenn dabei die entsprechende Bitleitung hoch ist, wird ein hoher Datenwert an eine Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen, so dass der Logikwert "1" zwischen dem niedrigen Zustand der ersten Teilwortleitung SWL1 und dem hohen Zustand der Bitleitung wiederhergestellt wird.
In der Periode T3 wird die erste Teilwortleitung SWL1 auf Hoch überführt, die zweite Teilwortleitung SWL2 wird auf Niedrig überführt, und der erste Transistor T1 wird eingeschaltet. Wenn dabei die entsprechende Bitleitung hoch ist, wird ein hoher Datenwert an eine Elektrode des ersten ferroelektrischen Kondensators FC1 übertragen, so dass der Logikwert "1" zwischen dem hohen Pegel der zweiten Teilwortleitung SWL2 wiederhergestellt wird.
9 zeigt das Layout eines erfindungsgemäßen Speichers.
Wie es in 9 dargestellt ist, beinhaltet dieser Speicher erste und zweite aktive Bereiche 91 und 91a, die mit einem bestimmten Intervall asymmetrisch ausgebildet sind; eine erste Teilwortleitung SWL1, die über den ersten aktiven Bereich 91 hinweg ausgebildet ist; eine zweite Teilwortleitung SWL2, die über den zweiten aktiven Bereich 91a hinweg ausgebildet ist; eine erste Bitleitung B/L1, die auf dem Feldbereich zwischen dem ersten und zweiten aktiven Bereich 91 und 91a über die erste und zweite Teilwortleitung SWL1 und SWL2 hinweg ausgebildet ist; eine zweite Bitleitung B/L2, die auf dem Feldbereich auf einer Seite des zweiten aktiven Bereichs 91a über die erste und zweite Teilwortleitung SWL1 und SWL2 ausgebildet ist; einen ersten ferroelektrischen Kondensator FC1, der auf der zweiten Teilwortleitung SWL2 angrenzend an den ersten aktiven Bereich 91 ausgebildet ist; und einen zweiten ferroelektrischen Kondensator FC2, der auf der ersten Teilwortleitung SWL1 angrenzend an die erste und zweite Bitleitung B/L1 und B/L2 zwischen diesen ausgebildet ist.
Die erste Teilwortleitung SWL1 wirkt als Gateelektrode des ersten Transistors T1, und die zweite Teilwortleitung SWL2 wirkt als Gateelektrode des zweiten Transistors T2.
Die untere Elektrode des ersten ferroelektrischen Kondensators FC1 ist elektrisch mit dem ersten aktiven Bereich 91 verbunden, und die untere Elektrode des zweiten ferroelektrischen Kondensators FC2 ist elektrisch mit dem aktiven Bereich 91a verbunden.
Die obere Elektrode des ersten ferroelektrischen Kondensators FC1 ist elektrisch mit der zweiten Teilwortleitung SWL2 verbunden, und die obere Elektrode des zweiten ferroelektrischen Kondensators FC2 ist elektrisch mit der ersten Teilwortleitung SWL1 verbunden.
Die Sources des ersten und zweiten Transistors T1 und T2 sind elektrisch mit der unteren Elektrode des ersten ferro elektrischen Kondensators FC1 verbunden, und die untere Elektrode des zweiten ferroelektrischen Kondensators FC2 ist über die ersten Kontaktpfropfenschichten 102 und 102a angeschlossen.
Die Drains des ersten und zweiten Transistors T1 und T2 sind elektrisch mit der ersten und zweiten Bitleitung B/L1 und B/L2 verbunden.
10a ist eine Schnittansicht eines erfindungsgemäßen Speichers entlang der Linie I-I' in 9.
Wie es in 10a dargestellt ist, beinhaltet dieser Speicher ein Halbleitersubstrat 120 von erstem Leitungstyp, in dem ein aktiver Bereich durch eine Bauteil-Isolierschicht 121 festgelegt ist; erste und zweite Teilwortleitungungen (SWL1, SWL2) 101 und 101a, die auf einer ersten Isolierschicht 122 ausgebildet sind, die ihrerseits auf dem aktiven Bereich einschließlich der Bauteil-Isolierschicht 121 des Halbleitersubstrats 120 ausgebildet ist, wobei diese Teilwortleitungen in einer Richtung ein bestimmtes Intervall einhalten; erste Source/Drain-Fremdstoffbereiche 123 und 124, die zu beiden Seiten der ersten Teilwortleitungen (SWL1) 101 im Substrat ausgebildet sind; eine zweite Isolierschicht 125, die auf der gesamten Fläche einschließlich der ersten und zweiten Teilwortleitungen 101 und 101a ausgebildet ist; eine erste Kontaktpfropfenschicht 102 in Kontakt mit dem ersten Drainfremdstoffbereich 124, die durch die zweite Isolierschicht 125 hindurchgeht und sich in einen Bereich erstreckt, in dem eine erste Bitleitung B/L1 hergestellt wird, um elektrisch mit der ersten Bitleitung B/L1 verbunden zu sein (nicht dargestellt); eine dritte Isolierschicht 126, die auf der gesamten Fläche einschließlich der ersten Kontaktpfropfenschicht 102 ausgebildet ist; eine dritte Kontaktpfropfenschicht 104, die elektrisch mit dem ersten Sourcefremdstoffbereich 123 verbunden ist und durch die erste und zweite Isolierschicht 126 und 125 hindurchgeht; eine erste Kontaktfleckschicht 105, die elektrisch mit der dritten Kontaktpfropfenschicht 104 verbunden ist; eine vierte Isolierschicht 127 mit einem Graben zum Freilegen der ersten Kontaktfleckschicht 105; eine erste Barrieremetallschicht 106, die unter dem Graben auf einer Seite desselben ausgebildet ist und mit der ersten Kontaktfleckschicht 105 verbunden ist; eine untere Elektrode 107 des ersten ferroelektrischen Kondensators, die auf der ersten Barrieremetallschicht 106 ausgebildet ist; einen ersten ferroelektrischen Film 108, der auf der unteren Elektrode 107 des ersten ferroelektrischen Kondensators ausgebildet ist; eine obere Elektrode 109 des ersten ferroelektrischen Kondensators, die auf dem ersten ferroelektrischen Film 108 ausgebildet ist; und eine fünfte Isolierschicht 128, die auf der gesamten Fläche einschließlich der oberen Elektrode 109 des ersten ferroelektrischen Kondensators ausgebildet ist.
Die zweite Teilwortleitung (SWL2) 101a und die obere Elektrode 109 des ersten ferroelektrischen Kondensators sind über eine Metallverbindung in einem Randbereich, nicht einem Zellenbereich, elektrisch miteinander verbunden.
Beim obigen Speicher ist der erste ferroelektrische Kondensator FC1 auf der zweiten Teilwortleitung SWL2 entlang der Richtung ausgebildet, in der diese zweite Teilwortleitung SWL2 ausgebildet ist.
Da die untere Elektrode 107 des ersten ferroelektrischen Kondensators FC1 unter dem Graben und zu beiden Seiten desselben ausgebildet ist, ist es möglich, die Kapazität des Kondensators zu erhöhen.
10b ist eine Schnittansicht entlang der Linie II-II' in 9.
Wie es in 10b dargestellt ist, beinhaltet dieser Speicher ein Halbleitersubstrat 120 von erstem Leitungstyp, in dem ein aktiver Bereich durch eine Bauteil-Isolierschicht 121 festgelegt ist; eine erste Isolierschicht 122, die auf dem Halbleitersubstrat 120 ausgebildet ist; eine erste Teilwortleitung (SWL1) 101, die auf der ersten Isolierschicht 122 ausgebildet ist; eine zweite Isolierschicht 125, die auf der ersten Teilwortleitung SWL1 ausgebildet ist; erste und zweite Bitleitungen (B/L1, B/L2) 103 und 103a, die auf der zweiten Isolierschicht 125, entsprechend der Bauteilisolierschicht 121, mit einem bestimmten Intervall in einer Richtung ausgebildet sind; eine dritte Isolierschicht 126, die auf der gesamten Fläche einschließlich der ersten und zweiten Bitleitungen ausgebildet ist; eine zweite Kontaktfleckschicht 105a, die auf der dritten Isolierschicht 126 zwischen der ersten und zweiten Bitleitung ausgebildet ist; eine vierte Isolierschicht 127, die gesamten Fläche einschließlich der zweiten Kontaktfleckschicht 105a ausgebildet ist und einen Graben zum Freilegen dieser zweiten Kontaktfleckschicht 105a aufweist; eine zweite Barrieremetallschicht 106a, die entlang der Unterseite und zu beiden Seiten des Grabens ausgebildet ist und mit der zweiten Kontaktfleckschicht 105a verbunden ist; eine untere Elektrode 107a des zweiten ferroelektrischen Kondensators, die auf der zweiten Barrieremetallschicht 106a ausgebildet ist; einen zweiten ferroelektrischen Film 108a, der auf der unteren Elektrode 107a des zweiten ferroelektrischen Kondensators ausgebildet ist; eine obere Elektrode 109a des zweiten ferroelektrischen Kondensators, die auf dem zweiten ferroelektrischen Film 108a ausgebildet ist; und eine fünfte Isolierschicht 128, die auf der gesamten Fläche einschließlich der oberen Elektrode 109a des zweiten ferroelektrischen Kondensators ausgebildet ist.
Die erste Teilwortleitung SWL1 und die obere Elektrode 109a des zweiten ferroelektrischen Kondensators FC2 sind elektrisch über eine Metallverbindung im Umfangsbereich, nicht einem Zellenbereich, miteinander verbunden.
In 10b ist der zweite ferroelektrische Kondensator auf der ersten Teilwortleitung SWL1 entlang der Richtung, in der diese ausgebildet ist, ausgebildet.
Nun wird ein Verfahren zum Herstellen dieses Speichers im Einzelnen beschrieben.
Die 11a bis 11g sind Layouts eines erfindungsgemäßen Speichers während seiner Herstellung, und die 12a bis 12g sind Schnittansichten entlang einer Linie I-I' in den 11a bis 11g.
Wie es in 11a dargestellt ist, werden aktive Bereiche 100 und 100a so festgelegt, dass sie mit einem bestimmten Intervall in einem Halbleitersubstrat von erstem Leitungstyp asymmetrisch ausgebildet werden. Ein Teilbereich mit Ausnahme der aktiven Bereiche 100 und 100a ist ein Feldbereich (Bauteil-Isolierschicht), und er wird durch einen Grabenisolierprozess hergestellt.
Wie es in 11b dargestellt ist, werden erste und zweite Teilwortleitungen (SWL1 und SWL2) 101 und 101a über die aktiven Bereiche 100 und 100a hinweg ausgebildet, um die aktiven Bereiche zweizuteilen.
Dabei wirkt die erste Teilwortleitung SWL1 als Gateelektrode des ersten Transistors T1, und die zweite Teilwortleitung SWL2 wirkt als Gateelektrode des zweiten Transistors T2.
Fremdstoffionen von einem Leitungstyp entgegengesetzt zu dem des Substrats werden zu beiden Seiten der ersten Teilwortleitung 101 in das Substrat implantiert, um erste Source/Drain-Fremdstoffbereiche zu bilden. Gleichzeitig werden diese Fremdstoffionen zu beiden Seiten der zweiten Teilwortleitung 101a in das Substrat implantiert, um zweite Source/Drain-Fremdstoffbereiche zu bilden.
Anschließend werden, wie es in 11c dargestellt ist, eine erste Kontaktpfropfenschicht 102 und eine zweite Kontaktpfropfenschicht 102a hergestellt. Die erste Kontaktpfropfenschicht 102 ist mit dem ersten Drainfremdstoffbereich verbunden, und sie erstreckt bis in ein Gebiet, in dem eine erste Bitleitung hergestellt werden soll. Die zweite Kontaktpfropfenschicht 102a ist mit dem zweiten Drainfremdstoffbereich verbunden, und sie erstreckt sich bis in ein Gebiet, in dem eine zweite Bitleitung hergestellt werden soll.
Anders gesagt, werden, da die Bitleitungen auf der Bauteil-Isolierschicht zwischen dem aktiven Bereich 100 und 100a hergestellt werden, die auf den aktiven Bereichen hergestellten ersten und zweiten Kontaktpfropfenschichten 102 und 102a so strukturiert, dass sie sich bis zur Bauteil-Isolierschicht erstrecken.
Wie es in 11d dargestellt ist, wird eine erste Bitleitung (B/L1) 103 auf einer Seite des ersten aktiven Bereichs 91 so hergestellt, dass sie elektrisch mit der ersten Kontaktpfropfenschicht 102 verbunden ist, und eine zweite Bitleitung (B/L2) 103a wird auf einer Seite des zweiten aktiven Bereichs 91a so hergestellt, dass sie elektrisch mit der zweiten Kontaktpfropfenschicht 102a verbunden ist.
Wie es in 11e dargestellt ist, werden eine dritte Kontaktpfropfenschicht 104 und eine vierte Kontaktpfropfen schicht 104a hergestellt. Die dritte Kontaktpfropfenschicht 104 ist elektrisch mit dem ersten Sourcefremdstoffbereich verbunden, und die vierte Kontaktpfropfenschicht 104a ist mit dem zweiten Sourcefremdstoffbereich verbunden.
Anschließend wird, wie es in 11f dargestellt ist, eine erste Kontaktfleckschicht 105 so hergestellt, dass sie elektrisch mit der dritten Kontaktpfropfenschicht 104 und einer unteren Elektrode des ersten ferroelektrischen Kondensators FC1, der später hergestellt wird, elektrisch verbunden ist. Gleichzeitig wird eine zweite Kontaktfleckchicht 105a so hergestellt, dass sie mit der vierten Kontaktpfropfenschicht 104a und einer unteren Elektrode des zweiten ferroelektrischen Kondensators FC2, der später hergestellt wird, elektrisch verbunden ist.
Dabei wird für die erste und zweite Kontaktfleckschicht 105 und 105a ein Metall wie Polysilicium oder Wolfram (W) verwendet.
In 11g wird auf der zweiten Teilwortleitung 101a eine erste Barrieremetallschicht 106 (nicht dargestellt) so hergestellt, dass sie elektrisch mit der zweiten Kontaktfleckschicht 105a verbunden ist. Eine zweite Barrieremetallschicht 106a (nicht dargestellt) wird auf der ersten Teilwortleitung 101 so hergestellt, dass sie elektrisch mit der ersten Kontaktfleckschicht 105 verbunden ist und auf den ersten und zweiten Bitleitungen 103 und 103a überlappt.
Dabei wird, nach dem Herstellen der ersten und zweiten Kontaktfleckschichten 105 und 105a, eine Isolierschicht (vierte Isolierschicht) auf der gesamten Oberfläche hergestellt, und dann wird ein Graben ausgebildet, um die erste und zweite Kontaktfleckschicht 105 und 105a freizulegen (nicht darge stellt).
Danach werden die untere Elektrode 107 des ersten ferroelektrischen Kondensators und die untere Elektrode 107a des zweiten ferroelektrischen Kondensators entlang der Unterseite und der beiden Seiten des Grabens so hergestellt, dass sie mit der ersten bzw. zweiten Barrieremetallschicht verbunden sind.
Wie es in 11h dargestellt ist, wird auf der gesamten Fläche einschließlich der unteren Elektroden 107 und 107a des ersten und zweiten ferroelektrischen Kondensators ein ferroelektrischer Film hergestellt. Der erste und zweite ferroelektrische Film 108 und 108a werden auf der ersten bzw. zweiten Teilwortleitung strukturiert.
Wie es in 11i dargestellt ist, wird eine obere Elektrode 109 des ersten ferroelektrischen Kondensators auf dem ersten ferroelektrischen Film 108 entsprechend der unteren Elektrode des ersten ferroelektrischen Kondensators hergestellt, und eine obere Elektrode 109a des zweiten ferroelektrischen Kondensators wird auf dem zweiten ferroelektrischen Film 108a entsprechend der unteren Elektrode 107a des zweiten ferroelektrischen Kondensators hergestellt.
Dann wird eine Metallschicht so hergestellt, dass sie die obere Elektrode 109 des ersten ferroelektrischen Kondensators mit der zweiten Teilwortleitung 101a und die obere Elektrode 109a des zweiten ferroelektrischen Kondensators mit der ersten Teilwortleitung 101 verbindet. Im Ergebnis ist das Layoutdesign des erfindungsgemäßen Speichers abgeschlossen.
Nun wird ein Verfahren zum Herstellen dieses Speichers gemäß dem oben genannten Layoutprozess unter Bezugnahme auf die 12a bis 12j beschrieben.
12a ist eine Schnittansicht entlang der Linie I-I' in 11a. Ein Graben wird in einem vorbestimmten Bereich eines Halbleitersubstrats 120 von erstem Leitungstyp ausgebildet, um eine im Graben eingebettete Bauteil-Isolierschicht 121 herzustellen.
12b ist eine Schnittansicht entlang der Linie I-I' in 11b. Eine erste Isolierschicht 122 wird auf dem Substrat hergestellt, in dem aktive Bereiche ausgebildet sind. Auf der ersten Isolierschicht 122 wird Polysilicium abgeschieden und dann strukturiert, um erste und zweite Teilwortleitungen (SWL1 und SWL2) 101 und 101a auszubilden.
Fremdstoffionen mit einem Leitungstyp entgegengesetzt zu dem des Substrats werden zu beiden Seiten der ersten und zweiten Teilwortleitungen 101 und 101a in die aktiven Bereiche implantiert, um erste und zweite Source/Drain-Fremdstoffbereiche 123 und 124 auszubilden (nicht dargestellt).
Die erste Teilwortleitung (SWL1) 101 wirkt als Gateelektrode des ersten Transistors C1, und die zweite Teilwortleitung (SWL2) 101a wirkt als Gateelektrode des zweiten Transistors C2.
Auf der ersten und zweiten Teilwortleitung 101 und 101a wird ein Material mit niedrigem Widerstand wie Wolfram (W) abgeschieden, um den Flächenwiderstand für Gateelektroden zu senken.
12c ist eine Schnittansicht entlang der Linie I-I' in 11c. Auf der gesamten Fläche des Substrats einschließlich der ersten und zweiten Teilwortleitungen 101 und 101a wird eine zweite Isolierschicht 125 abgeschieden, die dann durch einen Prozess mit chemisch-mechanischem Polieren (CMP) eingeebnet wird.
Anschließend wird die zweite Isolierschicht 125 selektiv entfernt, um den ersten Drainfremdstoffbereich 124 freizulegen, damit ein Kontaktloch ausgebildet wird. In das Kontaktloch wird ein leitendes Material wie Polysilicium oder Wolfram eingebettet, um eine erste Kontaktpfropfenschicht (102) und eine zweite Kontaktpfropfenschicht (nicht dargestellt) auszubilden.
Die erste Kontaktpfropfenschicht 102 wirkt zum elektrischen Verbinden der ersten Bitleitung, die später hergestellt wird, mit dem ersten Drainfremdstoffbereich 124, und sie erstreckt sich bis in einen Teilbereich, in dem die Bitleitung hergestellt wird, um mit dieser verbunden zu werden.
12d ist eine Schnittansicht entlang der Linie I-I' in 11d. Auf der gesamten Fläche einschließlich der ersten Kontaktpfropfenschicht 102 wird ein Metall zum Herstellen der Bitleitung abgeschieden, das dann strukturiert wird, um eine erste Bitleitung 103 und eine zweite Bitleitung 103a (nicht dargestellt) auszubilden.
In der Zeichnung ist nur die erste Bitleitung 103 dargestellt, und diese ist über die erste Kontaktpfropfenschicht 102 elektrisch mit dem ersten Drainfremdstoffbereich 124 verbunden.
Dabei werden die erste und zweite Bitleitung 103 und 103a so strukturiert, dass sie nur auf der Bauteil-Isolierschicht 121 verbleiben. Auf der gesamten Fläche einschließlich der ersten Bitleitung 103 wird eine dritte Isolierschicht 126 hergestellt, die dann durch einen CMP-Prozess eingeebnet wird.
12e ist eine Schnittansicht entlang der Linie I-I' in 11e. Die dritte Isolierschicht 126 und die zweite Isolierschicht 125 werden selektiv entfernt, um den ersten Sourcefremdstoffbereich 123 freizulegen, damit ein Kontaktloch ausgebildet wird. Im Kontaktloch wird ein Metall wie Wolfram eingebettet, um eine dritte Kontaktpfropfenschicht 104 und eine vierte Kontaktpfropfenschicht 104a (nicht dargestellt) auszubilden.
12f ist eine Schnittansicht entlang der Linie I-I' in 11f. Auf der gesamten Fläche einschließlich der dritten und vierten Kontaktpfropfenschicht 104 und 104a wird ein Metall wie Wolfram abgeschieden. Dann wird eine erste Kontaktfleckschicht 105 hergestellt, die mit der dritten Kontaktpfropfenschicht 104 verbunden ist, und es wird eine zweite Kontaktfleckschicht 105a (nicht dargestellt) hergestellt, die mit der vierten Kontaktpfropfenschicht verbunden ist.
Dabei werden die erste und zweite Kontaktfleckschicht 105 und 105a entlang den ersten und zweiten Bitleitungen 103 und 103a mit vorbestimmter Breite hergestellt.
Danach wird die vierte Isolierschicht 107 auf der gesamten Fläche einschließlich der ersten Kontaktfleckschicht 105 dick abgeschieden und durch einen CMP-Prozess eingeebnet.
12g ist eine Schnittansicht entlang der Linie I-I' in 11g. Die vierte Isolierschicht 127 wird selektiv entfernt, um die erste Kontaktfleckschicht 105 so freizulegen, dass ein Graben ausgebildet ist.
Auf der gesamten Fläche einschließlich des Grabens werden eine erste Barrieremetallschicht 106, die elektrisch mit der ersten Kontaktfleckschicht 105 zu verbinden ist, und eine zweite Barrieremetallschicht 106a, die elektrisch mit der zweiten Kontaktfleckschicht 105a zu verbinden ist, hergestellt.
Dabei wird die zweite Barrieremetallschicht 106a so hergestellt, dass sie mit der ersten Bitleitung 103 und der zweiten Bitleitung überlappt.
Auf den Barrieremetallschichten 106 und 106a wird ein Metall für eine andere Elektrode des ferroelektrischen Kondensators abgeschieden und dann strukturiert, um eine untere Elektrode 107 des ersten ferroelektrischen Kondensators sowie eine untere Elektrode 107a (nicht dargestellt) des zweiten ferroelektrischen Kondensators auszubilden.
Beim Herstellen der unteren Elektroden 107 und 107a des ersten und zweiten ferroelektrischen Kondensators wird auf der vierten Isolierschicht 127 ein Graben ausgebildet, und die untere Elektrode des ferroelektrischen Kondensators wird entlang der Unterseite des Grabens zu beiden Seiten desselben hergestellt. Daher ist es möglich, das untere Elektrodenmaterial des ferroelektrischen Kondensators auf einfache Weise auszubilden.
12h ist eine Schnittansicht entlang der Linie I-I' in 11h. Auf der gesamten Fläche einschließlich der unteren Elektroden 107 und 107a des ferroelektrischen Kondensators wird ein Photoresist oder Siliciumoxid wie Silikat-auf-Glas (SOG) abgeschieden.
Anschließend wird die gesamte Oberfläche geätzt, bis die Oberfläche der vierten Isolierschicht 127 freigelegt ist. Dann verbleibt der Photoresist oder das SOG auf den unteren Elektroden 107 und 107a des ersten und zweiten ferroelektrischen Kondensators innerhalb des Grabens.
Anschließend wird der Photoresist oder das SOG entfernt, und auf der gesamten Oberfläche wird ein ferroelektrischer Film abgeschieden und dann strukturiert, um in einem der ersten Teilwortleitung 103 entsprechenden Abschnitt einen ersten ferroelektrischen Film 108 und in einem der zweiten Teilwortleitung 103a entsprechenden Abschnitt einen zweiten ferroelektrischen Film 108a auszubilden.
12i ist eine Schnittansicht entlang der Linie I-I' in 11i. Auf der gesamten Fläche einschließlich der ersten und zweiten ferroelektrischen Filme 108 und 108a wird ein Material für die obere Elektrode des ferroelektrischen Kondensators hergestellt und dann strukturiert, um eine obere Elektrode 109 des ersten ferroelektrischen Kondensators auf dem ersten ferroelektrischen Film 108 über der unteren Elektrode 107 des ersten ferroelektrischen Kondensators sowie eine obere Elektrode 109a des zweiten ferroelektrischen Kondensators auf dem zweiten ferroelektrischen Film 108a über der unteren Elektrode 107a des zweiten ferroelektrischen Kondensators herzustellen.
Die obere E1ektrode 109 des ersten ferroelektrischen Kondensators ist in einem Umfangsgebiet, nicht in einem Zellengebiet, mit der zweiten Teilwortleitung 103a verbunden. Dann wird eine Metallschicht (nicht dargestellt) so hergestellt, dass sie die obere Elektrode 109a des zweiten ferroelektrischen Kondensators mit der ersten Teilwortleitung 103 elektrisch verbindet. Im Ergebnis ist das verfahren zum Herstellen des Speichers abgeschlossen.
Bei der oben beschriebenen Ausführung wird ein Graben durch Ätzen der Isolierschicht hergestellt, ohne dass ein Elektrodenmaterial des ferroelektrischen Kondensators direkt geätzt wird, und der ferroelektrische Kondensator wird im Graben hergestellt. Daher ist es möglich, das Material der unteren E1ektrode des Kondensators dick auszubilden, um dadurch die Schnittfläche des Kondensators zu erhöhen.
Außerdem ist es einfach, das Designlayout zu erstellen, da der ferroelektrische Kondensator auf einer Teilwortleitung hergestellt wird. Ein derartig effizientes Layoutdesign kann zu einer Verringerung der Zellgröße führen.

Claims

Nichtflüchtiger ferroelektrischer Speicher mit: – ersten und zweiten Teilwortleitungen (101, 101a), die mit einem bestimmten Intervall in einer Richtung ausgebildet sind, – ersten und zweiten Bitleitungen (103, 103a), die oberhalb der ersten und zweiten Teilwortleitungen diese kreuzend mit einem bestimmten Intervall ausgebildet sind, – ersten Source/Drain-Fremdstoffbereichen (123/124), die zu beiden Seiten der ersten Teilwortleitungen ausgebildet sind, – zweiten Source/Drain-Fremdstoffbereichen (123a/124a), die zu beiden Seiten der zweiten Teilwortleitungen ausgebildet sind, – einem ersten ferroelektrischen Kondensator (FC1), der oberhalb der Bitleitungen über der zweiten Teilwortleitung ausgebildet ist und eine mit dem ersten Source-Fremdstoffbereich (123) elektrisch verbundene untere Elektrode (107) und eine mit der zweiten Teilwortleitung (101a) verbundene obere Elektrode (109) aufweist, und – einem zweiten ferroelektrischen Kondensator (FC2), der oberhalb der Bitleitungen über der ersten Teilwortleitung ausgebildet ist und eine mit dem zweiten Source-Fremdstoffbereich (123a) elektrisch verbundene untere Elektrode (107a) und eine mit der ersten Teilwortleitung (101) verbundene obere Elektrode (109a) aufweist.
Nichtflüchtiger ferroelektrischer Speicher nach Anspruch 2, dadurch gekennzeichnet, dass der erste Drain-Fremdstoffbereich (124) über eine erste Kontaktpfropfenschicht (102) mit der ersten Bitleitung (103) und der zweite Drain-Fremdstoffbereich (124) über eine zweite Kontaktpfropfenschicht (102a) mit der zweiten Bitleitung (103a) verbunden ist.
Nichtflüchtiger ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die erste auf dem ersten Drain-Fremdstoffbereich (124) ausgebildete Kontaktpfropfenschicht (102) und die zweite auf dem zweiten Drain-Fremdstoffbereich (124a) ausgebildete Kontaktpfropfenschicht (102a) sich durch eine Isolierschicht (125) bis zu deren Oberfläche erstrecken, auf der die erste und die zweite Bitleitung (103, 103a) hergestellt sind.
Nichtflüchtiger ferroelektrischer Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass Kontaktfleckschichten (105, 105a) und Barrieremetallschichten (106, 106a) sequenziell zwischen dem ersten Source-Fremdstoffbereich (123) und dem ersten ferroelektrischen Kondensator FC1 sowie zwischen dem zweiten Source-Fremdstoffbereich (123a) und dem zweiten ferroelektrischen Kondensator FC2 abgeschieden sind.
Nichtflüchtiger ferroelektrischer Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die Kontaktfleckschichten (105, 105a) aus Polysilicium oder Metall bestehen.
Verfahren zum Herstellen eines nichtflüchtigen ferroelektrischen Speichers mit den Merkmalen nach Anspruch 1, das die folgenden Schritte aufweist: – Festlegen erster und zweiter aktiver Bereiche (100, 100a) auf einem Substrat mit einem bestimmten Intervall, – Herstellen der ersten und zweiten Teilwortleitungen (101, 101a) über die jeweiligen aktiven Bereiche (100, 100a) hinweg, – Bilden der ersten und zweiten Source-/Drain-Frerndstoffbereiche (123, 124, 123a, 124a) in den ersten beziehungsweise zweiten aktiven Bereichen auf beiden Seiten der ersten beziehungsweise zweiten Teilwortleitungen (101, 101a), – Herstellen erster und zweiter Kontaktpfropfenschichten (102, 102a), die mit den ersten beziehungsweise zweiten Drain-Fremdstoffbereiche (124, 124a) verbunden sind, und die sich durch eine zweite Isolierschicht (125) hindurch bis zu deren freiliegender Oberfläche erstrecken, – Herstellen der ersten und zweiten Bitleitungen (103, 103a) auf der zweiten Isolierschicht (125) die mit den ersten beziehungsweise zweiten Kontaktpfropfenschichten (102, 102a) verbunden sind, – Herstellen dritter und vierter Kontaktpfropfenschichten (104, 104a), die mit dem ersten beziehungsweise zweiten Source-Fremdstoffbereiche (123, 123a) verbunden sind, – Herstellen der unteren Elektrode (107) des ersten ferroelektrischen Kondensators über der zweiten Teilwortleitung (101a), die mit der dritten Kontaktpropfenschicht (104) verbunden ist, und der unteren Elektrode (107a) des zweiten ferroelektrischen Kondensators über der ersten Teilwortleitung (101), die mit der vierten Kontaktpropfenschicht (104a) verbunden ist, – Herstellen eines ersten und eines zweiten ferroelektrischen Films (108, 108a) auf der unteren Elektrode (107, 107a) des ersten beziehungsweise zweiten ferroelektrischen Kondensators, – Herstellen der oberen Elektroden (109, 109a) der ersten und zweiten ferroelektrischer Kondensatoren auf den ferroelektrischen Filmen (108, 108a) über den entsprechenden Elektroden (107, 107a) der ersten und zweiten ferroelektrischen Kondensatoren, und – Verbinden der oberen Elektrode (109) des ersten ferroelektrischen Kondensators mit der zweiten Teilwortleitung (101a) und der obere Elektrode (109a) des zweiten ferroelektrischen Kondensators mit der ersten Teilwortleitung (101).
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die ersten und die zweiten Teilwortleitungen (101, 101a) auf einer ersten Isolierschicht auf dem Substrat ausgebildet sind.
Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass nach dem Herstellen der ersten und zweiten Bitleitungen auf der gesamten resultierenden Oberfläche eine dritte Isolierschicht (126) hergestellt wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass zum Herstellen der dritten und vierten Kontaktpfropfenschichten (104, 104a) nach dem Herstellen der dritten Isolierschicht (126) folgende Schritte ausgeführt werden: – selektives Ätzen der dritten und zweiten Isolierschicht (126, 122) zum Freilegen der ersten und zweiten Source-Fremdstoffbereiche (123, 123a), sodass Kontaktlöcher gebildet werden, – Herstellen der dritten und vierten Kontaktpropfenschicht (104, 104a) in den Kontaktlöchern, und – Herstellen einer ersten Kontaktfleckschicht (105), die mit der dritten Kontaktpropfenschicht (104) verbunden ist, und einer zweiten Kontaktfleckschicht (105a), die mit der vierten Kontaktpropfenschicht (104a) verbunden ist.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass nach dem Herstellen der ersten und zweiten Kontaktfleckschichten (105, 105a) eine vierte Isolierschicht (127) auf der gesamten Oberfläche der resultierenden Struktur ausgebildet wird, – Herstellen eines Grabens in der vierten Isolierschicht (127) zum Freilegen der ersten und zweiten Kontaktfleckschichten (105, 105a), – Herstellen erster und zweiten Barrieremetallschichten (106, 106a) zu beiden Seiten der freigelegten ersten und zweiten Kontaktfleckschichten (105, 105a) im Graben und – Herstellen der unteren Elektrode (107) des ersten ferroelektrischen Kondensators auf der ersten Barrieremetallschicht (106) sowie der unteren Elektrode (107a) des zweiten ferroelektrischen Kondensators auf der zweiten Barrieremetallschicht (106a).
Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass die erste und die zweite Kontaktpropfenschicht (102, 102a) aus Wolfram oder Polisilizium hergestellt wird.