JPH09275193A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09275193A JPH09275193A JP8081626A JP8162696A JPH09275193A JP H09275193 A JPH09275193 A JP H09275193A JP 8081626 A JP8081626 A JP 8081626A JP 8162696 A JP8162696 A JP 8162696A JP H09275193 A JPH09275193 A JP H09275193A
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Abstract
(57)【要約】
【課題】 この発明は、コンタクトホールのアスペクト
比が小さく、下地平坦化、コンタクトホール形成、コン
タクトホール埋め込みの各プロセスが容易であり、ま
た、工程数の少ない半導体記憶装置及びその製造方法を
提供することを目的とする。 【解決手段】 この発明にかかる半導体記憶装置は、半
導体基板と、この半導体基板上に形成された半導体素子
と、半導体基板上に形成された第１の層間絶縁膜と、こ
の第１の層間絶縁膜上に形成された記憶容量素子及び導
電部と、この記憶容量素子及び導電部と半導体基板とを
接続させる接続部と、記憶容量素子と電極部上に形成さ
れた第２の層間絶縁膜と、この第２の層間絶縁膜上に形
成された電極部と、第２の層間絶縁膜中に埋設され、電
極部と導電部とを接続させる接続部とを備えたものであ
る。
比が小さく、下地平坦化、コンタクトホール形成、コン
タクトホール埋め込みの各プロセスが容易であり、ま
た、工程数の少ない半導体記憶装置及びその製造方法を
提供することを目的とする。 【解決手段】 この発明にかかる半導体記憶装置は、半
導体基板と、この半導体基板上に形成された半導体素子
と、半導体基板上に形成された第１の層間絶縁膜と、こ
の第１の層間絶縁膜上に形成された記憶容量素子及び導
電部と、この記憶容量素子及び導電部と半導体基板とを
接続させる接続部と、記憶容量素子と電極部上に形成さ
れた第２の層間絶縁膜と、この第２の層間絶縁膜上に形
成された電極部と、第２の層間絶縁膜中に埋設され、電
極部と導電部とを接続させる接続部とを備えたものであ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
ランダムアクセスメモリ（ＤＲＡＭ）に関するものであ
る。
ランダムアクセスメモリ（ＤＲＡＭ）に関するものであ
る。
【０００２】
【従来の技術】図９は従来の半導体記憶装置の断面構造
図である。図において、１は半導体基板、２ａ、２ｂ、
２ｃは半導体基板１上に設けられたトランジスタゲート
電極、ビット線、素子分離層である。３はトランジスタ
ゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ上に設
けられた第１の層間絶縁膜、４は第１の層間絶縁膜３上
に設けられたキャパシタ下部電極、５はキャパシタ誘電
体膜、６はキャパシタ上部電極、７は第１の層間絶縁膜
３中に設けられたストレージコンタクトプラグ、８はキ
ャパシタ上部電極６及び第１の層間絶縁膜３上に設けら
れた第２の層間絶縁膜である。９は第２の層間絶縁膜８
上に設けられた第１のＡｌ配線、１０はこの第１のＡｌ
配線９と半導体基板１を結ぶ第１コンタクトプラグ、１
１は第１のＡｌ配線９及び第２の層間絶縁膜８上に設け
られた第３の層間絶縁膜である。
図である。図において、１は半導体基板、２ａ、２ｂ、
２ｃは半導体基板１上に設けられたトランジスタゲート
電極、ビット線、素子分離層である。３はトランジスタ
ゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ上に設
けられた第１の層間絶縁膜、４は第１の層間絶縁膜３上
に設けられたキャパシタ下部電極、５はキャパシタ誘電
体膜、６はキャパシタ上部電極、７は第１の層間絶縁膜
３中に設けられたストレージコンタクトプラグ、８はキ
ャパシタ上部電極６及び第１の層間絶縁膜３上に設けら
れた第２の層間絶縁膜である。９は第２の層間絶縁膜８
上に設けられた第１のＡｌ配線、１０はこの第１のＡｌ
配線９と半導体基板１を結ぶ第１コンタクトプラグ、１
１は第１のＡｌ配線９及び第２の層間絶縁膜８上に設け
られた第３の層間絶縁膜である。
【０００３】次に、従来の半導体記憶装置の製造方法を
説明する。半導体基板１上にトランジスタゲート電極２
ａ、ビット線２ｂ、素子分離層２ｃを設けた後に、第１
の層間絶縁膜３を形成する。そして、第１の層間絶縁膜
３中にキャパシタ下部電極４と半導体基板１とを接続さ
せるためのストレージコンタクトホールを開孔し、誘電
体を埋め込みストレージコンタクトプラグ７を形成す
る。次に第１の層間絶縁膜３上に金属膜を成膜し、エッ
チングによりキャパシタの部分以外の金属膜を除去して
キャパシタ下部電極４を形成する。次に、キャパシタ誘
電体膜５、キャパシタ上部電極６を成膜し、キャパシタ
部以外のキャパシタ誘電体膜５、キャパシタ上部電極６
を除去してキャパシタを形成する。キャパシタ形成後、
第２の層間絶縁膜８を成膜する。この第２の層間絶縁膜
８が形成された後、第１、第２の層間絶縁膜３、８中に
第１のＡｌ配線９と半導体基板１を接続させるためのコ
ンタクトホールを開孔し、そのコンタクトホールに導電
体を埋め込み第１コンタクトプラグ１０を形成する。そ
して、第２の層間絶縁膜８上に第１のＡｌ配線９を形成
し、その上に第３の層間絶縁膜１１を形成する。
説明する。半導体基板１上にトランジスタゲート電極２
ａ、ビット線２ｂ、素子分離層２ｃを設けた後に、第１
の層間絶縁膜３を形成する。そして、第１の層間絶縁膜
３中にキャパシタ下部電極４と半導体基板１とを接続さ
せるためのストレージコンタクトホールを開孔し、誘電
体を埋め込みストレージコンタクトプラグ７を形成す
る。次に第１の層間絶縁膜３上に金属膜を成膜し、エッ
チングによりキャパシタの部分以外の金属膜を除去して
キャパシタ下部電極４を形成する。次に、キャパシタ誘
電体膜５、キャパシタ上部電極６を成膜し、キャパシタ
部以外のキャパシタ誘電体膜５、キャパシタ上部電極６
を除去してキャパシタを形成する。キャパシタ形成後、
第２の層間絶縁膜８を成膜する。この第２の層間絶縁膜
８が形成された後、第１、第２の層間絶縁膜３、８中に
第１のＡｌ配線９と半導体基板１を接続させるためのコ
ンタクトホールを開孔し、そのコンタクトホールに導電
体を埋め込み第１コンタクトプラグ１０を形成する。そ
して、第２の層間絶縁膜８上に第１のＡｌ配線９を形成
し、その上に第３の層間絶縁膜１１を形成する。
【０００４】また、図１０は図９に示した従来の半導体
記憶装置の第１のＡｌ配線９が複数の第１コンタクトプ
ラグ１０と接続するように設けた従来の半導体記憶装置
である。図において、１２は第３の層間絶縁膜１１上に
設けられた第２のＡｌ配線、１３はこの第２のＡｌ配線
１２と第１のＡｌ配線９を結ぶ第２コンタクトプラグ、
１４は第２のＡｌ配線１２及び第３の層間絶縁膜１１上
に設けられた第４の層間絶縁膜である。
記憶装置の第１のＡｌ配線９が複数の第１コンタクトプ
ラグ１０と接続するように設けた従来の半導体記憶装置
である。図において、１２は第３の層間絶縁膜１１上に
設けられた第２のＡｌ配線、１３はこの第２のＡｌ配線
１２と第１のＡｌ配線９を結ぶ第２コンタクトプラグ、
１４は第２のＡｌ配線１２及び第３の層間絶縁膜１１上
に設けられた第４の層間絶縁膜である。
【０００５】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置は、デバイスの微細化が進行すると、各部
の平面レイアウトは縮小されていくがデバイスの縦方向
の構造に関しては電気特性の点などから縮小できないた
め、デバイスの表面段差は縦構造の寸法から見ると相対
的に大きくなっている。特にコンタクトホールの開孔に
関しては、２５６メガビット以上の集積度を持つＤＲＡ
Ｍのレベルではコンタクトのアスペクト比（開孔径に対
する相対的なコンタクトの深さ）は７から８にも達し、
段差低減のためのデバイス表面平坦化のプロセスを追加
すると更に１０程度まで悪化することが懸念されてい
る。そのため、コンタクトホールの開孔が困難になるだ
けでなく開孔したコンタクトホールの埋め込みにも支障
をきたしている。
導体記憶装置は、デバイスの微細化が進行すると、各部
の平面レイアウトは縮小されていくがデバイスの縦方向
の構造に関しては電気特性の点などから縮小できないた
め、デバイスの表面段差は縦構造の寸法から見ると相対
的に大きくなっている。特にコンタクトホールの開孔に
関しては、２５６メガビット以上の集積度を持つＤＲＡ
Ｍのレベルではコンタクトのアスペクト比（開孔径に対
する相対的なコンタクトの深さ）は７から８にも達し、
段差低減のためのデバイス表面平坦化のプロセスを追加
すると更に１０程度まで悪化することが懸念されてい
る。そのため、コンタクトホールの開孔が困難になるだ
けでなく開孔したコンタクトホールの埋め込みにも支障
をきたしている。
【０００６】また、回路構成が複雑かつ微細化されるに
つれて配線層の数が増加する傾向にあり、更なる段差の
増大や工程数の増加によるコストの増加が深刻な問題と
なっている。一方、容量キャパシタも微細化に伴い縮小
化されているが、世代を問わず確保するべき容量は一定
であるため、微小な領域に高容量を確保するためキャパ
シタ誘電体膜を従来の酸化シリコン膜やシリコン窒化膜
に代えてより誘電率の高い材料（例えば、ジルコニウム
チタン酸鉛／ＰＺＴやストロンチウムチタン酸バリウム
／ＢＳＴ）に変更することが検討されており、この場合
従来キャパシタ下部電極として用いられていたポリシリ
コンが使えないため、白金やルテニウム、イリジウムな
どの安定な金属材料をキャパシタ下部電極として適用す
る事が検討されている。
つれて配線層の数が増加する傾向にあり、更なる段差の
増大や工程数の増加によるコストの増加が深刻な問題と
なっている。一方、容量キャパシタも微細化に伴い縮小
化されているが、世代を問わず確保するべき容量は一定
であるため、微小な領域に高容量を確保するためキャパ
シタ誘電体膜を従来の酸化シリコン膜やシリコン窒化膜
に代えてより誘電率の高い材料（例えば、ジルコニウム
チタン酸鉛／ＰＺＴやストロンチウムチタン酸バリウム
／ＢＳＴ）に変更することが検討されており、この場合
従来キャパシタ下部電極として用いられていたポリシリ
コンが使えないため、白金やルテニウム、イリジウムな
どの安定な金属材料をキャパシタ下部電極として適用す
る事が検討されている。
【０００７】この発明は、かかる問題点を解決するため
になされたもので、コンタクトホールのアスペクト比が
小さく、下地平坦化、コンタクトホール形成、コンタク
トホール埋め込みの各プロセスが容易であり、また、工
程数の少ない半導体記憶装置及びその製造方法を提供す
ることを目的としている。
になされたもので、コンタクトホールのアスペクト比が
小さく、下地平坦化、コンタクトホール形成、コンタク
トホール埋め込みの各プロセスが容易であり、また、工
程数の少ない半導体記憶装置及びその製造方法を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】この発明にかかる半導体
記憶装置においては、半導体基板と、この半導体基板上
に形成された半導体素子と、半導体基板上に形成された
第１の層間絶縁膜と、この第１の層間絶縁膜上に形成さ
れた記憶容量素子及び導電部と、この記憶容量素子と導
電部上に形成された第２の層間絶縁膜と、この第２の層
間絶縁膜上に形成された電極部と、第２の層間絶縁膜中
に埋設され、電極部と導電部とを接続する接続部とを備
えたものである。また、半導体基板と、この半導体基板
上に形成された半導体素子と、半導体基板上に形成され
た第１の層間絶縁膜と、この第１の層間絶縁膜上に形成
された記憶容量素子及び導電部と、第１の層間絶縁膜中
に埋設され、記憶容量素子及び導電部と半導体基板とを
接続させる接続部と、記憶容量素子と導電部上に形成さ
れた第２の層間絶縁膜とを備えたものである。
記憶装置においては、半導体基板と、この半導体基板上
に形成された半導体素子と、半導体基板上に形成された
第１の層間絶縁膜と、この第１の層間絶縁膜上に形成さ
れた記憶容量素子及び導電部と、この記憶容量素子と導
電部上に形成された第２の層間絶縁膜と、この第２の層
間絶縁膜上に形成された電極部と、第２の層間絶縁膜中
に埋設され、電極部と導電部とを接続する接続部とを備
えたものである。また、半導体基板と、この半導体基板
上に形成された半導体素子と、半導体基板上に形成され
た第１の層間絶縁膜と、この第１の層間絶縁膜上に形成
された記憶容量素子及び導電部と、第１の層間絶縁膜中
に埋設され、記憶容量素子及び導電部と半導体基板とを
接続させる接続部と、記憶容量素子と導電部上に形成さ
れた第２の層間絶縁膜とを備えたものである。
【０００９】さらに、半導体基板と、この半導体基板上
に形成された半導体素子と、半導体基板上に形成された
第１の層間絶縁膜と、この第１の層間絶縁膜上に形成さ
れた記憶容量素子及び導電部と、第１の層間絶縁膜中に
埋設され、記憶容量素子及び導電部と半導体基板とを接
続させる接続部と、記憶容量素子と電極部上に形成され
た第２の層間絶縁膜と、この第２の層間絶縁膜上に形成
された電極部と、第２の層間絶縁膜中に埋設され、電極
部と導電部とを接続させる接続部とを備えたものであ
る。また、導電部は、層間絶縁膜中に埋設されている複
数の接続部を接続する配線部である。さらに、記憶容量
素子の電極材料、導電部、及び接続部の少なくとも１つ
を形成している材料は、複数の材料を積層させたものま
たは複数の材料の複合体である。
に形成された半導体素子と、半導体基板上に形成された
第１の層間絶縁膜と、この第１の層間絶縁膜上に形成さ
れた記憶容量素子及び導電部と、第１の層間絶縁膜中に
埋設され、記憶容量素子及び導電部と半導体基板とを接
続させる接続部と、記憶容量素子と電極部上に形成され
た第２の層間絶縁膜と、この第２の層間絶縁膜上に形成
された電極部と、第２の層間絶縁膜中に埋設され、電極
部と導電部とを接続させる接続部とを備えたものであ
る。また、導電部は、層間絶縁膜中に埋設されている複
数の接続部を接続する配線部である。さらに、記憶容量
素子の電極材料、導電部、及び接続部の少なくとも１つ
を形成している材料は、複数の材料を積層させたものま
たは複数の材料の複合体である。
【００１０】また、記憶容量素子の電極材料、導電部、
及び接続部の少なくとも１つは、金属材料で形成されて
いる。さらに、記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つを形成している金属材料は、ア
ルミニウム、銅、コバルト、白金、ルテニウム、タング
ステン、イリジウム、チタンの少なくともいずれか１つ
である。さらにまた、記憶容量素子の電極材料、導電
部、及び接続部の少なくとも１つを形成している材料
は、不純物を導入させた多結晶シリコン、二酸化ルテニ
ウム、二酸化インジウム、窒化チタンの少なくともいず
れか１つである。
及び接続部の少なくとも１つは、金属材料で形成されて
いる。さらに、記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つを形成している金属材料は、ア
ルミニウム、銅、コバルト、白金、ルテニウム、タング
ステン、イリジウム、チタンの少なくともいずれか１つ
である。さらにまた、記憶容量素子の電極材料、導電
部、及び接続部の少なくとも１つを形成している材料
は、不純物を導入させた多結晶シリコン、二酸化ルテニ
ウム、二酸化インジウム、窒化チタンの少なくともいず
れか１つである。
【００１１】この発明にかかる半導体記憶装置の製造方
法においては、半導体基板上に半導体素子を形成する工
程と、この半導体素子上に第１の層間絶縁膜を形成する
工程と、この第１の層間絶縁膜中に第１の貫通孔を設
け、この第１の貫通孔に第１の導電体を埋設する工程
と、第１の層間絶縁膜上に金属膜を形成し、この金属膜
上の貫通孔を覆う部分に第１のマスクを形成するマスク
形成工程と、この第１のマスクを形成した部分を残して
金属膜を除去し、導電部と記憶容量素子の下部電極を形
成する金属膜除去工程と、この導電部に第２のマスクを
形成させ、記憶容量素子の下部電極上の第１のマスクを
除去し、その後第２のマスクを除去するマスク除去工程
と、導電部、記憶容量素子の下部電極及び第１の層間絶
縁膜上に誘電体膜を形成し、この誘電体膜上に電極膜を
形成する工程と、導電部及び第１の層間絶縁膜上の誘電
体膜及び電極膜を除去し、記憶容量素子を形成する記憶
容量素子形成工程と、導電部、記憶容量素子及び第１の
層間絶縁膜上に第２の層間絶縁膜を形成する層間絶縁膜
形成工程とを含むものである。
法においては、半導体基板上に半導体素子を形成する工
程と、この半導体素子上に第１の層間絶縁膜を形成する
工程と、この第１の層間絶縁膜中に第１の貫通孔を設
け、この第１の貫通孔に第１の導電体を埋設する工程
と、第１の層間絶縁膜上に金属膜を形成し、この金属膜
上の貫通孔を覆う部分に第１のマスクを形成するマスク
形成工程と、この第１のマスクを形成した部分を残して
金属膜を除去し、導電部と記憶容量素子の下部電極を形
成する金属膜除去工程と、この導電部に第２のマスクを
形成させ、記憶容量素子の下部電極上の第１のマスクを
除去し、その後第２のマスクを除去するマスク除去工程
と、導電部、記憶容量素子の下部電極及び第１の層間絶
縁膜上に誘電体膜を形成し、この誘電体膜上に電極膜を
形成する工程と、導電部及び第１の層間絶縁膜上の誘電
体膜及び電極膜を除去し、記憶容量素子を形成する記憶
容量素子形成工程と、導電部、記憶容量素子及び第１の
層間絶縁膜上に第２の層間絶縁膜を形成する層間絶縁膜
形成工程とを含むものである。
【００１２】また、マスク除去工程は、第１のマスク除
去する工程であり、記憶容量素子形成工程は、第１の層
間絶縁膜上の誘電体膜及び電極膜を除去し、記憶容量素
子を形成する工程である。さらに、層間絶縁膜形成工程
は、導電部、記憶容量素子及び第１の層間絶縁膜上に第
２の層間絶縁膜を形成する工程と、導電部を第２の層間
絶縁膜の一面に開口する第２の貫通孔を第２の層間絶縁
膜中に形成する工程と、この第２の貫通孔に第２の導電
体を埋設する工程と、第２の層間絶縁膜上の第２の導電
体上に電極を形成する工程とを含むものである。さらに
また、導電部は、複数の貫通孔に埋設された導電体を接
続する配線部である。
去する工程であり、記憶容量素子形成工程は、第１の層
間絶縁膜上の誘電体膜及び電極膜を除去し、記憶容量素
子を形成する工程である。さらに、層間絶縁膜形成工程
は、導電部、記憶容量素子及び第１の層間絶縁膜上に第
２の層間絶縁膜を形成する工程と、導電部を第２の層間
絶縁膜の一面に開口する第２の貫通孔を第２の層間絶縁
膜中に形成する工程と、この第２の貫通孔に第２の導電
体を埋設する工程と、第２の層間絶縁膜上の第２の導電
体上に電極を形成する工程とを含むものである。さらに
また、導電部は、複数の貫通孔に埋設された導電体を接
続する配線部である。
【００１３】
実施の形態１．図１は本実施の形態の半導体記憶装置の
断面図である。図において、１は半導体基板、２ａ、２
ｂ、２ｃは半導体基板１上に設けられたトランジスタゲ
ート電極、ビット線、素子分離層である。３はトランジ
スタゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ上
に設けられた第１の層間絶縁膜、４は第１の層間絶縁膜
３上に設けられルテニウム等の金属で形成されたキャパ
シタ下部電極、４ａは第１の層間絶縁膜３上に設けられ
た配線部、５はキャパシタ誘電体膜、６はキャパシタ上
部電極、７は半導体基板１とキャパシタ下部電極４を接
続するために第１の層間絶縁膜３中に設けたストレージ
コンタクトプラグ、８は配線部４ａ、キャパシタ上部電
極６及び第１の層間絶縁膜３上に設けられた第２の層間
絶縁膜である。９は第２の層間絶縁膜８上に設けられた
第１のＡｌ配線、１０は配線部４ａと第１のＡｌ配線９
を接続させる第１コンタクトプラグ、１１は第１のＡｌ
配線９及び第２の層間絶縁膜８上に設けられた第３の層
間絶縁膜である。
断面図である。図において、１は半導体基板、２ａ、２
ｂ、２ｃは半導体基板１上に設けられたトランジスタゲ
ート電極、ビット線、素子分離層である。３はトランジ
スタゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ上
に設けられた第１の層間絶縁膜、４は第１の層間絶縁膜
３上に設けられルテニウム等の金属で形成されたキャパ
シタ下部電極、４ａは第１の層間絶縁膜３上に設けられ
た配線部、５はキャパシタ誘電体膜、６はキャパシタ上
部電極、７は半導体基板１とキャパシタ下部電極４を接
続するために第１の層間絶縁膜３中に設けたストレージ
コンタクトプラグ、８は配線部４ａ、キャパシタ上部電
極６及び第１の層間絶縁膜３上に設けられた第２の層間
絶縁膜である。９は第２の層間絶縁膜８上に設けられた
第１のＡｌ配線、１０は配線部４ａと第１のＡｌ配線９
を接続させる第１コンタクトプラグ、１１は第１のＡｌ
配線９及び第２の層間絶縁膜８上に設けられた第３の層
間絶縁膜である。
【００１４】通常ストレージコンタクトプラグ７には、
ポリシリコン、タングステン、窒化チタン等が用いられ
ている。ポリシリコンを用いると、通常リンなどがドー
プされたＮ型半導体が使用できるため、Ｎ型のソース・
ドレインを有するトランジスタやＮ型ポリシリコンを用
いたゲート電極２ａに対して直接良好な抵抗を確保して
接続することができる。また、キャパシタ下部電極４に
白金やルテニウム等の金属を用いると、これらの金属は
ポリシリコンと良好な界面を形成し、ストレージコンタ
クトプラグ７と低抵抗で接続することができる。更に、
信頼性を確保するために金属電極とポリシリコンの間に
窒化チタンなどの薄膜を形成してもよい。更に、ストレ
ージコンタクトプラグ７に金属である窒化チタンやタン
グステン等を用いた場合、ポリシリコンを用いた場合に
加えてＰ型のソース・ドレインを有するトランジスタや
ゲート電極のポリシリコン及び拡散領域の上部表面をチ
タンやコバルトなどのシリサイド金属に変え、コンタク
トの抵抗を更に低減することができる。
ポリシリコン、タングステン、窒化チタン等が用いられ
ている。ポリシリコンを用いると、通常リンなどがドー
プされたＮ型半導体が使用できるため、Ｎ型のソース・
ドレインを有するトランジスタやＮ型ポリシリコンを用
いたゲート電極２ａに対して直接良好な抵抗を確保して
接続することができる。また、キャパシタ下部電極４に
白金やルテニウム等の金属を用いると、これらの金属は
ポリシリコンと良好な界面を形成し、ストレージコンタ
クトプラグ７と低抵抗で接続することができる。更に、
信頼性を確保するために金属電極とポリシリコンの間に
窒化チタンなどの薄膜を形成してもよい。更に、ストレ
ージコンタクトプラグ７に金属である窒化チタンやタン
グステン等を用いた場合、ポリシリコンを用いた場合に
加えてＰ型のソース・ドレインを有するトランジスタや
ゲート電極のポリシリコン及び拡散領域の上部表面をチ
タンやコバルトなどのシリサイド金属に変え、コンタク
トの抵抗を更に低減することができる。
【００１５】本実施の形態では、第１の層間絶縁膜３上
に配線部４ａを設けているので、第２の層間絶縁膜８を
形成する際に第２の層間絶縁膜８上の段差を少なくする
ことができる。さらに、第２の層間絶縁膜８上に配線部
を形成することができるため、第１のＡｌ配線９で形成
する配線部を無くしたり、少なくすることができる。
に配線部４ａを設けているので、第２の層間絶縁膜８を
形成する際に第２の層間絶縁膜８上の段差を少なくする
ことができる。さらに、第２の層間絶縁膜８上に配線部
を形成することができるため、第１のＡｌ配線９で形成
する配線部を無くしたり、少なくすることができる。
【００１６】実施の形態２．図２は本実施の形態の半導
体記憶装置の断面図である。本実施の形態は、図１に示
した実施の形態１の半導体記憶装置ではストレージコン
タクトプラグ７を半導体基板１とキャパシタ下部電極４
を接続させていたのに対し、ストレージコンタクトプラ
グ７を半導体基板１とキャパシタ下部電極４、更に半導
体基板１と配線部４ａとを接続させるようにし、図１に
おける第１コンタクトプラグ１０を形成しないようにし
たものである。
体記憶装置の断面図である。本実施の形態は、図１に示
した実施の形態１の半導体記憶装置ではストレージコン
タクトプラグ７を半導体基板１とキャパシタ下部電極４
を接続させていたのに対し、ストレージコンタクトプラ
グ７を半導体基板１とキャパシタ下部電極４、更に半導
体基板１と配線部４ａとを接続させるようにし、図１に
おける第１コンタクトプラグ１０を形成しないようにし
たものである。
【００１７】本実施の形態では、第１の層間絶縁膜３上
に配線部４ａを設けているので、第２の層間絶縁膜８を
形成する際に第２の層間絶縁膜８上の段差を少なくする
ことができる。さらに、第２の層間絶縁膜８上に配線部
を形成することができるため、第１のＡｌ配線９で形成
する配線部を無くしたり少なくすることができる。ま
た、本実施の形態では、キャパシタ下部電極４と半導体
基板１を接続させるストレージコンタクトプラグ７と配
線部４ａと半導体基板１を接続させるストレージコンタ
クトプラグ７とを同時に形成することができるため、製
造工程を少なくすることができる。
に配線部４ａを設けているので、第２の層間絶縁膜８を
形成する際に第２の層間絶縁膜８上の段差を少なくする
ことができる。さらに、第２の層間絶縁膜８上に配線部
を形成することができるため、第１のＡｌ配線９で形成
する配線部を無くしたり少なくすることができる。ま
た、本実施の形態では、キャパシタ下部電極４と半導体
基板１を接続させるストレージコンタクトプラグ７と配
線部４ａと半導体基板１を接続させるストレージコンタ
クトプラグ７とを同時に形成することができるため、製
造工程を少なくすることができる。
【００１８】実施の形態３．図３は本実施の形態の半導
体記憶装置の断面図である。本実施の形態は、図１に示
す実施の形態１と図２に示す実施の形態２を組み合わせ
たもので、図１、図２の配線部４ａを引き出し電極部４
ｂとし、半導体基板１とこの引き出し電極部４ｂをスト
レージコンタクトプラグ７で接続し、更に、この引き出
し電極部４ｂと第１のＡｌ配線９を第１コンタクトプラ
グ１０で接続させたものである。また、図４は図３とは
異なる本実施の形態の半導体記憶装置の断面図である。
図４は図３に示した実施の形態３の引き出し電極部４ｂ
を配線部４ａにしたものである。図において、配線部４
ａは図３の引き出し電極４ｂを相互に直接接続するよう
な形で同時形成し、配線の一部として適用するものであ
る。
体記憶装置の断面図である。本実施の形態は、図１に示
す実施の形態１と図２に示す実施の形態２を組み合わせ
たもので、図１、図２の配線部４ａを引き出し電極部４
ｂとし、半導体基板１とこの引き出し電極部４ｂをスト
レージコンタクトプラグ７で接続し、更に、この引き出
し電極部４ｂと第１のＡｌ配線９を第１コンタクトプラ
グ１０で接続させたものである。また、図４は図３とは
異なる本実施の形態の半導体記憶装置の断面図である。
図４は図３に示した実施の形態３の引き出し電極部４ｂ
を配線部４ａにしたものである。図において、配線部４
ａは図３の引き出し電極４ｂを相互に直接接続するよう
な形で同時形成し、配線の一部として適用するものであ
る。
【００１９】本実施の形態では、配線部４ａまたは引き
出し電極部４ｂを形成することによりコンタクトホール
の深さを大幅に浅くできるため、コンタクトの加工を容
易にできるだけでなく、埋め込みも容易に行うことがで
きる。また、従来多層の配線を必要とする領域におい
て、そのうちの１層を配線部４ｂで代用することができ
るため、結果として図１０の第２のＡｌ配線１２に相当
する配線を形成する必要が無くなり、工程数の大幅な削
減が可能となる。また、実施の形態１で述べた利点をそ
のまま合わせ持つため、結果としてコストの削減や工期
の短縮に有効である。
出し電極部４ｂを形成することによりコンタクトホール
の深さを大幅に浅くできるため、コンタクトの加工を容
易にできるだけでなく、埋め込みも容易に行うことがで
きる。また、従来多層の配線を必要とする領域におい
て、そのうちの１層を配線部４ｂで代用することができ
るため、結果として図１０の第２のＡｌ配線１２に相当
する配線を形成する必要が無くなり、工程数の大幅な削
減が可能となる。また、実施の形態１で述べた利点をそ
のまま合わせ持つため、結果としてコストの削減や工期
の短縮に有効である。
【００２０】実施の形態４．図５、図６は本実施の形態
の半導体記憶装置の製造プロセスを示す図である。以下
にこの発明の構造を作製するプロセスフローを図５に従
って説明する。図５（ａ）に示すように、一般的な手法
とプロセスフローに沿って、半導体基板１上にトランジ
スタゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ等
を作り込み、その上に第１の層間絶縁膜３を成膜する。
その後、層間絶縁膜３中にキャパシタ下部電極と半導体
基板を接続するためのコンタクトホールを開孔し、コン
タクトホールに例えばＮ型ドープポリシリコン等の導電
体を埋め込みストレージコンタクトプラグ７を形成す
る。
の半導体記憶装置の製造プロセスを示す図である。以下
にこの発明の構造を作製するプロセスフローを図５に従
って説明する。図５（ａ）に示すように、一般的な手法
とプロセスフローに沿って、半導体基板１上にトランジ
スタゲート電極２ａ、ビット線２ｂ、素子分離層２ｃ等
を作り込み、その上に第１の層間絶縁膜３を成膜する。
その後、層間絶縁膜３中にキャパシタ下部電極と半導体
基板を接続するためのコンタクトホールを開孔し、コン
タクトホールに例えばＮ型ドープポリシリコン等の導電
体を埋め込みストレージコンタクトプラグ７を形成す
る。
【００２１】ストレージコンタクトプラグ７には、ポリ
シリコンの他、窒化チタンやタングステン等の金属材料
を用いてもよい。ストレージコンタクトプラグ７に金属
材料を用いた場合は金属材料と半導体基板１との境界
部、ストレージコンタクトプラグ７にポリシリコンを用
いた場合は、ポリシリコンとキャパシタ下部電極４の境
界部に適当な導電性バリア層（例えばストレージコンタ
クトプラグ７がタングステンならタングステンと半導体
基板の境界に窒化チタン等）を必要に応じて形成しても
よい。ストレージコンタクトプラグ７を金属材料で形成
すると、ストレージコンタクトプラグ７にポリシリコン
を用いた場合には、ポリシリコンは通常Ｎ型の不純物が
拡散された状態で使用されるため、半導体基板１に対し
てもＮ型の拡散領域に限定して適用することになるが、
ストレージコンタクトプラグ７を金属材料で形成するこ
とによりＰＮいずれの領域に対しても適用することがで
きるようになる。
シリコンの他、窒化チタンやタングステン等の金属材料
を用いてもよい。ストレージコンタクトプラグ７に金属
材料を用いた場合は金属材料と半導体基板１との境界
部、ストレージコンタクトプラグ７にポリシリコンを用
いた場合は、ポリシリコンとキャパシタ下部電極４の境
界部に適当な導電性バリア層（例えばストレージコンタ
クトプラグ７がタングステンならタングステンと半導体
基板の境界に窒化チタン等）を必要に応じて形成しても
よい。ストレージコンタクトプラグ７を金属材料で形成
すると、ストレージコンタクトプラグ７にポリシリコン
を用いた場合には、ポリシリコンは通常Ｎ型の不純物が
拡散された状態で使用されるため、半導体基板１に対し
てもＮ型の拡散領域に限定して適用することになるが、
ストレージコンタクトプラグ７を金属材料で形成するこ
とによりＰＮいずれの領域に対しても適用することがで
きるようになる。
【００２２】次に、図５（ｂ）に示すように、ストレー
ジコンタクトプラグ７を形成した第１の層間絶縁膜３上
にキャパシタ下部電極となる金属膜（例えばルテニウ
ム）４ｃとエッチング時のマスクとなる酸化シリコン膜
１５を成膜する。そして、図５（ｃ）に示すように、写
真製版の手法を用いてレジストパターン１６ａを形成し
て酸化シリコン膜１５をエッチングする。続いて、図５
（ｄ）に示すように、レジストパターン１６ａを除去
し、酸化シリコン膜１５をマスクにして金属膜４ｃを加
工する。ここでさらに写真製版工程を追加して、引き出
し電極４ｂ部にレジストパターン１６ｂを形成して、酸
化シリコン膜１５を除去する。ここで、レジストパター
ン１６ｂで覆われた金属材料４ｃは前述の引き出し電極
４ｂとなる。
ジコンタクトプラグ７を形成した第１の層間絶縁膜３上
にキャパシタ下部電極となる金属膜（例えばルテニウ
ム）４ｃとエッチング時のマスクとなる酸化シリコン膜
１５を成膜する。そして、図５（ｃ）に示すように、写
真製版の手法を用いてレジストパターン１６ａを形成し
て酸化シリコン膜１５をエッチングする。続いて、図５
（ｄ）に示すように、レジストパターン１６ａを除去
し、酸化シリコン膜１５をマスクにして金属膜４ｃを加
工する。ここでさらに写真製版工程を追加して、引き出
し電極４ｂ部にレジストパターン１６ｂを形成して、酸
化シリコン膜１５を除去する。ここで、レジストパター
ン１６ｂで覆われた金属材料４ｃは前述の引き出し電極
４ｂとなる。
【００２３】この後、図６（ａ）に示すようにレジスト
パターン１６ｂを除去してキャパシタ誘電体膜５及び上
部金属電極６を成膜し、キャパシタを形成する。このキ
ャパシタ誘電体膜５は、従来の酸化シリコン膜あるいは
シリコン窒化酸化膜に代えてＴａ2 Ｏ5 、（Ｐｂx Ｚｒ
1 ‐x ）ＴｉＯ3 、（Ｂａx Ｓｒ1 ‐x）ＴｉＯ3 、Ｓ
ｒＴｉＯ3 等を用いているが、その他類似の酸化シリコ
ン膜等の従来材料より比誘電率の大きい材料であればい
ずれでもよい。次に、図６（ｂ）に示すようにキャパシ
タ誘電体膜５及び上部金属電極６のうちのキャパシタ領
域以外の部分を写真製版で形成したレジストパターンを
マスクにして除去する。この時キャパシタ領域以外の引
き出し電極４ｂは、酸化シリコン膜１５で覆われている
ためエッチングから保護される。ここで、キャパシタ上
部金属電極６には通常キャパシタ下部電極４と同じ材料
が使用されるが、その他の材料を用いてもよい。
パターン１６ｂを除去してキャパシタ誘電体膜５及び上
部金属電極６を成膜し、キャパシタを形成する。このキ
ャパシタ誘電体膜５は、従来の酸化シリコン膜あるいは
シリコン窒化酸化膜に代えてＴａ2 Ｏ5 、（Ｐｂx Ｚｒ
1 ‐x ）ＴｉＯ3 、（Ｂａx Ｓｒ1 ‐x）ＴｉＯ3 、Ｓ
ｒＴｉＯ3 等を用いているが、その他類似の酸化シリコ
ン膜等の従来材料より比誘電率の大きい材料であればい
ずれでもよい。次に、図６（ｂ）に示すようにキャパシ
タ誘電体膜５及び上部金属電極６のうちのキャパシタ領
域以外の部分を写真製版で形成したレジストパターンを
マスクにして除去する。この時キャパシタ領域以外の引
き出し電極４ｂは、酸化シリコン膜１５で覆われている
ためエッチングから保護される。ここで、キャパシタ上
部金属電極６には通常キャパシタ下部電極４と同じ材料
が使用されるが、その他の材料を用いてもよい。
【００２４】最後に、図６（ｃ）に示すように通常の配
線形成プロセスと同様の手法により、第２の層間絶縁膜
８、第１コンタクトプラグ１０及び第１のＡｌ配線９を
形成する。第１及び第２の層間絶縁膜３、８には通常酸
化シリコン膜が用いられるが、配線同士の絶縁を確保で
きるものであれば酸化シリコン膜以外のものを用いても
よい。更に第１のＡｌ配線９はＡｌだけに限定するもの
ではなく、より配線抵抗を低減したり信頼性を向上させ
るためにＣｕ等に変更してもよい。
線形成プロセスと同様の手法により、第２の層間絶縁膜
８、第１コンタクトプラグ１０及び第１のＡｌ配線９を
形成する。第１及び第２の層間絶縁膜３、８には通常酸
化シリコン膜が用いられるが、配線同士の絶縁を確保で
きるものであれば酸化シリコン膜以外のものを用いても
よい。更に第１のＡｌ配線９はＡｌだけに限定するもの
ではなく、より配線抵抗を低減したり信頼性を向上させ
るためにＣｕ等に変更してもよい。
【００２５】本実施の形態では、キャパシタ下部電極４
と半導体基板１を接続させるストレージコンタクトプラ
グ７と引き出し電極４ｂと半導体基板１を接続させるス
トレージコンタクトプラグ７とを同時に形成することが
できるため、製造工程を少なくすることができる。
と半導体基板１を接続させるストレージコンタクトプラ
グ７と引き出し電極４ｂと半導体基板１を接続させるス
トレージコンタクトプラグ７とを同時に形成することが
できるため、製造工程を少なくすることができる。
【００２６】また、本実施の形態では、図３に示す半導
体記憶装置の製造工程を説明したが、図５（ｃ）の工程
において、配線部の部分にもレジストし、以下同様に行
うことにより図４に示した半導体記憶装置を製造させる
ことができる。さらに、ストレージコンタクトプラグ７
を形成する工程を省略して、図１に示した半導体記憶装
置、第１コンタクトプラグ１０を形成する工程を省略し
て図２に示した半導体記憶装置を製造させることができ
る。
体記憶装置の製造工程を説明したが、図５（ｃ）の工程
において、配線部の部分にもレジストし、以下同様に行
うことにより図４に示した半導体記憶装置を製造させる
ことができる。さらに、ストレージコンタクトプラグ７
を形成する工程を省略して、図１に示した半導体記憶装
置、第１コンタクトプラグ１０を形成する工程を省略し
て図２に示した半導体記憶装置を製造させることができ
る。
【００２７】実施の形態５．図７、図８は本実施の形態
の半導体記憶装置の製造プロセスを示す図である。以下
にこの発明の構造を作製するプロセスフローを図６に従
って説明する。図７（ａ）〜（ｃ）に示すように、図５
（ａ）〜（ｃ）に示した実施の形態４と同様にして第１
の層間絶縁膜３上に金属膜４ｃ、酸化シリコン膜１５を
形成させ、その後、ストレージコンタクトプラグ７を覆
う部分以外の酸化シリコン膜１５を除去する。続いて、
図７（ｄ）に示すように、酸化シリコン膜１５をマスク
にして金属膜４ｃを加工し、その後、レジストパターン
１６ａと酸化シリコン膜１５を除去する。
の半導体記憶装置の製造プロセスを示す図である。以下
にこの発明の構造を作製するプロセスフローを図６に従
って説明する。図７（ａ）〜（ｃ）に示すように、図５
（ａ）〜（ｃ）に示した実施の形態４と同様にして第１
の層間絶縁膜３上に金属膜４ｃ、酸化シリコン膜１５を
形成させ、その後、ストレージコンタクトプラグ７を覆
う部分以外の酸化シリコン膜１５を除去する。続いて、
図７（ｄ）に示すように、酸化シリコン膜１５をマスク
にして金属膜４ｃを加工し、その後、レジストパターン
１６ａと酸化シリコン膜１５を除去する。
【００２８】この後、図８（ａ）に示すように、キャパ
シタ誘電体膜５及び上部金属電極６を成膜し、キャパシ
タを形成する。次に、図８（ｂ）に示すようにキャパシ
タ誘電体膜５及び上部金属電極６のうちのキャパシタ領
域と引き出し電極４ｂ以外の部分を写真製版で形成した
レジストパターンをマスクにして除去する。最後に、図
８（ｃ）に示すように通常の配線形成プロセスと同様の
手法により、第２の層間絶縁膜８、第１コンタクトプラ
グ１０及び第１のＡｌ配線９を形成する。
シタ誘電体膜５及び上部金属電極６を成膜し、キャパシ
タを形成する。次に、図８（ｂ）に示すようにキャパシ
タ誘電体膜５及び上部金属電極６のうちのキャパシタ領
域と引き出し電極４ｂ以外の部分を写真製版で形成した
レジストパターンをマスクにして除去する。最後に、図
８（ｃ）に示すように通常の配線形成プロセスと同様の
手法により、第２の層間絶縁膜８、第１コンタクトプラ
グ１０及び第１のＡｌ配線９を形成する。
【００２９】本実施の形態では、キャパシタ下部電極４
と半導体基板１を接続させるストレージコンタクトプラ
グ７と引き出し電極４ｂと半導体基板１を接続させるス
トレージコンタクトプラグ７とを同時に形成することが
できるため、製造工程を少なくすることができる。更
に、実施の形態４では、引き出し電極部４ｂを形成させ
るためにレジストパターン１６ｂを形成させ、酸化シリ
コン膜１５を除去後にレジストパターン１６ｂを除去し
ているのに対し、本実施の形態では、レジストパターン
１６ｂを用いず、図８（ｂ）に示すようにキャパシタ部
と引き出し電極部４ｂ以外のキャパシタ誘電体膜５及び
上部金属電極６を除去しているので、実施の形態４に比
べて工程数を少なくさせることができる。
と半導体基板１を接続させるストレージコンタクトプラ
グ７と引き出し電極４ｂと半導体基板１を接続させるス
トレージコンタクトプラグ７とを同時に形成することが
できるため、製造工程を少なくすることができる。更
に、実施の形態４では、引き出し電極部４ｂを形成させ
るためにレジストパターン１６ｂを形成させ、酸化シリ
コン膜１５を除去後にレジストパターン１６ｂを除去し
ているのに対し、本実施の形態では、レジストパターン
１６ｂを用いず、図８（ｂ）に示すようにキャパシタ部
と引き出し電極部４ｂ以外のキャパシタ誘電体膜５及び
上部金属電極６を除去しているので、実施の形態４に比
べて工程数を少なくさせることができる。
【００３０】本実施の形態では、図３に示す半導体記憶
装置の製造工程を説明したが、図７（ｃ）の工程におい
て、配線部の部分にもレジスト膜を形成し、図８（ｂ）
の工程において、キャパシタ誘電体膜５及び上部金属電
極６のうちのキャパシタ領域と配線部以外の部分を写真
製版で形成したレジストパターンをマスクにして除去
し、以下同様に行うことにより図４に示した半導体記憶
装置を製造させることができる。さらに、ストレージコ
ンタクトプラグ７を形成する工程を省略して、図１に示
した半導体記憶装置、第１コンタクトプラグ１０を形成
する工程を省略して図２に示した半導体記憶装置を製造
させることができる。
装置の製造工程を説明したが、図７（ｃ）の工程におい
て、配線部の部分にもレジスト膜を形成し、図８（ｂ）
の工程において、キャパシタ誘電体膜５及び上部金属電
極６のうちのキャパシタ領域と配線部以外の部分を写真
製版で形成したレジストパターンをマスクにして除去
し、以下同様に行うことにより図４に示した半導体記憶
装置を製造させることができる。さらに、ストレージコ
ンタクトプラグ７を形成する工程を省略して、図１に示
した半導体記憶装置、第１コンタクトプラグ１０を形成
する工程を省略して図２に示した半導体記憶装置を製造
させることができる。
【００３１】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。キャパシ
タを形成する層に引き出し電極を形成させたので、配線
層と半導体基板あるいはゲート電極の接続する接続孔の
深さを引き出し電極により実効的に浅くできるため、接
続孔の形成が容易になるだけでなく、歩留まりの向上も
期待できる。さらに引き出し電極の一部あるいは全部を
配線層と兼用することでプロセス工程数の大幅な削減が
可能となり、コストの低減や歩留まりの向上が期待でき
る。また、キャパシタ下部電極と半導体基板を接続させ
るストレージコンタクトプラグと引き出し電極と半導体
基板を接続させるストレージコンタクトプラグとを同時
に形成することができるため、製造工程を少なくするこ
とができる。
ているので、以下に示すような効果を奏する。キャパシ
タを形成する層に引き出し電極を形成させたので、配線
層と半導体基板あるいはゲート電極の接続する接続孔の
深さを引き出し電極により実効的に浅くできるため、接
続孔の形成が容易になるだけでなく、歩留まりの向上も
期待できる。さらに引き出し電極の一部あるいは全部を
配線層と兼用することでプロセス工程数の大幅な削減が
可能となり、コストの低減や歩留まりの向上が期待でき
る。また、キャパシタ下部電極と半導体基板を接続させ
るストレージコンタクトプラグと引き出し電極と半導体
基板を接続させるストレージコンタクトプラグとを同時
に形成することができるため、製造工程を少なくするこ
とができる。
【図１】 本発明の実施の形態１の半導体記憶装置を示
す断面構造図である。
す断面構造図である。
【図２】 本発明の実施の形態２の半導体記憶装置を示
す断面構造図である。
す断面構造図である。
【図３】 本発明の実施の形態３の半導体記憶装置を示
す断面構造図である。
す断面構造図である。
【図４】 本発明の実施の形態３の半導体記憶装置を示
す断面構造図である。
す断面構造図である。
【図５】 本発明の実施の形態４の半導体記憶装置の製
造工程図である。
造工程図である。
【図６】 本発明の実施の形態４の半導体記憶装置の製
造工程図である。
造工程図である。
【図７】 本発明の実施の形態４の半導体記憶装置の製
造工程図である。
造工程図である。
【図８】 本発明の実施の形態４の半導体記憶装置の製
造工程図である。
造工程図である。
【図９】 従来の半導体記憶装置を示す断面構造図であ
る。
る。
【図１０】 従来の半導体記憶装置を示す断面構造図で
ある。
ある。
１ 半導体基板 ２ａ トランジ
スタゲート電極 ２ｂ ビット線 ２ｃ 素子分離
層 ３ 第１の層間絶縁膜 ４ キャパシ
タ下部電極 ４ａ 配線部 ４ｂ 引き出し
電極部 ４ｃ 金属膜 ５ キャパシ
タ誘電体膜 ６ キャパシタ上部電極 ７ ストレー
ジコンタクトプラグ ８ 第２の層間絶縁膜 ９ 第１のＡ
ｌ配線 １０ 第１コンタクトプラグ １１ 第３の層
間絶縁膜 １２ 第２のＡｌ配線 １３ 第２コン
タクトプラグ １４ 第４の層間絶縁膜 １５ 酸化シリ
コン膜 １６ａ レジストパターン１ １６ｂ レジス
トパターン２
スタゲート電極 ２ｂ ビット線 ２ｃ 素子分離
層 ３ 第１の層間絶縁膜 ４ キャパシ
タ下部電極 ４ａ 配線部 ４ｂ 引き出し
電極部 ４ｃ 金属膜 ５ キャパシ
タ誘電体膜 ６ キャパシタ上部電極 ７ ストレー
ジコンタクトプラグ ８ 第２の層間絶縁膜 ９ 第１のＡ
ｌ配線 １０ 第１コンタクトプラグ １１ 第３の層
間絶縁膜 １２ 第２のＡｌ配線 １３ 第２コン
タクトプラグ １４ 第４の層間絶縁膜 １５ 酸化シリ
コン膜 １６ａ レジストパターン１ １６ｂ レジス
トパターン２
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また、半導体基板上に半導体素子を形成す
る工程と、この半導体素子上に第１の層間絶縁膜を形成
する工程と、この第１の層間絶縁膜中に第１の貫通孔を
設け、この第１の貫通孔に第１の導電体を埋設する工程
と、第１の層間絶縁膜上に金属膜を形成し、この金属膜
上の貫通孔を覆う部分にマスクを形成するマスク形成工
程と、このマスクを形成した部分を残して金属膜を除去
し、導電部と記憶容量素子の下部電極を形成する金属膜
除去工程と、マスクを除去するマスク除去工程と、導電
部、記憶容量素子の下部電極及び第１の層間絶縁膜上に
誘電体膜を形成し、この誘電体膜上に電極膜を形成する
工程と、第１の層間絶縁膜上の誘電体膜及び電極膜を除
去し、記憶容量素子を形成する記憶容量素子形成工程
と、導電部、記憶容量素子及び第１の層間絶縁膜上に第
２の層間絶縁膜を形成する層間絶縁膜形成工程とを含む
ものである。さらに、層間絶縁膜形成工程は、導電部、
記憶容量素子及び第１の層間絶縁膜上に第２の層間絶縁
膜を形成する工程と、導電部を第２の層間絶縁膜の一面
に開口する第２の貫通孔を第２の層間絶縁膜中に形成す
る工程と、この第２の貫通孔に第２の導電体を埋設する
工程と、第２の層間絶縁膜上の第２の導電体上に電極を
形成する工程とを含むものである。さらにまた、導電部
は、複数の貫通孔に埋設された導電体を接続する配線部
である。
る工程と、この半導体素子上に第１の層間絶縁膜を形成
する工程と、この第１の層間絶縁膜中に第１の貫通孔を
設け、この第１の貫通孔に第１の導電体を埋設する工程
と、第１の層間絶縁膜上に金属膜を形成し、この金属膜
上の貫通孔を覆う部分にマスクを形成するマスク形成工
程と、このマスクを形成した部分を残して金属膜を除去
し、導電部と記憶容量素子の下部電極を形成する金属膜
除去工程と、マスクを除去するマスク除去工程と、導電
部、記憶容量素子の下部電極及び第１の層間絶縁膜上に
誘電体膜を形成し、この誘電体膜上に電極膜を形成する
工程と、第１の層間絶縁膜上の誘電体膜及び電極膜を除
去し、記憶容量素子を形成する記憶容量素子形成工程
と、導電部、記憶容量素子及び第１の層間絶縁膜上に第
２の層間絶縁膜を形成する層間絶縁膜形成工程とを含む
ものである。さらに、層間絶縁膜形成工程は、導電部、
記憶容量素子及び第１の層間絶縁膜上に第２の層間絶縁
膜を形成する工程と、導電部を第２の層間絶縁膜の一面
に開口する第２の貫通孔を第２の層間絶縁膜中に形成す
る工程と、この第２の貫通孔に第２の導電体を埋設する
工程と、第２の層間絶縁膜上の第２の導電体上に電極を
形成する工程とを含むものである。さらにまた、導電部
は、複数の貫通孔に埋設された導電体を接続する配線部
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (12)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された半導体素子と、前記半導体基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され
た記憶容量素子及び導電部と、前記記憶容量素子と前記
導電部上に形成された第２の層間絶縁膜と、前記第２の
層間絶縁膜上に形成された電極部と、前記第２の層間絶
縁膜中に埋設され、前記電極部と前記導電部とを接続す
る接続部とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板と、前記半導体基板上に形成
された半導体素子と、前記半導体基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され
た記憶容量素子及び導電部と、前記第１の層間絶縁膜中
に埋設され、前記記憶容量素子及び前記導電部と前記半
導体基板とを接続させる接続部と、前記記憶容量素子と
前記導電部上に形成された第２の層間絶縁膜とを備えた
ことを特徴とする半導体記憶装置。 - 【請求項３】 半導体基板と、前記半導体基板上に形成
された半導体素子と、前記半導体基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され
た記憶容量素子及び導電部と、前記第１の層間絶縁膜中
に埋設され、前記記憶容量素子及び前記導電部と前記半
導体基板とを接続させる接続部と、前記記憶容量素子と
前記電極部上に形成された第２の層間絶縁膜と、前記第
２の層間絶縁膜上に形成された電極部と、前記第２の層
間絶縁膜中に埋設され、前記電極部と前記導電部とを接
続させる接続部とを備えたことを特徴とする半導体記憶
装置。 - 【請求項４】 導電部は、層間絶縁膜中に埋設されてい
る複数の接続部を接続する配線部であることを特徴とす
る請求項１〜３のいずれか１項記載の半導体記憶装置。 - 【請求項５】 記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つを形成している材料は、複数の
材料を積層させたものまたは複数の材料の複合体である
ことを特徴とする請求項１〜４のいずれか１項記載の半
導体記憶装置。 - 【請求項６】 記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つは、金属材料で形成されている
ことを特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つを形成している金属材料は、ア
ルミニウム、銅、コバルト、白金、ルテニウム、タング
ステン、イリジウム、チタンの少なくともいずれか１つ
であることを特徴とする請求項６記載の半導体記憶装
置。 - 【請求項８】 記憶容量素子の電極材料、導電部、及び
接続部の少なくとも１つを形成している材料は、不純物
を導入させた多結晶シリコン、二酸化ルテニウム、二酸
化インジウム、窒化チタンの少なくともいずれか１つで
あることを特徴とする請求項５記載の半導体記憶装置。 - 【請求項９】 半導体基板上に半導体素子を形成する工
程と、前記半導体素子上に第１の層間絶縁膜を形成する
工程と、前記第１の層間絶縁膜中に第１の貫通孔を設
け、前記第１の貫通孔に第１の導電体を埋設する工程
と、前記第１の層間絶縁膜上に金属膜を形成し、この金
属膜上の前記貫通孔を覆う部分に第１のマスクを形成す
るマスク形成工程と、前記第１のマスクを形成した部分
を残して前記金属膜を除去し、導電部と記憶容量素子の
下部電極を形成する金属膜除去工程と、前記導電部に第
２のマスクを形成させ、前記記憶容量素子の下部電極上
の第１のマスクを除去し、その後第２のマスクを除去す
るマスク除去工程と、前記導電部、前記記憶容量素子の
下部電極及び前記第１の層間絶縁膜上に誘電体膜を形成
し、前記誘電体膜上に電極膜を形成する工程と、前記導
電部及び前記第１の層間絶縁膜上の前記誘電体膜及び前
記電極膜を除去し、記憶容量素子を形成する記憶容量素
子形成工程と、前記導電部、前記記憶容量素子及び前記
第１の層間絶縁膜上に第２の層間絶縁膜を形成する層間
絶縁膜形成工程とを含むことを特徴とする半導体記憶装
置の製造方法。 - 【請求項１０】 マスク除去工程は、第１のマスクを除
去する工程であり、記憶容量素子形成工程は、第１の層
間絶縁膜上の誘電体膜及び電極膜を除去し、記憶容量素
子を形成する工程であることを特徴とする請求項９記載
の半導体記憶装置の製造方法。 - 【請求項１１】 層間絶縁膜形成工程は、導電部、記憶
容量素子及び第１の層間絶縁膜上に第２の層間絶縁膜を
形成する工程と、前記導電部を前記第２の層間絶縁膜の
一面に開口する第２の貫通孔を前記第２の層間絶縁膜中
に形成する工程と、前記第２の貫通孔に第２の導電体を
埋設する工程と、前記第２の層間絶縁膜上の第２の導電
体上に電極を形成する工程とを含むことを特徴とする請
求項９または請求項１０記載の半導体記憶装置の製造方
法。 - 【請求項１２】 導電部は、複数の貫通孔に埋設された
導電体を接続する配線部であることを特徴とする請求項
９〜１１のいずれか１項記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081626A JPH09275193A (ja) | 1996-04-03 | 1996-04-03 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081626A JPH09275193A (ja) | 1996-04-03 | 1996-04-03 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275193A true JPH09275193A (ja) | 1997-10-21 |
Family
ID=13751550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081626A Pending JPH09275193A (ja) | 1996-04-03 | 1996-04-03 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275193A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053245A (ja) * | 1999-07-05 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| US6498094B2 (en) | 1998-07-03 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for providing a contact hole formed in an insulating film |
| JP2003512721A (ja) * | 1999-10-20 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | バリア構造を有するコンデンサ電極の製造方法 |
| US6815762B2 (en) | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| US7656693B2 (en) | 2007-03-30 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| JP2011082223A (ja) * | 2009-10-02 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2013512574A (ja) * | 2009-11-24 | 2013-04-11 | クアルコム，インコーポレイテッド | 改良型ｅＤＲＡＭアーキテクチャ |
| US20230389296A1 (en) * | 2022-05-26 | 2023-11-30 | Nanya Technology Corporation | Method of manufacturing semiconductor device with programmable feature |
-
1996
- 1996-04-03 JP JP8081626A patent/JPH09275193A/ja active Pending
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| US20230389296A1 (en) * | 2022-05-26 | 2023-11-30 | Nanya Technology Corporation | Method of manufacturing semiconductor device with programmable feature |
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