JP2011082223A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。
【選択図】図６

Description

本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）のようなスタック型キャパシタ、またはＭＲＡＭ（Magnetoresistive Random Access Memory）のような情報保持部を有するメモリ製品や、このようなメモリを搭載するメモリ混載のロジック製品において、その回路を構成するＭＩＳＦＥＴソース／ドレイン電極および配線に関する。
ＤＲＡＭ（Dynamic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、およびＭＲＡＭ（Magnetoresistive Random Access Memory）などのＬＳＩメモリが知られている（例えば、特許文献１〜３参照）。ＤＲＡＭやＦｅＲＡＭなどは、容量素子で構成された情報保持部を備えている。また、ＭＲＡＭなどの記憶装置は、ＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）素子で構成された情報保持部を備えている。
このようなメモリは、複数のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を備えるメモリ混載ロジックＩＣにも搭載されている。メモリ混載ロジックＩＣは、メモリセルアレイなどの情報記憶領域（以下、メモリセル部と記載する場合も有る）と、論理回路部（以下ロジック回路部と記載する場合も有る）とを備えている。メモリセル部とロジック回路部とでは、半導体基板表面を基準にしたときに、高さが異なる。このため、メモリセル部とロジック回路部との間には「高低差」が存在する。
メモリ混載ロジックＩＣのＭＩＳＦＥＴのソース／ドレイン電極は、拡散層から上方位置の配線まで、コンタクト（プラグ）によって接続されている。メモリ混載ロジックＩＣにおいて、拡散層から上方位置の配線まで接続するコンタクト（プラグ）は、メモリセル部がないＩＣのプラグよりも長くなることがある。このため、コンタクト（プラグ）形成工程におけるアスペクト比が大きくなるという問題が生じる場合がある。
また、半導体集積回路装置の微細化にともなって、ＭＩＳＦＥＴのサイズが小さくなる。そのため、ソース／ドレイン拡散層から上方配線まで長いプラグで接続する構造では、プラグ（１工程あるいは複数工程）の抵抗が高くなることがある。さらに、ソース拡散層とドレイン拡散層との相互のプラグ間の寄生容量が大きくなることがある。
特許文献１（特開平９−２７５１９３）には、ＭＩＳＦＥＴのソース／ドレイン電極をＤＲＡＭセルのキャパシタ下部電極と同じ工程の配線層を介してメモリセル上方の配線層に接続される技術が開示されている。特許文献２（特開２００８−２５１７６３）には、ＤＲＡＭのキャパシタ下部電極層とビット線電極層の間にアシスト配線層を設けた構造が開示されている。特許文献３（特開２００６−２９５１３０）には、ＭＩＳＦＥＴのソース／ドレインの両方の電極をＤＲＡＭセルのビット線電極と同じ工程の配線層に接続し、ソース／ドレインの一方の電極をメモリセル上方の配線層に接続される技術が開示されている。
これらの文献には、ＭＩＳＦＥＴのソース／ドレイン拡散層から上部配線までを電気的に接続するコンタクト（プラグ）に関する技術が開示され、コンタクトホールのアスペクト比の低減、コンタクトプラグの導通抵抗の低減、メタルプラグと下地との電気的導通の改善などの技術が示されている。
次に、従来のＤＲＡＭ混載ロジックＩＣ製品（以下、ｅＤＲＡＭ製品と記載する場合も有る）のメモリセル部と周辺ＭＩＳＦＥＴ領域（ロジック回路部）を含んだ製造方法を示す（この構造図及び製造方法は、特許文献１、２、３に記載の従来技術と基本的に同じである。）。図１は、従来技術のメモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）を示す平面図である。図２は、図１のＡ−Ａ’およびＢ−Ｂ’における断面図である。
従来のｅＤＲＡＭ製品のメモリセル部と周辺ＭＩＳＦＥＴ領域（ロジック回路部）を含んだ製造方法は、第１導電型半導体基板１０１の所定の位置に、素子分離絶縁膜１０２および素子形成領域（拡散層領域）１０３を形成する。そして、ＭＩＳＦＥＴのチャネル領域に対応する位置に、ゲート絶縁膜１０４を介してゲート電極１０５を形成する。
そのゲート電極１０５の周囲を覆うようにサイドウォール絶縁膜１０６を形成する。次に、イオン化した不純物をドープした後、熱処理を行い、素子形成領域１０３にソース／ドレイン拡散層である第２導電型半導体領域１０７を形成する。そして、第１の層間絶縁膜１０８を全面に形成する。その第１の層間絶縁膜１０８の所定の位置に、第１のコンタクト１０９を形成する。そして、その第１のコンタクト１０９と接続するビット線１１０を形成する。
第２の層間絶縁膜１１１を全面に形成する。そして、第１のコンタクト１０９に対応する位置に、その第１のコンタクト１０９と直接的に接続し積層する第２のコンタクト１１２を形成する。第３の層間絶縁膜１１３を全面に形成する。その第３の層間絶縁膜１１３の所定の位置にメモリセルの第１の容量電極１１４を形成する。その後、容量絶縁膜１１５および金属層を全面に堆積した後、第２の容量電極１１６を形成する。
さらに、第４の層間絶縁膜１１７を全面に形成する。そして、第２のコンタクト１１２に対応する位置に、第２のコンタクト１１２と直接的に接続し積層する第３のコンタクト１１８を形成する。その第３のコンタクト１１８と接続する上層の金属配線１１９を形成する。
図３は、従来技術の周辺ＭＩＳＦＥＴ領域において、ゲート電極数が４本でソース側の電極を基板電位拡散層である第２の第１導電型半導体領域１２０に接続している場合を示す平面図である。図４は、図３のＣ−Ｃ’における断面図である。ゲート電極数が４本の周辺ＭＩＳＦＥＴに隣接して、第２の第１導電型半導体領域１２０を配置している。当該第２の第１導電型半導体領域１２０は、当該ＭＩＳＦＥＴの基板である第１導電型半導体基板１０１の基板電位拡散層を成している。当該ＭＩＳＦＥＴのソース側の電極（図３、図４では３箇所）を、上層の金属配線１１９を用いて基板電位拡散層である第２の第１導電型半導体領域１２０に接続している。
特開平９−２７５１９３号公報 特開２００８−２５１７６３号公報 特開２００６−２９５１３０号公報
特許文献１、２、３に記載の技術では、ＭＩＳＦＥＴのソース／ドレイン拡散層から上方電極配線に接続するのに、キャパシタ容量を形成する電極層や中継するための電極層を設けている。しかしながら、コンタクト（プラグ）を介したソース／ドレイン間の寄生容量については考慮されていない。
ソース／ドレインの各々のプラグ間の寄生容量については考慮されていないため、従来技術では、コンタクト（プラグ）抵抗とソース／ドレインコンタクト（プラグ）間の寄生容量を同時に減少させることはできない。あるいは小さな効果しか得られない。
上記の課題を解決するために、ＭＩＳＦＥＴのゲート電極より上方に少なくともキャパシタ電極または情報記憶部の一部を有する半導体集積回路装置を以下のように構成する。前記ＭＩＳＦＥＴは、ソース拡散層とドレイン拡散層を有し、前記ソース拡散層および前記ドレイン拡散層に接続する少なくとも１つずつの第１のプラグを有し、前記ソース拡散層または前記ドレイン拡散層のどちらか一方に前記第１のプラグを介して接続し、前記キャパシタまたは前記情報記憶部の一部の下部電極と同一工程またはそれより前工程の配線層から成る第１の配線を有するようにする。ここにおいて、当該一方のソース拡散層またはドレイン拡散層の領域の上方位置には前記第１の配線と他の配線を接続するプラグを設けず、また、前記ソース拡散層または前記ドレイン拡散層の他方の領域の上方位置には前記第１の配線と同一工程の配線を設けないようにする。そして、当該他方のソース拡散層またはドレイン拡散層に前記第１のプラグを介して電気的に接続して成る第２のプラグを有し、前記第２のプラグに接続し前記キャパシタまたは前記情報記憶部の一部の上部電極より上方に位置する配線層から成る第２の配線を有するように半導体集積回路装置を構成する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ソース拡散層またはドレイン拡散層のどちらか一方には上層プラグ（第２のプラグ）がなく、ソース／ドレイン間で対向しているのは下層プラグ（第１のプラグ）の高さまでになる構成により、ソース／ドレイン間の相互のコンタクト（プラグ）の対向面積を減少させることができるため、寄生容量を減少させることができる。
また、他方（ドレイン拡散層またはソース拡散層）の上方位置に第一の配線と同一工程の配線を設けず、第二のプラグを介してキャパシタまたは情報記憶部より上方に位置する第二の配線に接続している構成により、ソース／ドレイン間の相互の配線の間隔を広げることができるため寄生容量を減少させることができる。
さらに、当該一方のソース拡散層またはドレイン拡散層の領域には、下層プラグ（第１のプラグ）に接続する第１の配線が存在し、その上方位置には当該第１の配線と他の配線を接続するプラグが存在しないため、上方位置での配線の設計自由度を増加させることができる。
図１は、従来の半導体集積回路装置のメモリセル部および周辺ＭＩＳＦＥＴ領域を示す平面図である。 図２は、従来の半導体集積回路装置の断面を示す断面図である。 図３は、従来の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域のゲート電極数が４本の場合を示す平面図である。 図４は、従来の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域の断面を示す断面図である。 図５は、本発明の第１実施形態の半導体集積回路装置における、メモリセル部および周辺ＭＩＳＦＥＴ領域の構成を例示する平面図である。 図６は、第１実施形態の半導体集積回路装置の断面の構成を例示する断面図である。 図７は、第１実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域において、ゲート電極数が４本の場合の構成を例示する平面図である。 図８は、第１実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域における断面の構成を例示する断面図である。 図９は、本発明の第２実施形態の半導体集積回路装置のメモリセル部および周辺ＭＩＳＦＥＴ領域の構成を例示する平面図である。 図１０は、第２実施形態の半導体集積回路装置の断面の構成を例示する断面図である。 図１１は、本発明の第３実施形態の半導体集積回路装置のメモリセル部および周辺ＭＩＳＦＥＴ領域の構成を例示する平面図である。 図１２は、第３実施形態の半導体集積回路装置の断面の構成を例示する断面図である。 図１３は、第３実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域において、ゲート電極数が４本の場合の構成を例示する平面図である。 図１４は、第３実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域における断面の構成を例示する断面図である。 図１５は、参考例におけるインバータ回路が２段構成のマスクレイアウト図である。 図１６は、参考例におけるインバータ回路を含むロジック回路部とメモリセルアレイ部を示すチップ全体の平面模式図である。 図１７は、本実施形態の参考例におけるインバータ回路が２段構成のマスクレイアウト図である。 図１８は、本実施形態の参考例におけるインバータ回路を含むロジック回路部とメモリセルアレイ部を示すチップ全体の平面模式図である。
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施形態では、半導体集積回路装置が、メモリセル部と周辺ＭＩＳＦＥＴ領域（ロジック回路部）とを有するメモリ混載ロジックＩＣである場合を例示する。
図５は、本発明の第１実施形態の半導体集積回路装置の構成を例示する平面図である。第１実施形態の半導体集積回路装置は、メモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）を備えている。図５の（ａ）は、上から見たメモリセル部の構成を例示している。図５の（ｂ）は、上から見た周辺ＭＩＳＦＥＴ領域（ロジック回路部）の構成を例示している。メモリセル部には、複数のメモリセルが配置される。周辺ＭＩＳＦＥＴ領域（ロジック回路部）には、複数のＭＩＳＦＥＴが配置される。
また、図６は、第１実施形態の半導体集積回路装置における、メモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）の断面の構成を例示する断面図である。図６の（ａ）は、図５のＡ−Ａ’における断面の構成を例示している。図６の（ｂ）は、図５のＢ−Ｂ’における断面の構成を例示している。
図６に示されているように、本実施形態の半導体集積回路装置は、多層配線層を備えている。その多層配線層は、第１層間絶縁膜形成層３１と、第２層間絶縁膜形成層３２と、第３層間絶縁膜形成層３３と、第４層間絶縁膜形成層３４と、第５層間絶縁膜形成層３５とを含んでいる。第１層間絶縁膜形成層３１には、第１の層間絶縁膜８を貫通する第１のコンタクト９が設けられる。第２層間絶縁膜形成層３２には、第２の層間絶縁膜１１を貫通する第２のコンタクト１２と、ビット線１０と、第１の配線２１とが設けられる。第３層間絶縁膜形成層３３には、第３の層間絶縁膜１３を貫通する第３のコンタクト１８と、容量素子の部材（第１の容量電極１４、容量絶縁膜１５、および第２の容量電極１６）とが設けられる。第４層間絶縁膜形成層３４には、第４の層間絶縁膜１７を貫通するコンタクトや第２の容量電極１６に接続する配線が設けられる。第５層間絶縁膜形成層３５には、第２の配線２２が設けられる。
図５または図６を参照すると、本実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、ＭＩＳＦＥＴのソース／ドレインの一方の電極は、第１のコンタクト９を介して第１の配線２１に接続されている。また、他方（ドレイン／ソース）の電極は、第１のコンタクト９、第２のコンタクト１２および第３のコンタクト１８を介して第２の配線２２に接続されている。ここで、その他方の電極に接続されている第１のコンタクト９の上層は、第２層間絶縁膜形成層３２において、第１の配線２１が形成されていない。その他方の電極に接続されている第１のコンタクト９は、第１の配線２１を介することなく、積層する第２のコンタクト１２に直接的に接続されている。
以下に、本実施形態の半導体集積回路装置の製造工程について説明を行う。その製造工程では、第１導電型半導体領域１の所定の位置に、素子分離絶縁膜２および素子形成領域（拡散層領域）３を形成する。そして、ＭＩＳＦＥＴのチャネル領域に対応する位置に、ゲート絶縁膜４を介してゲート電極５を形成する。そのゲート電極５の周囲を覆うようにサイドウォール絶縁膜６を形成する。次に、イオン化した不純物をドープした後、熱処理を行い、上述の素子形成領域３に、ソース／ドレイン拡散層である第２導電型半導体領域７を形成する。
その後、第１層間絶縁膜形成層３１において、第１の層間絶縁膜８を全面に形成する。そして、その第１の層間絶縁膜８の所定の位置に、第１のコンタクト９を形成する。メモリセル部において、その第１のコンタクト９と接続するビット線１０を形成する。このときビット線１０の形成と同一の工程で、周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、第１のコンタクト９と接続する第１の配線２１を形成する。
その後、第２層間絶縁膜形成層３２において、第２の層間絶縁膜１１を全面に形成する。そして、上述の第１のコンタクト９に対応する位置に、その第１のコンタクト９と直接的に接続し積層するように、第２のコンタクト１２を形成する。そして、第３層間絶縁膜形成層３３に、第３の層間絶縁膜１３を全面に形成する。その第３の層間絶縁膜１３の所定の位置に、メモリセルの第１の容量電極１４を形成する。その後、容量絶縁膜１５および金属層を全面に堆積した後、第２の容量電極１６を形成する。
その後、第４層間絶縁膜形成層３４において、第４の層間絶縁膜１７を全面に形成する。そして、上述の第２のコンタクト１２に対応する位置に、その第２のコンタクト１２と直接的に接続し積層するように、第３のコンタクト１８を形成する。そして、その第３のコンタクト１８と接続する第２の配線２２を形成する。なお、第３のコンタクト１８は、第３の層間絶縁膜１３と第４の層間絶縁膜１７とを一度にエッチングする工程で形成されても良いし、たとえば第３の層間絶縁膜１３と第４の層間絶縁膜１７とを別々に貫通するように複数の工程でコンタクトを設けて形成されても良い。
図７は、第１実施形態の周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、ゲート電極数が４本の領域の構成を例示する平面図である。図７に示されているように、当該ＭＩＳＦＥＴのソース側の電極には、基板電位が供給されている。そのソース側の電極は、基板電位を供給する拡散層である第２の第１導電型半導体領域２０に接続されている。第１実施形態の半導体集積回路装置は、ゲート電極数が４本の周辺ＭＩＳＦＥＴ領域（ロジック回路部）に隣接して、第２の第１導電型半導体領域２０を配置している。ＭＩＳＦＥＴのソース側の電極（図７では３箇所）を、第１の配線２１を用いて当該ＭＩＳＦＥＴのゲート電極と平行方向に延伸し、基板電位拡散層である第２の第１導電型半導体領域２０に接続している。
図８は、第１実施形態の周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、ゲート電極数が４本の領域の断面の構成を例示する断面図である。図８は、図７の平面図における、Ｃ−Ｃ’断面の構成を例示している。図８を参照すると、ＭＩＳＦＥＴのソース／ドレインの一方の電極を、第１のコンタクト９を介して第１の配線２１に接続している、また、他方（ドレイン／ソース）の電極を、その上方位置においては、その第１の配線２１が設けられていない。その他方（ドレイン／ソース）の電極は、第１のコンタクト９、第２のコンタクト１２および第３のコンタクト１８を介して第２の配線２２に接続している。
このような構成にすることによって、ソース／ドレインの相互の配線の間隔を広げ、かつ、相互のプラグの対向面積を減少することができるため、ソース／ドレイン間の容量を低減することができる。また、第１の配線２１は、ビット線１０と同一の工程で形成する。そのため、工程数を増やすことなく本実施形態の半導体集積回路装置を構成することができる。
［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。図９は、本発明の第２実施形態の半導体集積回路装置の構成を例示する平面図である。第２実施形態の半導体集積回路装置は、メモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）を備えている。図９の（ａ）は、上から見たメモリセル部の構成を例示している。図９の（ｂ）は、上から見た周辺ＭＩＳＦＥＴ領域（ロジック回路部）の構成を例示している。メモリセル部には、複数のメモリセルが配置される。周辺ＭＩＳＦＥＴ領域（ロジック回路部）には、複数のＭＩＳＦＥＴが配置される。図９に示されているように、第２実施形態の半導体集積回路装置は、第３の配線２３を備えている。
図１０は、第２実施形態の半導体集積回路装置における、メモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）の断面の構成を例示する断面図である。図１０の（ａ）は、図９のＡ−Ａ’
における断面の構成を例示している。図１０の（ｂ）は、図９のＢ−Ｂ’における断面の構成を例示している。
周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、ソース／ドレインの一方の電極は、第１のコンタクト９と第２のコンタクト１２とを介して第３の配線２３に接続されている。また、他方（ドレイン／ソース）の電極は、第１のコンタクト９、第２のコンタクト１２および第３のコンタクト１８を介して第２の配線２２に接続されている。ここで、第１のコンタクト９を介してその他方（ドレイン／ソース）の電極に接続されている第２のコンタクト１２は、第３の配線２３を介することなく、積層する第３のコンタクト１８に直接的に接続されている。
以下に、第２実施形態の半導体集積回路装置の製造工程について説明を行う。第２実施形態の製造工程において、第１のコンタクト９を形成するところまでは、上述の図５および図６で説明した第１実施形態の製造工程と同様である。第２実施形態において、その第１のコンタクト９を形成した後、その第１のコンタクト９と接続するビット線１０を形成する。その後、第２の層間絶縁膜１１を全面に形成する。そして、上述の第１のコンタクト９に対応する位置に、その第１のコンタクト９と直接的に接続し積層する第２のコンタクト１２を形成する。
このとき、周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、第２のコンタクト１２と接続する第３の配線２３を、第２層間絶縁膜形成層３２の第２の層間絶縁膜１１の上に形成する。この後、第３層間絶縁膜形成層３３に第３の層間絶縁膜１３を形成する。その第３の層間絶縁膜１３の形成から第２の配線２２の形成までは、第１実施形態の製造工程と同様である。
第２実施形態において、ＭＩＳＦＥＴのソース／ドレインの一方の電極は、第１のコンタクト９と第２のコンタクト１２とを介して第３の配線２３に接続されている。また、他方の電極は、第１のコンタクト９、第２のコンタクト１２および第３のコンタクト１８を介して第２の配線２２に接続されている。第２実施形態の第３の配線２３は、ビット線１０と異なる工程で形成される。そのため、ビット線１０よりも低抵抗の配線を用いることができる。
［第３実施形態］
以下に、本発明の第３実施形態について説明を行う。図１１は、第３実施形態の半導体集積回路装置の構成を例示する平面図である。第３実施形態の半導体集積回路装置は、メモリセル部および周辺ＭＩＳＦＥＴ領域（ロジック回路部）を備えている。図１１の（ａ）は、上から見たメモリセル部の構成を例示している。図１１の（ｂ）は、上から見た周辺ＭＩＳＦＥＴ領域（ロジック回路部）の構成を例示している。メモリセル部には、複数のメモリセルが配置される。周辺ＭＩＳＦＥＴ領域（ロジック回路部）には、複数のＭＩＳＦＥＴが配置される。図１１に示されているように、第３実施形態の半導体集積回路装置は、上述の実施形態と異なる形状の第２の配線２２と第３の配線２３とを備えている。図１１は本発明の実施例３のメモリセル部および周辺ＭＩＳＦＥＴ領域を表す平面図である。
図１２は、第３実施形態の半導体集積回路装置の断面の構成を例示する断面図である。図１２の（ａ）は、図１１のＡ−Ａ’における断面の構成を例示している。図１２の（ｂ）は、図１１のＢ−Ｂ’における断面の構成を例示している。
第３実施形態の周辺ＭＩＳＦＥＴ領域（ロジック回路部）において、ソース／ドレインの一方の電極は、第１のコンタクト９を介して第１の配線２１に接続されている。また、他方の電極は、第３のコンタクト１８を介して第２の配線２２に接続されている。
第３実施形態の半導体集積回路装置において、その他方の電極に接続された第１のコンタクト９の上方位置には、第１の配線２１が設けられていない。また、その他方の電極に接続された第１のコンタクト９は、第３層間絶縁膜形成層３３に設けられた第３のコンタクト１８と、その第３のコンタクト１８の下の第３の配線２３とを介して、第２の配線２２に電気的に接続している。
以下に、第３実施形態の半導体集積回路装置の製造工程について説明を行う。第３実施形態の半導体集積回路装置の製造工程において、第２のコンタクト１２を形成するところまでは、第１実施形態の製造工程と同様である。その第２のコンタクト１２を形成した後、周辺ＭＩＳＦＥＴ領域において、第２のコンタクト１２と接続する第３の配線２３を形成する。この後、第３の層間絶縁膜１３の形成から第４の層間絶縁膜１７の形成までは、第１実施形態の製造工程と同様である。
その第４の層間絶縁膜１７を形成した後、上述の第３の配線２３と接続する第３のコンタクト１８を形成する。第３実施形態の半導体集積回路装置において、第３のコンタクト１８は、第３の配線２３を介して第２のコンタクト１２に接続されている。そのため、第３のコンタクト１８の製造工程において、第２のコンタクト１２または第１のコンタクト９に対応する位置にコンタクトホールを設ける必要はない。第３のコンタクト１８の形成が完了した後、その第３のコンタクト１８と接続する第２の配線２２を形成する。
図１３は、第３実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域の構成を例示する平面図である。図１３は、その周辺ＭＩＳＦＥＴ領域において、ゲート電極数が４本配置された領域の素子の構成を例示している。また、その素子において、ソース側の電極は、基板電位を供給する電極に接続されている。
図１３に示されているように、その半導体集積回路装置において、ゲート電極数が４本の周辺ＭＩＳＦＥＴ領域に隣接して、第２の第１導電型半導体領域２０が配置されている。また、第１実施形態と同様に、ＭＩＳＦＥＴのソース側の電極（図１３では３箇所）を、第１の配線２１を用いて、ＭＩＳＦＥＴのゲート電極と平行方向に延伸し、基板電位を供給する電極である第２の第１導電型半導体領域２０に接続している。
図１４は、第３実施形態の半導体集積回路装置の周辺ＭＩＳＦＥＴ領域の断面の構成を例示する断面図である。図１４は、図１３のＣ−Ｃ’における断面の構成を例示している。図１４に示されているように、ＭＩＳＦＥＴのドレイン側の電極（図１４では２箇所）は、第２のコンタクト１２を介して第３の配線２３に接続されている。さらに、第３の配線２３は、第３のコンタクト１８を介して第２の配線２２に接続されている。
第３実施形態では、第２の配線２２は、複数列設けられた第３のコンタクト１８を介して第３の配線２３と接続されている。そのため、第１実施形態に比べて、配線抵抗を低減させることができる。なお、第３実施形態だけでなく、第１実施形態および第２実施形態においても、ＭＩＳＦＥＴ上方位置における第２の配線２２の線幅を広くすることができる。したがって、その場合には、第３実施形態と同様に配線抵抗を低減することができる。特に第２の配線２２を電源／接地配線（ＭＩＳＦＥＴのソース電位電極）とする場合には、線幅を広くすることによりソース配線抵抗を低減することができ好適な実施形態となる。
［参考例］
上述の複数の実施形態では、ＭＩＳＦＥＴに備えられた２つのソース／ドレイン電極のうち、上層配線に接続するソース／ドレイン電極を特定せずに、それぞれの実施形態に関する説明を行ってきた。以下では、本実施形態に対する理解を容易にするために、ＭＩＳＦＥＴのソース電極を上層配線に接続した場合に対応して、本実施形態の参考例を例示する。
図１５は、本発明を適用していない２段構成のインバータ回路のマスクレイアウトを例示するレイアウト図である。図１５に示されているように、インバータ回路ブロック１５１は、ＰＭＩＳＦＥＴ１５２と、ＮＭＩＳＦＥＴ１５３とを含んでいる。ＰＭＩＳＦＥＴ１５２とＮＭＩＳＦＥＴ１５３のゲート配線１５８は、プラグ１５０ｂを介して信号配線１５６に接続されている。ゲート配線１５８には、その信号配線１５６を介して信号電圧が供給される。
ＰＭＩＳＦＥＴ１５２のソース電極は、プラグ１５０ａを介してソース配線１５７に接続されている、ＰＭＩＳＦＥＴ１５２側のソース配線１５７は、上層配線である電源配線１５４に接続されている。また、ＮＭＩＳＦＥＴ１５３のソース電極は、プラグ１５０ａを介してソース配線１５７に接続されている。ＮＭＩＳＦＥＴ１５３側のソース配線１５７は、上層配線であるＧＮＤ配線１５５に接続されている。さらに、ドレイン電極は、プラグ１５０ａを介してドレイン配線１５９に接続されている。そのドレイン配線１５９は、上層配線（信号配線１５６）に接続されている。
ここで、このような本発明を適用していないインバータ回路を含む半導体集積回路装置の、チップ全体の模式レイアウトについて説明する。図１６は、その２段構成のインバータ回路を含むロジック回路部１６６と、メモリセルアレイ部１６２とを備えたチップ１６１の構成を例示する平面図である。
電源配線１５４とＧＮＤ配線１５５の線幅の細い配線は、チップを横断する形でレイアウトされている。この時、電源配線１５４とＧＮＤ配線１５５の線幅を増やそうとすると、インバータ回路ブロック１５１の外側方向に、電源配線１５４とＧＮＤ配線１５５の線幅を増やすことになり、結果としてチップ全体の面積増加となる。
次に本発明を適用した場合の半導体集積回路装置について説明を行う。図１７は、本発明を適用した２段構成のインバータ回路を例示するレイアウト図である。そのレイアウト図は、２段構成のインバータ回路の上層配線にソース電極を接続し、下層配線にドレイン電極を接続したときのマスクレイアウトを例示している。
図１７に示されているように、ＰＭＩＳＦＥＴ１５２のソース電極は、プラグ１５０ａから成る第２のプラグを介して上層配線（第２の配線層）である電源配線１６３に接続されている。同様に、ＮＭＩＳＦＥＴ１５３のソース電極は、プラグ１５０ａから成る第２のプラグを介して上層配線（第２の配線層）であるＧＮＤ配線１６４に接続されている。
ＰＭＩＳＦＥＴ１５２のドレイン電極は、プラグ１５０ｃから成る第１のプラグを介して下層配線（第１の配線層）であるドレイン配線１６０に接続されている。同様に、ＮＭＩＳＦＥＴ１５３のドレイン電極は、プラグ１５０ｃから成る第１のプラグを介して下層配線（第１の配線層）であるドレイン配線１６０に接続されている。
そのドレイン配線１６０は、ＭＩＳＦＥＴのゲート電極と平行方向に延伸されている。また、ドレイン電極は、ドレイン拡散層領域の上方ではない位置で、プラグ１５０ｄから成る第３のプラグを介して上層配線（第２の配線層）である信号配線１５６に接続されている。尚、インバータ回路ブロック内では、ドレイン配線１６０は上層配線（信号配線１５６）に接続しなくても良いが、回路ブロック外に引き出す場合には、上述の実施形態のように上層配線に接続する。
図１８は、図１７の構成のインバータ回路を含むロジック回路部と、メモリセルアレイ部と備えたチップの構成を例示する平面図である。その平面図に示されているように、本実施形態のレイアウトでは、チップ全体の面積の増加を抑制しつつ、電源配線１６３の幅とＧＮＤ配線１６４の幅を広くできる。
上述の第１〜第３実施形態では、ＤＲＡＭ、ＦｅＲＡＭのようなスタック型キャパシタを有するメモリセルに本願発明を適用した場合について説明した。本願発明を、ＭＲＡＭのような情報保持部を有するメモリセルに適用した場合であっても、上述の第１〜第３実施形態と同様の効果を奏することができる。
また、メモリセル部と周辺ＭＩＳＦＥＴ領域において、同一の第１導電型半導体領域１、ゲート絶縁膜４、ゲート電極５、サイドウォール絶縁膜６、第２導電型半導体領域７を用いて説明したが、これらの半導体導電型、半導体不純物種類および濃度、絶縁膜種類、絶縁膜厚、導体種類、導体膜厚は、それぞれ異なっていてもよい。
また、上述の第１〜第３実施形態において、コンタクトの積層について、合同の四角形の対応する各頂点を一致させた図形を用いて説明したが、良好な電気的導通を得るために、各コンタクトの平面図は頂点が一致していなくてもまた合同な図形でなくてもよく、四角形でなくてもよい。
また、上述の第１〜第３実施形態において、ＭＩＳＦＥＴのソース／ドレイン電極を拡散層もしくは半導体領域と説明したが、良好な電気的導通を得るために、当該拡散層もしくは半導体領域はシリサイド化されていてもよい。
また、第１の配線がＭＩＳＦＥＴのゲート電極と平行方向に延伸されている図を用いて説明したが、寄生容量の低減またはレイアウト面積の縮小のために、当該第１の配線は当該ＭＩＳＦＥＴのゲート電極と直角な方向に延伸されていてもよい。
また、上述の第１〜第３実施形態において、層間絶縁膜上に配線を形成する製造方法を用いて説明したが、層間絶縁膜の一部に設けた溝部に配線を埋設して形成する製造方法を用いてもよい。また、配線とコンタクト（プラグ）を別の工程で形成する製造方法を用いて説明したが、配線とコンタクト（プラグ）を同一の工程で形成する製造方法を用いてもよい。
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１…第１導電型半導体領域
２…素子分離絶縁膜
３…素子形成領域
４…ゲート絶縁膜
５…ゲート電極
６…サイドウォール絶縁膜
７…第２導電型半導体領域
８…第１の層間絶縁膜
９…第１のコンタクト
１０…ビット線
１１…第２の層間絶縁膜
１２…第２のコンタクト
１３…第３の層間絶縁膜
１４…第１の容量電極
１５…容量絶縁膜
１６…第２の容量電極
１７…第４の層間絶縁膜
１８…第３のコンタクト
２０…第２の第１導電型半導体領域
２１…第１の配線
２２…第２の配線
２３…第３の配線
３１…第１層間絶縁膜形成層
３２…第２層間絶縁膜形成層
３３…第３層間絶縁膜形成層
３４…第４層間絶縁膜形成層
３５…第５層間絶縁膜形成層
１０１…第１導電型半導体領域
１０２…素子分離絶縁膜
１０３…素子形成領域
１０４…ゲート絶縁膜
１０５…ゲート電極
１０６…サイドウォール絶縁膜
１０７…第２導電型半導体領域
１０８…第１の層間絶縁膜
１０９…第１のコンタクト
１１０…ビット線
１１１…第２の層間絶縁膜
１１２…第２のコンタクト
１１３…第３の層間絶縁膜
１１４…第１の容量電極
１１５…容量絶縁膜
１１６…第２の容量電極
１１７…第４の層間絶縁膜
１１８…第３のコンタクト
１１９…上層の金属配線
１２０…第２の第１導電型半導体領域
１５０ａ…プラグ
１５０ｂ…プラグ
１５０ｃ…プラグ
１５０ｄ…プラグ
１５１…インバータ回路ブロック
１５２…ＰＭＩＳＦＥＴ
１５３…ＮＭＩＳＦＥＴ
１５４…電源配線
１５５…ＧＮＤ配線
１５６…信号配線
１５７…ソース配線
１５８…ゲート配線
１５９…ドレイン配線
１６０…ドレイン配線
１６１…チップ
１６２…メモリセルアレイ部
１６３…電源配線
１６４…ＧＮＤ配線
１６６…ロジック回路部

Claims (12)

  1. ＭＩＳＦＥＴのゲート電極より上方に少なくともキャパシタ電極または情報記憶部の一部を有する半導体集積回路装置において、
    前記ＭＩＳＦＥＴは、ソース拡散層とドレイン拡散層を有し、
    前記ソース拡散層および前記ドレイン拡散層に接続する少なくとも１つずつの第１のプラグを有し、
    前記ソース拡散層または前記ドレイン拡散層のどちらか一方に前記第１のプラグを介して接続し、前記キャパシタまたは前記情報記憶部の一部の下部電極と同一工程またはそれより前工程の配線層から成る第１の配線を有し、
    当該一方のソース拡散層またはドレイン拡散層の領域の上方位置には前記第１の配線と他の配線を接続するプラグを設けておらず、
    前記ソース拡散層または前記ドレイン拡散層の他方の領域の上方位置には前記第１の配線と同一工程の配線を設けておらず、
    当該他方のソース拡散層またはドレイン拡散層に前記第１のプラグを介して電気的に接続して成る第２のプラグを有し、
    前記第２のプラグに接続し前記キャパシタまたは前記情報記憶部の一部の上部電極より上方に位置する配線層から成る第２の配線を有することを特徴とする
    半導体集積回路装置。
  2. 前記第２のプラグは、
    前記第１のプラグに直接接続されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  3. 前記第２のプラグは、
    他の導電体を介して前記第１のプラグに電気的に接続されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  4. 前記第１の配線は、
    前記ＭＩＳＦＥＴのゲート電極と平行または垂直方向に延伸されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  5. 前記ソース拡散層または前記ドレイン拡散層の少なくとも一方は、
    シリサイド化されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  6. 前記第１の配線は、
    前記ソース拡散層またはドレイン拡散層の一方の領域の上方ではない位置で、第３のプラグを介して前記第２の配線と同工程の配線層に接続されていることを特徴とする
    請求項１に記載の半導体集積回路装置。
  7. 前記第１のプラグは、複数の工程のプラグが積層されて成ることを特徴とする
    請求項１に記載の半導体集積回路装置。
  8. 前記第２のプラグは、複数の工程のプラグが積層されて成ることを特徴とする
    請求項１に記載の半導体集積回路装置。
  9. 前記第３のプラグは、
    複数の工程のプラグが積層されて成ることを特徴とする
    請求項６に記載の半導体集積回路装置。
  10. 複数のメモリセルを有するメモリセルアレイ領域と、
    ロジック回路領域と
    を具備し、
    前記メモリセルアレイ領域は、
    メモリセル用ＭＩＳＦＥＴと、
    前記メモリセル用ＭＩＳＦＥＴのゲート電極より上方に設けられ、上部ノードと下部ノードとを備えるキャパシタ電極または情報記憶部の一部と
    を備え、
    前記ロジック回路領域は、
    ゲート電極とソース／ドレイン拡散層とドレイン／ソース拡散層とを備えるＭＩＳＦＥＴと、
    前記ソース／ドレイン拡散層に電気的に接続される少なくとも１つの第１下層プラグと、
    前記ドレイン／ソース拡散層に電気的に接続される少なくとも１つの第２下層プラグと、
    前記第１下層プラグおよび前記第２下層プラグより上に設けられる上層プラグと、
    前記下部ノードより下の配線層に設けられる第１の配線と、
    前記上部ノードより上の配線層に設けられる第２の配線と
    を備え、
    前記第１の配線は、
    前記第１下層プラグを介して前記ソース／ドレイン拡散層に電気的に接続され、
    前記第２の配線は、
    前記上層プラグを介して前記第２下層プラグに電気的に接続され、
    前記ソース／ドレイン拡散層の領域の上方位置には前記上層プラグを設けておらず、
    前記ドレイン／ソース拡散層の領域の上方位置には前記第１の配線を設けていないことを特徴とする
    半導体集積回路装置。
  11. 請求項１０に記載の半導体集積回路装置において、
    前記第１の配線は、
    少なくとも前記ソース／ドレイン拡散層の上方位置に配置され、
    前記第２の配線は、
    少なくとも前記ドレイン／ソース拡散層の上方位置に配置される
    半導体集積回路装置。
  12. 請求項１０または１１に記載の半導体集積回路装置において、
    前記第１の配線は、
    前記ソース／ドレイン拡散層の領域の上方位置では他の配線と前記第１の配線とを接続するプラグに接触することなく形成される
    半導体集積回路装置。
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