JP2013065778A - 半導体磁気記憶装置 - Google Patents
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Abstract
【課題】磁気記憶素子を構成する層を、周辺回路部内で有効に活用する。
【解決手段】実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体を備える。さらに、前記装置は、前記第１の層に電気的に接続された第１及び第２のプラグを備える。さらに、前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する。
【選択図】図４
【解決手段】実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体を備える。さらに、前記装置は、前記第１の層に電気的に接続された第１及び第２のプラグを備える。さらに、前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する。
【選択図】図４
Description
本発明の実施形態は、半導体磁気記憶装置に関する。
近年、ＭＲＡＭ（Magnetic Random Access Memory）の研究開発が活発に行われている。ＭＲＡＭは、セルトランジスタが配置されるセル部と、周辺トランジスタが配置される周辺回路部を備えている。そして、セル部内には、ＭＴＪ（Magnetic Tunnel Junction）素子が配置され、その上に第１配線層（Ｍ１配線層）が配置されている。
一方、従来のＭＲＡＭでは、周辺回路部内に、ＭＴＪ素子を構成している層（電極層、磁性体膜、トンネルバリア膜など）は存在しない。理由は、周辺回路部内にはＭＴＪ素子が配置されないため、これらの層は、ＭＴＪ素子のエッチング加工の際に、周辺回路部から除去されるからである。しかしながら、これらの層を周辺回路部内でも有効に活用することができれば、無駄に除去される層材料の量が減り、ＭＲＡＭの製造コストの削減などの効果が得られると考えられる。
ＭＴＪ素子などの磁気記憶素子を構成する層を、周辺回路部内で有効に活用することが可能な半導体磁気記憶装置を提供する。
実施形態によれば、半導体磁気記憶装置は、セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板を備える。さらに、前記装置は、前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子を備える。さらに、前記装置は、前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体を備える。さらに、前記装置は、前記第１の層に電気的に接続された第１及び第２のプラグを備える。さらに、前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体磁気記憶装置のセル部の構造を示す平面図である。図１の半導体磁気記憶装置は、ＭＲＡＭに相当する。
図１は、第１実施形態の半導体磁気記憶装置のセル部の構造を示す平面図である。図１の半導体磁気記憶装置は、ＭＲＡＭに相当する。
図１には、半導体基板１０１上に設けられたセル部が示されている。半導体基板１０１上には、このセル部と、セル部の周辺に位置する周辺回路部が設けられている。セル部内には、複数のセルトランジスタが配置され、周辺回路部内には、複数の周辺トランジスタが配置されている。
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行なＸ方向及びＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向、Ｚ方向は、互いに垂直である。
図１にはさらに、半導体基板１０１内に形成された複数の素子領域１１１が示されている。これらの素子領域１１１は、Ｘ方向に延びており、Ｙ方向に互いに隣接している。素子領域１１１同士は、半導体基板１０１内に形成された素子分離絶縁膜１１２により互いに分離されている。
図１にはさらに、セルトランジスタを構成する複数のゲート導電膜（ゲート電極）１２２と、その上に配置された第１配線層（Ｍ１配線層）２２１が示されている。図１に示すように、各ゲート導電膜１２２は、Ｙ方向に延びており、第１配線層２２１を構成する各配線は、Ｘ方向に延びている。また、第１配線層２２１は、図１に示すように、１本の素子領域１１１上に２本の配線が配置されるよう加工されている。
各素子領域１１１上の２本の配線のうち、一方の配線下にはビアプラグ（Ｖ１プラグ）２１１が配置され、他方の配線下にはビアプラグ２１１とＭＴＪ素子が配置されている。ＭＴＪ素子は、符号ＭＤで示されている。ＭＴＪ素子は、磁気記憶素子の例である。ビアプラグ２１１とＭＴＪ素子の配置については、図２を参照して詳細に説明する。
図２は、第１実施形態の半導体磁気記憶装置のセル部の構造を示す断面図である。図２(ａ)、(ｂ)、(ｃ)はそれぞれ、図１に示すＩ−Ｉ’線、Ｊ−Ｊ’線、Ｋ−Ｋ’線に沿った断面図である。
図２(ａ)には、半導体基板１０１上に形成された複数のセルトランジスタＣＴが示されている。
各々のセルトランジスタＣＴは、半導体基板１０１上に順に形成されたゲート絶縁膜１２１、ゲート電極１２２、キャップ絶縁膜１２３と、ゲート電極１２２及びキャップ絶縁膜１２３の側面に形成された側壁絶縁膜１２４を備えている。ゲート絶縁膜１２１は、例えばシリコン酸化膜であり、ゲート電極１２２は、例えばポリシリコン層である。
図２(ａ)にはさらに、半導体基板１０１上に形成された複数のビット線コンタクト（ＣＢプラグ）１３１が示されている。各ビット線コンタクト１３１は、図２(ａ)に示すように、セルトランジスタＣＴ間に埋め込まれている。また、ビット線コンタクト１３１の上面の高さは、キャップ絶縁膜１２３の上面の高さと同じ高さに設定されている。
図２(ａ)にはさらに、ビット線コンタクト１３１上に形成された複数のＭＴＪ素子（ＭＤ）が示されている。
各々のＭＴＪ素子は、ビット線コンタクト１３１上に順に形成された下部電極２０１、電極間層２０２、上部電極２０３を備えている。下部電極２０１と上部電極２０３は例えば、Ｔａ（タンタル）層などのメタル層である。電極間層２０２の組成については、後述する。セルトランジスタＣＴとＭＴＪ素子は、図２(ａ)に示すように、層間絶縁膜２０４で覆われている。
図２(ａ)にはさらに、上部電極２０３上に形成された複数のビアプラグ２１１と、これらのビアプラグ２１１上に形成された配線層２２１が示されている。
以上のような構造により、各ＭＴＪ素子の下部電極２０１は、ビット線コンタクト１３１を介して、半導体基板１０１と電気的に接続されている。一方、各ＭＴＪ素子の上部電極２０３は、ビアプラグ２１１を介して、配線層２２１と電気的に接続されている。
このように、図２(ａ)に示す断面では、ビアプラグ２１１が、下部電極２０３上に形成されているのに対し、図２(ｂ)に示す断面では、ビアプラグ２１１が、ビット線コンタクト１３１上に形成されている。これらのビアプラグ２１１は、図１に示すように、千鳥配列状に配置されている。
また、図２(ｃ)は、図２(ａ)や図２(ｂ)とは異なり、Ｙ方向に沿った断面を示している。符号１３３は、層間絶縁膜を示す。図２(ｃ)に示すように、ビット線コンタクト１３１同士は、素子分離絶縁膜１１２と層間絶縁膜１３３により互いに分離されている。
次に、図３を参照して、ＭＴＪ素子の構造の具体例について説明する。図３は、ＭＴＪ素子の構造の具体例を示す断面図である。
図３(ａ)は、スピン注入型ＭＲＡＭのＭＴＪ素子を表す。
図３(ａ)では、電極間層２０２は、下部電極２０１上に順に形成された第１の磁性体膜２０２1と、トンネルバリア膜２０２2と、第２の磁性体膜２０２3を有している。
第１、第２の磁性体膜２０２1、２０２3は、強磁性体、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）の少なくともいずれかを含有する単体金属又は合金で形成されている。第１、第２の磁性体膜２０２1、２０２3はそれぞれ、参照層（reference layer）と、記憶層（free layer）として機能する。
一方、トンネルバリア膜２０２2は、障壁として機能する薄い絶縁膜である。トンネルバリア膜２０２2は、非磁性体、例えば、酸化アルミニウム又は酸化マンガンで形成されている。
ＭＴＪ素子は、図３(ａ)に示す構造に代えて、例えば、図３(ｂ)に示す構造を有していてもよい。
図３(ｂ)の電極間層２０２は、トンネルバリア膜２０２2と第２の磁性体膜２０２3との間にさらに、第３の磁性体膜２０２4と、トンネルバリア膜２０２5を有している。
第３の磁性体膜２０２4は、第１、第２の磁性体膜２０２1、２０２3と同様の材料で形成可能である。また、トンネルバリア膜２０２5は、トンネルバリア膜２０２2と同様の材料で形成可能である。第３の磁性体膜２０２4は、参照層として機能する。
本実施形態のＭＴＪ素子は、図３(ａ)に示す構造を有していてもよいし、図３(ｂ)に示す構造を有していてもよい。
（１）周辺回路部の構造
次に、図４を参照し、第１実施形態の半導体磁気記憶装置の周辺回路部の構造について説明する。
次に、図４を参照し、第１実施形態の半導体磁気記憶装置の周辺回路部の構造について説明する。
図４は、第１実施形態の半導体磁気記憶装置のセル部と周辺回路部の構造を示す断面図である。図４(ａ)、図４(ｂ)にはそれぞれ、半導体基板１０１上に設けられたセル部、周辺回路部が示されている。
図４(ａ)は、図２(ａ)と同一断面を示している。ただし、図４(ａ)では、一方のＭＴＪ素子に接続されたビット線コンタクト１３１と、ビアプラグ２１１が、それぞれ符号１３１1、２１１1で示されており、他方のＭＴＪ素子に接続されたビット線コンタクト１３１と、ビアプラグ２１１が、それぞれ符号１３１2、２１１2で示されている。
一方、図４(ｂ)には、半導体基板１０１上に形成された複数の周辺トランジスタＰＴが示されている。
各々の周辺トランジスタＰＴは、セルトランジスタＣＴと同様に、半導体基板１０１上に順に形成されたゲート絶縁膜１２１、ゲート電極１２２、キャップ絶縁膜１２３と、ゲート電極１２２及びキャップ絶縁膜１２３の側面に形成された側壁絶縁膜１２４を備えている。周辺トランジスタＰＴの側面及び上面は、図４(ｂ)に示すように、それぞれ層間絶縁膜１３３、２０４で覆われている。
図４(ｂ)にはさらに、半導体基板１０１上に形成された複数の拡散層コンタクト１３２が示されている。具体的には、符号１３２1〜１３２3で示す３つの拡散層コンタクト１３２が例示されている。拡散層コンタクト１３２は、図４(ｂ)に示すように、層間絶縁膜１３３内に形成されている。また、拡散層コンタクト１３２の上面の高さは、キャップ絶縁膜１２３の上面の高さと同じ高さに設定されている。
図４(ｂ)にはさらに、拡散層コンタクト１３２3上に形成されたビアプラグ２１１3と、ビアプラグ２１１3上に形成された配線層２２１が示されている。ビアプラグ２１１3は、図４(ｂ)に示すように、層間絶縁膜２０４内に形成されている。
次に、図４(ａ)に示すＭＴＪ素子と、図４(ｂ)に示す周辺回路部との関係について、詳細に説明する。
本実施形態では、周辺回路部内に、ＭＴＪ素子を構成している層が存在している。具体的には、周辺回路部は、図４(ｂ)に示すように、下部電極２０１を形成している第１の層２０１と、電極間層２０２を形成している第２の層２０２と、上部電極２０３を形成している第３の層２０３とを含む構造体ＭＤXを有している。これらの層２０１〜２０３は、層間絶縁膜１３３上に順に積層されており、層間絶縁膜２０４で覆われている。本実施形態では、構造体ＭＤXは、短冊状の平面形状を有している。
図４(ｂ)に示す第２の層２０２の構造は、図４(ａ)に示す電極間層２０２の構造と同じである。
例えば、ＭＴＪ素子が図３(ａ)の構造を有している場合には、第２の層２０２は、第１の層２０１上に順に形成された第１の磁性体膜２０２1と、トンネルバリア膜２０２2と、第２の磁性体膜２０２3を有している。
また、ＭＴＪ素子が図３(ｂ)の構造を有している場合には、第２の層２０２はさらに、トンネルバリア膜２０２2と第２の磁性体膜２０２3との間に、第３の磁性体膜２０２4と、トンネルバリア膜２０２5を有している。
次に、図４(ｂ)を参照して、構造体ＭＤXと、拡散層コンタクト１３２1、１３２2との関係について、詳細に説明する。
構造体ＭＤXは、図４(ｂ)に示すように、拡散層コンタクト１３２1、１３２2上に配置されている。よって、第１の層２０１は、これらのコンタクト１３２1、１３２2と電気的に接続されており、これらのコンタクト１３２1、１３２2を電気的に接続する配線として機能する。図４(ｂ)に示す矢印は、第１の層２０１内を電流が流れる様子を示している。拡散層コンタクト１３２1、１３２2はそれぞれ、第１、第２のプラグの例である。
なお、各ＭＴＪ素子の下部電極２０１は、回路構成的に見て、単一のビット線コンタクト１３１に接続されているが、各構造体ＭＤXの第１の層２０１は、複数の拡散層コンタクト１３２に接続されている。ＭＴＪ素子と構造体ＭＤXとの間には、このような違いがある。なお、各構造体ＭＤXの第１の層２０１は、３つ以上の拡散層コンタクト１３２に接続されていてもよい。
また、各ＭＴＪ素子の上部電極２０３は、回路構成的に見て、単一のビアプラグ２１１に接続されているが、各構造体ＭＤXの第３の層２０３は、拡散層コンタクト１３２にもビアプラグ２１１にも接続されていない。よって、各構造体ＭＤXの第３の層２０３は、電気的にフローティング状態となっている。
次に、図４(ｂ)を参照して、構造体ＭＤXの使用方法の具体例について説明する。
図４(ｂ)には、互いに隣接する２つの周辺トランジスタＰＴが示されている。これらの周辺トランジスタＰＴの間には、図４(ｂ)に示すように、素子分離絶縁膜１１２が配置されている。そして、拡散層コンタクト１３２1は、一方の周辺トランジスタＰＴとこの素子分離絶縁膜１１２との間に配置されており、拡散層コンタクト１３２2は、他方の周辺トランジスタＰＴとこの素子分離絶縁膜１１２との間に配置されている。
よって、図４(ｂ)に示す電流は、一方の周辺トランジスタＰＴ付近の半導体基板１０１から、拡散層コンタクト１３２1、第１の層２０１、拡散層コンタクト１３２2を経由して、他方の周辺トランジスタＰＴ付近の半導体基板１０１へと流れている。この電流はさらに、拡散層コンタクト１３２3、ビアプラグ２１１3を経由して、配線層２２１へと流れていく。
このように、本実施形態の第１の層２０１は、半導体基板１０１上の領域同士を電気的に接続する配線として使用可能である。
（２）第１実施形態の効果
次に、図４(ｂ)を参照して、第１実施形態の効果について説明する。
次に、図４(ｂ)を参照して、第１実施形態の効果について説明する。
以上のように、本実施形態では、周辺回路部内に、ＭＴＪ素子と同様の構造を有する構造体ＭＤXを残存させる。そして、本実施形態では、構造体ＭＤXの第１の層２０１を、配線として使用する。
その結果、本実施形態では、ＭＲＡＭの配線層の層数が、実効的に一層分増えたことになる。別言すると、本実施形態では、Ｍ１配線層の下位に、新たにＭ０配線層が形成されたことになる。
よって、本実施形態によれば、周辺回路部の面積を小さくすることや、Ｍ１配線層以降の配線層の層数を減らすことが可能となる。これにより、本実施形態では、ＭＲＡＭのチップ製造コストを削減することが可能となる。
本実施形態では、ＭＴＪ素子と構造体ＭＤXとの間で、層構成に違いはない。よって、ＭＴＪ素子と構造体ＭＤXは、同一の形成条件で形成可能である。よって、本実施形態では、ＭＴＪ素子のみを形成する工程に新たな工程を追加することなく、ＭＴＪ素子と構造体ＭＤXを同時に形成することができる。
なお、ＭＴＪ素子の下部電極２０１は、一般に、電気抵抗率の高い材料で形成される。よって、第１の層２０１による配線は、短い配線とすることが望ましい。しかしながら、高い電気抵抗率が問題とならない場合には、第１の層２０１による配線を、長い配線としても構わない。
また、本実施形態では、構造体ＭＤXは、層間絶縁膜１３３及びソース線プラグ１３２上に配置されており、周辺トランジスタＰＴの上面には接していないが、周辺トランジスタＰＴの上面に接するよう配置しても構わない。理由は、周辺トランジスタＰＴのゲート電極１２２上には、キャップ絶縁膜１２３が存在しているからである。そのため、周辺トランジスタＰＴが周辺トランジスタＰＴの上面に接していても、第１の層２０１とゲート電極１２２との間の絶縁は、キャップ絶縁膜１２３により維持される。
以上のように、本実施形態では、周辺回路部内に、ＭＴＪ素子と同様の構造を有する構造体ＭＤXを形成し、構造体ＭＤXの第１の層２０１を配線として機能させる。よって、本実施形態によれば、ＭＴＪ素子を構成する層を周辺回路部内で有効に活用し、半導体磁気記憶装置の製造コストの削減などの効果を得ることが可能となる。
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図５は、第２実施形態の半導体磁気記憶装置のセル部と周辺回路部の構造を示す断面図である。図５(ａ)、図５(ｂ)にはそれぞれ、半導体基板１０１上に設けられたセル部、周辺回路部が示されている。
図５は、第２実施形態の半導体磁気記憶装置のセル部と周辺回路部の構造を示す断面図である。図５(ａ)、図５(ｂ)にはそれぞれ、半導体基板１０１上に設けられたセル部、周辺回路部が示されている。
図５(ｂ)には、符号２１１3で示すビアプラグ２１１に加えて、符号２１１4、２１１5で示すビアプラグ２１１が示されている。図５(ｂ)にはさらに、配線層２２１を構成する３本の配線Ｌ1〜Ｌ3が示されている。配線Ｌ1は、ビアプラグ２１１4上に配置されており、配線Ｌ2は、ビアプラグ２１１3及び２１１5上に配置されている。また、配線Ｌ3は、配線Ｌ1と配線Ｌ2との間を通過している。
ビアプラグ２１１4、２１１5は、図５(ｂ)に示すように、構造体ＭＤX上に配置されている。よって、第３の層２０３は、これらのプラグ２１１4、２１１5と電気的に接続されており、これらのプラグ２１１4、２１１5を電気的に接続する配線として機能する。図５(ｂ)に示す矢印は、第３の層２０３内を電流が流れる様子を示している。ビアプラグ２１１4、２１１5はそれぞれ、第１、第２のプラグの例である。
なお、各ＭＴＪ素子の上部電極２０３は、回路構成的に見て、単一のビアプラグ２１１に接続されているが、各構造体ＭＤXの第３の層２０３は、複数のビアプラグ２１１に接続されている。ＭＴＪ素子と構造体ＭＤXとの間には、このような違いがある。なお、各構造体ＭＤXの第３の層２０３は、３つ以上のビアプラグ２１１に接続されていてもよい。
また、各ＭＴＪ素子の下部電極２０１は、回路構成的に見て、単一のビット線コンタクト１３１に接続されているが、各構造体ＭＤXの第１の層２０１は、拡散層コンタクト１３２にもビアプラグ２１１にも接続されていない。よって、各構造体ＭＤXの第１の層２０１は、電気的にフローティング状態となっている。
なお、図５(ｂ)に示す電流は、配線Ｌ2から、ビアプラグ２１１5、第３の層２０３、ビアプラグ２１１4を経由して、配線Ｌ1へと流れている。このように、本実施形態の第３の層２０３は、配線層２０３を構成する配線同士を電気的に接続する配線として使用可能である。
以上のように、本実施形態では、周辺回路部内に、ＭＴＪ素子と同様の構造を有する構造体ＭＤXを形成し、構造体ＭＤXの第３の層２０３を配線として機能させる。よって、本実施形態によれば、第１実施形態と同様、ＭＴＪ素子を構成する層を周辺回路部内で有効に活用し、半導体磁気記憶装置の製造コストの削減などの効果を得ることが可能となる。
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
１０１：半導体基板、１１１：素子領域、１１２：素子分離絶縁膜、
１２１：ゲート絶縁膜、１２２：ゲート電極、
１２３：キャップ絶縁膜、１２４：側壁絶縁膜、
１３１：ビット線コンタクト、１３２：拡散層コンタクト、１３３：層間絶縁膜、
２０１：下部電極（第１の層）、２０２：電極間層（第２の層）、
２０３：上部電極（第３の層）、２０４：層間絶縁膜、
２１１：ビアプラグ、２２１：配線層
１２１：ゲート絶縁膜、１２２：ゲート電極、
１２３：キャップ絶縁膜、１２４：側壁絶縁膜、
１３１：ビット線コンタクト、１３２：拡散層コンタクト、１３３：層間絶縁膜、
２０１：下部電極（第１の層）、２０２：電極間層（第２の層）、
２０３：上部電極（第３の層）、２０４：層間絶縁膜、
２１１：ビアプラグ、２２１：配線層
Claims (8)
- セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板と、
前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子と、
前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体と、
前記第１の層に電気的に接続された第１及び第２のプラグとを備え、
前記第１の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する半導体磁気記憶装置。 - 前記第１及び第２のプラグは、前記半導体基板に電気的に接続されている、請求項１に記載の半導体磁気記憶装置。
- 前記第３の層は、電気的にフローティング状態である、請求項１又は２に記載の半導体磁気記憶装置。
- セルトランジスタを含むセル部と、周辺トランジスタを含む周辺回路部とが形成された半導体基板と、
前記セル部内に配置され、下部電極と、前記下部電極上に形成された電極間層と、前記電極間層上に形成された上部電極とを含む磁気記憶素子と、
前記周辺回路部内に配置され、前記下部電極を形成している第１の層と、前記電極間層を形成している第２の層と、前記上部電極を形成している第３の層とを含む構造体と、
前記第３の層に電気的に接続された第１及び第２のプラグとを備え、
前記第３の層は、前記第１のプラグと前記第２のプラグを電気的に接続する配線として機能する半導体磁気記憶装置。 - さらに、前記構造体の上方に配置された配線層を備え、
前記第１及び第２のプラグは、前記配線層に電気的に接続されている、請求項４に記載の半導体磁気記憶装置。 - 前記第１の層は、電気的にフローティング状態である、請求項４又は５に記載の半導体磁気記憶装置。
- 前記磁気記憶素子は、ＭＴＪ素子である請求項１から６のいずれか１項に記載の半導体磁気記憶装置。
- 前記第２の層は少なくとも、前記第１の層上に形成された第１の磁性体膜と、前記第１の磁性体膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２の磁性体膜とを含む請求項１から７のいずれか１項に記載の半導体磁気記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011204565A JP2013065778A (ja) | 2011-09-20 | 2011-09-20 | 半導体磁気記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JP2013065778A true JP2013065778A (ja) | 2013-04-11 |
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ID=48188998
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| JP2011204565A Withdrawn JP2013065778A (ja) | 2011-09-20 | 2011-09-20 | 半導体磁気記憶装置 |
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| JP (1) | JP2013065778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10355200B2 (en) | 2017-01-19 | 2019-07-16 | Samsung Electronics Co., Ltd. | Semiconductor device and electronic system including the same |
-
2011
- 2011-09-20 JP JP2011204565A patent/JP2013065778A/ja not_active Withdrawn
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