JP5503971B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に縦型トランジスタを用いた半導体装置及びその製造方法に関する。

ＭＩＳ型電界効果トランジスタ（以下「ＭＩＳＦＥＴ：ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ」という。）は、寸法の微細化により集積度の向上と性能の向上とを同時に実現してきた。そして、ＭＩＳＦＥＴを用いたＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体記憶装置についても、ＭＩＳＦＥＴの微細化により大容量化が進められた。その結果、近年では、ゲート絶縁膜の厚さが２ｎｍ以下、ゲート長が５０ｎｍ以下、といったレベルにまで達している。

しかしながら、このようなレベルから単純に微細化を進めることは、リーク電流の増大や特性ばらつきの増大などの問題をもたらし、これ以上の微細化は困難になりつつある。このため、平面型ＭＩＳＦＥＴを用いた技術では、ＳＲＡＭの集積度を更に向上することが難しくなっている。

近年、集積度の向上を目的として、縦型ＭＩＳＦＥＴを利用する種々の技術が開示されている（特開平０６−０６９４４１号公報、特開平０７−０９９３１１号公報、特開平０８−０８８３２８号公報、特開平０９−２３２４４７号公報、特開平１０−０７９４８２号公報、特開２００３−２２４２１１号公報）。

平面型ＭＩＳＦＥＴでは、チャネル電流が基板表面に対して水平方向に流れるのに対し、縦型ＭＩＳＦＥＴは、チャネル電流が基板表面に対して垂直方向（上下方向）に流れる。このような縦型ＭＩＳＦＥＴを用いることにより、基板上の占有面積を平面型ＭＩＳＦＥＴを用いた場合に比べて減らすことができる。

ＭＩＳＦＥＴを備えた半導体装置において、アルミニウムや銅など低抵抗の金属からなる配線は、通常、ＭＩＳＦＥＴの上方に配置される。これは、ＭＩＳＦＥＴ形成時の高温条件に低抵抗金属が耐えられず、そのような低抵抗金属配線は、ＭＩＳＦＥＴの形成後に形成することが必要なためである。

しかしながら、このようにＭＩＳＦＥＴの上方に配線を形成する半導体装置において縦型ＭＩＳＦＥＴを用いようとすると、次のような問題が生じる。

通常、縦型ＭＩＳＦＥＴは、チャネルが形成される半導体からなる柱部の下側にソース及びドレイン部の一方が配置され、その柱部の上部にソース及びドレインの他方が配置される。すなわち、縦型ＭＩＳＦＥＴでは、ソース及びドレインの一方が必然的に柱部の下側に位置する。このため、縦型ＭＩＳＦＥＴを用いると、下側ソース・ドレイン部とＭＩＳＦＥＴ上方の配線とをいかに接続するかという課題が発生する。

下側ソース・ドレインが柱部の下に埋設された縦型ＭＩＳＦＥＴの構造では、下側ソース・ドレインと、縦型ＭＩＳＦＥＴ直上からのコンタクトプラグとを接続することができない。すなわち、縦型ＭＩＳＦＥＴの下側ソース／ドレインは、コンタクトプラグを介して縦型ＭＩＳＦＥＴ直上の導電部と電気的に接続することができない。

上記課題を解決する第一の関連技術によるトランジスタ構造を図１５に示す。図１５［ａ］は平面図であり、図１５［ｂ］は図１５［ａ］におけるＸＶｂ−ＸＶｂ線に沿った縦断面図である。以下、この図面に基づき説明する。

トランジスタ６０は、基板表面に対して垂直方向に電流が流れるチャネル部６２と、チャネル部６２の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部６３と、チャネル部６２の上端側にあってソース及びドレインの他方となる上側ソース・ドレイン部６４とを有する縦型ＭＩＳＦＥＴである。また、トランジスタ６０は、チャネル部６２及び上側ソース・ドレイン部６４を含む柱部７０と、下側ソース・ドレイン部６３と上側ソース・ドレイン部６４とに挟まれた部分の柱部７０の周囲を覆うゲート電極７３と、ゲート電極７３と柱部７０との間に介在するゲート絶縁膜７４とを有する。ゲート絶縁膜７４は、極めて薄いので、図中では位置のみを示す。

本関連技術では、下側ソース・ドレイン部６３を横方向に延長し、その延長した部分に対してコンタクトプラグ７５を形成している。上側ソース・ドレイン部６４はその上方の配線７６に接続され、コンタクトプラグ７５はその上方の配線７７に接続されている。本関連技術によれば、コンタクトプラグ７５を下側ソース・ドレイン部６３と接続するための余分な面積が必要となるため、占有面積が小さいという縦型ＭＩＳＦＥＴの利点がある程度損なわれる。

上記課題を解決する第二の関連技術によるトランジスタ構造を図１６に示す。図１６［ａ］は平面図であり、図１６［ｂ］は図１６［ａ］におけるＸＶＩｂ−ＸＶＩｂ線に沿った縦断面図である。以下、この図面に基づき説明する。

トランジスタ８０は、基板表面に対して垂直方向に電流が流れるチャネル部８２と、チャネル部８２の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部８３と、チャネル部８２の上端側にあってソース及びドレインの他方となる上側ソース・ドレイン部８４とを有する縦型ＭＩＳＦＥＴである。また、トランジスタ８０は、チャネル部８２及び上側ソース・ドレイン部８４を含む柱部９０と、下側ソース・ドレイン部８３と上側ソース・ドレイン部８４とに挟まれた部分の柱部９０の周囲を覆うゲート電極９３と、ゲート電極９３と柱部９０との間に介在するゲート絶縁膜９４とを有する。ゲート絶縁膜９４は、極めて薄いので、図中では位置のみを示す。上側ソース・ドレイン部８４はその上方の配線９６に接続され、下側ソース・ドレイン部８３は延長されて配線９７となる。

本関連技術の特徴は、配線９７を縦型ＭＩＳＦＥＴの下側に配置することである。縦型ＭＩＳＦＥＴを用いたＳＲＡＭの多くは、この技術を採用している。本関連技術によれば、下側ソース・ドレイン部８３を上方の配線と接続するための余分な面積の発生しないため、集積度の向上に有利となる。しかしながら、一般的な集積回路製造方法により配線９７をトランジスタ８０の下側に形成するには、高融点金属やシリコンなど高温に耐える材料を配線９７として用いる必要があるため、配線抵抗がアルミニウムや銅からなる配線に比べて大幅に大きくなるという問題がある。

本発明の目的は、上述の課題を解決するためになされたものであり、縦型ＭＩＳＦＥＴを用いることによる配線抵抗の増加及び不要な面積の増加を抑え、高集積度の半導体装置を提供することにある。

本発明によれば、複数のトランジスタを含むセルを複数備えた半導体装置であって、
前記の各トランジスタは、
基板上に設けられ当該基板の表面に対して垂直方向に電流が流れるチャネル部と、
このチャネル部の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部と、
前記チャネル部の上端側にあって前記ソース及びドレインの他方となる上側ソース・ドレイン部と、
前記チャネル部上にゲート絶縁膜を介して設けられたゲート電極とを有し、
前記上側ソース・ドレイン部は、当該トランジスタの上方に設けられた配線に接続され、
前記下側ソース・ドレイン部は、当該トランジスタが含まれるセル内の他のトランジスタの下側ソース・ドレイン部に接続されている、半導体装置が提供される。

また本発明によれば、本発明に係る半導体装置を製造する方法であって、
前記基板に当該基板表面から突出した柱部を形成し、
前記柱部の上方から不純物をイオン注入によって導入し、前記柱部の上端側に前記上側ソース・ドレイン部を形成すると同時に、前記柱部の下端周囲の前記基板部分に前記下側ソース・ドレイン部を形成する、半導体装置の製造方法が提供される。

本発明によれば、各セル内の各トランジスタは、上側ソース・ドレイン部がトランジスタ上方の配線に接続され、下側ソース・ドレイン部がセル内の他のトランジスタの下側ソース・ドレイン部に接続されることにより、下側ソース・ドレイン部に対するコンタクトプラグ及びトランジスタ下方の配線が不要となり、配線抵抗が増加を抑えられた高集積度の半導体装置を提供できる。

本発明に係る半導体装置の第一実施形態を示し、図１［ａ］は一セル分を示す平面図であり、図１［ｂ］は図１［ａ］におけるＩｂ−Ｉｂ線に沿った縦断面図である。 本発明に係る半導体装置の第一実施形態を示し、図２［ａ］は図１［ａ］におけるＩＩａ−ＩＩａ線に沿った縦断面図であり、図２［ｂ］は図１［ａ］におけるＩＩｂ−ＩＩｂ線に沿った縦断面図である。 図１［ａ］に対応する一セル分の回路図である。 第一実施形態の半導体装置における、横方向に走る配線とセルとの関係を示す平面図である。 第一実施形態の半導体装置における、縦方向に走る配線とセルとの関係を示す平面図である。 第一実施形態の半導体装置の製造方法の一例を説明するための図であり、図６［ａ］は一セル分を示す平面図であり、図６［ｂ］は図６［ａ］におけるＶＩｂ−ＶＩｂ線に沿った縦断面図である。 第一実施形態の半導体装置の製造方法の一例を説明するための図であり、図７［ａ］は図６［ａ］におけるＶＩＩａ−ＶＩＩａ線に沿った縦断面図であり、図７［ｂ］は図６［ａ］におけるＶＩＩｂ−ＶＩＩｂ線に沿った縦断面図である。 第一実施形態の半導体装置の製造方法の一例を説明するための図であり、図８［ａ］は一セル分を示す平面図であり、図８［ｂ］は図８［ａ］におけるＶＩＩＩｂ−ＶＩＩＩｂ線に沿った縦断面図である。 第一実施形態の半導体装置の製造方法の一例を説明するための図であり、図９［ａ］は図８［ａ］におけるＩＸａ−ＩＸａ線に沿った縦断面図であり、図９［ｂ］は図８［ａ］におけるＩＸｂ−ＩＸｂ線に沿った縦断面図である。 本発明に係る半導体装置の第二実施形態を示し、図１０［ａ］は一セル分を示す平面図であり、図１０［ｂ］は図１０［ａ］におけるＸｂ−Ｘｂ線に沿った縦断面図である。 本発明に係る半導体装置の第二実施形態を示し、図１１［ａ］は図１０［ａ］におけるＸＩａ−ＸＩａ線に沿った縦断面図であり、図１１［ｂ］は図１０［ａ］におけるＸＩｂ−ＸＩｂ線に沿った縦断面図である。 第二実施形態の半導体装置の製造方法の一例を説明するための図であり、図１２［ａ］は一セル分を示す平面図であり、図１２［ｂ］は図１２［ａ］におけるＸＩＩｂ−ＸＩＩｂ線に沿った縦断面図である。 第二実施形態の半導体装置の製造方法の一例を説明するための図であり、図１３［ａ］は図１２［ａ］におけるＸＩＩＩａ−ＸＩＩＩａ線に沿った縦断面図であり、図１３［ｂ］は図１２［ａ］におけるＸＩＩＩｂ−ＸＩＩＩｂ線に沿った縦断面図である。 本発明に係る半導体装置の第一実施形態の変形例を示す断面図であり、図１４［ａ］は第一例を示し、図１４［ｂ］は第二例を示す。 第一の関連技術に係るトランジスタを示し、図１５［ａ］は平面図であり、図１５［ｂ］は図１５［ａ］におけるＸＶｂ−ＸＶｂ線に沿った縦断面図である。 第二の関連技術に係るトランジスタを示し、図１６［ａ］は平面図であり、図１６［ｂ］は図１６［ａ］におけるＸＶＩｂ−ＸＶＩｂ線に沿った縦断面図である。

図１から図３を参照して、本発明に係る半導体装置の第一実施形態を説明する。

図１［ａ］は一セル分を示す平面図であり、図１［ｂ］は図１［ａ］におけるＩｂ−Ｉｂ線に沿った縦断面図である。図２［ａ］は図１［ａ］におけるＩＩａ−ＩＩａ線に沿った縦断面図であり、図２［ｂ］は図１［ａ］におけるＩＩｂ−ＩＩｂ線に沿った縦断面図である。図３は図１［ａ］に対応する一セル分の回路図である。以下、これらの図面に基づき説明する。なお、図１［ａ］の平面図では、図１［ｂ］、図２［ａ］及び図２［ｂ］における絶縁膜３３を省略して示している。

本実施形態の半導体装置は、セル１０を複数備えている。セル１０は、複数のトランジスタＤ１，Ｄ２，Ａ１，Ａ２，Ｌ１，Ｌ２を含んでいる。トランジスタＤ１は、基板１１上に設けられ基板１１の表面に対して垂直方向に電流が流れるチャネル部１２と、チャネル部１２の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部１３と、チャネル部１２の上端側にあってソース及びドレインの他方となる上側ソース・ドレイン部１４とを有する。他のトランジスタも、図示するように、トランジスタＤ１と同様の構成である。チャネル部１２、下側ソース・ドレイン部１３及び上側ソース・ドレイン部１４については、図面の煩雑化を避けるために、各トランジスタで同じ符号を用いるとともに、その符号の図示を一部省略する。一つのセル１０内には、複数のトランジスタに応じた、複数の上側ソース・ドレイン部１４と複数の下側ソース・ドレイン部１３とが含まれている。

一般に、低抵抗率の材料は耐熱性に劣り、高抵抗率の材料は耐熱性に優れる。下側ソース・ドレイン部１３の近傍はその上に形成される薄膜等が多いので耐熱性が要求され、上側ソース・ドレイン部１４の上方はその上に形成される薄膜等が少ないので比較的耐熱性が要求されない。そのため、セル１０外に引き出される配線（例えば、図３の電源線Ｖｄｄ、グランド線Ｇｎｄ、ビット線ＢＬ１，ＢＬ２、ワード線Ｗｏｒｄなど）は、低抵抗であることが要求されるので、耐熱性が比較的要求されない上方に設けることが望まれる。前述の関連技術では、セル１０外に引き出される配線を下側ソース・ドレイン部１３に接続するには、コンタクト・プラグ（図１５参照）を用いる必要があるので、占有面積が増大する。占有面積の増大を避けるために、セル１０外に引き出される配線を下方に設けようとすれば、配線に耐熱性が要求されるため配線の高抵抗化を招いてしまう。

そこで、本実施形態では、上側ソース・ドレイン部１４を、セル１０外に引き出される配線に接続させ、下側ソース・ドレイン部１３を、配線に接続させることなくセル１０内の少なくとも一つの他の下側ソース・ドレイン部１３に接続させている。これにより、セル１０外に引き出される配線を、上側ソース・ドレイン部１４に容易に接続できる一方で、トランジスタ上方に位置する配線を下側ソース・ドレイン部１３に接続する必要がなくなる。すなわち、コンタクトプラグは不要となり、配線の低抵抗化を達成しつつ高集積化を達成できる。下側ソース・ドレイン部１３は、直接他の下側ソース・ドレイン部１３に接続しても良いし、局所配線１５１，１５２を介して他の下側ソース・ドレイン部１３に接続しても良い。局所配線１５１，１５２は、短くて良いので、耐熱性に優れる高抵抗率の材料を使用できる。また、局所配線１５１，１５２はセル内のスペースに設けることにより、その占有面積を増加させることもない。なお、図示しないが、上側ソース・ドレイン部１４は、その上のコンタクトプラグを介して、セル１０外に引き出される配線に接続される。

トランジスタＤ１は、下側ソース・ドレイン部１３の少なくとも一部を含み基板１１の表面部に形成された基体部２１ａと、チャネル部１２及び上側ソース・ドレイン部１４を含み基体部２１ａから突出し垂直に形成され柱部２０と、下側ソース・ドレイン部１３と上側ソース・ドレイン部１４とに挟まれた柱部２０の部分の周囲を覆うゲート電極２３１と、ゲート電極２３１と柱部２０との間に介在するゲート絶縁膜２４とを有する。ゲート絶縁膜２４は、極めて薄いので、図中では位置のみを示す。他のトランジスタも、図示するように、トランジスタＤ１と同様の構成である。柱部２０及びゲート絶縁膜２４については、図面の煩雑化を避けるために、各トランジスタで同じ符号を用いるとともに、その符号の図示を一部省略する。

セル１０は、第一及び第二のアクセストランジスタとしてのトランジスタＡ１，Ａ２と、第一及び第二のドライバトランジスタとしてのトランジスタＤ１，Ｄ２と、第一及び第二のロードトランジスタとしてのトランジスタＬ１，Ｌ２とを有するＳＲＡＭセルである。トランジスタＡ１，Ａ２，Ｄ１，Ｄ２はｎチャネルＭＩＳＦＥＴであり、トランジスタＬ１，Ｌ２はｐチャネルＭＩＳＦＥＴである。トランジスタＡ１，Ｄ１，Ｌ１の各下側ソース・ドレイン部１３は互いに接続されて蓄積ノードＮ１を形成し、トランジスタＡ２，Ｄ２，Ｌ２の各下側ソース・ドレイン部１３は互いに接続されて蓄積ノードＮ２を形成し、蓄積ノードＮ１はトランジスタＤ２，Ｌ２の各ゲート電極２３２に接続され、蓄積ノードＮ２はトランジスタＤ１，Ｌ１の各ゲート電極２３１に接続されている。

トランジスタＡ１，Ｄ１の各下側ソース・ドレイン部１３は互いに一体に形成され、トランジスタＡ２，Ｄ２の各下側ソース・ドレイン部１３は互いに一体に形成されている。具体的には、トランジスタＡ１の基体部とトランジスタＤ１の基体部を一体に形成されることにより、トランジスタＡ１の下側ソース・ドレイン部とトランジスタＤ１の下側ソース・ドレイン部が一体に形成されている。トランジスタＡ２の基体部とトランジスタＤ２の基体部が一体に形成されることにより、トランジスタＡ２の下側ソース・ドレイン部とトランジスタＤ２の下側ソース・ドレイン部が一体に形成されている。このように、複数の下側ソース・ドレイン部１３を一体化することにより、下側ソース・ドレイン部１３同士を接続する局所配線などが不要になるので、更に高集積化を達成できる。

トランジスタＤ１，Ｌ１の各ゲート電極２３１は互いに一体に形成され、トランジスタＤ２，Ｌ２の各ゲート電極２３２は互いに一体に形成されている。このようにゲート電極を一体化することにより、ゲート電極同士を接続する配線が不要になり、更に高集積化を図ることができ、また製造プロセスを簡略化できる。

基板１１の表面には、第一の導電型の半導体領域３１ｐ、及び第一の導電型とは逆の第二の導電型の半導体領域３１ｎが形成されている。半導体領域３１ｐの表面には第一の導電型とは逆の第二の導電型の下側ソース・ドレイン部１３が形成され、半導体領域３１ｎの表面には第二の導電型とは逆の第一の導電型の下側ソース・ドレイン部が形成されている。そして、チャネル部１２は下側ソース・ドレイン部１３を貫いて半導体領域３１ｐ，３１ｎに至っている。チャネル部１２が半導体領域３１ｐ，３１ｎに至ることは、チャネル部１２が電気的に安定するので、信頼性が向上する。

トランジスタＡ１，Ａ２，Ｄ１，Ｄ２は、ｎチャネルＭＩＳＦＥＴであるので、チャネル部２２がｐ型、半導体領域３１ｐがｐウェル、下側ソース・ドレイン部１３及び上側ソース・ドレイン部１４がｎ型である。トランジスタＬ１，Ｌ２は、ｐチャネルＭＩＳＦＥＴであるので、チャネル部２２がｎ型、半導体領域３１ｎがｎウェル、下側ソース・ドレイン部１３及び上側ソース・ドレイン部１４がｐ型である。なお、チャネル部２２の導電型は、ソース・ドレイン部の導電型の逆の導電型に限らず、ソース・ドレイン部の導電型と同じにしてもよく、又は不純物無しにおける導電型としてもよい。図１［ａ］において、縦方向の点線は半導体領域３１ｐ（ｐウェル）と半導体領域３１ｎ（ｎウェル）の境界を示している。

以下、本実施形態の半導体装置についてさらに説明する。

本実施形態では、セル１０を構成する各トランジスタの上下のソース・ドレイン部のうち、蓄積ノードＮ１，Ｎ２側となるソース・ドレイン部をすべて下側ソース・ドレイン部１３とする。また、セル１０間にまたがる配線はすべてトランジスタの上方に形成する。

セル１０間にまたがる配線を全てトランジスタの上方に形成することにより、低抵抗の配線の形成を製造の複雑化を招くことなく実現できる。加えて、セル１０を構成する各トランジスタの上下のソース・ドレイン部のうち、蓄積ノードＮ１，Ｎ２側となるソース・ドレイン部をすべて下側ソース・ドレイン部１３とすることで、不要な面積の増加を最小に抑えることができる。

セル１０において、蓄積ノードＮ１，Ｎ２は同一のセル１０内のトランジスタのゲート電極２３１，２３２とそれぞれ接続されれば良く、セル１０外に繋がる配線と接続される必要がない。よって、蓄積ノードＮ１，Ｎ２を下側ソース・ドレイン部１３に形成すると、セル１０外に繋がる配線と接続される必要があるノードを下側ソース・ドレイン部１３に形成する場合に比べて、面積の増加が抑えられる。また、蓄積ノードＮ１，Ｎ２を下側ソース・ドレイン部１３に形成すると、結果としてセル１０外に繋がる配線と接続する必要がある他のソース・ドレイン部は上側ソース・ドレイン部１４となり、これら上側ソース・ドレイン部１４を上方の配線と接続することは容易である。以上のように、蓄積ノードＮ１，Ｎ２側となるソース・ドレイン部をすべて下側ソース・ドレイン部１３に割り振ることで、ＳＲＡＭセル寸法の微細化が容易となり、その製造も容易になる。

このように、本実施形態によれば、縦型ＭＩＳＦＥＴを用いたＳＲＡＭにおいて、セル１０間を結ぶ配線をすべて上方に形成することで、配線を平面型ＭＩＳＦＥＴと同等の低抵抗とすることができ、高性能なＳＲＡＭを実現することが可能となる。また、下側ソース・ドレイン部と接続する配線および上側ソース・ドレイン部と接続する配線をすべてトランジスタ上方に形成することによる集積度の低下を最小限に抑え、高集積なＳＲＡＭを実現することができる。

すなわち、本実施形態は、ＳＲＡＭセルを構成する各ＭＩＳＦＥＴの上下のソース・ドレイン部のうち、蓄積ノードＮ１，Ｎ２側となるソース・ドレイン部をすべて下側ソース・ドレイン部１３とすることにより、縦型ＭＩＳＦＥＴを用いたＳＲＡＭにおいて、集積度を損なうことなく、配線の低抵抗化ができる。

さらに、本実施形態の半導体装置について図面を参照して説明する。

図３は、基本的な単一のＳＲＡＭセルの回路図を示す。ｐチャネルＭＩＳＦＥＴであるトランジスタＬ１とｎチャネルＭＩＳＦＥＴであるトランジスタＤ１とが第一のインバータを形成し、ｐチャネルＭＩＳＦＥＴであるトランジスタＬ２とｎチャネルＭＩＳＦＥＴであるトランジスタＤ２とが第二のインバータを形成している。第一のインバータの出力ノードすなわち蓄積ノードＮ１は第二のインバータに入力され、第二のインバータの出力ノードすなわち蓄積ノードＮ２は第一のインバータに入力される。これらの蓄積ノードＮ１，Ｎ２は、一方がグランド電位（Ｇｎｄ）であれば他方が電源電位（Ｖｄｄ）となり、一方が電源電位（Ｖｄｄ）であれば他方がグランド電位（Ｇｎｄ）となる。これらの二つの電位状態により、１又は０の情報が記録される。蓄積ノードＮ１は、ｎチャネルＭＩＳＦＥＴであるトランジスタＡ１を介して、ビット線ＢＬ１に接続される。蓄積ノードＮ２は、ｎチャネルＭＩＳＦＥＴであるトランジスタＡ２を介して、ビット線ＢＬ２に接続される。トランジスタＡ１，Ａ２のゲートは、共通のワード線Ｗｏｒｄに接続される。トランジスタＬ１，Ｌ２の蓄積ノードＮ１，Ｎ２と反対側のソース・ドレイン部は、電源線Ｖｄｄに接続される。トランジスタＤ１，Ｄ２の蓄積ノードＮ１，Ｎ２と反対側のソース・ドレイン部は、グランド線Ｇｎｄに接続される。

図３において、セル１０を構成する六個のトランジスタは各々が一対のソース・ドレイン部を有するが、そのうち一方は必ず蓄積ノードＮ１，Ｎ２のどちらかに接続されている。蓄積ノードＮ１，Ｎ２は、セル１０内のトランジスタのゲートと接続されれば良く、セル１０外に繋がる配線（電源線Ｖｄｄ、グランド線Ｇｎｄ、ビット線ＢＬ１，ＢＬ２、ワード線Ｗｏｒｄなど）のいずれとも接続される必要がない。したがって、セル１０のトランジスタを全て縦型ＭＩＳＦＥＴで構成する場合において、各ＭＩＳＦＥＴのソース・ドレイン部のうち蓄積ノードＮ１，Ｎ２と接続されるソース・ドレイン部をすべて下側に配置することで、ＳＲＡＭセルの面積を容易に縮小できる。

図１及び図２に示される本実施形態におけるセル１０は、バルク半導体の基板１１上に形成されたＳＲＡＭセルである。その半導体基板としては、典型的にはＳｉ基板を用いるが、ＳｉＧｅ、Ｇｅや他の半導体からなる基板を用いても良い。セル１０を構成する六個のトランジスタＤ１，Ｄ２，Ａ１，Ａ２，Ｌ１，Ｌ２は、各々基板１１から上方に突出した円柱状半導体部から成る柱部２０を有している。複数のセル内の柱部は全て同一基板平面から突出している。柱部２０の上端には、上側ソース・ドレイン部１４が設けられている。柱部２０の根元付近には、下側ソース・ドレイン部１３が設けられている。柱部２０のうち一対のソース・ドレイン部にはさまれた領域が、チャネル部１２である。チャネル部１２の周囲は、ゲート絶縁膜２４を介してゲート電極２３１，２３２によって取り囲まれている。なお、ゲート絶縁膜２４は、極めて薄いため、その厚みを図示していない。下側ソース・ドレイン部１３は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離絶縁体３２によって横方向の領域が画定され、それ自身の深さによって下側の境界が画定されている。基板１１内にあって下側ソース・ドレイン部１３の横方向の境界面と深さ方向の境界面とよって囲まれる領域が、当該トランジスタの基体部２１ａ、２１ｂ、２２ａ、２２ｂを成す。

通常、ｎチャネルＭＩＳＦＥＴのソース・ドレイン部は高濃度のｎ型半導体とし、ｐチャネルＭＩＳＦＥＴのソース・ドレイン部は高濃度のｐ型半導体とする。下側ソース・ドレイン部１３は、基体部２１ａ、２１ｂ、２２ａ、２２ｂにおいて柱部２０が上方に存在しない領域にのみに形成されることが好ましい。このような構造とすることにより、トランジスタのチャネル部１２は基板１１と電気的に接続されるので、チャネル部１２の電位が不安定となるいわゆる基板浮遊効果を、防止する効果が得られる。しかしながら、下側ソース・ドレイン部１３は柱部２０の下側の一部又は全部に渡って形成されていても良い。チャネル部１２と基板１１との間が下側ソース・ドレイン部１３によって完全に分離される構造とする場合には、チャネル部１２が反転時に完全に空乏化する、完全空乏形動作が行われるようにトランジスタを設計することが望ましい。

ゲート電極２３１，２３２は、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとで同一の金属材料を用いることが、製造を容易とするため好ましい。通常は、半導体の禁制帯の中央付近の仕事関数を有する金属材料を選択する。しかし、ゲートの仕事関数を微調整するため、必要に応じてｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとで異なる材料を用いても良い。

図１及び図２には、下側ソース・ドレイン部１３及び上側ソース・ドレイン部１４とゲート電極２３１，２３２とは、互いに離間されている例が示されているが、下側ソース・ドレイン部１３及び上側ソース・ドレイン部１４がゲート電極２３１，２３２とゲート絶縁膜２４を介して重なり合う構造としても良い。この構造は、製造工程において、ソース・ドレインの不純物を適宜ゲート方向に向かって拡散させることにより実現できる。

この構造の具体例を図１４に示す。図１４［ａ］のセル１０’は、下側ソース・ドレイン部１３’及び上側ソース・ドレイン部１４’がゲート電極２３１，２３２とゲート絶縁膜２４を介して重なり合っている。同様に、図１４［ｂ］のセル１０’’は、下側ソース・ドレイン部１３’’及び上側ソース・ドレイン部１４’’がゲート電極２３１，２３２とゲート絶縁膜２４を介して重なり合っている。なお、図１４において、図１［ｂ］と同じ部分は同じ符号を付すことにより説明を省略する。

基板１１内には、平面ＭＩＳＦＥＴの場合と同様に、ｐウェルと呼ばれる半導体領域３１ｐとｎウェルと呼ばれる半導体領域３１ｎが形成されている。通常、半導体領域３１ｐにはグランド電位（Ｇｎｄ）、半導体領域３１ｎには電源電位（Ｖｄｄ）が与えられる。これにより、下側ソース・ドレイン部１３と半導体領域３１ｐ，３１ｎとの間、及び半導体領域３１ｐと半導体領域３１ｎとの間は、全て逆バイアスとなるので、絶縁されることが保証される。

トランジスタＡ１の基体部２１ａとトランジスタＤ１の基体部２１ａとは、一体に形成されている。これにより、トランジスタＡ１の下側ソース・ドレイン部１３とトランジスタＤ１の下側ソース・ドレイン部１３とは、一体となり、配線を用いることなく短絡されて蓄積ノードＮ１の一部を成す。一方、トランジスタＬ１の基体部２１ｂは、トランジスタＡ１とトランジスタＤ１の基体部２１ａとは分離して形成される。

同様に、トランジスタＡ２の基体部２２ａとトランジスタＤ２の基体部２２ａとは、一体に形成されている。これにより、トランジスタＡ２の下側ソース・ドレイン部１３とトランジスタＤ２の下側ソース・ドレイン部１３とは、一体となり、配線を用いることなく短絡されて蓄積ノードＮ２の一部を成す。一方、トランジスタＬ２の基体部２２ｂは、トランジスタＡ２とトランジスタＤ２の基体部２２ａとは分離して形成される。

ｎチャネルＭＩＳＦＥＴの基体部２１ａ，２２ａとｐチャネルＭＩＳＦＥＴの基体部２１ｂ，２２ｂとを分離するのは、図示しない他のセルや電源、グランドとの短絡を防止するためである。仮に、ｎ型の下側ソース・ドレイン部１３とｐ型の下側ソース・ドレイン部１３との間に素子分離絶縁体３２が無いと、ｎ型の下側ソース・ドレイン部１３がｎウェルを介して隣接するセルのｎ型の下側ソース・ドレイン部１３や電源と短絡するか、又はｐ型の下側ソース・ドレイン部１３がｐウェルを介して隣接するセルのｐ型の下側ソース・ドレイン部１３やグランドと短絡するかして動作不良が発生する。

トランジスタＤ１のゲート電極２３１とトランジスタＬ１のゲート電極２３１とは、一体に形成され、かつ図面右方向（柱部２０の配列方向のトランジスタＡ２側）に延長された延長部を有する。トランジスタＤ２のゲート電極２３２とトランジスタＬ２のゲート電極２３２とは、一体に形成され、かつ図面左方向（柱部２０の配列方向のトランジスタＡ１側）に延長された延長部を有する。

トランジスタＡ１，Ｄ１の一体に形成された下側ソース・ドレイン部１３と、トランジスタＬ１の下側ソース・ドレイン部１３と、トランジスタＤ２，Ｌ２の一体に形成されたゲート電極２３２とは、局所配線１５１によって全て短絡され、蓄積ノードＮ１を成す。トランジスタＡ２，Ｄ２の一体に形成された下側ソース・ドレイン部１３と、トランジスタＬ２の下側ソース・ドレイン部１３と、トランジスタＤ１，Ｌ１の一体に形成されたゲート電極２３１とは、局所配線１５２によって全て短絡され、蓄積ノードＮ２を成す。

図１及び図２において、図示しないが、トランジスタＤ１，Ｄ２の上側ソース・ドレイン部１４はグランド線Ｇｎｄに、トランジスタＬ１，Ｌ２の上側ソース・ドレイン部１４は電源線Ｖｄｄに、トランジスタＡ１の上側ソース・ドレイン部１４はビット線ＢＬ１に、トランジスタＡ２の上側ソース・ドレイン部１４はビット線ＢＬ２に、それぞれ接続される。

図１及び図２において、トランジスタＬ１，Ｌ２の基体部２１ｂ，２２ｂの形状及び大きさは、トランジスタＡ１，Ｄ１の一体に形成された基体部２１ａ及びトランジスタＡ２，Ｄ２の一体に形成された基体部２２ａと同一としている。これにより、複数のセル１０を用いてＳＲＡＭを構成した場合に、パターンの規則性が増し、加工が容易となる。また、基体部の面積が増すことで蓄積ノードＮ１，Ｎ２の電気的容量が増すので、ＳＲＡＭの動作を擾乱に対して安定化することができる。しかし、トランジスタＬ１，Ｌ２の基体部２１ｂ，２２ｂを、トランジスタＡ１，Ｄ１の一体に形成された基体部２１ａ及びトランジスタＡ２，Ｄ２の一体に形成された基体部２２ａよりも小さくすることは、局所配線１５１，１５２との接続部が確保できる範囲において差し支えない。

図１［ａ］において、二点鎖線により囲まれた領域が単一のセル１０の領域を示す。図中の各構造物の最小幅及び最小間隔をともにＦとしてセル１０を作製したとすると、セル１０の寸法は概ね横幅が８Ｆかつ縦幅が４Ｆとなるので、セル１０の面積は理想的な場合３２Ｆ^２が実現できる。すなわち、本実施形態によれば、セル１０間を結ぶ配線を全てトランジスタの上方に形成でき、しかも超高密度のＳＲＡＭセルを実現することができる。図１［ｂ］に示されるように、セル内のトランジスタの高さ（柱部の高さ）は互いにほぼ同一に形成され、トランジスタの多層化も行っていないので、製造工程が簡略となる。

図４及び図５は、それぞれ、本発明に係る半導体装置の第一実施形態における、横方向に走る配線とセルとの関係を示す平面図及び縦方向に走る配線とセルとの関係を示す平面図である。以下、これらの図面に基づき説明する。

本実施形態の半導体装置に用いられる配線のうち、図４に、横方向（トランジスタＤ１及びＬ１の柱部の配列方向）に走るグランド線Ｇｎｄ及びワード線Ｗｏｒｄが示され、図５に、縦方向（トランジスタＤ１及びＡ１の柱部の配列方向）に走る電源線Ｖｄｄ及びビット線ＢＬ１，ＢＬ２を図５が示されている。本実施形態の半導体装置は、図１［ａ］に示すセル１０がアレー状に複数配置され、各セル１０が電源線Ｖｄｄ、グランド線Ｇｎｄ、ビット線ＢＬ１，ＢＬ２、ワード線Ｗｏｒｄ等に接続されたＳＲＡＭである。二点鎖線で囲まれた四角い領域が単一のセル１０である。図４及び図５に示す配線を施すことにより、図３に示した回路構成が実現される。

図４及び図５に示すように、セル１０を並べるとき、横方向には、セル１０の境界線を対称軸として鏡像対称となるよう配置することが望ましい。これにより、ワード線Ｗｏｒｄとアクセストランジスタのゲートとの接続部を隣接セル間で共有でき、集積度を高めることができる。図４及び図５では、横方向に加えて縦方向にも鏡像対称となるようにセル１０を配列した例を示しているが、縦方向には並進対称となるようにセル１０を配列しても差し支えない。いずれの場合でも、縦方向については配線の接続部を共有させることが困難であるからである。

横方向に走る配線Ｇｎｄ、Ｗｏｒｄと縦方向に走る配線Ｖｄｄ、ＢＬ１、ＢＬ２とは、互いが短絡しないよう別層に別工程で形成する。それに加え、横方向に走る配線同士、又は縦方向に走る配線同士を適宜別工程で形成しても良い。例えば、図４において、グランド線Ｇｎｄとワード線Ｗｏｒｄとを別工程で形成しても良い。これにより、別工程で形成した配線同士を、リソグラフィ技術の解像度によって制限される最小ピッチに比べて、近接して配置することが可能となるので、配線の密度を高めることができる。

次に、図１、図２、図６から図９を参照して、第一実施形態の半導体装置の製造方法の一例を説明する。

図６［ａ］は一セル分を示す平面図であり、図６［ｂ］は図６［ａ］におけるＶＩｂ−ＶＩｂ線に沿った縦断面図である。図７［ａ］は図６［ａ］におけるＶＩＩａ−ＶＩＩａ線に沿った縦断面図であり、図７［ｂ］は図６［ａ］におけるＶＩＩｂ−ＶＩＩｂ線に沿った縦断面図である。図８［ａ］は一セル分を示す平面図であり、図８［ｂ］は図８［ａ］におけるＶＩＩＩｂ−ＶＩＩＩｂ線に沿った縦断面図である。図９［ａ］は図８［ａ］におけるＩＸａ−ＩＸａ線に沿った縦断面図であり、図９［ｂ］は図８［ａ］におけるＩＸｂ−ＩＸｂ線に沿った縦断面図である。なお、断面図では、簡潔にするために、端面のみを示している。

図６から図９は、図１及び図２に示す構造が形成されるプロセスの途中の状態を示す。図６［ａ］及び図８［ａ］は図１［ａ］に対応し、図６［ｂ］及び図８［ｂ］は図１［ｂ］に対応し、図７［ａ］及び図９［ａ］は図２［ａ］に対応し、図７［ｂ］及び図９［ｂ］は図２［ｂ］に対応する。すなわち、図１［ａ］に示す平面構造は、図６［ａ］次いで図８［ａ］に示す構造を経由して得られ、図１［ｂ］に示す断面構造は、図６［ｂ］次いで図８［ｂ］に示す構造を経由して得られ、図２［ａ］に示す断面構造は、図７［ａ］次いで図９［ａ］に示す構造を経由して得られ、図２［ｂ］に示す断面構造は、図７［ｂ］次いで図９［ｂ］に示す構造を経由して得られる。

本例の製造方法は、基板１１の表面にその表面に垂直な柱部２０を形成し、柱部２０の上方から不純物をイオン注入によって導入し、柱部２０の上端側に上側ソース・ドレイン部１４を形成すると同時に、柱部２０の下端付近に下側ソース・ドレイン部１３を形成する。以下に詳しく説明する。

まず、図６及び図７に示す構造を以下のようにして形成する。

シリコンなどの半導体から成る基板１１において、リソグラフィ技術により所望の領域を保護し、保護されない領域の半導体を選択的にエッチングして、半導体から成る柱部２０を削り出す。図６［ａ］に示された円は柱部２０に対応する。

続いて、リソグラフィ技術により所望の領域を保護し、保護されない領域の半導体を選択的にエッチングして、素子分離絶縁体となる領域の半導体を除去する。

続いて、絶縁体を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術によってその絶縁体の表面を平坦化し、更にその絶縁体を選択的にエッチバックすることにより、素子分離絶縁体３２を形成する。

続いて、上方からｐ型不純物をイオン注入して、ｎチャネルＭＩＳＦＥＴ領域にｐウェルの半導体領域３１ｐを形成する。このとき、ｐチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。続いて、上方からｎ型不純物を垂直にイオン注入して、ｐチャネルＭＩＳＦＥＴ領域にｎウェルの半導体領域３１ｎを形成する。このとき、ｎチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。なお、ｎ型とｐ型のウェルを形成する順番は逆でも良い。また、ウェルの形成は柱部２０の削り出し前、又は素子分離絶縁体３２の形成前に行っても良い。

続いて、上方からｎ型不純物を垂直にイオン注入して、ｎチャネルＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を形成する。このとき、ｐチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。続いて、上方からｐ型不純物を垂直にイオン注入して、ｐチャネルＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を形成する。このとき、ｎチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。なお、先にｐチャネルＭＩＳＦＥＴのソース・ドレイン部を形成し、その後にｎチャネルＭＩＳＦＥＴのソース・ドレイン部を形成しても良い。以上により、図６及び図７に示す構造が得られる。

この製造方法によれば、縦型ＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を、同時に形成することができる。更に、縦型ＭＩＳＦＥＴのチャネル部１２と基板１１とが、下側ソース・ドレイン部１３によって分離されずに連結されている構造を容易に形成できる。

続いて、図８及び図９に示す構造を以下のようにして形成する。

絶縁体を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその絶縁体の表面を平坦化し、更にその絶縁体を選択的にエッチバックして、後に形成されるゲート電極２３１，２３２の下端と同じ高さを有し、柱部２０の存在しない平面領域の全面を覆う絶縁膜３３ａを形成する。

続いて、柱部２０の表面を覆うように、熱酸化またはＣＶＤによってゲート絶縁膜２４を形成する。

続いて、ゲート電極２３１，２３２となる金属を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその金属の表面を平坦化し、更にその金属を選択的にエッチバックして、柱部２０の上側ソース・ドレイン部１４を露出させる。結果、柱部２０の上側ソース・ドレイン部１４の付近までの高さを有し、柱部２０の存在しない平面領域の全面を覆う金属膜が形成される。続いて、リソグラフィ技術により所望領域を保護し、保護されない領域の金属膜を選択的にエッチングして、ゲート電極２３１，２３２を形成する。以上により、図８及び図９に示す構造を得ることができる。

続いて、絶縁体を柱部２０より高い厚さとなるように堆積し、ＣＭＰ技術によってその絶縁体の表面を平坦化して、全面を覆う絶縁膜を形成する。

続いて、リソグラフィ技術により所望の領域を保護し、保護されない領域の絶縁膜を選択的にエッチングして、局所配線１５１，１５２を形成するための溝を形成する。続いて、その溝を充填するように導体を堆積し、ＣＭＰ技術によってその導体の表面を平坦化して、その導体を溝に埋め込まれてなる局所配線１５１，１５２を形成する。局所配線の材料としては、セル外の配線ほどの低抵抗は要求されないため、通常の接続プラグに利用されているタングステン等の高融点金属を使用することができる。例えば、窒化チタン等の薄いバリア膜を溝内に形成し、このバリア膜上にタングステンを積層して溝内に局所配線を形成することができる。

その後、上述の構造を全て覆う絶縁膜を形成する。図１［ｂ］、図２［ａ］及び図２［ｂ］では、絶縁膜３３は一体に描かれているが、上記の通り多段階で形成されている。

以上により、図１及び図２に示す構造を得ることができる。その後、配線形成工程を経て、図４及び図５に示す半導体装置が得られる。

次に、図１０及び図１１を参照して、本発明に係る半導体装置の第二実施形態を説明する。

図１０［ａ］は一セル分を示す平面図であり、図１０［ｂ］は図１０［ａ］におけるＸｂ−Ｘｂ線に沿った縦断面図である。図１１［ａ］は図１０［ａ］におけるＸＩａ−ＸＩａ線に沿った縦断面図であり、図１１［ｂ］は図１０［ａ］におけるＸＩｂ−ＸＩｂ線に沿った縦断面図である。以下、これらの図面に基づき説明する。なお、図１０［ａ］の平面図では、図１０［ｂ］、図１１［ａ］及び図１１［ｂ］における絶縁膜３３を省略して示している。また、図１及び図２と同じ部分は同じ符号を付すことにより説明を省略する。

本実施形態では、埋め込み絶縁体４２上に、トランジスタＤ１，Ａ１，Ｌ１の基体部５１と、トランジスタＤ２，Ａ２，Ｌ２の基体部５２とが設けられている。そして、トランジスタＡ１，Ｄ１の一体に形成された下側ソース・ドレイン部１３が、トランジスタＬ１の下側ソース・ドレイン部１３と直接接触している。同様に、トランジスタＡ２，Ｄ２の一体に形成された下側ソース・ドレイン部１３が、トランジスタＬ２の下側ソース・ドレイン部１３と直接接触している。基体部５１と基体部５２とは、ＳＴＩと呼ばれる素子分離絶縁体４３によって分離されている。セル４０の回路図は図３と同じである。

本実施形態におけるセル１０は、埋め込み絶縁体４２と、この埋め込み絶縁体上の半導体層を有する基板４１を用いて形成されている。このような基板としては、支持体、埋め込み絶縁体及び半導体層の積層構造を持つ基板を用いることができる。絶縁体からなる支持体上に半導体層が設けられた構造であってもよい。このような基板の典型例は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であるが、埋め込み絶縁体上の半導体層はＳｉＧｅやＧｅ等の他の半導体で形成されていてもよい。本実施形態では、埋め込み絶縁体上の半導体層が加工され、各トランジスタの基体部と柱部が形成されている。複数のセル内の柱部は全て同一基板平面から突出している。

本実施形態においては、基板の埋め込み絶縁体４２上の半導体層を用いて各トランジスタの基体部と柱部を形成している点に加えて、第一実施形態と以下の点で異なっている。すなわち、トランジスタＡ１，Ｄ１，Ｌ１の基体部が一体化されて基体部５１が形成されている。これにより、トランジスタＡ１，Ｄ１の一体に形成された下側ソース・ドレイン部１３（ｎ型導電領域）と、トランジスタＬ１の下側ソース・ドレイン部１３（ｐ型導電領域）とが直接接触している。また、トランジスタＡ２，Ｄ２，Ｌ２の基体部が一体化されて基体部５２が形成されている。これにより、トランジスタＡ２，Ｄ２の一体化された下側ソース・ドレイン部１３（ｎ型導電領域）と、トランジスタＬ２の下側ソース・ドレイン部１３（ｐ型導電領域）とが直接接触している。

このような構造としても、第一実施形態とは異なり、隣接セルとの短絡の心配はない。なぜなら、基体部５１，５２の下が埋め込み絶縁体４２により絶縁されているためである。ただし、ｎ型であるＮチャネルＭＩＳＦＥＴの下側ソース・ドレイン部１３とｐ型であるＰチャネルＭＩＳＦＥＴの下側ソース・ドレイン部１３とは、通常の場合、直接接触させるだけでは短絡しない。よって、局所配線１５１，１５２は、ｎチャネルＭＩＳＦＥＴの下側ソース・ドレイン部１３（基体部５１，５２のｎ型領域）とｐチャネルＭＩＳＦＥＴの下側ソース・ドレイン部１３（基体部５１，５２のｐ型領域）とを跨ぐように形成され、これらを短絡する働きをさせている。

このような構造とすることにより、基体部５１，５２の構造が単純化されるので、その加工を容易にすることができる。また、基体部５１，５２の面積が増すことで蓄積ノードＮ１，Ｎ２の電気的容量が増すので、ＳＲＡＭの動作を擾乱に対して安定化することができる。その他の作用及び効果は、第一実施形態と同様である。

次に、図１２及び図１３を参照して、第二実施形態の半導体装置の製造方法の一例を説明する。

図１２［ａ］は一セル分を示す平面図であり、図１２［ｂ］は図１２［ａ］におけるＸＩＩｂ−ＸＩＩｂ線に沿った縦断面図である。図１３［ａ］は図１２［ａ］におけるＸＩＩＩａ−ＸＩＩＩａ線に沿った縦断面図であり、図１３［ｂ］は図１２［ａ］におけるＸＩＩＩｂ−ＸＩＩＩｂ線に沿った縦断面図である。なお、断面図では、簡潔にするために、端面のみを示している。

本実施形態の構造も、以下のように第一実施形態の場合とほぼ同様に製造することができる。図１２及び図１３は、図１０及び図１１に示す構造が形成されるプロセスの途中の状態を示す。図１２［ａ］は図１０［ａ］に対応し、図１２［ｂ］は図１０［ｂ］に対応し、図１３［ａ］は図１１［ａ］に対応し、図１３［ｂ］は図１１［ｂ］に対応する。すなわち、図１０［ａ］に示す平面構造は図１２［ａ］に示す平面構造を経由して得られ、図１０［ｂ］に示す断面構造は図１２［ｂ］に示す断面構造を経由して得られ、図１１［ａ］に示す断面構造は図１３［ａ］に示す断面構造を経由して得られ、図１１［ｂ］に示す断面構造は図１３［ｂ］に示す断面構造を経由して得られる。

本例の製造方法は、基板４１の表面にその表面に垂直な柱部２０を形成し、柱部２０の上方から不純物をイオン注入によって導入し、柱部２０の上端側に上側ソース・ドレイン部１４を形成すると同時に、柱部２０の下端付近に下側ソース・ドレイン部１３を形成する。以下に詳しく説明する。

まず、図１２及び図１３に示す構造を以下のようにして形成する。

ＳＯＩ基板４１において、リソグラフィ技術により所望の領域を保護し、保護されない領域の半導体層を選択的にエッチングして、半導体から成る柱部２０を削り出す。図１２［ａ］に示された円は柱部２０に対応する。

続いて、リソグラフィ技術により所望の領域を保護し、保護されない領域の半導体層を選択的にエッチングすることにより、素子分離絶縁体となる領域の半導体層を除去する。

続いて、絶縁体を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその絶縁体の表面を平坦化し、更にその絶縁体を選択的にエッチバックすることにより、素子分離絶縁体４３を形成する。

続いて、上方からｎ型不純物を垂直にイオン注入して、ｎチャネルＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を形成する。このとき、ｐチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。続いて、上方からｐ型不純物を垂直にイオン注入して、ｐチャネルＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を形成する。このとき、ｎチャネルＭＩＳＦＥＴ領域は、リソグラフィ技術を用いて保護膜で覆っておく。なお、先にｐチャネルＭＩＳＦＥＴのソース・ドレイン部を形成し、その後にｎチャネルＭＩＳＦＥＴのソース・ドレイン部を形成しても良い。以上により、図１２及び図１３に示す構造が得られる。

この製造方法によれば、縦型ＭＩＳＦＥＴの上側ソース・ドレイン部１４及び下側ソース・ドレイン部１３を、同時に形成することができる。

続いて、絶縁体を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその絶縁体の表面を平坦化し、更にその絶縁体を選択的にエッチバックして、後に形成されるゲート電極２３１，２３２の下端と同じ高さを有し、柱部２０の存在しない平面領域の全面を覆う絶縁膜を形成する。

続いて、柱部２０の表面を覆うように、熱酸化またはＣＶＤによってゲート絶縁膜２４形成する。

続いて、ゲート電極２３１，２３２となる金属を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその金属の表面を平坦化し、更にその金属を選択的にエッチバックして、柱部２０の上側ソース・ドレイン部１４を露出させる。結果、柱部２０の上側ソース・ドレイン部１４の付近までの高さを有し、柱部２０の存在しない平面領域の全面を覆う金属膜が形成される。続いて、リソグラフィ技術により所望領域を保護し、保護されない領域の金属膜を選択的にエッチングして、ゲート電極２３１，２３２を形成する。

続いて、絶縁体を柱部２０より高い厚さとなるよう堆積し、ＣＭＰ技術によってその絶縁体の表面を平坦化して、全面を覆う絶縁膜を形成する。

続いて、リソグラフィ技術により所望の領域を保護し、保護されない領域の絶縁膜を選択的にエッチングして、局所配線１５１，１５２を形成するための溝を形成する。続いて、その溝を充填するように導体を堆積し、ＣＭＰ技術によってその導体の表面を平坦化して、その導体を溝に埋まれてなる局所配線１５１，１５２を形成する。

その後、上述の構造を全て覆う絶縁膜を形成する。図１０［ｂ］、図１１［ａ］及び図１１［ｂ］では、絶縁膜３３は一体に描かれているが、上記の通り多段階で形成されている。

以上により、図１０及び図１１に示す構造を得ることができる。その後、配線形成工程を経て、図４及び図５に示す第一実施形態と同じような配線構造をもつ半導体装置が得られる。

以上の各実施形態の説明において、縦型ＭＩＳＦＥＴの柱部の上から見た基板平面に沿った断面構造は円形として図示しているが、これは楕円形、方形など、適宜変更しても良い。ソース・ドレイン部は、不純物をドープした半導体であるとしたが、これらは金属であっても良いし、不純物をドープした半導体に金属を選択的に形成した構造としても良い。

以上の説明において、ＳＲＡＭセルは六個のトランジスタから成る例を挙げたが、その六個よりも少ない又は多いトランジスタを有するＳＲＡＭセルにおいても本発明の考え方を適用することができる。例えば、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴから成る第三のインバータをさらに有し、その第三のインバータのゲート電極をいずれかの蓄積ノードと接続することで、セルの読出し能力を向上させた８トランジスタＳＲＡＭにおいて、本発明の構造を適用することが挙げられる。

以上の説明において、ドライバトランジスタとアクセストランジスタがｎチャネルＭＩＳＦＥＴであり、ロード・ランジスタがｐチャネルＭＩＳＦＥＴであるとして説明したが、ドライバトランジスタとアクセストランジスタとがｐチャネルＭＩＳＦＥＴ、ロードトランジスタがｎチャネルＭＩＳＦＥＴであっても良い。この場合は動作時の電圧の符号をすべて反転させれば良い。すなわち、通常Ｇｎｄはゼロ電位、Ｖｄｄは正の電位であるが、Ｖｄｄを負の電位とするか、又は図３においてＶｄｄとＧｎｄを入れ替えれば良い。

また、セルは、ＳＲＡＭセルに限らず、他の記憶セルでも良く、更に論理セルなどであっても良い。

以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、本発明の範囲内で当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。

本発明によれば、以下の実施形態を提供することができる。

（１）少なくとも第一のアクセストランジスタと、第一のドライバトランジスタと、第一のロードトランジスタと、第二のアクセストランジスタと、第二のドライバトランジスタと、第二のロードトランジスタとを含む記憶セルを有し、
前記各トランジスタは、基体部と、柱部と、前記基体部の少なくとも一部に形成された下側ソース・ドレイン部と、前記柱部上端に形成された上側ソース・ドレイン部と、前記上下のソース・ドレイン部に挟まれた柱部の周囲を覆うゲート電極と、前記ゲート電極と前記柱部との間に介在するゲート絶縁膜と、を有し、
第一のアクセストランジスタ、第一のドライバトランジスタ及び第一のロードトランジスタの基体部はほぼ同一の高さに形成され、
第一のアクセストランジスタ、第一のドライバトランジスタ及び第一のロードトランジスタの下側ソース・ドレイン部は互いに電気的に短絡されて第一の蓄積ノードを形成しており、
第二のアクセストランジスタ、第二のドライバトランジスタ及び第二のロードトランジスタの基体部はほぼ同一の高さに形成され、
第二のアクセス・ランジスタ、第二のドライバトランジスタ及び第二のロードトランジスタの下側ソース・ドレイン部は互いに電気的に短絡されて第二の蓄積ノードを形成しており、
前記第一の蓄積ノードは、第二のドライバトランジスタ及び第二のロードトランジスタのゲート電極と電気的に接続され、
前記第二の蓄積ノードは、第一のドライバトランジスタ及び第一のロードトランジスタのゲート電極と電気的に接続されている、半導体装置。

（２）第一のアクセストランジスタの下側ソース・ドレイン部と第一のドライバトランジスタの下側ソース・ドレイン部とが一体に形成され、第二のアクセストランジスタの下側ソース・ドレイン部と第二のドライバトランジスタの下側ソース・ドレイン部とが一体に形成されている、上記（１）項に記載の半導体装置。

（３）一体に形成された第一のアクセストランジスタの下側ソース・ドレイン部と第一のドライバトランジスタの下側ソース・ドレイン部が、第一のロードトランジスタの下側ソース・ドレイン部と直接接触し、
一体に形成された第二のアクセストランジスタの下側ソース・ドレイン部と第二のドライバトランジスタの下側ソース・ドレイン部が、第二のロードトランジスタの下側ソース・ドレイン部と直接接触している、上記（２）項に記載の半導体装置。

（４）前記の各トランジスタにおいて、チャネル部と半導体基板とが下側ソース・ドレイン部によって隔てられることなく連結されている、上記（１）〜（３）項のいずれか一項に記載の半導体装置。

（５）上記（１）〜（４）項のいずれか一項に記載の半導体装置の製造方法であって、不純物のイオン注入によって上側ソース・ドレイン部と下側ソース・ドレイン部とを同時に形成する、半導体装置の製造方法。

本発明に係る半導体装置の活用例として、当該半導体装置の各種集積回路への搭載が挙げられる。

この出願は、２００７年１１月７日に出願された日本出願特願２００７−２８９９３３を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (8)

1. 複数のトランジスタを含むセルを複数備えた半導体装置であって、
   前記の各トランジスタは、
   基板上に設けられ当該基板の表面に対して垂直方向に電流が流れるチャネル部と、
   このチャネル部の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部と、
   前記チャネル部の上端側にあって前記ソース及びドレインの他方となる上側ソース・ドレイン部と、
   前記チャネル部上にゲート絶縁膜を介して設けられたゲート電極とを有し、
   前記上側ソース・ドレイン部は、当該トランジスタの上方に設けられた配線に接続され、
   前記下側ソース・ドレイン部は、当該トランジスタが含まれるセル内の他のトランジスタの下側ソース・ドレイン部に接続され、
   前記の各セルはＳＲＡＭセルであり、
   前記の各セルは、
   前記トランジスタとして、第一及び第二のアクセストランジスタと、第一及び第二のドライバトランジスタと、第一及び第二のロードトランジスタとを有し、
   前記第一のアクセストランジスタ、前記第一のドライバトランジスタ及び前記第一のロードトランジスタのそれぞれの下側ソース・ドレイン部は互いに接続されて第一の蓄積ノードが形成され、
   前記第二のアクセストランジスタ、前記第二のドライバトランジスタ及び前記第二のロードトランジスタのそれぞれの下側ソース・ドレイン部は互いに接続されて第二の蓄積ノードが形成され、
   前記第一の蓄積ノードは、前記第二のドライバトランジスタのゲート電極及び前記第二のロードトランジスタのゲート電極に接続され、
   前記第二の蓄積ノードは、前記第一のドライバトランジスタのゲート電極及び前記第一のロードトランジスタのゲート電極に接続され、
   前記下側ソース・ドレイン部は、前記基板の表面部に形成された一方の導電型の半導体領域に、前記一方の導電型とは逆の他方の導電型の不純物が導入された領域であり、
   前記第一のアクセストランジスタの基体部と前記第一のドライバトランジスタの基体部とは一体に形成され、
   前記第一のロードトランジスタの基体部は、前記第一のアクセストランジスタ及び前記第一のドライバトランジスタの基体部とは分離して形成され、
   前記第二のアクセストランジスタの基体部と前記第二のドライバトランジスタの基体部とは一体に形成され、
   前記第二のロードトランジスタの基体部は、前記第二のアクセストランジスタ及び前記第二のドライバトランジスタの基体部とは分離して形成されている、半導体装置。
2. 前記の各トランジスタは、
   前記下側ソース・ドレイン部の少なくとも一部を含み、前記基板の表面部分に形成された基体部と、
   前記チャネル部および前記上側ソース・ドレイン部を含み、前記基体部から突出した柱部と、
   前記下側ソース・ドレイン部と前記上側ソース・ドレイン部とに挟まれた、前記柱部の部分を覆う前記ゲート電極と、
   前記ゲート電極と前記柱部との間に介在する前記ゲート絶縁膜とを有する、請求項１記載の半導体装置。
3. 前記第一のアクセストランジスタの下側ソース・ドレイン部と前記第一のドライバトランジスタの下側ソース・ドレイン部とが一体に連結された第一の連結ソース・ドレイン部が形成され、
   前記第二のアクセストランジスタの下側ソース・ドレイン部と前記第二のドライバトランジスタの下側ソース・ドレイン部とが一体に連結された第二の連結ソース・ドレイン部が形成された、請求項１又は２記載の半導体装置。
4. 前記第一のドライバトランジスタのゲート電極と前記第一のロードトランジスタのゲート電極とが一体に連結された第一の連結ゲート電極が形成され、
   前記第二のドライバトランジスタのゲート電極と前記第二のロードトランジスタのゲート電極とが一体に連結された第二の連結ゲート電極が形成され、
   前記第一の連結ソース・ドレイン部と前記第二の連結ゲート電極と前記第一のロードトランジスタの下側ソース・ドレイン部とを接続する第一の局所配線が当該セル内に形成され、
   前記第二の連結ソース・ドレイン部と前記第一の連結ゲート電極と前記第二のロードトランジスタの下側ソース・ドレイン部とを接続する第二の局所配線が当該セル内に形成された、請求項３記載の半導体装置。
5. 前記チャネル部は、前記下側ソース・ドレイン部を貫いて前記一方の導電型の半導体領域に至る、請求項１から４のいずれか一項に記載の半導体装置。
6. 複数のトランジスタを含むセルを複数備えた半導体装置であって、
   前記の各トランジスタは、
   基板上に設けられ当該基板の表面に対して垂直方向に電流が流れるチャネル部と、
   このチャネル部の下端側にあってソース及びドレインの一方となる下側ソース・ドレイン部と、
   前記チャネル部の上端側にあって前記ソース及びドレインの他方となる上側ソース・ドレイン部と、
   前記チャネル部上にゲート絶縁膜を介して設けられたゲート電極とを有し、
   前記上側ソース・ドレイン部は、当該トランジスタの上方に設けられた配線に接続され、
   前記下側ソース・ドレイン部は、当該トランジスタが含まれるセル内の他のトランジスタの下側ソース・ドレイン部に接続され、
   前記の各トランジスタは、
   前記下側ソース・ドレイン部の少なくとも一部を含み、前記基板の表面部分に形成された基体部と、
   前記チャネル部および前記上側ソース・ドレイン部を含み、前記基体部から突出した柱部と、
   前記下側ソース・ドレイン部と前記上側ソース・ドレイン部とに挟まれた、前記柱部の部分を覆う前記ゲート電極と、
   前記ゲート電極と前記柱部との間に介在する前記ゲート絶縁膜とを有し、
   前記基板は、絶縁体と、この絶縁体上に設けられた前記の各トランジスタの基体部を含み、
   前記の各セルはＳＲＡＭセルであり、
   前記の各セルは、
   前記トランジスタとして、第一及び第二のアクセストランジスタと、第一及び第二のドライバトランジスタと、第一及び第二のロードトランジスタとを有し、
   前記第一のアクセストランジスタ、前記第一のドライバトランジスタ及び前記第一のロードトランジスタのそれぞれの下側ソース・ドレイン部は互いに接続されて第一の蓄積ノードが形成され、
   前記第二のアクセストランジスタ、前記第二のドライバトランジスタ及び前記第二のロードトランジスタのそれぞれの下側ソース・ドレイン部は互いに接続されて第二の蓄積ノードが形成され、
   前記第一の蓄積ノードは、前記第二のドライバトランジスタのゲート電極及び前記第二のロードトランジスタのゲート電極に接続され、
   前記第二の蓄積ノードは、前記第一のドライバトランジスタのゲート電極及び前記第一のロードトランジスタのゲート電極に接続され、
   前記第一のアクセストランジスタの下側ソース・ドレイン部と前記第一のドライバトランジスタの下側ソース・ドレイン部とが一体に連結された第一の連結ソース・ドレイン部が形成され、この第一の連結ソース・ドレイン部が前記第一のロードトランジスタの下側ソース・ドレイン部と直接接触し、
   前記第二のアクセストランジスタの下側ソース・ドレイン部と前記第二のドライバトランジスタの下側ソース・ドレイン部とが一体に連結された第二の連結ソース・ドレイン部が形成され、この第二の連結ソース・ドレイン部が前記第二のロードトランジスタの下側ソース・ドレイン部と直接接触し、
   前記第一のアクセストランジスタの基体部と前記第一のドライバトランジスタの基体部と前記第一ロードトランジスタの基体部とが一体に形成され、
   前記第二のアクセストランジスタの基体部と前記第二のドライバトランジスタの基体部と前記第二ロードトランジスタの基体部とが一体に形成された、半導体装置。
7. 前記第一のドライバトランジスタのゲート電極と前記第一のロードトランジスタのゲート電極とが一体に連結された第一の連結ゲート電極が形成され、
   前記第二のドライバトランジスタのゲート電極と前記第二のロードトランジスタのゲート電極とが一体に連結された第二の連結ゲート電極が形成され、
   前記第一の連結ソース・ドレイン部と前記第二の連結ゲート電極と前記第一のロードトランジスタの下側ソース・ドレイン部とを接続する第一の局所配線が当該セル内に形成され、
   前記第二の連結ソース・ドレイン部と前記第一の連結ゲート電極と前記第二のロードトランジスタの下側ソース・ドレイン部とを接続する第二の局所配線が当該セル内に形成された、請求項６記載の半導体装置。
8. 前記半導体装置は、電源線、グランド線、ビット線およびワード線を備え、
   前記電源線、前記グランド線および前記ビット線は、前記配線として、前記の各セル内の前記上側ソース・ドレイン部のいずれかと接続され、
   前記ワード線は、前記トランジスタの上方に設けられ、前記の各セル内の前記ゲート電極のいずれかと接続されている、請求項１から７のいずれか一項に記載の半導体装置。

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