CN103250239A - 半导体器件 - Google Patents

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CN103250239A CN2011800502708A CN201180050270A CN103250239A CN 103250239 A CN103250239 A CN 103250239A CN 2011800502708 A CN2011800502708 A CN 2011800502708A CN 201180050270 A CN201180050270 A CN 201180050270A CN 103250239 A CN103250239 A CN 103250239A
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conductive high
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舛冈富士雄
中村广记
新井绅太郎
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Unisantis Electronics Singapore Pte Ltd
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Unisantis Electronics Singapore Pte Ltd
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Abstract

本发明的课题在提供一种以使用SGT的高集成确保动作安定性的静态型存储器单元。本发明的半导体器件，其特征在于，为包括下述构件的6晶体管SRAM单元：由形成于第1栅极绝缘膜周围的至少包括金属的第1栅极电极所构成的SGT构成的第1驱动器晶体管、由形成于第2栅极绝缘膜周围的至少包括金属的第2栅极电极所构成的SGT构成的第1选择晶体管、形成于第3栅极绝缘膜周围的至少包括金属的第3栅极电极所构成的SGT构成的第1负载晶体管、及连接于前述第2栅极电极的第1栅极配线的6晶体管SRAM单元；前述驱动器晶体管的岛状半导体层的周围长度未达选择晶体管的岛状半导体层的周围长度的2倍；施加于第2栅极电压的电压较施加于选择晶体管的岛状半导体层上部的第1导电型高浓度半导体层的电压为低；藉此以解决上述课题。

Description

半导体器件
技术领域
本发明涉及一种半导体器件。
背景技术
半导体集成电路中使用MOS晶体管的集成电路，已经走向高集成化的一途。随着此高集成化，其中所使用的MOS晶体管，其微细化已进展至纳米(nano)领域。数字(digital)电路的基本电路虽为逆变器(inverter)电路，但当构成该逆变器电路的MOS晶体管的微细化进展时，会有难以抑制泄漏(leak)电流，且因为热载子(hot carrier)效应而导致可靠性降低，又因为要求要确保必要的电流量，而有极难以缩小电路的占据面积的问题。为了解决此种问题，乃提出一种相对于基板将源极(source)、栅极(gate)、漏极(drain)配置于垂直方向，且使栅极包围岛状半导体层的构造的环绕式栅极晶体管(Surrounding GateTransistor，SGT)(请参照例如专利文献1、专利文献2、专利文献3)。
已知在静态(static)型存储器单元(memory cell)中，通过将驱动器晶体管(driver transistor)的电流驱动力设为存取晶体管(access transistor)的电流驱动力的2倍，来确保动作安定性(非专利文献1)。
要以上述SGT来构成静态型存储器单元时，为了确保动作安定性若要实现将驱动器晶体管的电流驱动力设为存取晶体管的电流驱动力的2倍，因必须将栅极宽度设为2倍，因此就要使用2个驱动器晶体管。亦即，存储器单元面积会增大。或者，为了将栅极宽度设为2倍，必须将硅柱的直径设为2倍，或者作成四边形将长边设为2倍，因此驱动器晶体管的占据面积会增大，而此亦导致存储器单元面积的增大。
（先前技术文献）
（专利文献）
专利文献1：日本特开平2-71556
专利文献2：日本特开平2-188966
专利文献3：日本特开平3-145761
（非专利文献）
非专利文献1：H.Kawasaki,M.Khater,M.Guillorn,N.Fuller,J.Chang,S.Kanakasabapathy,L.Chang,R.Muralidhar,K.Babich,Q.Yang,J.Ott,D.Klaus,E.Kratschmer,E.Sikorski,R.Miller,R.Viswanathan,Y.Zhang,J.Silverman,Q.Ouyang,A.Yagishita,M.Takayanagi,W.Haensch,and K.Ishimaru,“Demonstration of Highly Scaled FinFET SRAM Cells with High-κ/Metal Gateand Investigation of Characteristic Variability for the32nm node and beyond”（具有高介电常数/金属栅极的高度缩放薄膜晶体管静态存储单元的示范及对于32纳米以下的节点的特性变动的调查）,IEDM（国际电子组件会议）,237-240页,2008.
发明内容
（发明所欲解决的问题）
因此，本发明的目的在提供一种在采用SGT的高度集成化中确保动作稳定性的静态型存储器单元。
（解决问题的手段）
为了达成所述目的，本发明的静态型存储器单元，其特征在于，为包括下述构件的6晶体管SRAM单元：第1驱动器晶体管，由
第1岛状半导体层、
形成于前述第1岛状半导体层的上部的第1个第1导电型高浓度半导体层、
形成于前述第1岛状半导体层的下部的第2个第1导电型高浓度半导体层、
形成在前述第1个第1导电型高浓度半导体层与前述第2个第1导电型高浓度半导体层之间的第1个第2导电型半导体层、
形成于前述第1个第2导电型半导体层周围的第1栅极绝缘膜、及
形成于前述第1栅极绝缘膜周围的至少包括金属的第1栅极电极所构成；
第1选择晶体管，由
第2岛状半导体层、
形成于前述第2岛状半导体层的上部的第3个第1导电型高浓度半导体层、
形成于前述第2岛状半导体层的下部的第4个第1导电型高浓度半导体层、
形成在前述第3个第1导电型高浓度半导体层与前述第4个第1导电型高浓度半导体层之间的第2个第2导电型半导体层、
形成于前述第2个第2导电型半导体层周围的第2栅极绝缘膜、及
形成于前述第2栅极绝缘膜周围的至少包括金属的第2栅极电极所构成；
第1负载晶体管，由
第3岛状半导体层、
形成于前述第3岛状半导体层的上部的第3个第2导电型高浓度半导体层、
形成于前述第3岛状半导体层的下部的第4个第2导电型高浓度半导体层、
形成在前述第3个第2导电型高浓度半导体层与前述第4个第2导电型高浓度半导体层之间的第5个第1导电型半导体层、
形成于前述第5个第1导电型半导体层周围的第3栅极绝缘膜、及
形成于前述第3栅极绝缘膜周围的至少包括金属的第3栅极电极所构成；以及
第1栅极配线，连接于前述第2栅极电极；
前述第1岛状半导体层的周围长度未达前述第2岛状半导体层的周围长度的2倍；
施加于前述第2栅极电极的电压较施加于前述第3个第1导电型高浓度半导体层的电压为低。
此外，本发明的半导体存储器件，其特征在于，还具有第1通道晶体管，该第1通道晶体管由
第4岛状半导体层、
形成于前述第4岛状半导体层的上部的第6个第1导电型高浓度半导体层、
形成于前述第4岛状半导体层的下部的第7个第1导电型高浓度半导体层、
形成在前述第6个第1导电型高浓度半导体层与前述第7个第1导电型高浓度半导体层之间的第5个第2导电型半导体层、
形成于前述第5个第2导电型半导体层周围的第4栅极绝缘膜、及
形成于前述第4栅极绝缘膜周围的至少包括金属的第4栅极电极所构成；
前述第7个第1导电型高浓度半导体层与前述第1栅极配线通过配线来连接；
电源电压施加于第6个第1导电型高浓度半导体层。
此外，本发明的半导体存储器件，其特征在于，还具有第1通道晶体管，该第1通道晶体管由
第4岛状半导体层、
形成于前述第4岛状半导体层的上部的第6个第1导电型高浓度半导体层、
形成于前述第4岛状半导体层的下部的第7个第1导电型高浓度半导体层、
形成在前述第6个第1导电型高浓度半导体层与前述第7个第1导电型高浓度半导体层之间的第5个第2导电型半导体层、
形成于前述第5个第2导电型半导体层周围的第4栅极绝缘膜、及
形成于前述第4栅极绝缘膜周围的至少包括金属的第4栅极电极所构成；
前述第6个第1导电型高浓度半导体层与前述第1栅极配线通过配线来连接；
电源电压施加于第7个第1导电型高浓度半导体层。
此外，本发明的静态型存储器单元，其特征在于，施加于前述第4栅极电极的电压为前述电源电压。
（发明效果）
根据本发明，可提供一种驱动器晶体管的栅极宽度未达选择晶体管的栅极宽度的2倍时，通过将施加于选择晶体管的栅极的电压降低来降低选择晶体管的电流驱动力，以高集成确保动作安定性的静态型存储器单元。此外，通过在第1栅极配线与电源线之间增加SGT的通道晶体管(pass transistor)，可使施加于第1栅极配线的电压，下降相当于SGT的阈值电压量的电压。因此，可减少降压电路用的面积，仅以SGT的占据面积就可实现。亦即，可提供一种以高集成确保动作安定性的静态型存储器单元。
SGT的主体(body)由于完全被栅极包围，因此在原理上阈值电压不会因为反馈偏压(back bias)效应而增加。亦即可提供一种可一直设为固定的阈值电压，当使用SGT作为通道晶体管时，确保动作安定性的静态型存储器单元。
另一方面，由于基体(bulk)MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor，金属氧化物半导体场效晶体管)、SOI(Silicon On Insulator，绝缘层上硅)MOSFET、双栅极(Double Gate)MOSFET、三栅极(Tri gate)MOSFET其主体未完全被栅极所包围，因此原理上阈值电压会因为反馈偏压效应而增加。亦即，将基体MOSFET、SOI、MOSFET、Double Gate MOSFET、Tri gate MOSFET使用于本发明的通道晶体管时，阈值电压会因为源极电压而变化，因此会损害动作安定性。
附图说明
图1为本发明的静态型存储器单元的俯视图。
图2为本发明的静态型存储器单元的图1中的X1-X1’剖面图。
图3为本发明的静态型存储器单元的图1中的X2-X2’剖面图。
图4为本发明的静态型存储器单元的电路图。
图5为本发明的静态型存储器单元的电路图。
图6为本发明的通道晶体管的电路图。
图7为本发明的静态型存储器单元与通道晶体管的电路图。
图8为本发明的通道晶体管的电路图。
图9为本发明的选择晶体管与通道晶体管的俯视图。
图10为本发明的通道晶体管的图9中的z剖面图。
符号说明：
101      驱动器晶体管
102      负载晶体管
103      选择晶体管
104      选择晶体管
105      负载晶体管
106      驱动器晶体管
107      岛状硅层
108      岛状硅层
109      岛状硅层
110      岛状硅层
111      岛状硅层
112      岛状硅层
113      栅极绝缘膜
114      栅极绝缘膜
115      栅极绝缘膜
116      栅极绝缘膜
117      栅极绝缘膜
118      栅极绝缘膜
119      n+硅层
120      p+硅层
121      n+硅层
122      n+硅层
123      p+硅层
124      n+硅层
125      栅极电极
126      栅极电极
127      栅极电极
128      栅极电极
129      栅极电极
130      栅极电极
131      栅极配线
132      栅极配线
133      栅极配线
134      栅极配线
135      n+硅层
136      p+硅层
137      n+硅层
138      n+硅层
139      p+硅层
140      n+硅层
141      配线
142      配线
143      配线或接触窗
144      配线或接触窗
145      GND线
146      电源线
147      位线
148      位线
149      GND线
150      通道晶体管
151      栅极电极
152      n+硅层
153      n+硅层
154      岛状硅层
155      栅极绝缘膜
156      配线
157      接触窗
158      接触窗
159      配线
160      p硅层
161      n硅层
162      p硅层
163      p硅层
164      n硅层
165      p硅层
166      p硅层
具体实施方式
以下一面参照图式一面说明本发明的实施形态。另外，本发明并不限定于以下所示的实施形态。
图1显示本发明的静态型存储器单元的俯视图，图2显示本发明的静态型存储器单元的图1中的X1-X1’剖面图，图3显示本发明的静态型存储器单元的图1中的X2-X2’剖面图。
包括第1驱动器晶体管101，该第1驱动器晶体管101由第1岛状硅层107、形成于前述第1岛状硅层107的上部的第1n+硅层119、形成于前述第1岛状硅层107的下部的第2n+硅层135、形成在前述第1n+硅层119与前述第2n+硅层135之间的第1p硅层160、形成于前述第1p硅层160周围的第1栅极绝缘膜113、及形成于前述第1栅极绝缘膜113周围的至少包括金属的第1栅极电极125所构成。
包括第1选择晶体管103，该第1选择晶体管103由第2岛状硅层109、形成于前述第2岛状硅层109的上部的第3n+硅层121、形成于前述第2岛状硅层109的下部的第4n+硅层137、形成在前述第3n+硅层121与前述第4n+硅层137之间的第2p硅层162、形成于前述第2p硅层162周围的第2栅极绝缘膜115、及形成于前述第2栅极绝缘膜115周围的至少包括金属的第2栅极电极127所构成。
包括第1负载晶体管102、及连接于前述第2栅极电极127的第1栅极配线132，该第1负载晶体管102由第3岛状硅层108、形成于前述第3岛状硅层108的上部的第3p+硅层120、形成于前述第3岛状硅层108的下部的第4p+硅层136、形成在前述第3p+硅层120与前述第4p+硅层136之间的第5n硅层161、形成于前述第5n硅层161周围的第3栅极绝缘膜114、及形成于前述第3栅极绝缘膜114周围的至少包括金属的第3栅极电极126所构成。
由于使用于栅极电极的电极是通过工作函数来决定晶体管的阈值电压，因此至少以金属或金属化合物为佳。
还具有连接于第1栅极电极125与第3栅极电极126的栅极配线131、及用以连接第2n+硅层135与第4n+硅层137与第4p+硅层136的配线141。
配线141以硅或金属与硅的化合物为佳。
此外，包括驱动器晶体管106，该驱动器晶体管106由岛状硅层112、形成于前述岛状硅层112的上部的n+硅层124、形成于前述岛状硅层112的下部的n+硅层140、形成在前述n+硅层124与前述n+硅层140之间的p硅层165、形成于前述p硅层165周围的栅极绝缘膜118、及形成于前述栅极绝缘膜118周围的至少包括金属的栅极电极130所构成。
包括选择晶体管104，该选择晶体管104由岛状硅层110、形成于前述岛状硅层110的上部的n+硅层122、形成于前述岛状硅层110的下部的n+硅层138、形成在前述n+硅层122与前述n+硅层138之间的p硅层163、形成于前述p硅层163周围的栅极绝缘膜116、及形成于前述栅极绝缘膜116周围的至少包括金属的栅极电极128所构成。
包括负载晶体管105、及连接于前述栅极电极128的栅极配线133，该负载晶体管105由岛状硅层111、形成于前述岛状硅层111的上部的p+硅层123、形成于前述岛状硅层111的下部的p+硅层139、形成在前述p+硅层123与前述p+硅层139之间的n硅层164、形成于前述n硅层164周围的栅极绝缘膜117、及形成于前述栅极绝缘膜117周围的至少包括金属的栅极电极129所构成。
由于使用于栅极电极的电极是通过工作函数来决定晶体管的阈值电压，因此至少以金属或金属化合物为佳。
此外还具有连接于栅极电极129与栅极电极130的栅极配线134、及用以连接n+硅层140与n+硅层138与p+硅层139的配线142。
配线142以硅或金属与硅的化合物为佳。
此时，前述第1岛状硅层107的周围长度W1以未达前述第2岛状硅层109的周围长度W2的2倍为特征；而施加于前述第2栅极电极127的电压较施加于前述第3n+硅层121的电压为低。
前述第1岛状硅层107的周围长度W1，通过设为未达前述第2岛状硅层109的周围长度W2的2倍，来抑制驱动器晶体管的占据面积的增大，而抑制存储器单元面积的增大。虽记载为未达2倍，但尤以W1=W2为理想。此乃因此时驱动器晶体管的占据面积会与选择晶体管的占据面积相同，而可进行高集成化之故。
此外，通过将较施加于选择晶体管的第3n+硅层121的电压为低的电压施加于选择晶体管的第2栅极电极127，得以提供一种降低选择晶体管的电流驱动力，以高集成确保动作安定性的静态型存储器单元。
图4显示本发明的静态型存储器单元的电路图。
栅极配线131与配线142通过配线或接触窗(contact)143来连接，而栅极配线134与配线141通过配线或接触窗144来连接，在n+硅层119连接有GND线145，在p+硅层120连接有电源线146，在n+硅层121连接有位(bit)线147，在n+硅层124连接有GND线149，在p+硅层123连接有电源线146，在n+硅层122连接有位线148。
图5显示本发明的静态型存储器单元的电路图。
图4记载有本发明的资料读取时的施加电压。于栅极配线132、栅极电极127施加有VDD-B的电压。VDD为电源电压。B为正数。于位线施加有电源电压VDD。因此，通过对于选择晶体管的第2栅极电极127，施加较施加于选择晶体管的第3n+硅层121的电压为低的电压，得以提供一种降低选择晶体管的电流驱动力，且以高集成确保动作安定性的静态型存储器单元。
此时，需要降压电路来作成VDD-B的电压。假使降压电路的面积较大时，反而会有不再高集成的可能。因此，需要可以最小面积进行降压的电路构成。图6为本发明的通道晶体管的电路图。通道晶体管当输入电源电压VDD于漏极，且当输入电源电压VDD于栅极时，从源极输出从电源电压VDD扣除阈值电压(Vth0+A)的值。惟Vth0为源极为0V时的阈值电压，A为因为反馈偏压效应所增加的阈值电压的增加量。
将该通道晶体管加在本发明的静态型存储器单元。图7为本发明的静态型存储器单元与通道晶体管的电路图。此通道晶体管不必每个静态型存储器单元都需要，只要设在字符(word)线端即可，或亦可设在静态型存储器单元数组(array)端即可。亦即，每一条字符线至少一个即可，因此可减少降压电路用的面积。
通道晶体管当输入电源电压VDD于漏极，且输入电源电压VDD于栅极时，从源极输出从电源电压VDD扣除阈值电压(Vth0+A)的值。惟Vth0为源极为0V时的阈值电压，A为因为反馈偏压效应所增加的阈值电压的增加量。因此，因为反馈偏压效应所增加的阈值电压的增加量A，依反馈偏压而变化。
图8为本发明的通道晶体管的电路图。
由于基体MOSFET、SOI MOSFET、Double Gate MOSFET、Tri gateMOSFET的主体未完全被栅极所包围，因此原理上阈值电压会因为反馈偏压效应而增加。因为反馈偏压效应所增加的阈值电压的增加量A成为正的数。亦即，将基体MOSFET、SOI MOSFET、Double Gate MOSFET、Tri gateMOSFET使用于本发明的通道晶体管时，由于阈值电压会因为源极电压而变化，因此损害动作安定性。
另一方面，由于SGT的主体完全被栅极所包围，因此原理上阈值电压不会因为反馈偏压效应而增加。因为反馈偏压效应所增加的阈值电压的增加量A成为0。亦即，当使用可一直将阈值电压设为固定的SGT作为通道晶体管时，即可提供确保动作安定性的静态型存储器单元。
因此，使用SGT作为通道晶体管。
图9为本发明的选择晶体管与通道晶体管的俯视图。
图10为本发明的通道晶体管的图9中的z剖面图。
还具有第1通道晶体管150，该第1通道晶体管150由第4岛状硅层154、形成于前述第4岛状硅层154的上部的第6n+硅层153、形成于前述第4岛状硅层154的下部的第7n+硅层152、形成在前述第6n+硅层153与前述第7n+硅层152之间的第5p硅层166、形成于前述第5p硅层166周围的第4栅极绝缘膜155、及形成于前述第4栅极绝缘膜155周围的至少包括金属的第4栅极电极151所构成；前述第7n+硅层152与前述第1栅极配线132透过配线156、接触窗157、配线159、接触窗158而连接；对第6n+硅层153施加电源电压。
此SGT通道晶体管不必每个静态型存储器单元都需要，只要设在字符线的一端即可，或亦可设在静态型存储器单元数组的一端即可。亦即，每一条字符线至少一个即可，因此可减少降压电路用的面积。
此外，由于SGT的主体完全被栅极所包围，因此原理上阈值电压不会因为反馈偏压效应而增加。因反馈偏压效应所增加的阈值电压的增加量A成为0。亦即，当使用可一直将阈值电压设为固定的SGT作为通道晶体管时，即可提供确保动作安定性的静态型存储器单元。
此外，亦可通过配线来连接前述第6n+硅层153与前述第1栅极配线132，且对第7n+硅层152施加电源电压。
使用于该SGT通道晶体管的栅极电极的电极，由于是通过工作函数来决定晶体管的阈值电压，因此至少以金属或金属化合物为佳。
此外，SGT通道晶体管的电流驱动力不足时，SGT通道晶体管亦可为多个。
另外，本发明在不脱离本发明的广义精神与范围下，均可做各种实施形态与变形。此外，上述实施形态为用以说明本发明的一实施例，本发明的技术范围并不限定于上述的实施形态。此外，在上述中，将p型(包括p+型)与n型(包括n+型)分别设为相反的导电型，当然亦包括在本发明的技术范围内，此为该行业业者皆可推想得知的事项。

Claims (4)

1.一种半导体器件，其特征在于，为包括下述构件的6晶体管SRAM单元：
第1驱动器晶体管，由
第1岛状半导体层、
形成于前述第1岛状半导体层的上部的第1个第1导电型高浓度半导体层、
形成于前述第1岛状半导体层的下部的第2个第1导电型高浓度半导体层、
形成在前述第1个第1导电型高浓度半导体层与前述第2个第1导电型高浓度半导体层之间的第1个第2导电型半导体层、
形成于前述第1个第2导电型半导体层周围的第1栅极绝缘膜、及
形成于前述第1栅极绝缘膜周围的至少包括金属的第1栅极电极所构成；
第1选择晶体管，由
第2岛状半导体层、
形成于前述第2岛状半导体层的上部的第3个第1导电型高浓度半导体层、
形成于前述第2岛状半导体层的下部的第4个第1导电型高浓度半导体层、
形成在前述第3个第1导电型高浓度半导体层与前述第4个第1导电型高浓度半导体层之间的第2个第2导电型半导体层、
形成于前述第2个第2导电型半导体层周围的第2栅极绝缘膜、及
形成于前述第2栅极绝缘膜周围的至少包括金属的第2栅极电极所构成；
第1负载晶体管，由
第3岛状半导体层、
形成于前述第3岛状半导体层的上部的第3个第2导电型高浓度半导体层、
形成于前述第3岛状半导体层的下部的第4个第2导电型高浓度半导体层、
形成在前述第3个第2导电型高浓度半导体层与前述第4个第2导电型高浓度半导体层之间的第5个第1导电型半导体层、
形成于前述第5个第1导电型半导体层周围的第3栅极绝缘膜、及
形成于前述第3栅极绝缘膜周围的至少包括金属的第3栅极电极所构成；以及
第1栅极配线，连接于前述第2栅极电极；
前述第1岛状半导体层的周围长度未达前述第2岛状半导体层的周围长度的2倍；
施加于前述第2栅极电极的电压较施加于前述第3个第1导电型高浓度半导体层的电压为低。
2.根据权利要求1所述的半导体器件，其特征在于，还具有第1通道晶体管，该第1通道晶体管由
第4岛状半导体层、
形成于前述第4岛状半导体层的上部的第6个第1导电型高浓度半导体层、
形成于前述第4岛状半导体层的下部的第7个第1导电型高浓度半导体层、
形成在前述第6个第1导电型高浓度半导体层与前述第7个第1导电型高浓度半导体层之间的第5个第2导电型半导体层、
形成于前述第5个第2导电型半导体层周围的第4栅极绝缘膜、及
形成于前述第4栅极绝缘膜周围的至少包括金属的第4栅极电极所构成；
前述第7个第1导电型高浓度半导体层与前述第1栅极配线通过配线来连接；
电源电压施加于第6个第1导电型高浓度半导体层。
3.根据权利要求1所述的半导体器件，其特征在于，还具有第1通道晶体管，该第1通道晶体管由
第4岛状半导体层、
形成于前述第4岛状半导体层的上部的第6个第1导电型高浓度半导体层、
形成于前述第4岛状半导体层的下部的第7个第1导电型高浓度半导体层、
形成在前述第6个第1导电型高浓度半导体层与前述第7个第1导电型高浓度半导体层之间的第5个第2导电型半导体层、
形成于前述第5个第2导电型半导体层周围的第4栅极绝缘膜、及
形成于前述第4栅极绝缘膜周围的至少包括金属的第4栅极电极所构成；
前述第6个第1导电型高浓度半导体层与前述第1栅极配线通过配线来连接；
电源电压施加于第7个第1导电型高浓度半导体层。
4.根据权利要求2及3所述的半导体器件，其特征在于，施加于前述第4栅极电极的电压为前述电源电压。
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