JPWO2013057785A1 - 半導体装置 - Google Patents
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Abstract
第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、
で構成されたSGTからなる第1のドライバトランジスタと、
第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、
で構成されたSGTからなる第1の選択トランジスタと、
第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、
で構成されたSGTからなる第1のロードトランジスタと、
前記第2のゲート電極に接続される第1のゲート配線と、
を含む6トランジスタSRAMセルであって、
前記ドライバトランジスタの島状半導体層の周囲長は、選択トランジスタの島状半導体層の周囲長の二倍未満であることを特徴とし、
第2のゲート電極に印加される電圧は、
選択トランジスタの島状半導体層上部の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とすることにより上記課題を解決する。
Description
第1の島状半導体層と、
前記第1の島状半導体層の上部に形成された第1の第1導電型高濃度半導体層と、
前記第1の島状半導体層の下部に形成された第2の第1導電型高濃度半導体層と、
前記第1の第1導電型高濃度半導体層と前記第2の第1導電型高濃度半導体層との間に形成された第1の第2導電型半導体層と、
前記第1の第2導電型半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、
で構成された第1のドライバトランジスタと、
第2の島状半導体層と、
前記第2の島状半導体層の上部に形成された第3の第1導電型高濃度半導体層と、
前記第2の島状半導体層の下部に形成された第4の第1導電型高濃度半導体層と、
前記第3の第1導電型高濃度半導体層と前記第4の第1導電型高濃度半導体層との間に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、
で構成された第1の選択トランジスタと、
第3の島状半導体層と、
前記第3の島状半導体層の上部に形成された第3の第2導電型高濃度半導体層と、
前記第3の島状半導体層の下部に形成された第4の第2導電型高濃度半導体層と、
前記第3の第2導電型高濃度半導体層と前記第4の第2導電型高濃度半導体層との間に形成された第5の第1導電型半導体層と、
前記第5の第1導電型半導体層の周囲に形成された第3のゲート絶縁膜と、
前記第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、
で構成された第1のロードトランジスタと、
前記第2のゲート電極に接続される第1のゲート配線と、
を含む6トランジスタSRAMセルであって、
前記第1の島状半導体層の周囲長は、前記第2の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第2のゲート電極に印加される電圧は、
前記第3の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とする。
第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成された第1のパストランジスタと、をさらに有し、
前記第7の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第6の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする。
第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成された第1のパストランジスタと、をさらに有し、
前記第6の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第7の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする。
一方、バルクMOSFET、SOI MOSFET、Double Gate MOSFET、Tri gate MOSFETは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。すなわち、バルクMOSFET、SOI MOSFET、Double Gate MOSFET、Tri gate MOSFETを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
図2に本発明に係るスタティック型メモリセルの、図1におけるX1−X1’断面図を示し、
図3に本発明に係るスタティック型メモリセルの、図1におけるX2−X2’断面図を示す。
第1の島状シリコン層107と、
前記第1の島状シリコン層107の上部に形成された第1のn+シリコン層119と、
前記第1の島状シリコン層107の下部に形成された第2のn+シリコン層135と、
前記第1のn+シリコン層119と前記第2のn+シリコン層135との間に形成された第1のpシリコン層160と、
前記第1のpシリコン層160の周囲に形成された第1のゲート絶縁膜113と、
前記第1のゲート絶縁膜113の周囲に形成された少なくとも金属からなる第1のゲート電極125と、
で構成された第1のドライバトランジスタ101を含む。
前記第2の島状シリコン層109の上部に形成された第3のn+シリコン層121と、
前記第2の島状シリコン層109の下部に形成された第4のn+シリコン層137と、
前記第3のn+シリコン層121と前記第4のn+シリコン層137との間に形成された第2のpシリコン層162と、
前記第2のpシリコン層162の周囲に形成された第2のゲート絶縁膜115と、
前記第2のゲート絶縁膜115の周囲に形成された少なくとも金属からなる第2のゲート電極127と、
で構成された第1の選択トランジスタ103を含む。
前記第3の島状シリコン層108の上部に形成された第3のp+シリコン層120と、
前記第3の島状シリコン層108の下部に形成された第4のp+シリコン層136と、
前記第3のp+シリコン層120と前記第4のp+シリコン層136との間に形成された第5のnシリコン層161と、
前記第5のnシリコン層161の周囲に形成された第3のゲート絶縁膜114と、
前記第3のゲート絶縁膜114の周囲に形成された少なくとも金属からなる第3のゲート電極126と、
で構成された第1のロードトランジスタ102と、
前記第2のゲート電極127に接続される第1のゲート配線132とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
第2のn+シリコン層135と第4のn+シリコン層137と第4のp+シリコン層136とを接続する配線141を持つ。
配線141は、シリコンもしくは金属とシリコンの化合物が好ましい。
島状シリコン層112と、
前記島状シリコン層112の上部に形成されたn+シリコン層124と、
前記島状シリコン層112の下部に形成されたn+シリコン層140と、
前記n+シリコン層124と前記n+シリコン層140との間に形成されたpシリコン層165と、
前記pシリコン層165の周囲に形成されたゲート絶縁膜118と、
前記ゲート絶縁膜118の周囲に形成された少なくとも金属からなるゲート電極130と、
で構成されたドライバトランジスタ106を含む。
前記島状シリコン層110の上部に形成されたn+シリコン層122と、
前記島状シリコン層110の下部に形成されたn+シリコン層138と、
前記n+シリコン層122と前記n+シリコン層138との間に形成されたpシリコン層163と、
前記pシリコン層163の周囲に形成されたゲート絶縁膜116と、
前記ゲート絶縁膜116の周囲に形成された少なくとも金属からなるゲート電極128と、
で構成された選択トランジスタ104を含む。
前記島状シリコン層111の上部に形成されたp+シリコン層123と、
前記島状シリコン層111の下部に形成されたp+シリコン層139と、
前記p+シリコン層123と前記p+シリコン層139との間に形成されたnシリコン層164と、
前記nシリコン層164の周囲に形成されたゲート絶縁膜117と、
前記ゲート絶縁膜117の周囲に形成された少なくとも金属からなるゲート電極129と、
で構成されたロードトランジスタ105と、
前記ゲート電極128に接続されるゲート配線133とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
n+シリコン層140とn+シリコン層138とp+シリコン層139とを接続する配線142を持つ。
配線142は、シリコンもしくは金属とシリコンの化合物が好ましい。
このとき、
前記第1の島状シリコン層107の周囲長W1は、前記第2の島状シリコン層109の周囲長W2の二倍未満であることを特徴とし、
前記第2のゲート電極127に印加される電圧は、
前記第3のn+シリコン層121に印加される電圧より低い。
また、選択トランジスタの第2のゲート電極127に、選択トランジスタの第3のn+シリコン層121に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
ゲート配線131と配線142とが配線もしくはコンタクト143により接続され、
ゲート配線134と配線141とが配線もしくはコンタクト144により接続され、
n+シリコン層119にGND線145が接続され、
p+シリコン層120に電源線146が接続され、
n+シリコン層121にビット線147が接続され、
n+シリコン層124にGND線149が接続され、
p+シリコン層123に電源線146が接続され、
n+シリコン層122にビット線148が接続される。
図4に本発明のデータ読み出し時の印加電圧を記載したものである。ゲート配線132、ゲート電極127にVDD−Bの電圧が印加される。VDDは電源電圧である。Bは正の数である。ビットラインには電源電圧VDDが印加される。従って、選択トランジスタの第2のゲート電極127に、選択トランジスタの第3のn+シリコン層121に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
バルクMOSFET、SOI MOSFET、Double Gate MOSFET、Tri gate MOSFETは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。バックバイアス効果により増加したしきい値電圧の増加分Aは正の数となる。すなわち、バルクMOSFET、SOI MOSFET、Double Gate MOSFET、Tri gate MOSFETを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
一方、SGTは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Aは0となる。すなわち常に一定のしきい値電圧とすることができ、SGTをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
図9は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。
図10は、本発明に係るパストランジスタの、図9におけるz断面図である。
第4の島状シリコン層154と、
前記第4の島状シリコン層154の上部に形成された第6のn+シリコン層153と、
前記第4の島状シリコン層154の下部に形成された第7のn+シリコン層152と、
前記第6のn+シリコン層153と前記第7のn+シリコン層152との間に形成された第5のpシリコン層166と、
前記第5のpシリコン層166の周囲に形成された第4のゲート絶縁膜155と、
前記第4のゲート絶縁膜155の周囲に形成された少なくとも金属からなる第4のゲート電極151と、
で構成された第1のパストランジスタ150と、をさらに有し、
前記第7のn+シリコン層152と前記第1のゲート配線132とが配線156、コンタクト157、配線159、コンタクト158を介して接続され、
第6のn+シリコン層153に電源電圧が印加される。
また、SGTは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Aは0となる。すなわち常に一定のしきい値電圧とすることができ、SGTをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
第7のn+シリコン層152に電源電圧を印加してもよい。
このSGTパストランジスタのゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
また、SGTパストランジスタの電流駆動力が足りない場合は、SGTパストランジスタは複数あってもよい。
102.ロードトランジスタ
103.選択トランジスタ
104.選択トランジスタ
105.ロードトランジスタ
106.ドライバトランジスタ
107.島状シリコン層
108.島状シリコン層
109.島状シリコン層
110.島状シリコン層
111.島状シリコン層
112.島状シリコン層
113.ゲート絶縁膜
114.ゲート絶縁膜
115.ゲート絶縁膜
116.ゲート絶縁膜
117.ゲート絶縁膜
118.ゲート絶縁膜
119.n+シリコン層
120.p+シリコン層
121.n+シリコン層
122.n+シリコン層
123.p+シリコン層
124.n+シリコン層
125.ゲート電極
126.ゲート電極
127.ゲート電極
128.ゲート電極
129.ゲート電極
130.ゲート電極
131.ゲート配線
132.ゲート配線
133.ゲート配線
134.ゲート配線
135.n+シリコン層
136.p+シリコン層
137.n+シリコン層
138.n+シリコン層
139.p+シリコン層
140.n+シリコン層
141.配線
142.配線
143.配線もしくはコンタクト
144.配線もしくはコンタクト
145.GND線
146.電源線
147.ビット線
148.ビット線
149.GND線
150.パストランジスタ
151.ゲート電極
152.n+シリコン層
153.n+シリコン層
154.島状シリコン層
155.ゲート絶縁膜
156.配線
157.コンタクト
158.コンタクト
159.配線
160.pシリコン層
161.nシリコン層
162.pシリコン層
163.pシリコン層
164.nシリコン層
165.pシリコン層
166.pシリコン層
第1のドライバトランジスタは、
第1の島状半導体層と、
前記第1の島状半導体層の上部に形成された第1の第1導電型高濃度半導体層と、
前記第1の島状半導体層の下部に形成された第2の第1導電型高濃度半導体層と、
前記第1の第1導電型高濃度半導体層と前記第2の第1導電型高濃度半導体層との間に形成された第1の第2導電型半導体層と、
前記第1の第2導電型半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、
で構成され、
第1の選択トランジスタは、
第2の島状半導体層と、
前記第2の島状半導体層の上部に形成された第3の第1導電型高濃度半導体層と、
前記第2の島状半導体層の下部に形成された第4の第1導電型高濃度半導体層と、
前記第3の第1導電型高濃度半導体層と前記第4の第1導電型高濃度半導体層との間に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、
で構成され、
第1のロードトランジスタは、
第3の島状半導体層と、
前記第3の島状半導体層の上部に形成された第3の第2導電型高濃度半導体層と、
前記第3の島状半導体層の下部に形成された第4の第2導電型高濃度半導体層と、
前記第3の第2導電型高濃度半導体層と前記第4の第2導電型高濃度半導体層との間に形成された第5の第1導電型半導体層と、
前記第5の第1導電型半導体層の周囲に形成された第3のゲート絶縁膜と、
前記第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、
で構成され、
第1のゲート配線は、前記第2のゲート電極に接続され、
前記第1の島状半導体層の周囲長は、前記第2の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第2のゲート電極に印加される電圧は、前記第3の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とする。
前記第1のパストランジスタは、
第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成され、
前記第7の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第6の第1導電型高濃度半導体層に電源電圧が印加され、また、前記第7の第1導電型高濃度半導体層に前記電源電圧より低い電圧が出力される。
前記第1のパストランジスタは、
第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成され、
前記第6の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第7の第1導電型高濃度半導体層に電源電圧が印加され、また、前記第6の第1導電型高濃度半導体層に前記電源電圧より低い電圧が出力される。
図2に本発明に係るスタティック型メモリセルの、図1におけるX1−X1’断面図を示し、
図3に本発明に係るスタティック型メモリセルの、図1におけるX2−X2’断面図を示す。
本発明に係るスタティック型メモリセルは、第1の島状シリコン層107と、
前記第1の島状シリコン層107の上部に形成された第1のn+シリコン層119と、
前記第1の島状シリコン層107の下部に形成された第2のn+シリコン層135と、
前記第1のn+シリコン層119と前記第2のn+シリコン層135との間に形成された第1のpシリコン層160と、
前記第1のpシリコン層160の周囲に形成された第1のゲート絶縁膜113と、
前記第1のゲート絶縁膜113の周囲に形成された少なくとも金属からなる第1のゲート電極125と、
で構成された第1のドライバトランジスタ101を含む。
前記第2の島状シリコン層109の上部に形成された第3のn+シリコン層121と、
前記第2の島状シリコン層109の下部に形成された第4のn+シリコン層137と、
前記第3のn+シリコン層121と前記第4のn+シリコン層137との間に形成された第2のpシリコン層162と、
前記第2のpシリコン層162の周囲に形成された第2のゲート絶縁膜115と、
前記第2のゲート絶縁膜115の周囲に形成された少なくとも金属からなる第2のゲート電極127と、
で構成された第1の選択トランジスタ103を含む。
前記第3の島状シリコン層108の上部に形成された第3のp+シリコン層120と、
前記第3の島状シリコン層108の下部に形成された第4のp+シリコン層136と、
前記第3のp+シリコン層120と前記第4のp+シリコン層136との間に形成された第5のnシリコン層161と、
前記第5のnシリコン層161の周囲に形成された第3のゲート絶縁膜114と、
前記第3のゲート絶縁膜114の周囲に形成された少なくとも金属からなる第3のゲート電極126と、
で構成された第1のロードトランジスタ102と、
前記第2のゲート電極127に接続される第1のゲート配線132とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
第2のn+シリコン層135と第4のn+シリコン層137と第4のp+シリコン層136とを接続する配線141を持つ。
配線141は、シリコンもしくは金属とシリコンの化合物が好ましい。
島状シリコン層112と、
前記島状シリコン層112の上部に形成されたn+シリコン層124と、
前記島状シリコン層112の下部に形成されたn+シリコン層140と、
前記n+シリコン層124と前記n+シリコン層140との間に形成されたpシリコン層165と、
前記pシリコン層165の周囲に形成されたゲート絶縁膜118と、
前記ゲート絶縁膜118の周囲に形成された少なくとも金属からなるゲート電極130と、
で構成されたドライバトランジスタ106を含む。
前記島状シリコン層110の上部に形成されたn+シリコン層122と、
前記島状シリコン層110の下部に形成されたn+シリコン層138と、
前記n+シリコン層122と前記n+シリコン層138との間に形成されたpシリコン層163と、
前記pシリコン層163の周囲に形成されたゲート絶縁膜116と、
前記ゲート絶縁膜116の周囲に形成された少なくとも金属からなるゲート電極128と、
で構成された選択トランジスタ104を含む。
前記島状シリコン層111の上部に形成されたp+シリコン層123と、
前記島状シリコン層111の下部に形成されたp+シリコン層139と、
前記p+シリコン層123と前記p+シリコン層139との間に形成されたnシリコン層164と、
前記nシリコン層164の周囲に形成されたゲート絶縁膜117と、
前記ゲート絶縁膜117の周囲に形成された少なくとも金属からなるゲート電極129と、
で構成されたロードトランジスタ105と、
前記ゲート電極128に接続されるゲート配線133とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
n+シリコン層140とn+シリコン層138とp+シリコン層139とを接続する配線142を持つ。
配線142は、シリコンもしくは金属とシリコンの化合物が好ましい。
このとき、
前記第1の島状シリコン層107の周囲長W1は、前記第2の島状シリコン層109の周囲長W2の二倍未満であることを特徴とし、
前記第2のゲート電極127に印加される電圧は、
前記第3のn+シリコン層121に印加される電圧より低い。
また、第1の選択トランジスタ103の第2のゲート電極127に、第1の選択トランジスタ103の第3のn+シリコン層121に印加される電圧より低い電圧を印加することで、第1の選択トランジスタ103の電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
ゲート配線131と配線142とが配線もしくはコンタクト143により接続され、
ゲート配線134と配線141とが配線もしくはコンタクト144により接続され、
第1のn+シリコン層119にGND線145が接続され、
第3のp+シリコン層120に電源線146が接続され、
第3のn+シリコン層121にビット線147が接続され、
n+シリコン層124にGND線149が接続され、
p+シリコン層123に電源線146が接続され、
n+シリコン層122にビット線148が接続される。
図4に本発明のデータ読み出し時の印加電圧を記載したものである。第1のゲート配線132、第2のゲート電極127にVDD−Bの電圧が印加される。VDDは電源電圧である。Bは正の数である。ビットラインには電源電圧VDDが印加される。従って、選択トランジスタの第2のゲート電極127に、第1の選択トランジスタ103の第3のn+シリコン層121に印加される電圧より低い電圧を印加することで、第1の選択トランジスタ103の電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
図9は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。
図10は、本発明に係るパストランジスタの、図9におけるz断面図である。
本発明に係るスタティック型メモリセルは、第4の島状シリコン層154と、
前記第4の島状シリコン層154の上部に形成された第6のn+シリコン層153と、
前記第4の島状シリコン層154の下部に形成された第7のn+シリコン層152と、
前記第6のn+シリコン層153と前記第7のn+シリコン層152との間に形成された第5のpシリコン層166と、
前記第5のpシリコン層166の周囲に形成された第4のゲート絶縁膜155と、
前記第4のゲート絶縁膜155の周囲に形成された少なくとも金属からなる第4のゲート電極151と、
で構成された第1のパストランジスタ150と、をさらに有し、
前記第7のn+シリコン層152と前記第1のゲート配線132とが配線156、コンタクト157、配線159、コンタクト158を介して接続され、
第6のn+シリコン層153に電源電圧が印加される。
Claims (4)
- 第1の島状半導体層と、
前記第1の島状半導体層の上部に形成された第1の第1導電型高濃度半導体層と、
前記第1の島状半導体層の下部に形成された第2の第1導電型高濃度半導体層と、
前記第1の第1導電型高濃度半導体層と前記第2の第1導電型高濃度半導体層との間に形成された第1の第2導電型半導体層と、
前記第1の第2導電型半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された少なくとも金属からなる第1のゲート電極と、
で構成された第1のドライバトランジスタと、
第2の島状半導体層と、
前記第2の島状半導体層の上部に形成された第3の第1導電型高濃度半導体層と、
前記第2の島状半導体層の下部に形成された第4の第1導電型高濃度半導体層と、
前記第3の第1導電型高濃度半導体層と前記第4の第1導電型高濃度半導体層との間に形成された第2の第2導電型半導体層と、
前記第2の第2導電型半導体層の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された少なくとも金属からなる第2のゲート電極と、
で構成された第1の選択トランジスタと、
第3の島状半導体層と、
前記第3の島状半導体層の上部に形成された第3の第2導電型高濃度半導体層と、
前記第3の島状半導体層の下部に形成された第4の第2導電型高濃度半導体層と、
前記第3の第2導電型高濃度半導体層と前記第4の第2導電型高濃度半導体層との間に形成された第5の第1導電型半導体層と、
前記第5の第1導電型半導体層の周囲に形成された第3のゲート絶縁膜と、
前記第3のゲート絶縁膜の周囲に形成された少なくとも金属からなる第3のゲート電極と、
で構成された第1のロードトランジスタと、
前記第2のゲート電極に接続される第1のゲート配線と、
を含む6トランジスタSRAMセルであって、
前記第1の島状半導体層の周囲長は、前記第2の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第2のゲート電極に印加される電圧は、
前記第3の第1導電型高濃度半導体層に印加される電圧より低いことを特徴とする半導体装置。 - 第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成された第1のパストランジスタと、をさらに有し、
前記第7の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第6の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項1に記載の半導体装置。 - 第4の島状半導体層と、
前記第4の島状半導体層の上部に形成された第6の第1導電型高濃度半導体層と、
前記第4の島状半導体層の下部に形成された第7の第1導電型高濃度半導体層と、
前記第6の第1導電型高濃度半導体層と前記第7の第1導電型高濃度半導体層との間に形成された第5の第2導電型半導体層と、
前記第5の第2導電型半導体層の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された少なくとも金属からなる第4のゲート電極と、
で構成された第1のパストランジスタと、をさらに有し、
前記第6の第1導電型高濃度半導体層と前記第1のゲート配線とが配線により接続され、
第7の第1導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項1に記載の半導体装置。 - 前記第4のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする請求項2および3に記載の半導体装置。
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