JP2662800B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にソフトエラ
ー率が低減されたスタティック型半導体記憶装置に関す
る。
ー率が低減されたスタティック型半導体記憶装置に関す
る。
［従来の技術］ 第９図はスタティック・ランダム・アクセス・メモリ
（以下、スタティックRAMという）の構成の一例を示す
ブロック図である。
（以下、スタティックRAMという）の構成の一例を示す
ブロック図である。
第９図において、メモリセルアレイ50には、複数のワ
ード線および複数のビット線対が互いに交差するように
配置されており、それらのワード線とビット線対との各
交点にメモリセルが設けられている。このメモリセルア
レイ50のワード線はＸデコーダ51に接続されており、Ｘ
デコーダ51にはＸアドレスバッファ52を介してＸアドレ
ス信号が与えられる。また、メモリセルアレイ50のビッ
ト線対はトランスファゲート53を介してＹデコーダ54に
接続されており、Ｙデコーダ54にはＹアドレスバッファ
55を介してＹアドレス信号が与えられる。
ード線および複数のビット線対が互いに交差するように
配置されており、それらのワード線とビット線対との各
交点にメモリセルが設けられている。このメモリセルア
レイ50のワード線はＸデコーダ51に接続されており、Ｘ
デコーダ51にはＸアドレスバッファ52を介してＸアドレ
ス信号が与えられる。また、メモリセルアレイ50のビッ
ト線対はトランスファゲート53を介してＹデコーダ54に
接続されており、Ｙデコーダ54にはＹアドレスバッファ
55を介してＹアドレス信号が与えられる。
Ｘアドレス信号に応じてＸデコーダ51によりメモリセ
ルアレイ50の１つのワード線が選択され、Ｙアドレス信
号に応じてＹデコーダ54によりメモリセルアレイ50の１
組のビット線対が選択され、選択されたワード線と選択
されたビット線対との交点に設けられたメモリセルが選
択される。この選択されたメモリセルにデータが書込ま
れ、あるいは、そのメモリセルに蓄えられているデータ
が読出される。データの書込か読出かは読出／書込制御
回路56に与えられる読出／書込制御信号R/Wによって選
択される。データの書込時には、入力データDinがデー
タ入力バッファ57を介して、選択されたメモリセルに入
力される。また、データの読出時には、選択されたメモ
リセルに蓄えられたデータがセンスアンプ58およびデー
タ出力バッファ59を介して外部に取出される。
ルアレイ50の１つのワード線が選択され、Ｙアドレス信
号に応じてＹデコーダ54によりメモリセルアレイ50の１
組のビット線対が選択され、選択されたワード線と選択
されたビット線対との交点に設けられたメモリセルが選
択される。この選択されたメモリセルにデータが書込ま
れ、あるいは、そのメモリセルに蓄えられているデータ
が読出される。データの書込か読出かは読出／書込制御
回路56に与えられる読出／書込制御信号R/Wによって選
択される。データの書込時には、入力データDinがデー
タ入力バッファ57を介して、選択されたメモリセルに入
力される。また、データの読出時には、選択されたメモ
リセルに蓄えられたデータがセンスアンプ58およびデー
タ出力バッファ59を介して外部に取出される。
第10図は、たとえば特公昭62−18997号公報に示され
た従来のスタティックRAMのメモリセル部分の回路図で
ある。
た従来のスタティックRAMのメモリセル部分の回路図で
ある。
第10図において、ビット線対14,15の間には複数のメ
モリセル1a〜1nが接続されている。各メモリセル1a〜1n
は、２つのエンハンスメント型のインバータ用MOS電界
効果トランジスタ（以下、MOSFETという）2,3、２つの
高負荷抵抗4,5、２つのアクセス用MOSFET6,7からなる。
MOSFET2,3のドレインＤはそれぞれノード8,9で抵抗4,5
の一端に接続され、抵抗4,5の他端は電源端子10,11に接
続されている。また、これらのMOSFET2,3のソースＳは
接地端子に接続されている。さらに、MOSFET2のゲート
Ｇはノード９に接続され、MOSFET3のゲートＧはノード
８に接続されている。記憶情報はノード８と接地端子と
の間に存在する寄生容量12およびノード９と接地端子と
の間に存在する寄生容量13に蓄積される。ノード８はア
クセス用MOSFET6を介してビット線14に接続され、MOSFE
T6のゲートは対応するワード線16a〜16nに接続されてい
る。ノード９はアクセス用MOSFET7を介してビット線15
に接続され、MOSFET7のゲートは対応するワード線16a〜
16nに接続されている。
モリセル1a〜1nが接続されている。各メモリセル1a〜1n
は、２つのエンハンスメント型のインバータ用MOS電界
効果トランジスタ（以下、MOSFETという）2,3、２つの
高負荷抵抗4,5、２つのアクセス用MOSFET6,7からなる。
MOSFET2,3のドレインＤはそれぞれノード8,9で抵抗4,5
の一端に接続され、抵抗4,5の他端は電源端子10,11に接
続されている。また、これらのMOSFET2,3のソースＳは
接地端子に接続されている。さらに、MOSFET2のゲート
Ｇはノード９に接続され、MOSFET3のゲートＧはノード
８に接続されている。記憶情報はノード８と接地端子と
の間に存在する寄生容量12およびノード９と接地端子と
の間に存在する寄生容量13に蓄積される。ノード８はア
クセス用MOSFET6を介してビット線14に接続され、MOSFE
T6のゲートは対応するワード線16a〜16nに接続されてい
る。ノード９はアクセス用MOSFET7を介してビット線15
に接続され、MOSFET7のゲートは対応するワード線16a〜
16nに接続されている。
ビット線14,15はそれぞれMOSFET17,18を介してI/O線1
9,20に接続され、MOSFET17,18のゲートはＹデコーダに
よりコラム選択信号が与えられる入力端子21に接続され
ている。また、ビット線14,15は、ダイオード接続され
たビット線負荷用MOSFET22,23を介して電源端子24,25に
それぞれ接続されている。このMOSFET22,23はビット線1
4,15をプリチャージするためのものである。なお、電流
端子10,11,24,25には電源電位VCCが与えられる。
9,20に接続され、MOSFET17,18のゲートはＹデコーダに
よりコラム選択信号が与えられる入力端子21に接続され
ている。また、ビット線14,15は、ダイオード接続され
たビット線負荷用MOSFET22,23を介して電源端子24,25に
それぞれ接続されている。このMOSFET22,23はビット線1
4,15をプリチャージするためのものである。なお、電流
端子10,11,24,25には電源電位VCCが与えられる。
インバータ用MOSFET2,3のしきい値電圧VTHDは、メモ
リ回路中の他のMOSFETのしきい値電圧VTHよりも高く設
定されている。また、MOSFET2,3の動作時のオン抵抗をR
DON、MOSFET6,7の動作時のオン抵抗をRTON、MOSFET22,2
3の動作時のオン抵抗をRLONとすると、インバータ用MOS
FET2,3のしきい値電圧VTHDは次式のように設定されてい
る。
リ回路中の他のMOSFETのしきい値電圧VTHよりも高く設
定されている。また、MOSFET2,3の動作時のオン抵抗をR
DON、MOSFET6,7の動作時のオン抵抗をRTON、MOSFET22,2
3の動作時のオン抵抗をRLONとすると、インバータ用MOS
FET2,3のしきい値電圧VTHDは次式のように設定されてい
る。
ここで、VRLは、ワード線の選択時において、Lowレベ
ル（「Ｌ」レベル）のデータを記憶するノード８または
９の電位を示している。
ル（「Ｌ」レベル）のデータを記憶するノード８または
９の電位を示している。
次に、このメモリセルの動作について説明する。
メモリセル1aのノード８の電位が「Ｌ」レベル、ノー
ド９の電位がHighレベル（「Ｈ」レベル）の状態である
ときに、このメモリセル1aに蓄えられているデータを読
出す場合を考える。このとき、ワード線16aの電位が非
選択時の0Vあるいは0Vに近い電位から選択時の電源電位
VCCあるいはVCCに近い電位に変化する。その結果、電源
端子24からビット線負荷用MOSFET22、アクセス用MOSFET
6、インバータ用MOSFET2を介して接地端子に電流が流れ
る。しかし、インバータ用MOSFET3はオフしているの
で、電源端子25からビット線負荷用MOSFET23、アクセス
用MOSFET7、インバータ用MOSFET3、接地端子の経路には
電流が流れない。したがって、ビット線14の電位は、MO
SFET22、MOSFET6、およびMOSFET2のオン抵抗比で決まる
電位に設定され、ビット線15の電位は、電源電位VCCよ
りもビット線負荷用MOSFET23のしきい値電圧VTHだけ低
い電位に設定される。
ド９の電位がHighレベル（「Ｈ」レベル）の状態である
ときに、このメモリセル1aに蓄えられているデータを読
出す場合を考える。このとき、ワード線16aの電位が非
選択時の0Vあるいは0Vに近い電位から選択時の電源電位
VCCあるいはVCCに近い電位に変化する。その結果、電源
端子24からビット線負荷用MOSFET22、アクセス用MOSFET
6、インバータ用MOSFET2を介して接地端子に電流が流れ
る。しかし、インバータ用MOSFET3はオフしているの
で、電源端子25からビット線負荷用MOSFET23、アクセス
用MOSFET7、インバータ用MOSFET3、接地端子の経路には
電流が流れない。したがって、ビット線14の電位は、MO
SFET22、MOSFET6、およびMOSFET2のオン抵抗比で決まる
電位に設定され、ビット線15の電位は、電源電位VCCよ
りもビット線負荷用MOSFET23のしきい値電圧VTHだけ低
い電位に設定される。
上記の従来のスタティックRAMにおいては、データの
読出時に、ワード線16aの電位が電源電位VCCになりかつ
ビット線15の電位がVCCよりもMOSFET23のしきい値電圧T
THだけ低くなるので、アクセス用MOSFET7のゲート・ソ
ース（ビット線側）間の電圧がそのアクセス用MOSFET7
のしきい値電圧VTHの絶対値とほぼ同程度となる。この
ため、アクセス用MOSFET7にサブスレッショールド電流I
subAが流れ、電源電位VCCに充電されていたノード９か
らビット線15に電荷が流出する。このように、従来のス
タティックRAMにおいては、「Ｈ」レベルの情報（High
データ）の記憶電位が低下し、ソフトエラーが発生しや
すくなっている。
読出時に、ワード線16aの電位が電源電位VCCになりかつ
ビット線15の電位がVCCよりもMOSFET23のしきい値電圧T
THだけ低くなるので、アクセス用MOSFET7のゲート・ソ
ース（ビット線側）間の電圧がそのアクセス用MOSFET7
のしきい値電圧VTHの絶対値とほぼ同程度となる。この
ため、アクセス用MOSFET7にサブスレッショールド電流I
subAが流れ、電源電位VCCに充電されていたノード９か
らビット線15に電荷が流出する。このように、従来のス
タティックRAMにおいては、「Ｈ」レベルの情報（High
データ）の記憶電位が低下し、ソフトエラーが発生しや
すくなっている。
ここで、RAMにおけるソフトエラーについて説明す
る。ソフトエラーとは、メモリセルに記憶されている情
報がノイズその他の外乱によって失われ、“1"の情報が
“0"にまたは“0"の情報が“1"に反転することをいう。
すなわち、ソフトエラーとは、メモリセルのフリップフ
ロップの状態が変化して記憶情報が反転するだけであ
り、メモリセルの構造が物理的には破壊されたわけでは
ない。したがって、メモリセルに正しい情報が書込まれ
ると、その正しい情報が記憶される。これに対して、メ
モリセルが物理的に破壊され、もはや情報を記憶するこ
とができなくなったものをハードエラーという。
る。ソフトエラーとは、メモリセルに記憶されている情
報がノイズその他の外乱によって失われ、“1"の情報が
“0"にまたは“0"の情報が“1"に反転することをいう。
すなわち、ソフトエラーとは、メモリセルのフリップフ
ロップの状態が変化して記憶情報が反転するだけであ
り、メモリセルの構造が物理的には破壊されたわけでは
ない。したがって、メモリセルに正しい情報が書込まれ
ると、その正しい情報が記憶される。これに対して、メ
モリセルが物理的に破壊され、もはや情報を記憶するこ
とができなくなったものをハードエラーという。
この発明において問題とされるのは、ソフトエラーの
うち、α粒子により発生するソフトエラーである。第11
図はメモリセルの１つの記憶ノードを示す断面図であ
る。第11図に示すように、外部からα粒子がメモリセル
の記憶ノードであるn+層101またはその近傍に入射する
と、そのエネルギにより半導体基板（ここではｐ−ウェ
ル102）内に電子・正孔対が発生する。これらのうち電
子は記憶ノードであるn+層101に引き寄せられる。その
結果、その記憶ノードの電位が低下することになる。そ
の記憶ノードに「Ｈ」レベルの情報が記憶されている場
合には、その電位が低下しすぎると、記憶されている情
報が反転することになる。このようにしてソフトエラー
が発生する。したがって、「Ｈ」レベルの情報を記憶し
ているノードの電位がある程度以上低下するとソフトエ
ラーが発生しやすくなる。
うち、α粒子により発生するソフトエラーである。第11
図はメモリセルの１つの記憶ノードを示す断面図であ
る。第11図に示すように、外部からα粒子がメモリセル
の記憶ノードであるn+層101またはその近傍に入射する
と、そのエネルギにより半導体基板（ここではｐ−ウェ
ル102）内に電子・正孔対が発生する。これらのうち電
子は記憶ノードであるn+層101に引き寄せられる。その
結果、その記憶ノードの電位が低下することになる。そ
の記憶ノードに「Ｈ」レベルの情報が記憶されている場
合には、その電位が低下しすぎると、記憶されている情
報が反転することになる。このようにしてソフトエラー
が発生する。したがって、「Ｈ」レベルの情報を記憶し
ているノードの電位がある程度以上低下するとソフトエ
ラーが発生しやすくなる。
なお、スタティックRAMのソフトエラーについては種
々の研究論文が発表されている。たとえば、Japanese
Journal of Applied Physics,vol.22,Supplement 2
2−1,pp.69−73,1983には、SRAMのソフトエラー率がメ
モリセルの選択される時間的間隔に依存することが示さ
れており、IEEE Journal of Solid−State Circuit
s,vol.sc−22,No.3,pp.430−436,June 1987には、SRAM
のメモリセルにおいては、読出後、「Ｈ」レベルのデー
タを記憶するノードの電位が回復するまでに数10μｓ要
するので、数10μｓ以下のサイクルで動作させるとソフ
トエラー率が高くなることが示されている。
々の研究論文が発表されている。たとえば、Japanese
Journal of Applied Physics,vol.22,Supplement 2
2−1,pp.69−73,1983には、SRAMのソフトエラー率がメ
モリセルの選択される時間的間隔に依存することが示さ
れており、IEEE Journal of Solid−State Circuit
s,vol.sc−22,No.3,pp.430−436,June 1987には、SRAM
のメモリセルにおいては、読出後、「Ｈ」レベルのデー
タを記憶するノードの電位が回復するまでに数10μｓ要
するので、数10μｓ以下のサイクルで動作させるとソフ
トエラー率が高くなることが示されている。
このようなスタティックRAMのソフトエラーに対する
対策として、たとえば、特開昭62−245592号公報、特開
昭62−250588号公報等に示されるスタティックRAMが提
案されている。特開昭62−245592号公報には、選択状態
にあるメモリセルにおいて「Ｈ」レベルの情報を記憶す
るノードの電位低下を抑えるために、ワード線電位を、
ビット線電位にアクセス用トランジスタ（第10図におけ
るMOSFET6,7）のしきい値電圧を加えた電位よりも低く
設定することが示されている。また、特開昭62−250588
号公報には、ビット線の負荷手段にＰ型トランジスタを
使用することにより読出時のビット線電位を高く設定す
ることが示されている。
対策として、たとえば、特開昭62−245592号公報、特開
昭62−250588号公報等に示されるスタティックRAMが提
案されている。特開昭62−245592号公報には、選択状態
にあるメモリセルにおいて「Ｈ」レベルの情報を記憶す
るノードの電位低下を抑えるために、ワード線電位を、
ビット線電位にアクセス用トランジスタ（第10図におけ
るMOSFET6,7）のしきい値電圧を加えた電位よりも低く
設定することが示されている。また、特開昭62−250588
号公報には、ビット線の負荷手段にＰ型トランジスタを
使用することにより読出時のビット線電位を高く設定す
ることが示されている。
すなわち、ワード線の電位が電源電位VCCに変化した
とき、ビット線の電位が（電源電位VCC−アクセス用ト
ランジスタのしきい値電圧VTH）よりも低いとアクセス
用トランジスタがオンする。これにより、「Ｈ」レベル
の情報を記憶するノードからビット線へ電流が流れ込
み、そのノードの電位が低下してしまう。上記の公報に
示されるスタティックRAMにおいてはこの電位低下を防
止するために、ビット線の電位を上げるか、ワード線の
電位を下げるか、またはアクセス用トランジスタのしき
い値電圧VTHを高く設定することによって、ワード線の
電位とビット線の電位との電位差がアクセス用トランジ
スタのしきい値電圧VTHよりも小さくなるようにしたも
のである。
とき、ビット線の電位が（電源電位VCC−アクセス用ト
ランジスタのしきい値電圧VTH）よりも低いとアクセス
用トランジスタがオンする。これにより、「Ｈ」レベル
の情報を記憶するノードからビット線へ電流が流れ込
み、そのノードの電位が低下してしまう。上記の公報に
示されるスタティックRAMにおいてはこの電位低下を防
止するために、ビット線の電位を上げるか、ワード線の
電位を下げるか、またはアクセス用トランジスタのしき
い値電圧VTHを高く設定することによって、ワード線の
電位とビット線の電位との電位差がアクセス用トランジ
スタのしきい値電圧VTHよりも小さくなるようにしたも
のである。
［発明が解決しようとする課題］ しかしながら、ワード線の電位とビット線の電位との
電位差がアクセス用トランジスタのしきい値電圧VTHに
よりも小さいという条件を満たすだけでは、「Ｈ」レベ
ルの情報を記憶するノードからビット線に流れるリーク
電流を完全に遮断することはできない。また、式（１）
を満たすだけでは、「Ｈ」レベルの情報を記憶するノー
ドから接地端子に流れるリーク電流を完全に遮断するこ
とはできない。すなわち、アクセス用トランジスタやイ
ンバータ用トランジスタ（第10図におけるMOSFET2,3）
のゲート・ソース間の電位差がしきい値電圧VTHよりも
小さくなって、通常の意味でそれらのトランジスタがオ
フしていても、ゲート・ソース間の電位差がしきい値電
圧VTHに近い場合にはそれらのトランジスタに流れるサ
ブスレッショールド電流は完全には０にならない。サブ
スレッショールド電流については、例えば「Physics o
f Semiconductor Devices（S.M.Sze著）」のp.470〜p
474に詳しく述べられている。このため、サブスレッシ
ョールド電流によって「Ｈ」レベルの情報を記憶するノ
ードの電位が低下してしまう。ノード電位は、電源電位
VCCから高負荷抵抗を介してノードに与えられる充電電
流とアクセス用トランジスタおよびインバータ用トラン
ジスタのリーク電流の総和とが等しくなるか、または、
ノードの電位低下によってアクセス用トランジスタが再
びオンして逆にビット線からそのノードに充電電流が流
れ始めるまで低下する。256Kビット以上の高抵抗負荷型
のスタティックRAMでは高負荷抵抗の抵抗値が非常に高
いので、上記リーク電流を何らかの対策を施して抑えな
い限り、ノードの電位は（ワード線の電位−アクセス用
トランジスタのしきい値電圧VTH）まで低下して安定す
る。
電位差がアクセス用トランジスタのしきい値電圧VTHに
よりも小さいという条件を満たすだけでは、「Ｈ」レベ
ルの情報を記憶するノードからビット線に流れるリーク
電流を完全に遮断することはできない。また、式（１）
を満たすだけでは、「Ｈ」レベルの情報を記憶するノー
ドから接地端子に流れるリーク電流を完全に遮断するこ
とはできない。すなわち、アクセス用トランジスタやイ
ンバータ用トランジスタ（第10図におけるMOSFET2,3）
のゲート・ソース間の電位差がしきい値電圧VTHよりも
小さくなって、通常の意味でそれらのトランジスタがオ
フしていても、ゲート・ソース間の電位差がしきい値電
圧VTHに近い場合にはそれらのトランジスタに流れるサ
ブスレッショールド電流は完全には０にならない。サブ
スレッショールド電流については、例えば「Physics o
f Semiconductor Devices（S.M.Sze著）」のp.470〜p
474に詳しく述べられている。このため、サブスレッシ
ョールド電流によって「Ｈ」レベルの情報を記憶するノ
ードの電位が低下してしまう。ノード電位は、電源電位
VCCから高負荷抵抗を介してノードに与えられる充電電
流とアクセス用トランジスタおよびインバータ用トラン
ジスタのリーク電流の総和とが等しくなるか、または、
ノードの電位低下によってアクセス用トランジスタが再
びオンして逆にビット線からそのノードに充電電流が流
れ始めるまで低下する。256Kビット以上の高抵抗負荷型
のスタティックRAMでは高負荷抵抗の抵抗値が非常に高
いので、上記リーク電流を何らかの対策を施して抑えな
い限り、ノードの電位は（ワード線の電位−アクセス用
トランジスタのしきい値電圧VTH）まで低下して安定す
る。
このように従来のスタティックRAMにおいては、
「Ｈ」レベルの情報を記憶するノードの電位の低下を完
全に抑えられず、アクティブ時のソフトエラー耐性が弱
いという欠点があった。
「Ｈ」レベルの情報を記憶するノードの電位の低下を完
全に抑えられず、アクティブ時のソフトエラー耐性が弱
いという欠点があった。
この発明の目的は、「Ｈ」レベルの情報を記憶するノ
ードの電位の低下を完全に、防止することにより、ソフ
トエラーに強い半導体記憶装置を得ることである。
ードの電位の低下を完全に、防止することにより、ソフ
トエラーに強い半導体記憶装置を得ることである。
［課題を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレ
イ、データ入出力回路、選択手段、第１および第２のビ
ット線負荷、ワード線ドライバ、および接続手段を備え
る。メモリセルアレイは、行列状に配列された複数のメ
モリセルと、各行に対応して設けられたワード線と、各
列に対応して設けられた第１および第２のビット線とを
含む。データ入出力回路は、メモリアレイと外部との間
でデータの入出力を行なう。選択手段は、アドレス信号
に従って、メモリセルアレイのうちのいずれかのメモリ
セルを選択する。第１および第２のビット線負荷は、各
第１および第２のビット線に対応して設けられ、それぞ
れ対応の第１および第２のビット線をプリチャージ電位
に充電する。ワード線ドライバは、各ワード線に対応し
て設けられ、対応のワード線に対応するメモリセルが選
択手段によって選択されたことに応じて対応のワード線
を活成化電位にし、対応のメモリセルを活成化させる。
接続手段は、選択手段によって選択されたメモリセルに
対応する第１および第２のビット線をデータ入出力回路
に接続する。各メモリセルは、第１および第２の記憶ノ
ード、第１および第２の負荷素子、第１および第２の情
報記憶用トランジスタ素子、および第１および第２のア
クセス用トランジスタ素子を含む。第１および第２の記
憶ノードは、それぞれ高論理電位または低論理電位を記
憶する。第１および第２の負荷素子は、各々の一方電極
がともに電源電位を受け、各々の他方電極がそれぞれ第
１および第２の記憶ノードに接続される。第１および第
２の情報記憶用トランジスタ素子は、各々の第１の電極
がともに接地電位を受け、各々の第２の電極がそれぞれ
第１および第２の記憶ノードに接続され、各々の入力電
極がそれぞれ第２および第１の記憶ノードに接続され
る。第１および第２のアクセス用トランジスタ素子は、
各々の第１の電極がそれぞれ第１および第２の記憶ノー
ドに接続され、各々の第２の電極がそれぞれ対応の第１
および第２のビット線に接続され、各々の入力電極がと
もに対応のワード線に接続される。この発明に係る半導
体記憶装置においては、ビット線負荷は、電源電位を降
圧してプリチャージ電位を生成し、ワード線ドライバ
は、電源電位を降圧して活成化電位を生成し、活成化電
位とプリチャージ電位の差は、第１および第２のアクセ
ス用トランジスタ素子の各々のしきい値電圧よりも小さ
く設定されている。
イ、データ入出力回路、選択手段、第１および第２のビ
ット線負荷、ワード線ドライバ、および接続手段を備え
る。メモリセルアレイは、行列状に配列された複数のメ
モリセルと、各行に対応して設けられたワード線と、各
列に対応して設けられた第１および第２のビット線とを
含む。データ入出力回路は、メモリアレイと外部との間
でデータの入出力を行なう。選択手段は、アドレス信号
に従って、メモリセルアレイのうちのいずれかのメモリ
セルを選択する。第１および第２のビット線負荷は、各
第１および第２のビット線に対応して設けられ、それぞ
れ対応の第１および第２のビット線をプリチャージ電位
に充電する。ワード線ドライバは、各ワード線に対応し
て設けられ、対応のワード線に対応するメモリセルが選
択手段によって選択されたことに応じて対応のワード線
を活成化電位にし、対応のメモリセルを活成化させる。
接続手段は、選択手段によって選択されたメモリセルに
対応する第１および第２のビット線をデータ入出力回路
に接続する。各メモリセルは、第１および第２の記憶ノ
ード、第１および第２の負荷素子、第１および第２の情
報記憶用トランジスタ素子、および第１および第２のア
クセス用トランジスタ素子を含む。第１および第２の記
憶ノードは、それぞれ高論理電位または低論理電位を記
憶する。第１および第２の負荷素子は、各々の一方電極
がともに電源電位を受け、各々の他方電極がそれぞれ第
１および第２の記憶ノードに接続される。第１および第
２の情報記憶用トランジスタ素子は、各々の第１の電極
がともに接地電位を受け、各々の第２の電極がそれぞれ
第１および第２の記憶ノードに接続され、各々の入力電
極がそれぞれ第２および第１の記憶ノードに接続され
る。第１および第２のアクセス用トランジスタ素子は、
各々の第１の電極がそれぞれ第１および第２の記憶ノー
ドに接続され、各々の第２の電極がそれぞれ対応の第１
および第２のビット線に接続され、各々の入力電極がと
もに対応のワード線に接続される。この発明に係る半導
体記憶装置においては、ビット線負荷は、電源電位を降
圧してプリチャージ電位を生成し、ワード線ドライバ
は、電源電位を降圧して活成化電位を生成し、活成化電
位とプリチャージ電位の差は、第１および第２のアクセ
ス用トランジスタ素子の各々のしきい値電圧よりも小さ
く設定されている。
また、ワード線ドライバは、ダイオード手段、プルア
ップ用トランジスタ素子、およびプルダウン用トランジ
スタ素子を含む。ダイオード手段は、そのしきい値電圧
分だけ電源電位を降圧して活成化電位を生成する。プル
アップ用トランジスタ素子は、その第１の電極がダイオ
ード手段で生成された活成化電位を受け、その第２の電
極が対応のワード線に接続され、選択手段によって対応
のメモリセルが選択されたことに応じて導通する。プル
ダウン用トランジスタ素子は、その第１の電極が接地電
位を受け、その第２の電極が対応のワード線に接続さ
れ、選択手段によって対応のメモリセルが選択されたこ
とに応じて非導通となる。
ップ用トランジスタ素子、およびプルダウン用トランジ
スタ素子を含む。ダイオード手段は、そのしきい値電圧
分だけ電源電位を降圧して活成化電位を生成する。プル
アップ用トランジスタ素子は、その第１の電極がダイオ
ード手段で生成された活成化電位を受け、その第２の電
極が対応のワード線に接続され、選択手段によって対応
のメモリセルが選択されたことに応じて導通する。プル
ダウン用トランジスタ素子は、その第１の電極が接地電
位を受け、その第２の電極が対応のワード線に接続さ
れ、選択手段によって対応のメモリセルが選択されたこ
とに応じて非導通となる。
また、ワード線ドライバは、電位発生手段、プルアッ
プ用トランジスタ素子、およびプルダウン用トランジス
タ素子を含む。電位発生手段は、選択手段によって対応
のメモリセルが選択されたことに応じて予め定められた
ゲート電位を出力する。プルアップ用トランジスタ素子
は、その入力電極が電位発生手段の出力を受け、その第
１の電極が電源電位を受け、その第２の電極が対応のワ
ード線に接続され、電位発生手段からゲート電位が出力
されたことに応じて導通し、そのしきい値電圧分だけゲ
ート電位を降圧して活成化電位を生成しその活成化電位
を対応のワード線に与える。プルダウン用トランジスタ
素子は、その第１の電極が接地電位を受け、その第２の
電極が対応のワード線に接続され、選択手段によって対
応のメモリセルが選択されたことに応じて非導通とな
る。
プ用トランジスタ素子、およびプルダウン用トランジス
タ素子を含む。電位発生手段は、選択手段によって対応
のメモリセルが選択されたことに応じて予め定められた
ゲート電位を出力する。プルアップ用トランジスタ素子
は、その入力電極が電位発生手段の出力を受け、その第
１の電極が電源電位を受け、その第２の電極が対応のワ
ード線に接続され、電位発生手段からゲート電位が出力
されたことに応じて導通し、そのしきい値電圧分だけゲ
ート電位を降圧して活成化電位を生成しその活成化電位
を対応のワード線に与える。プルダウン用トランジスタ
素子は、その第１の電極が接地電位を受け、その第２の
電極が対応のワード線に接続され、選択手段によって対
応のメモリセルが選択されたことに応じて非導通とな
る。
［作用］ この発明に係る半導体記憶装置では、ビット線負荷お
よびワード線ドライバによって電源電位を降圧してビッ
ト線用プリチャージ電位およびワード線用活成化電位を
生成し、かつ活成化電位とプリチャージ電位の差をアク
セス用トランジスタ素子のしきい値電圧よりも小さく設
定する。したがって、簡単な構成で、ワード線を活成化
電位にしたときにアクセス用トランジスタ素子の抵抗値
が低下して記憶ノードの電荷がアクセス用トランジスタ
素子を介してビット線に流出し、記憶ノードの電位が低
下するのを防止することができ、ソフトエラーの発生を
防止することができる。
よびワード線ドライバによって電源電位を降圧してビッ
ト線用プリチャージ電位およびワード線用活成化電位を
生成し、かつ活成化電位とプリチャージ電位の差をアク
セス用トランジスタ素子のしきい値電圧よりも小さく設
定する。したがって、簡単な構成で、ワード線を活成化
電位にしたときにアクセス用トランジスタ素子の抵抗値
が低下して記憶ノードの電荷がアクセス用トランジスタ
素子を介してビット線に流出し、記憶ノードの電位が低
下するのを防止することができ、ソフトエラーの発生を
防止することができる。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるスタティックRA
Mのメモリセル部分の回路図である。
Mのメモリセル部分の回路図である。
第１図において、ビット線対14,15の間には複数のメ
モリセル1a〜1nが接続されている。各メモリセル1a〜1n
は、２つのエンハンスメント型のインバータ用MOSFET2,
3、２つの高負荷抵抗4,5、２つのアクセス用MOSFET6,7
からなる。MOSFET2,3のドレインＤはそれぞれノード8,9
で抵抗4,5の一端に接続され、抵抗4,5の他端は電源端子
10,11に接続されている。また、これらのMOSFET2,3のソ
ースＳは接地端子に接続されている。さらに、MOSFET2
のゲートＧはノード９に接続され、MOSFET3のゲートＧ
はノード８に接続されている。記憶情報はノード８と接
地端子との間に存在する寄生容量12およびノード９と接
地端子との間に存在する寄生容量13に蓄積される。ノー
ド８はアクセス用MOSFET6を介してビット線14に接続さ
れ、MOSFET6のゲートは対応するワード線16a〜16nに接
続されている。ノード９はアクセス用MOSFET7を介して
ビット線15に接続され、MOSFET7のゲートは対応するワ
ード線16a〜16nに接続されている。
モリセル1a〜1nが接続されている。各メモリセル1a〜1n
は、２つのエンハンスメント型のインバータ用MOSFET2,
3、２つの高負荷抵抗4,5、２つのアクセス用MOSFET6,7
からなる。MOSFET2,3のドレインＤはそれぞれノード8,9
で抵抗4,5の一端に接続され、抵抗4,5の他端は電源端子
10,11に接続されている。また、これらのMOSFET2,3のソ
ースＳは接地端子に接続されている。さらに、MOSFET2
のゲートＧはノード９に接続され、MOSFET3のゲートＧ
はノード８に接続されている。記憶情報はノード８と接
地端子との間に存在する寄生容量12およびノード９と接
地端子との間に存在する寄生容量13に蓄積される。ノー
ド８はアクセス用MOSFET6を介してビット線14に接続さ
れ、MOSFET6のゲートは対応するワード線16a〜16nに接
続されている。ノード９はアクセス用MOSFET7を介して
ビット線15に接続され、MOSFET7のゲートは対応するワ
ード線16a〜16nに接続されている。
ビット線14,15はそれぞれMOSFET17,18を介してI/O線1
9,20に接続され、MOSFET17,18のゲートはコラム選択信
号が与えられる入力端子21に接続されている。また、ビ
ット線14,15は、ダイオード接続されたビット線負荷用M
OSFET22,23を介して電源端子24,25にそれぞれ接続され
ている。このMOSFET22,23はビット線14,15をプリチャー
ジするためのものである。なお、電源端子10,11,24,25
には電源電位VCCが与えられる。
9,20に接続され、MOSFET17,18のゲートはコラム選択信
号が与えられる入力端子21に接続されている。また、ビ
ット線14,15は、ダイオード接続されたビット線負荷用M
OSFET22,23を介して電源端子24,25にそれぞれ接続され
ている。このMOSFET22,23はビット線14,15をプリチャー
ジするためのものである。なお、電源端子10,11,24,25
には電源電位VCCが与えられる。
インバータ用MOSFET2,3のしきい値電圧VTHDは、メモ
リ回路中の他のMOSFETのしきい値電圧VTHよりも高く設
定されている。たとえば、電源電位VCCは5V、しきい値
電圧VTHは1.5V、しきい値電圧VTHDは0.8V程度である。
また、MOSFET2,3の動作時のオン抵抗をRDON,MOSFET6,7
の動作時のオン抵抗をRTON、MOSFET22,23の動作時のオ
ン抵抗をRLONとすると、インバータ用MOSFET2,3のしき
い値電圧VTHDは次式のように設定されている。
リ回路中の他のMOSFETのしきい値電圧VTHよりも高く設
定されている。たとえば、電源電位VCCは5V、しきい値
電圧VTHは1.5V、しきい値電圧VTHDは0.8V程度である。
また、MOSFET2,3の動作時のオン抵抗をRDON,MOSFET6,7
の動作時のオン抵抗をRTON、MOSFET22,23の動作時のオ
ン抵抗をRLONとすると、インバータ用MOSFET2,3のしき
い値電圧VTHDは次式のように設定されている。
ここで、VRLは、ワード線の選択時において、「Ｌ」
レベルの情報（Lowデータ）を記憶するノード８または
９の電位を示す。
レベルの情報（Lowデータ）を記憶するノード８または
９の電位を示す。
各ワード線16a〜16nにはそれぞれワード線ドライバ30
a〜30nが接続されている。各ワード線ドライバ30a〜30n
は、レベルシフト用ＮチャネルMOSFET31、ＰチャネルMO
SFET32およびＮチャネルMOSFET33からなる。MOSFET31の
ドレインおよびゲートは、電源電位VCCが与えられる電
源端子34に接続され、MOSFET31のソースは、MOSFET32の
ソースに接続されている。MOSFET32のドレインはMOSFET
33のドレインに接続され、MOSFET33のソースは接地端子
に接続されている。MOSFET32およびMOSFET33のゲートに
はワード線の選択信号が与えられる。MOSFET32のドレイ
ンとMOSFET33のドレインとの接続点は対応するワード線
16a〜16nに接続されている。MOSFET32および33がCMOSイ
ンバータを構成している。
a〜30nが接続されている。各ワード線ドライバ30a〜30n
は、レベルシフト用ＮチャネルMOSFET31、ＰチャネルMO
SFET32およびＮチャネルMOSFET33からなる。MOSFET31の
ドレインおよびゲートは、電源電位VCCが与えられる電
源端子34に接続され、MOSFET31のソースは、MOSFET32の
ソースに接続されている。MOSFET32のドレインはMOSFET
33のドレインに接続され、MOSFET33のソースは接地端子
に接続されている。MOSFET32およびMOSFET33のゲートに
はワード線の選択信号が与えられる。MOSFET32のドレイ
ンとMOSFET33のドレインとの接続点は対応するワード線
16a〜16nに接続されている。MOSFET32および33がCMOSイ
ンバータを構成している。
この実施例においては、ワード線16a〜16nの選択時
に、「Ｈ」レベルの情報（Highデータ）を記憶するノー
ド８または９の電位が（電源電位VCC−アクセス用MOSFE
T6または７のしきい値電圧VTH）よりも高い所定の電位
で安定するように、ワード線ドライバ30a〜30nのMOSFET
31のしきい値電圧VTHWおよびインバータ用MOSFET2,3の
しきい値電圧VTHDが設定されているか、あるいは、高負
荷抵抗４および５の抵抗値Ｒが適当な値に設定されてい
る。
に、「Ｈ」レベルの情報（Highデータ）を記憶するノー
ド８または９の電位が（電源電位VCC−アクセス用MOSFE
T6または７のしきい値電圧VTH）よりも高い所定の電位
で安定するように、ワード線ドライバ30a〜30nのMOSFET
31のしきい値電圧VTHWおよびインバータ用MOSFET2,3の
しきい値電圧VTHDが設定されているか、あるいは、高負
荷抵抗４および５の抵抗値Ｒが適当な値に設定されてい
る。
電源電位VCCが5Vの場合、ワード線16a〜16nの選択時
に、Highデータを記憶するノード８または９の電位が3.
5Vまで低下すると、ソフトエラーが生じやすくなる。こ
れに対して、ワード線16a〜16nの選択時に、Highデータ
を記憶するノード８または９の電位が4.9Vで安定する
と、ソフトエラーが生じにくくなる。したがって、電源
電位VCCが5Vの場合には、たとえば、所定の電位を4.9V
に設定する。
に、Highデータを記憶するノード８または９の電位が3.
5Vまで低下すると、ソフトエラーが生じやすくなる。こ
れに対して、ワード線16a〜16nの選択時に、Highデータ
を記憶するノード８または９の電位が4.9Vで安定する
と、ソフトエラーが生じにくくなる。したがって、電源
電位VCCが5Vの場合には、たとえば、所定の電位を4.9V
に設定する。
次に、このメモリセルの動作について説明する。
メモリセル1aのノード８がLowデータを記憶し、ノー
ド９がHighデータを記憶しているときに、このメモリセ
ル1aに蓄えられているデータを読出す場合を考える。ワ
ード線の選択信号が「Ｈ」レベルから「Ｌ」レベルに変
化すると、ワード線16aの電位は電源電位VCCよりもMOSF
ET31のしきい値電圧VTHWだけ低い電位VWH（たとえば3.5
V）になる。その結果、アクセス用MOSFET6がオンし、電
源端子24からビット線負荷用MOSFET22、アクセス用MOSF
ET6、インバータ用MOSFET2を介して接地端子に電流が流
れる。このとき、ノード８の電位は式（２）に示される
VRLとなる。MOSFET3のしきい値電圧VTHDは、VRL≦VTHD
の関係を満たしているので、MOSFET3は導通しない。そ
の結果、電源端子25からビット線負荷用MOSFET23、アク
セス用MOSFET7、インバータ用MOSFET3および接地端子の
経路には電流が流れず、ノード９の電位は電源電位VCC
から低下しない。
ド９がHighデータを記憶しているときに、このメモリセ
ル1aに蓄えられているデータを読出す場合を考える。ワ
ード線の選択信号が「Ｈ」レベルから「Ｌ」レベルに変
化すると、ワード線16aの電位は電源電位VCCよりもMOSF
ET31のしきい値電圧VTHWだけ低い電位VWH（たとえば3.5
V）になる。その結果、アクセス用MOSFET6がオンし、電
源端子24からビット線負荷用MOSFET22、アクセス用MOSF
ET6、インバータ用MOSFET2を介して接地端子に電流が流
れる。このとき、ノード８の電位は式（２）に示される
VRLとなる。MOSFET3のしきい値電圧VTHDは、VRL≦VTHD
の関係を満たしているので、MOSFET3は導通しない。そ
の結果、電源端子25からビット線負荷用MOSFET23、アク
セス用MOSFET7、インバータ用MOSFET3および接地端子の
経路には電流が流れず、ノード９の電位は電源電位VCC
から低下しない。
したって、ビット線14の電位は、MOSFET22、MOSFET
6、およびMOSFET2のオン抵抗比で決まる電位に設定さ
れ、ビット線15の電位は、電源電位VCCよりもビット線
負荷用MOSFET23にしきい値電圧VTHだけ低い電位VBH（た
とえば3.5V）に設定される。
6、およびMOSFET2のオン抵抗比で決まる電位に設定さ
れ、ビット線15の電位は、電源電位VCCよりもビット線
負荷用MOSFET23にしきい値電圧VTHだけ低い電位VBH（た
とえば3.5V）に設定される。
また、ワード線16aの電位はVWH＝VCC−VTHW（たとえ
ば3.5V）になっており、かつビット線15の電位はVBH＝V
CC−VTH（たとえば3.5V）となっているので、アクセス
用MOSFET7のゲート・ソース間の電圧は|VTHW−VTH|（た
とえばほとんど０）となって非常に小さくなる。その結
果、アクセス用MOSFET7は非導通状態となり、ノード９
からビット線15に電流が流れない。したがって、ノード
９の電位が低下することはない。
ば3.5V）になっており、かつビット線15の電位はVBH＝V
CC−VTH（たとえば3.5V）となっているので、アクセス
用MOSFET7のゲート・ソース間の電圧は|VTHW−VTH|（た
とえばほとんど０）となって非常に小さくなる。その結
果、アクセス用MOSFET7は非導通状態となり、ノード９
からビット線15に電流が流れない。したがって、ノード
９の電位が低下することはない。
逆に、メモリセル1aのノード９がLowデータを記憶
し、ノード８がHighデータを記憶しているときに、この
メモリセル1aのデータを読出す場合にも、同様にして、
ビット線14の電位が、電源電位VCCよりもビット線負荷
用MOSFET22のしきい値電圧VTHだけ低い電位VBHに設定さ
れ、ビット線15の電位が、MOSFET23、MOSFET7およびMOS
FET3のオン抵抗比で決まる電位に設定される。
し、ノード８がHighデータを記憶しているときに、この
メモリセル1aのデータを読出す場合にも、同様にして、
ビット線14の電位が、電源電位VCCよりもビット線負荷
用MOSFET22のしきい値電圧VTHだけ低い電位VBHに設定さ
れ、ビット線15の電位が、MOSFET23、MOSFET7およびMOS
FET3のオン抵抗比で決まる電位に設定される。
この場合も、MOSFET2のしきい値電圧であるVTHDが、V
RL≦VTHDの関係を満たしているので、MOSFET2は導通し
ない。また、アクセス用MOSFET6のゲート・ソース間の
電位差が非常に小さくなっているので、MOSFET6は非導
通状態となっている。したがって、ノード８の電位が低
下することはない。
RL≦VTHDの関係を満たしているので、MOSFET2は導通し
ない。また、アクセス用MOSFET6のゲート・ソース間の
電位差が非常に小さくなっているので、MOSFET6は非導
通状態となっている。したがって、ノード８の電位が低
下することはない。
このように、上記実施例においては、データの読出時
にHighデータを記憶するノードに接続されるアクセス用
MOSFETおよびインバータ用MOSFETが通常の意味でオフす
るだけでなく、そのノードの電位が、（ワード線電位−
アクセス用MOSFETのしきい値電圧）よりも十分に高い所
定の電位（たとえば4.9V）で安定するように、MOSFETの
しきい値電圧または高負荷抵抗の抵抗値が調整されてい
る。したがって、従来のスタティックRAMのようにHigh
データを記憶するノードの電位が（ワード線電位−アク
セス用MOSFETしきい値電圧）まで下がる場合に比べて、
そのノードに蓄えられる電荷量が多くなり、アクティブ
時のソフトエラー耐性が強くなる。
にHighデータを記憶するノードに接続されるアクセス用
MOSFETおよびインバータ用MOSFETが通常の意味でオフす
るだけでなく、そのノードの電位が、（ワード線電位−
アクセス用MOSFETのしきい値電圧）よりも十分に高い所
定の電位（たとえば4.9V）で安定するように、MOSFETの
しきい値電圧または高負荷抵抗の抵抗値が調整されてい
る。したがって、従来のスタティックRAMのようにHigh
データを記憶するノードの電位が（ワード線電位−アク
セス用MOSFETしきい値電圧）まで下がる場合に比べて、
そのノードに蓄えられる電荷量が多くなり、アクティブ
時のソフトエラー耐性が強くなる。
なお、メモリセルの負荷抵抗の値を考慮して、MOSFET
31のしきい値電圧をイオン注入法、基板ノード法の選択
等により設定することにより、ワード線16a〜16nの選択
時の電位レベルは自由に設定可能である。
31のしきい値電圧をイオン注入法、基板ノード法の選択
等により設定することにより、ワード線16a〜16nの選択
時の電位レベルは自由に設定可能である。
上記実施例では、レベルシフト用MOSFET31がワード線
ドライバ30a〜30nごとに設けられているが、ワード線ド
ライバ30a〜30nの外部にそれらのワード線ドライバ30a
〜30nに共通に設けられていてもよい。
ドライバ30a〜30nごとに設けられているが、ワード線ド
ライバ30a〜30nの外部にそれらのワード線ドライバ30a
〜30nに共通に設けられていてもよい。
また、上記実施例では、レベルシフトのためにダイオ
ード接続されたMOSFET31が用いられているが、pnダイオ
ードを用いても同様の効果を奏する。
ード接続されたMOSFET31が用いられているが、pnダイオ
ードを用いても同様の効果を奏する。
さらに、上記実施例では、レベルシフト用MOSFET31の
ゲートが電源電位VCCに接続されているが、Highデータ
を記憶するノードの電位が（ワード線の電位−アクセス
用MOSFETのしきい値電圧）より高くソフトエラー率の低
い所定の電位で安定するならば、他の電位に接続されて
いてもよい。
ゲートが電源電位VCCに接続されているが、Highデータ
を記憶するノードの電位が（ワード線の電位−アクセス
用MOSFETのしきい値電圧）より高くソフトエラー率の低
い所定の電位で安定するならば、他の電位に接続されて
いてもよい。
第２図は、この発明の他の実施例によるスタティック
RAMのメモリセル部分の回路図である。
RAMのメモリセル部分の回路図である。
第２図において、メモリセル1a〜1nの構成は第１図に
示したメモリセル1a〜1nと全く同様であり、ワード線ド
ライバ40a〜40nの構成が異なる。
示したメモリセル1a〜1nと全く同様であり、ワード線ド
ライバ40a〜40nの構成が異なる。
このワード線ドライバ40a〜40nは、ＮチャネルMOSFET
41、ＮチャネルMOSFET42およびイバータ43からなる。MO
SFET41のドレインは、電源電位VCCが与えられる電源端
子44に接続され、MOSFET41のソースはMOSFET42のドレイ
ンに接続され、MOSFET42のソースは接地端子に接続され
ている。これらのMOSFET41および42はCMOSイバータを構
成している。MOSFET42のゲートにはワード線の選択信号
が与えられ、MOSFET41のゲートにはワード線の選択信号
をインバータ43により反転した信号が与えられる。MOSF
ET41のソースとMOSFET42のドレインとの接続点が対応す
るワード線16a〜16nに接続される。
41、ＮチャネルMOSFET42およびイバータ43からなる。MO
SFET41のドレインは、電源電位VCCが与えられる電源端
子44に接続され、MOSFET41のソースはMOSFET42のドレイ
ンに接続され、MOSFET42のソースは接地端子に接続され
ている。これらのMOSFET41および42はCMOSイバータを構
成している。MOSFET42のゲートにはワード線の選択信号
が与えられ、MOSFET41のゲートにはワード線の選択信号
をインバータ43により反転した信号が与えられる。MOSF
ET41のソースとMOSFET42のドレインとの接続点が対応す
るワード線16a〜16nに接続される。
この実施例の場合には、ワード線の選択時の電位は、
MOSFET41のゲート電位VGよりこのMOSFET41のしきい値電
圧VTHだけ低い電位となる。すなわち、ワード線の
「Ｈ」レベルの電位は、インバータ43のしきい値電圧を
選択することにより、自由に設定可能である。
MOSFET41のゲート電位VGよりこのMOSFET41のしきい値電
圧VTHだけ低い電位となる。すなわち、ワード線の
「Ｈ」レベルの電位は、インバータ43のしきい値電圧を
選択することにより、自由に設定可能である。
したがって、読出時にHighデータを記憶しているノー
ドに対応するビット線の電位とワード線の電位との電位
差が十分小さくなるように、かつ、そのノードの電位
が、（ワード線の電位VWH−アクセス用MOSFETのしきい
値電圧VTH）よりも高く電源電位VCCからの低下量の少な
い所定の電位（たとえば4.9V）で安定するように、ワー
ド線の「Ｈ」レベルの電位を選定する。この結果、この
実施例の場合も、第１図の実施例と同様にソフトエラー
に対して強くなる。
ドに対応するビット線の電位とワード線の電位との電位
差が十分小さくなるように、かつ、そのノードの電位
が、（ワード線の電位VWH−アクセス用MOSFETのしきい
値電圧VTH）よりも高く電源電位VCCからの低下量の少な
い所定の電位（たとえば4.9V）で安定するように、ワー
ド線の「Ｈ」レベルの電位を選定する。この結果、この
実施例の場合も、第１図の実施例と同様にソフトエラー
に対して強くなる。
なお、ワード線の選択時の電位を下げる手段は上記実
施例の手段に限られず、Highデータを記憶するノードの
電位が（ワード線の電位−アクセス用MOSFETのしきい値
電圧）よりも高い所定の電位で安定するならば、他の手
段でもよい。
施例の手段に限られず、Highデータを記憶するノードの
電位が（ワード線の電位−アクセス用MOSFETのしきい値
電圧）よりも高い所定の電位で安定するならば、他の手
段でもよい。
第３図は、この発明のさらに他の実施例によるスタテ
ィックRAMのメモリセル部分の回路図である。
ィックRAMのメモリセル部分の回路図である。
第１図および第２図のようにワード線の選択時の電位
を下げる代わりに、この実施例では、ノード８とビット
線14との間およびノード９とビット線15との間に接続さ
れるアクセス用MOSFETとして、高いしきい値電圧VTHAを
有するMOSFET60および70が用いられる。
を下げる代わりに、この実施例では、ノード８とビット
線14との間およびノード９とビット線15との間に接続さ
れるアクセス用MOSFETとして、高いしきい値電圧VTHAを
有するMOSFET60および70が用いられる。
たとえば、ビット線負荷用MOSFET22および23のしきい
値電圧VTHか1.5Vであるとき、アクセス用MOSFET60およ
び70のしきい値電圧VTHAは2Vに設定される。この場合、
電源電位VCCを5Vとすると、Highデータが読出される側
のビット線の電位は５−1.5＝3.5Vとなる。したがっ
て、アクセス用MOSFET60および70のゲート・ソース間電
圧は５−3.5＝1.5Vとなり、そのアクセス用MOSFET60お
よび70のしきい値電圧VTHA（＝2V）よりも低くなる。
値電圧VTHか1.5Vであるとき、アクセス用MOSFET60およ
び70のしきい値電圧VTHAは2Vに設定される。この場合、
電源電位VCCを5Vとすると、Highデータが読出される側
のビット線の電位は５−1.5＝3.5Vとなる。したがっ
て、アクセス用MOSFET60および70のゲート・ソース間電
圧は５−3.5＝1.5Vとなり、そのアクセス用MOSFET60お
よび70のしきい値電圧VTHA（＝2V）よりも低くなる。
この実施例においては、アクセス用MOSFET60および70
のしきい値電圧VTHAを適当な値に調整することによっ
て、また、高負荷抵抗４および５の抵抗値Ｒを適当な値
以下に下げることによって、Highデータを記憶するノー
ド８また９の電位が、（ワード線の電位VWH−アクセス
用MOSFET60および70のしきい値電圧VTHA）よりも高く電
源電位VCCからの低下量の少ない所定の電位で安定する
ように設定されている。
のしきい値電圧VTHAを適当な値に調整することによっ
て、また、高負荷抵抗４および５の抵抗値Ｒを適当な値
以下に下げることによって、Highデータを記憶するノー
ド８また９の電位が、（ワード線の電位VWH−アクセス
用MOSFET60および70のしきい値電圧VTHA）よりも高く電
源電位VCCからの低下量の少ない所定の電位で安定する
ように設定されている。
この実施例のスタティックRAMの動作波形図を第４図
に示す。第４図に示すように、アドレス入力が与えられ
るとそのアドレス入力に応じてワード線16a〜16nのうち
１本たとえば16aが選択され、その選択されたワード線1
6aの電位が0Vから5Vに立上がる。それによって、そのワ
ード線16aに接続されたメモリセル1aのノード８および
９に記憶されているデータがそれぞれビット線14および
15に読出される。その結果、ビット線14および15の間に
電位差が生じる。この電位差がセンスアンプにより増幅
されて0Vまたは5Vのデータ出力が得られる。
に示す。第４図に示すように、アドレス入力が与えられ
るとそのアドレス入力に応じてワード線16a〜16nのうち
１本たとえば16aが選択され、その選択されたワード線1
6aの電位が0Vから5Vに立上がる。それによって、そのワ
ード線16aに接続されたメモリセル1aのノード８および
９に記憶されているデータがそれぞれビット線14および
15に読出される。その結果、ビット線14および15の間に
電位差が生じる。この電位差がセンスアンプにより増幅
されて0Vまたは5Vのデータ出力が得られる。
この実施例においては、アクセス用MOSFET60および70
のしきい値電圧VTHAが、Highデータが読出される側のビ
ット線の電位とワード線の電位との間の電位差よりも大
きい所定の電位に設定されているので、Highデータを記
憶しているノードの電位が低下することはない。
のしきい値電圧VTHAが、Highデータが読出される側のビ
ット線の電位とワード線の電位との間の電位差よりも大
きい所定の電位に設定されているので、Highデータを記
憶しているノードの電位が低下することはない。
アスセス用MOSFET60および70のしきい値電圧は、メモ
リセルの負荷抵抗の値を考慮して、イオン注入法、基板
ノードの選択等により自由に設定可能である。
リセルの負荷抵抗の値を考慮して、イオン注入法、基板
ノードの選択等により自由に設定可能である。
なお、アクセス用MOSFET60および70のしきい値電圧を
高くすることにより、そのMOSFET60および70の導通時の
抵抗値が大きくなってアクセスタイムが増大することが
懸念される。しかし、これはチャネル幅を大きくするこ
とにより回避することができる。
高くすることにより、そのMOSFET60および70の導通時の
抵抗値が大きくなってアクセスタイムが増大することが
懸念される。しかし、これはチャネル幅を大きくするこ
とにより回避することができる。
また、上記実施例のようにアクセス用MOSFETのしきい
値電圧を大きくする代わりに、ビット線負荷用MOSFET22
および23のしきい値電圧を低くしてもよい。この場合
は、ワード線の選択時にHighデータが読出される側のビ
ット線の電位が高くなるので、ワード線の電位とそのビ
ット線の電位との間の電位差がアクセス用MOSFETのしき
い値電圧よりも低くなり、Highデータを記憶するノード
の電位低下が防止される。
値電圧を大きくする代わりに、ビット線負荷用MOSFET22
および23のしきい値電圧を低くしてもよい。この場合
は、ワード線の選択時にHighデータが読出される側のビ
ット線の電位が高くなるので、ワード線の電位とそのビ
ット線の電位との間の電位差がアクセス用MOSFETのしき
い値電圧よりも低くなり、Highデータを記憶するノード
の電位低下が防止される。
ビット線の電位を高くする手段は、上記手段に限られ
ず、他の手段を用いても同様の効果が得られることは言
うまでもない。たとえば、ビット線負荷を抵抗またはデ
プレッショントランジスタにより構成すれば、ビット線
電位は電源電位まで充電される。また、アクセス用MOSF
ETのしきい値電圧は、インバータ用のMOSFETとは独立
に、高く設定してもよいし、また同じ値に設定してもよ
い。互いに異なる値に設定する場合には、設定の自由度
が大きくなるという長所があり、同じ値に設定する場合
には工程数が少ないという長所がある。
ず、他の手段を用いても同様の効果が得られることは言
うまでもない。たとえば、ビット線負荷を抵抗またはデ
プレッショントランジスタにより構成すれば、ビット線
電位は電源電位まで充電される。また、アクセス用MOSF
ETのしきい値電圧は、インバータ用のMOSFETとは独立
に、高く設定してもよいし、また同じ値に設定してもよ
い。互いに異なる値に設定する場合には、設定の自由度
が大きくなるという長所があり、同じ値に設定する場合
には工程数が少ないという長所がある。
ここで、サブスレッショールド電流とノードの電位低
下との関係について具体的な数値を用いて説明する。
下との関係について具体的な数値を用いて説明する。
第５図において、ノードNHには「Ｈ」レベルの情報が
記憶され、ノードNLには「Ｌ」レベルの情報が記憶され
ているものとする。また、負荷抵抗Ｒの抵抗値を500GΩ
（５×1011Ω）とし、電源電位VCCを5Vとする。ワード
線WLの電位が「Ｌ」レベルのとき、MOSFETQA1およびQA2
は完全にオフ状態となっており、サブスレッショールド
電流IsubAおよびIsubBは共に極めて小さな値（IsubA＋I
subB＝10-13A以下）になっている。また、負荷抵抗Ｒを
流れる負荷電流ILも同じ値となる。したがって、ノード
NHの電位VNHは、 VNH＝VCC−Ｒ・IL＝５−（５×10-2）≒５ となり、すなわち極めて電源電位VCCに近い値となる。
記憶され、ノードNLには「Ｌ」レベルの情報が記憶され
ているものとする。また、負荷抵抗Ｒの抵抗値を500GΩ
（５×1011Ω）とし、電源電位VCCを5Vとする。ワード
線WLの電位が「Ｌ」レベルのとき、MOSFETQA1およびQA2
は完全にオフ状態となっており、サブスレッショールド
電流IsubAおよびIsubBは共に極めて小さな値（IsubA＋I
subB＝10-13A以下）になっている。また、負荷抵抗Ｒを
流れる負荷電流ILも同じ値となる。したがって、ノード
NHの電位VNHは、 VNH＝VCC−Ｒ・IL＝５−（５×10-2）≒５ となり、すなわち極めて電源電位VCCに近い値となる。
ここで、ワード線WLの電位が「Ｈ」レベルになると、
第10図に示される従来例の場合は、ワード線WLの電位と
ビット線BLの電位との差がMOSFETQA1のしきい値電圧と
ほぼ等しくなるので、MOSFETQA1およびMOSFETQD1に流れ
るサブスレッショールド電流Isub（＝IsubA＋IsubB）が
数桁大きくなり、たとえば Isub＝IsubA＋IsubB10-9［Ａ］ 程度となる。負荷電流ILもこのサブスレッショールド電
流Isubと等しくなるので、ノードNHの電位VNHは過渡的
にＲ・IL（＝５×1011×１×10-9）だけ低下しようとす
る。しかし、実際には、ビット線BLの電位が電源電位V
CCよりもMOSFETQBのしきい値電圧VTHだけ低い電位に保
たれているので、ノードNHの電位VNHはビット線BLの電
位と等しくなる。たとえば、MOSFETQBのしきい値電圧V
THが1.5Vであると、ノードNHの電位VNHは５−1.5＝3.5V
まで低下する。この電位VNHは、ワード線WLの電位が
「Ｌ」レベルとなると、再び負荷抵抗Ｒにより充電さ
れ、長い時定数（10ms程度）でほとんど電源電位VCCに
近い電位に回復する。しかし、第６図の（ａ）に示すよ
うに、ノードNHの電位VNHが電源電位VCCまで上昇するま
でにワード線WLが選択されると、ソフトエラーの発生率
が高くなる。
第10図に示される従来例の場合は、ワード線WLの電位と
ビット線BLの電位との差がMOSFETQA1のしきい値電圧と
ほぼ等しくなるので、MOSFETQA1およびMOSFETQD1に流れ
るサブスレッショールド電流Isub（＝IsubA＋IsubB）が
数桁大きくなり、たとえば Isub＝IsubA＋IsubB10-9［Ａ］ 程度となる。負荷電流ILもこのサブスレッショールド電
流Isubと等しくなるので、ノードNHの電位VNHは過渡的
にＲ・IL（＝５×1011×１×10-9）だけ低下しようとす
る。しかし、実際には、ビット線BLの電位が電源電位V
CCよりもMOSFETQBのしきい値電圧VTHだけ低い電位に保
たれているので、ノードNHの電位VNHはビット線BLの電
位と等しくなる。たとえば、MOSFETQBのしきい値電圧V
THが1.5Vであると、ノードNHの電位VNHは５−1.5＝3.5V
まで低下する。この電位VNHは、ワード線WLの電位が
「Ｌ」レベルとなると、再び負荷抵抗Ｒにより充電さ
れ、長い時定数（10ms程度）でほとんど電源電位VCCに
近い電位に回復する。しかし、第６図の（ａ）に示すよ
うに、ノードNHの電位VNHが電源電位VCCまで上昇するま
でにワード線WLが選択されると、ソフトエラーの発生率
が高くなる。
したがって、ソフトエラー耐量を改善するためには、
第６図の（ｂ）に示すように、ワード線WLの選択時
（「Ｈ」レベル時）に、ノードNHの電位VNHがあまり低
下しないようにする必要がある。ワード線WLの選択時に
電位VNHの低下を0.1V程度にするためには、負荷電流IL
を次の値にする必要がある。
第６図の（ｂ）に示すように、ワード線WLの選択時
（「Ｈ」レベル時）に、ノードNHの電位VNHがあまり低
下しないようにする必要がある。ワード線WLの選択時に
電位VNHの低下を0.1V程度にするためには、負荷電流IL
を次の値にする必要がある。
IL＝0.1/5×1011＝２×10-13A したがって、サブスレッショールド電流Isub（＝I
subA＋IsubB）も２×10-13A以下にする必要がある。サ
ブスレッショールド電流IsubAは、MOSFETQA1およびQA2
のしきい値電圧を0.1V上昇させるとほぼ１桁小さくなる
ので、しきい値電位をどれだけ上げればよいかを見積る
ことができる。Isub10-9Aであるならば、MOSFETQA1お
よびQA2のしきい値電圧を0.4上げれば、Isub10-13Aと
なる。この結果、ワード線WLの選択時にノードNHの電位
低下は0.1Vとなり、ソフトエラー率は約１桁以上改善さ
れる。第７図は、ワード線WLの選択時におけるサブスレ
ッショールド電流IsubとノードNHの電位VNHとの関係を
示す概念図である。この概念図は、サブスレッショール
ド電流Isubが増加するに従って、ノードNHの電位VNHが
低下することを示している。
subA＋IsubB）も２×10-13A以下にする必要がある。サ
ブスレッショールド電流IsubAは、MOSFETQA1およびQA2
のしきい値電圧を0.1V上昇させるとほぼ１桁小さくなる
ので、しきい値電位をどれだけ上げればよいかを見積る
ことができる。Isub10-9Aであるならば、MOSFETQA1お
よびQA2のしきい値電圧を0.4上げれば、Isub10-13Aと
なる。この結果、ワード線WLの選択時にノードNHの電位
低下は0.1Vとなり、ソフトエラー率は約１桁以上改善さ
れる。第７図は、ワード線WLの選択時におけるサブスレ
ッショールド電流IsubとノードNHの電位VNHとの関係を
示す概念図である。この概念図は、サブスレッショール
ド電流Isubが増加するに従って、ノードNHの電位VNHが
低下することを示している。
次に、ワード線WLの選択時におけるサブスレッショー
ルド電流Isubと負荷電流ILの過渡的変化について説明す
る。ワード線WLの電位が「Ｈ」レベルになると、まずサ
ブスレッショールド電流Isubが増加し、この結果、サブ
スレッショールド電流Isubおよび負荷電流ILは、Isub＞
ILという関係になる。このため、負荷電流ILも増加し、
ノードNHの電位VNHが負荷電流ILの増加とともに低下す
る。Isub＞ILという関係が成立している限りノードNHの
電位VNHは低下し続ける。
ルド電流Isubと負荷電流ILの過渡的変化について説明す
る。ワード線WLの電位が「Ｈ」レベルになると、まずサ
ブスレッショールド電流Isubが増加し、この結果、サブ
スレッショールド電流Isubおよび負荷電流ILは、Isub＞
ILという関係になる。このため、負荷電流ILも増加し、
ノードNHの電位VNHが負荷電流ILの増加とともに低下す
る。Isub＞ILという関係が成立している限りノードNHの
電位VNHは低下し続ける。
もし、電位VNHが4.5Vまで低下した時点でサブスレッ
ショールド電流Isubと負荷電流ILとが等しくなると、電
位VNHはそれ以上低下しなくなる。したがって、電位VNH
は4.5Vで安定する。
ショールド電流Isubと負荷電流ILとが等しくなると、電
位VNHはそれ以上低下しなくなる。したがって、電位VNH
は4.5Vで安定する。
一方、もし電位VNHが4.9Vに低下した時点でIsub＝IL
という関係が成立していれば、電位VNHはそれ以上低下
しない。ここでもし、何らかの理由によりノードNHの電
位がVNHが4.9Vよりも低下した場合に、Isub＜ILという
関係が満たされていると、負荷電流ILはサブスレッショ
ールド電流Isubに等しくなろうとして減少する。その結
果、ノードNHの電位VNHが4.9Vまで引上げられる。した
がって、ノードNHの電位VNHは4.9Vで安定する。
という関係が成立していれば、電位VNHはそれ以上低下
しない。ここでもし、何らかの理由によりノードNHの電
位がVNHが4.9Vよりも低下した場合に、Isub＜ILという
関係が満たされていると、負荷電流ILはサブスレッショ
ールド電流Isubに等しくなろうとして減少する。その結
果、ノードNHの電位VNHが4.9Vまで引上げられる。した
がって、ノードNHの電位VNHは4.9Vで安定する。
結果として、Isub＝ILという関係が成立した時点で、
Ｒ・ILが0.1Vとなるように負荷抵抗の抵抗値Ｒを設定す
れば、ノードNHの電位は4.9Vで安定することになる。
Ｒ・ILが0.1Vとなるように負荷抵抗の抵抗値Ｒを設定す
れば、ノードNHの電位は4.9Vで安定することになる。
以上のことから、ワード線の選択時にIsub＞ILの関係
が成立していれば、ノードNHの電位VNHは低下し続け、I
sub＜ILの関係が満たされていればノードNHの電位VNHは
それ以上低下することはない。すなわち、ワード線の選
択時のノードNHの電位低下がΔＶ以下であるならばソフ
トエラー率が改善されるとすると、ノードNHの電位VNH
がVCC−ΔＶとなった時点でIsub＜ILの関係が成立する
ならばその電位VNHはVCC−ΔＶよりも低下することはな
い。
が成立していれば、ノードNHの電位VNHは低下し続け、I
sub＜ILの関係が満たされていればノードNHの電位VNHは
それ以上低下することはない。すなわち、ワード線の選
択時のノードNHの電位低下がΔＶ以下であるならばソフ
トエラー率が改善されるとすると、ノードNHの電位VNH
がVCC−ΔＶとなった時点でIsub＜ILの関係が成立する
ならばその電位VNHはVCC−ΔＶよりも低下することはな
い。
第８図は、ノードNHの電位VNHがVCC−ΔＶとなった時
点でのIL/Isubとソフトエラー率との関係を示す図であ
る。第８図は、IL/Isub＜１という関係が成立するなら
ば、ノードNHの電位VNHはVCC−ΔＶよりも低下するため
ソフトエラー率は大きくなるが、IL/Isub＞１という関
係が成立するならば、ノードNHの電位VNHはVCC−ΔＶよ
りも高くなるのでソフトエラー率が低減することを示し
ている。
点でのIL/Isubとソフトエラー率との関係を示す図であ
る。第８図は、IL/Isub＜１という関係が成立するなら
ば、ノードNHの電位VNHはVCC−ΔＶよりも低下するため
ソフトエラー率は大きくなるが、IL/Isub＞１という関
係が成立するならば、ノードNHの電位VNHはVCC−ΔＶよ
りも高くなるのでソフトエラー率が低減することを示し
ている。
したがって、ノードNHの電位VNHがVCC−ΔＶまで低下
した時点でIL/Isub＞１の関係が成立するように、上記
実施例において、ワード線の選択時の電位、ビット線の
電位、MOSFETのしきい値電圧または高負荷抵抗の抵抗値
を設定すれば、ソフトエラー率を大幅に改善することが
可能となる。
した時点でIL/Isub＞１の関係が成立するように、上記
実施例において、ワード線の選択時の電位、ビット線の
電位、MOSFETのしきい値電圧または高負荷抵抗の抵抗値
を設定すれば、ソフトエラー率を大幅に改善することが
可能となる。
このように上記実施例によれば、Hgihデータを記憶す
るノード８または９の電位を（ワード線の電位−アクセ
ス用MOSFETにしきい値電圧）より高くソフトエラー率の
低い所定の電位に保つため、ワード線ドライバ内のMO
SFET31のしきい値位置VTHWの調整、ワード線ドライバ
内のインバータ43のしきい値電圧の調整、アクセス用
MOSFET60および70のしきい値電圧VTHAの調整、インバ
ータ用MOSFET2および３のしきい値電圧VTHDの調整、
ビット線負荷用MOSFET22および23のしきい値電圧の調
整、または高負荷抵抗４および５の抵抗値の調整を行
なっている。なお、これらの手段〜のうちいくつか
を組合わせてることによってHighデータを記憶するノー
ド８または９の電位低下を防止してもよい。
るノード８または９の電位を（ワード線の電位−アクセ
ス用MOSFETにしきい値電圧）より高くソフトエラー率の
低い所定の電位に保つため、ワード線ドライバ内のMO
SFET31のしきい値位置VTHWの調整、ワード線ドライバ
内のインバータ43のしきい値電圧の調整、アクセス用
MOSFET60および70のしきい値電圧VTHAの調整、インバ
ータ用MOSFET2および３のしきい値電圧VTHDの調整、
ビット線負荷用MOSFET22および23のしきい値電圧の調
整、または高負荷抵抗４および５の抵抗値の調整を行
なっている。なお、これらの手段〜のうちいくつか
を組合わせてることによってHighデータを記憶するノー
ド８または９の電位低下を防止してもよい。
上記〜の調整においては、Highデータを記憶する
ノードの電位が、（ワード線電位−アクセス用MOSFETの
しきい値電圧）よりも高くかつ電源電位VCCからの低下
量の少ない電位である場合に、アクセス用MOSFETおよび
インバータ用MOSFETに流れるリーク電流の和と高負荷抵
抗に流れる充電電流とが等しくなるように、設定が行な
われる。これにより、そのノードの電位は、（ワード線
電位−アクセス用MOSFETのしきい値電圧）よりも十分高
い電位で安定となり、それ以下には低下しない。
ノードの電位が、（ワード線電位−アクセス用MOSFETの
しきい値電圧）よりも高くかつ電源電位VCCからの低下
量の少ない電位である場合に、アクセス用MOSFETおよび
インバータ用MOSFETに流れるリーク電流の和と高負荷抵
抗に流れる充電電流とが等しくなるように、設定が行な
われる。これにより、そのノードの電位は、（ワード線
電位−アクセス用MOSFETのしきい値電圧）よりも十分高
い電位で安定となり、それ以下には低下しない。
また、アクセス用MOSFET60および70のゲート幅とイン
バータ用MOSFET2および３のゲート幅との比を大きく
し、Lowデータを記憶するノード８または９の電位を下
げることによっても、Highデータを記憶するノード８ま
たは９の電位低下を防止することができる。
バータ用MOSFET2および３のゲート幅との比を大きく
し、Lowデータを記憶するノード８または９の電位を下
げることによっても、Highデータを記憶するノード８ま
たは９の電位低下を防止することができる。
なお、高負荷抵抗４および５の抵抗値Ｒを調整する場
合には、具体的には、抵抗値Ｒが（電源電位VCC−アク
セス用MOSFETのしきい値電圧VTH）/Ileakよりも十分小
さければよい。ここで、Ileakは、Highデータを記憶す
るノード８または９に電源電位VCCを与えたとき、この
ノードからビット線と接地端子とに流れるリーク電流の
総和を示すものである。
合には、具体的には、抵抗値Ｒが（電源電位VCC−アク
セス用MOSFETのしきい値電圧VTH）/Ileakよりも十分小
さければよい。ここで、Ileakは、Highデータを記憶す
るノード８または９に電源電位VCCを与えたとき、この
ノードからビット線と接地端子とに流れるリーク電流の
総和を示すものである。
また、ビット線負荷用MOSFET22および23のしきい値電
圧VTHをメモリセル内のMOSFETのしきい値電圧よりも低
く設定する場合には、周辺回路中のMOSFETのしきい値電
圧が２種類以上設定されていれば、その中の２つのしき
い値電圧をそれぞれビット線負荷用MOSFETとメモリセル
内のMOSFETのしきい値電圧と共通にすれば工程数が増加
することもない。
圧VTHをメモリセル内のMOSFETのしきい値電圧よりも低
く設定する場合には、周辺回路中のMOSFETのしきい値電
圧が２種類以上設定されていれば、その中の２つのしき
い値電圧をそれぞれビット線負荷用MOSFETとメモリセル
内のMOSFETのしきい値電圧と共通にすれば工程数が増加
することもない。
さらに、メモリセル内のアクセス用MOSFETやインバー
タ用MOSFETのしきい値電圧を高く設定する場合には、各
MOSFETのチャネルの下部にＰ型の不純物が多く打ち込ま
れるので、それに伴なって記憶ノードの接合容量が増加
し、さらにソフトエラーに強くなるという副次的効果も
得られる。
タ用MOSFETのしきい値電圧を高く設定する場合には、各
MOSFETのチャネルの下部にＰ型の不純物が多く打ち込ま
れるので、それに伴なって記憶ノードの接合容量が増加
し、さらにソフトエラーに強くなるという副次的効果も
得られる。
また、選択時のワード線の電位を電源電位VCCよりも
低く設定する場合には、ワード線の電位の振幅が小さく
なるため、ワード線の切換わりが速くなり、アクセスタ
イムが高速化されるという効果もある。
低く設定する場合には、ワード線の電位の振幅が小さく
なるため、ワード線の切換わりが速くなり、アクセスタ
イムが高速化されるという効果もある。
このように、上記実施例によれば、従来のスタティッ
クRAMのようにHighデータを記憶するノード電位が（ワ
ード線の電位−アクセス用MOSFETのしきい値電圧）まで
下がる場合に比べ、記憶ノードに蓄えられている電荷量
が多くなり、アクティブ時のソフトエラー耐性を強くす
ることが可能となる。
クRAMのようにHighデータを記憶するノード電位が（ワ
ード線の電位−アクセス用MOSFETのしきい値電圧）まで
下がる場合に比べ、記憶ノードに蓄えられている電荷量
が多くなり、アクティブ時のソフトエラー耐性を強くす
ることが可能となる。
［発明の効果］ 以上のように、この発明に係る半導体記憶装置では、
ビット線負荷およびワード線ドライバによって電源電位
を降圧してプリチャージ電位および活成化電位を生成
し、かつ活成化電位とプリチャージ電位の差をアクセス
用トランジスタ素子のしきい値電圧よりも小さく設定す
る。したがって、記憶ノードの電荷がアクセス用トラン
ジスタ素子を介してビット線に流出し、記憶ノードの電
位が低下するのを防止することができる。よって、ソフ
トエラーに強く、信頼性の高い半導体記憶装置が得られ
る。
ビット線負荷およびワード線ドライバによって電源電位
を降圧してプリチャージ電位および活成化電位を生成
し、かつ活成化電位とプリチャージ電位の差をアクセス
用トランジスタ素子のしきい値電圧よりも小さく設定す
る。したがって、記憶ノードの電荷がアクセス用トラン
ジスタ素子を介してビット線に流出し、記憶ノードの電
位が低下するのを防止することができる。よって、ソフ
トエラーに強く、信頼性の高い半導体記憶装置が得られ
る。
第１図はこの発明の一実施例によるスタティックRAMの
メモリセル部分を示す回路図である。第２図はこの発明
の他の実施例によるスタティックRAMのメモリセル部分
を示す回路図である。第３図はこの発明のさらに他の実
施例によるスタティックRAMのメモリセル部分を示す回
路図である。第４図は第３図に示されたスタティックRA
Mの動作波形図である。第５図はサブスレッショールド
電流によるメモリセルにおけるノードの電位低下を説明
するための回路図である。第６図はサブスレッショール
ド電流によるメモリセルにおける電位低下を示すタイミ
ングチャートである。第７図はサブスレッショールド電
流とノードの電位との関係を示す図である。第８図は負
荷電流とサブスレッショールド電流との比IL/Isubとソ
フトエラー率との関係を示す図である。第９図はスタテ
ィックRAMの全体の構成を示すブロック図である。第10
図は従来のスタティックRAMのメモリセル部分を示す回
路図である。第11図はソフトエラーのメカニズムを説明
するための図である。 図において、1a〜1nはメモリセル、2,3はインバータ用M
OSFET、4,5は高負荷抵抗、6,7はアクセス用MOSFET、8,9
はノード、10,11,24,25,34,44は電源端子、12,13は寄生
容量、14,15はビット線、16a〜16nはワード線、17,18は
MOSFET、19,20はI/O線、21は入力端子、22,23はビット
線負荷用MOSFET、30a〜30n,40a〜40nはワード線ドライ
バ、31,33,41,42はＮチャネルMOSFET、32はＰチャネルM
OSFET、43はインバータである。 なお、各図中同一符号は同一または相当部分を示す。
メモリセル部分を示す回路図である。第２図はこの発明
の他の実施例によるスタティックRAMのメモリセル部分
を示す回路図である。第３図はこの発明のさらに他の実
施例によるスタティックRAMのメモリセル部分を示す回
路図である。第４図は第３図に示されたスタティックRA
Mの動作波形図である。第５図はサブスレッショールド
電流によるメモリセルにおけるノードの電位低下を説明
するための回路図である。第６図はサブスレッショール
ド電流によるメモリセルにおける電位低下を示すタイミ
ングチャートである。第７図はサブスレッショールド電
流とノードの電位との関係を示す図である。第８図は負
荷電流とサブスレッショールド電流との比IL/Isubとソ
フトエラー率との関係を示す図である。第９図はスタテ
ィックRAMの全体の構成を示すブロック図である。第10
図は従来のスタティックRAMのメモリセル部分を示す回
路図である。第11図はソフトエラーのメカニズムを説明
するための図である。 図において、1a〜1nはメモリセル、2,3はインバータ用M
OSFET、4,5は高負荷抵抗、6,7はアクセス用MOSFET、8,9
はノード、10,11,24,25,34,44は電源端子、12,13は寄生
容量、14,15はビット線、16a〜16nはワード線、17,18は
MOSFET、19,20はI/O線、21は入力端子、22,23はビット
線負荷用MOSFET、30a〜30n,40a〜40nはワード線ドライ
バ、31,33,41,42はＮチャネルMOSFET、32はＰチャネルM
OSFET、43はインバータである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】行列状に配列された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられた第１および第２のビット線とを含むメモリセ
ルアレイ、 前記メモリセルアレイと外部との間でデータの入出力を
行なうためのデータ入出力回路、 アドレス信号に従って、前記メモリセルアレイのうちの
いずれかのメモリセルを選択するための選択手段、 各第１および第２のビット線に対応して設けられ、それ
ぞれが対応の第１および第２のビット線をプリチャージ
電位に充電するための第１および第２のビット線負荷、 各ワード線に対応して設けられ、対応のワード線に対応
するメモリセルが前記選択手段によって選択されたこと
に応じて対応のワード線を活成化電位にし、対応のメモ
リセルを活成化させるワード線ドライバ、および、 前記選択手段によって選択されたメモリセルに対応する
第１および第２のビット線を前記データ入出力回路に接
続する接続手段を備え、 各メモリセルは、 それぞれが高論理電位または低論理電位を記憶する第１
および第２の記憶ノード、 各々の一方電極がともに電源電位を受け、各々の他方電
極がそれぞれ前記第１および第２の記憶ノードに接続さ
れる第１および第２の負荷素子、 各々の第１の電極がともに接地電位を受け、各々の第２
の電極がそれぞれ前記第１および第２の記憶ノードに接
続され、各々の入力電極がそれぞれ前記第２および第１
の記憶ノードに接続される第１および第２の情報記憶用
トランジスタ素子、および 各々の第１の電極がそれぞれ前記第１および第２の記憶
ノードに接続され、各々の第２の電極がそれぞれ対応の
第１および第２のビット線に接続され、各々の入力電極
がともに対応のワード線に接続される第１および第２の
アクセス用トランジスタ素子を含む半導体記憶装置にお
いて、 前記ビット線負荷は、前記電源電位を降圧して前記プリ
チャージ電位を生成し、 前記ワード線ドライバは、前記電源電位を降圧して前記
活成化電位を生成し、 前記活成化電位と前記プリチャージ電位の差は、前記第
１および第２のアクセス用トランジスタ素子の各々のし
きい値電圧よりも小さく設定されている、半導体記憶装
置。 - 【請求項２】前記ワード線ドライバは、 そのしきい値電圧分だけ前記電源電位を降圧して前記活
成化電位を生成するためのダイオード手段、 その第１の電極が前記ダイオード手段で生成された前記
活成化電位を受け、その第２の電極が対応のワード線に
接続され、前記選択手段によって対応のメモリセルが選
択されたことに応じて導通するプルアップ用トランジス
タ素子、および その第１の電極が前記接地電位を受け、その第２の電極
が対応のワード線に接続され、前記選択手段によって対
応のメモリセルが選択されたことに応じて非導通となる
プルダウン用トランジスタ素子を含む、特許請求の範囲
第１項に記載の半導体記憶装置。 - 【請求項３】前記ワード線ドライバは、 前記選択手段によって対応のメモリセルが選択されたこ
とに応じて予め定められたゲート電位を出力する電位発
生手段、 その入力電極が前記電位発生手段の出力を受け、その第
１の電極が前記電源電位を受け、その第２の電極が対応
のワード線に接続され、前記電位発生手段から前記ゲー
ト電位が出力されたことに応じて導通し、そのしきい値
電圧分だけ前記ゲート電位を降圧して前記活成化電位を
生成し該活成化電位を対応のワード線に与えるプルアッ
プ用トランジスタ素子、および その第１の電極が前記接地電位を受け、その第２の電極
が対応のワード線に接続され、前記選択手段によって対
応のメモリセルが選択されたことに応じて非導通となる
プルダウン用トランジスタ素子を含む、特許請求の範囲
第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/231,063 US4879690A (en) | 1987-09-07 | 1988-08-11 | Static random access memory with reduced soft error rate |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22329987 | 1987-09-07 | ||
| JP62-223299 | 1987-09-25 | ||
| JP24230887 | 1987-09-25 | ||
| JP62-242308 | 1987-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289293A JPH0289293A (ja) | 1990-03-29 |
| JP2662800B2 true JP2662800B2 (ja) | 1997-10-15 |
Family
ID=26525390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144320A Expired - Fee Related JP2662800B2 (ja) | 1987-09-07 | 1988-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662800B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247040A (en) * | 1991-06-27 | 1993-09-21 | Rohm And Haas Company | Graft copolymers prepared by two staged aqueous emulsion polymerization |
| KR20130099108A (ko) * | 2011-10-18 | 2013-09-05 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586584A (ja) * | 1981-07-01 | 1983-01-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-06-10 JP JP63144320A patent/JP2662800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289293A (ja) | 1990-03-29 |
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