KR20130099108A - 반도체 장치 - Google Patents
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Abstract
SGT 를 사용한 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공하는 것을 과제로 한다.
제 1 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 1 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 드라이버 트랜지스터와,
제 2 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 2 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 선택 트랜지스터와,
제 3 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 3 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 로드 트랜지스터와,
상기 제 2 게이트 전극에 접속되는 제 1 게이트 배선을 포함하는 6 트랜지스터 SRAM 셀로서,
상기 드라이버 트랜지스터의 섬상 반도체층의 주위 길이는, 선택 트랜지스터의 섬상 반도체층의 주위 길이의 2 배 미만인 것을 특징으로 하고,
제 2 게이트 전극에 인가되는 전압은,
선택 트랜지스터의 섬상 반도체층 상부의 제 1 도전형 고농도 반도체층에 인가되는 전압보다 낮은 것을 특징으로 함으로써 상기 과제를 해결한다.
제 1 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 1 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 드라이버 트랜지스터와,
제 2 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 2 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 선택 트랜지스터와,
제 3 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 3 게이트 전극으로 구성된 SGT 로 이루어지는 제 1 로드 트랜지스터와,
상기 제 2 게이트 전극에 접속되는 제 1 게이트 배선을 포함하는 6 트랜지스터 SRAM 셀로서,
상기 드라이버 트랜지스터의 섬상 반도체층의 주위 길이는, 선택 트랜지스터의 섬상 반도체층의 주위 길이의 2 배 미만인 것을 특징으로 하고,
제 2 게이트 전극에 인가되는 전압은,
선택 트랜지스터의 섬상 반도체층 상부의 제 1 도전형 고농도 반도체층에 인가되는 전압보다 낮은 것을 특징으로 함으로써 상기 과제를 해결한다.
Description
이 발명은, 반도체 장치에 관한 것이다.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 사용한 집적 회로는, 고집적화의 일로를 걷고 있다. 이 고집적화에 수반하여, 그 중에서 사용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. 디지털 회로의 기본 회로는 인버터 회로이지만, 이 인버터 회로를 구성하는 MOS 트랜지스터의 미세화가 진행되면, 리크 전류의 억제가 곤란하고, 핫 캐리어 효과로 인한 신뢰성의 저하가 발생하며, 또한 필요한 전류량 확보의 요청으로 회로의 점유 면적을 좀처럼 작게 할 수 없는 것과 같은 문제가 있었다. 이와 같은 문제를 해결하기 위해, 기판에 대해 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 섬상 반도체층을 둘러싸는 구조인 서라운딩 게이트 트랜지스터 (SGT) 가 제안되었다 (예를 들어, 특허문헌 1, 특허문헌 2, 특허문헌 3).
스태틱형 메모리 셀에 있어서, 드라이버 트랜지스터의 전류 구동력을, 액세스 트랜지스터의 전류 구동력의 2 배로 함으로써, 동작 안정성을 확보하는 것이 알려져 있다 (비특허문헌 1).
상기 SGT 에서 스태틱형 메모리 셀을 구성하려고 하면, 동작 안정성을 확보하기 위해 드라이버 트랜지스터의 전류 구동력을, 액세스 트랜지스터의 전류 구동력의 2 배로 하는 것을 실현하려고 하면, 게이트 폭을 2 배로 해야 하기 때문에, 드라이버 트랜지스터를 2 개 사용하게 된다. 즉, 메모리 셀 면적이 증대되어 버린다. 혹은, 게이트 폭을 2 배로 하기 위해, 실리콘 기둥의 직경을 2 배, 혹은 사변형으로 하고 장변을 2 배로 해야 하기 때문에, 드라이버 트랜지스터의 점유 면적이 증대되고, 이것 또한 메모리 셀 면적의 증대로 된다.
H. Kawasaki, M. Khater, M. Guillorn, N. Fuller, J. Chang, S. Kanakasabapathy, L. Chang, R. Muralidhar, K. Babich, Q. Yang, J. Ott, D. Klaus, E. Kratschmer, E. Sikorski, R. Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita, M. Takayanagi, W. Haensch, and K. Ishimaru, "Demonstration of Highly Scaled FinFET SRAM Cells with High-κ/Metal Gate and Investigation of Characteristic Variability for the 32 ㎚ node and beyond", IEDM, pp.237-240, 2008.
그래서, SGT 를 사용한 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공하는 것을 과제로 한다.
상기 목적을 달성하기 위해, 본 발명의 스태틱형 메모리 셀은,
제 1 섬상 반도체층과,
상기 제 1 섬상 반도체층의 상부에 형성된 제 1 의 제 1 도전형 고농도 반도체층과,
상기 제 1 섬상 반도체층의 하부에 형성된 제 2 의 제 1 도전형 고농도 반도체층과,
상기 제 1 의 제 1 도전형 고농도 반도체층과 상기 제 2 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 1 의 제 2 도전형 반도체층과,
상기 제 1 의 제 2 도전형 반도체층 주위에 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 1 게이트 전극으로 구성된 제 1 드라이버 트랜지스터와,
제 2 섬상 반도체층과,
상기 제 2 섬상 반도체층의 상부에 형성된 제 3 의 제 1 도전형 고농도 반도체층과,
상기 제 2 섬상 반도체층의 하부에 형성된 제 4 의 제 1 도전형 고농도 반도체층과,
상기 제 3 의 제 1 도전형 고농도 반도체층과 상기 제 4 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 2 의 제 2 도전형 반도체층과,
상기 제 2 의 제 2 도전형 반도체층 주위에 형성된 제 2 게이트 절연막과,
상기 제 2 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 2 게이트 전극으로 구성된 제 1 선택 트랜지스터와,
제 3 섬상 반도체층과,
상기 제 3 섬상 반도체층의 상부에 형성된 제 3 의 제 2 도전형 고농도 반도체층과,
상기 제 3 섬상 반도체층의 하부에 형성된 제 4 의 제 2 도전형 고농도 반도체층과,
상기 제 3 의 제 2 도전형 고농도 반도체층과 상기 제 4 의 제 2 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 1 도전형 반도체층과,
상기 제 5 의 제 1 도전형 반도체층 주위에 형성된 제 3 게이트 절연막과,
상기 제 3 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 3 게이트 전극으로 구성된 제 1 로드 트랜지스터와,
상기 제 2 게이트 전극에 접속되는 제 1 게이트 배선을 포함하는 6 트랜지스터 SRAM 셀로서,
상기 제 1 섬상 반도체층의 주위 길이는, 상기 제 2 섬상 반도체층의 주위 길이의 2 배 미만인 것을 특징으로 하고,
상기 제 2 게이트 전극에 인가되는 전압은,
상기 제 3 의 제 1 도전형 고농도 반도체층에 인가되는 전압보다 낮은 것을 특징으로 한다.
또, 본 발명에 관련된 반도체 기억 장치는,
제 4 섬상 반도체층과,
상기 제 4 섬상 반도체층의 상부에 형성된 제 6 의 제 1 도전형 고농도 반도체층과,
상기 제 4 섬상 반도체층의 하부에 형성된 제 7 의 제 1 도전형 고농도 반도체층과,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 7 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 2 도전형 반도체층과,
상기 제 5 의 제 2 도전형 반도체층 주위에 형성된 제 4 게이트 절연막과,
상기 제 4 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 4 게이트 전극으로 구성된 제 1 패스 트랜지스터를 추가로 갖고,
상기 제 7 의 제 1 도전형 고농도 반도체층과 상기 제 1 게이트 배선이 배선에 의해 접속되고, 제 6 의 제 1 도전형 고농도 반도체층에 전원 전압이 인가되는 것을 특징으로 한다.
또, 본 발명에 관련된 반도체 기억 장치는,
제 4 섬상 반도체층과,
상기 제 4 섬상 반도체층의 상부에 형성된 제 6 의 제 1 도전형 고농도 반도체층과,
상기 제 4 섬상 반도체층의 하부에 형성된 제 7 의 제 1 도전형 고농도 반도체층과,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 7 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 2 도전형 반도체층과,
상기 제 5 의 제 2 도전형 반도체층 주위에 형성된 제 4 게이트 절연막과,
상기 제 4 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 4 게이트 전극으로 구성된 제 1 패스 트랜지스터를 추가로 갖고,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 1 게이트 배선이 배선에 의해 접속되고, 제 7 의 제 1 도전형 고농도 반도체층에 전원 전압이 인가되는 것을 특징으로 한다.
또, 본 발명에 관련된 반도체 기억 장치는, 상기 제 4 게이트 전극에 인가되는 전압은, 상기 전원 전압인 것을 특징으로 한다.
본 발명에 의하면, 드라이버 트랜지스터의 게이트 폭이, 선택 트랜지스터의 게이트 폭의 2 배 미만일 때, 선택 트랜지스터의 게이트에 인가하는 전압을 낮춤으로써, 선택 트랜지스터의 전류 구동력을 낮춰, 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다. 또, 제 1 게이트 배선과 전원선 사이에 SGT 의 패스 트랜지스터를 추가함으로써, 제 1 게이트 배선에 인가하는 전압을, SGT 의 임계값 전압분의 전압을 강하시킬 수 있다. 따라서, 강압 회로를 위한 면적을 감소시켜, SGT 의 점유 면적만으로 실현할 수 있다. 즉, 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
SGT 는 보디가 게이트에 의해 완전히 둘러싸여 있기 때문에, 원리적으로 백 바이어스 효과로 인해 임계값 전압이 증가하는 경우는 없다. 즉, 항상 일정한 임계값 전압으로 할 수 있어, SGT 를 패스 트랜지스터로서 사용하면, 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
한편, 벌크 MOSFET, SOI MOSFET, 더블 게이트 MOSFET, 트라이 게이트 MOSFET 는, 보디가 게이트에 의해 완전히 둘러싸여 있는 것은 아니기 때문에, 원리적으로 백 바이어스 효과로 인해 임계값 전압이 증가한다. 즉, 벌크 MOSFET, SOI MOSFET, 더블 게이트 MOSFET, 트라이 게이트 MOSFET 를 본 발명의 패스 트랜지스터에 사용했을 때에는, 소스 전압에 따라 임계값 전압이 변화하기 때문에, 동작 안정성을 저해한다.
도 1 은, 본 발명에 관련된 스태틱형 메모리 셀의 조감도이다.
도 2 는, 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X1-X1' 단면도이다.
도 3 은, 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X2-X2' 단면도이다.
도 4 는, 본 발명에 관련된 스태틱형 메모리 셀의 회로도이다.
도 5 는, 본 발명에 관련된 스태틱형 메모리 셀의 회로도이다.
도 6 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다.
도 7 은, 본 발명에 관련된 스태틱형 메모리 셀과 패스 트랜지스터의 회로도이다.
도 8 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다.
도 9 는, 본 발명에 관련된 선택 트랜지스터와 패스 트랜지스터의 조감도이다.
도 10 은, 본 발명에 관련된 패스 트랜지스터의, 도 9 에 있어서의 z 단면도이다.
도 2 는, 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X1-X1' 단면도이다.
도 3 은, 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X2-X2' 단면도이다.
도 4 는, 본 발명에 관련된 스태틱형 메모리 셀의 회로도이다.
도 5 는, 본 발명에 관련된 스태틱형 메모리 셀의 회로도이다.
도 6 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다.
도 7 은, 본 발명에 관련된 스태틱형 메모리 셀과 패스 트랜지스터의 회로도이다.
도 8 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다.
도 9 는, 본 발명에 관련된 선택 트랜지스터와 패스 트랜지스터의 조감도이다.
도 10 은, 본 발명에 관련된 패스 트랜지스터의, 도 9 에 있어서의 z 단면도이다.
이하, 본 발명의 실시형태를 도면을 참조하면서 설명한다. 또한, 본 발명은, 이하에 나타내는 실시형태에 의해 한정되는 것은 아니다.
도 1 에 본 발명에 관련된 스태틱형 메모리 셀의 조감도를 나타내고,
도 2 에 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X1-X1' 단면도를 나타내고,
도 3 에 본 발명에 관련된 스태틱형 메모리 셀의, 도 1 에 있어서의 X2-X2' 단면도를 나타낸다.
제 1 섬상 실리콘층 (107) 과,
상기 제 1 섬상 실리콘층 (107) 의 상부에 형성된 제 1 n＋ 실리콘층 (119) 과,
상기 제 1 섬상 실리콘층 (107) 의 하부에 형성된 제 2 n＋ 실리콘층 (135) 과,
상기 제 1 n＋ 실리콘층 (119) 과 상기 제 2 n＋ 실리콘층 (135) 사이에 형성된 제 1 p 실리콘층 (160) 과,
상기 제 1 p 실리콘층 (160) 주위에 형성된 제 1 게이트 절연막 (113) 과,
상기 제 1 게이트 절연막 (113) 주위에 형성된 적어도 금속으로 이루어지는 제 1 게이트 전극 (125) 으로 구성된 제 1 드라이버 트랜지스터 (101) 를 포함한다.
제 2 섬상 실리콘층 (109) 과,
상기 제 2 섬상 실리콘층 (109) 의 상부에 형성된 제 3 n＋ 실리콘층 (121) 과,
상기 제 2 섬상 실리콘층 (109) 의 하부에 형성된 제 4 n＋ 실리콘층 (137) 과,
상기 제 3 n＋ 실리콘층 (121) 과 상기 제 4 n＋ 실리콘층 (137) 사이에 형성된 제 2 p 실리콘층 (162) 과,
상기 제 2 p 실리콘층 (162) 주위에 형성된 제 2 게이트 절연막 (115) 과,
상기 제 2 게이트 절연막 (115) 주위에 형성된 적어도 금속으로 이루어지는 제 2 게이트 전극 (127) 으로 구성된 제 1 선택 트랜지스터 (103) 를 포함한다.
제 3 섬상 실리콘층 (108) 과,
상기 제 3 섬상 실리콘층 (108) 의 상부에 형성된 제 3 p＋ 실리콘층 (120) 과,
상기 제 3 섬상 실리콘층 (108) 의 하부에 형성된 제 4 p＋ 실리콘층 (136) 과,
상기 제 3 p＋ 실리콘층 (120) 과 상기 제 4 p＋ 실리콘층 (136) 사이에 형성된 제 5 n 실리콘층 (161) 과,
상기 제 5 n 실리콘층 (161) 주위에 형성된 제 3 게이트 절연막 (114) 과,
상기 제 3 게이트 절연막 (114) 주위에 형성된 적어도 금속으로 이루어지는 제 3 게이트 전극 (126) 으로 구성된 제 1 로드 트랜지스터 (102) 와,
상기 제 2 게이트 전극 (127) 에 접속되는 제 1 게이트 배선 (132) 을 포함한다.
게이트 전극에 사용되는 전극은, 일함수에 의해 트랜지스터의 임계값 전압을 결정하는 것이기 때문에, 적어도 금속 혹은 금속 화합물이 바람직하다.
또한, 제 1 게이트 전극 (125) 과 제 3 게이트 전극 (126) 에 접속되는 게이트 배선 (131) 과,
제 2 n＋ 실리콘층 (135) 과 제 4 n＋ 실리콘층 (137) 과 제 4 p＋ 실리콘층 (136) 을 접속시키는 배선 (141) 을 갖는다.
배선 (141) 은, 실리콘 혹은 금속과 실리콘의 화합물이 바람직하다.
또,
섬상 실리콘층 (112) 과,
상기 섬상 실리콘층 (112) 의 상부에 형성된 n＋ 실리콘층 (124) 과,
상기 섬상 실리콘층 (112) 의 하부에 형성된 n＋ 실리콘층 (140) 과,
상기 n＋ 실리콘층 (124) 과 상기 n＋ 실리콘층 (140) 사이에 형성된 p 실리콘층 (165) 과,
상기 p 실리콘층 (165) 주위에 형성된 게이트 절연막 (118) 과,
상기 게이트 절연막 (118) 주위에 형성된 적어도 금속으로 이루어지는 게이트 전극 (130) 으로 구성된 드라이버 트랜지스터 (106) 를 포함한다.
섬상 실리콘층 (110) 과,
상기 섬상 실리콘층 (110) 의 상부에 형성된 n＋ 실리콘층 (122) 과,
상기 섬상 실리콘층 (110) 의 하부에 형성된 n＋ 실리콘층 (138) 과,
상기 n＋ 실리콘층 (122) 과 상기 n＋ 실리콘층 (138) 사이에 형성된 p 실리콘층 (163) 과,
상기 p 실리콘층 (163) 주위에 형성된 게이트 절연막 (116) 과,
상기 게이트 절연막 (116) 주위에 형성된 적어도 금속으로 이루어지는 게이트 전극 (128) 으로 구성된 선택 트랜지스터 (104) 를 포함한다.
섬상 실리콘층 (111) 과,
상기 섬상 실리콘층 (111) 의 상부에 형성된 p＋ 실리콘층 (123) 과,
상기 섬상 실리콘층 (111) 의 하부에 형성된 p＋ 실리콘층 (139) 과,
상기 p＋ 실리콘층 (123) 과 상기 p＋ 실리콘층 (139) 사이에 형성된 n 실리콘층 (164) 과,
상기 n 실리콘층 (164) 주위에 형성된 게이트 절연막 (117) 과,
상기 게이트 절연막 (117) 주위에 형성된 적어도 금속으로 이루어지는 게이트 전극 (129) 으로 구성된 로드 트랜지스터 (105) 와,
상기 게이트 전극 (128) 에 접속되는 게이트 배선 (133) 을 포함한다.
게이트 전극에 사용되는 전극은, 일함수에 의해 트랜지스터의 임계값 전압을 결정하는 것이기 때문에, 적어도 금속 혹은 금속 화합물이 바람직하다.
또한, 게이트 전극 (129) 과 게이트 전극 (130) 에 접속되는 게이트 배선 (134) 과,
n＋ 실리콘층 (140) 과 n＋ 실리콘층 (138) 과 p＋ 실리콘층 (139) 을 접속시키는 배선 (142) 을 갖는다.
배선 (142) 은, 실리콘 혹은 금속과 실리콘의 화합물이 바람직하다.
이 때,
상기 제 1 섬상 실리콘층 (107) 의 주위 길이 (W1) 는, 상기 제 2 섬상 실리콘층 (109) 의 주위 길이 (W2) 의 2 배 미만인 것을 특징으로 하고,
상기 제 2 게이트 전극 (127) 에 인가되는 전압은,
상기 제 3 n＋ 실리콘층 (121) 에 인가되는 전압보다 낮다.
상기 제 1 섬상 실리콘층 (107) 의 주위 길이 (W1) 는, 상기 제 2 섬상 실리콘층 (109) 의 주위 길이 (W2) 의 2 배 미만으로 함으로써, 드라이버 트랜지스터의 점유 면적의 증대를 억제하고, 메모리 셀 면적의 증대를 억제한다. 2 배 미만으로 기재했지만, 특히 W1=W2 가 바람직하다. 이 때, 드라이버 트랜지스터의 점유 면적은 선택 트랜지스터의 점유 면적과 동일해져, 고집적화를 실시할 수 있기 때문이다.
또, 선택 트랜지스터의 제 2 게이트 전극 (127) 에, 선택 트랜지스터의 제 3 n＋ 실리콘층 (121) 에 인가되는 전압보다 낮은 전압을 인가함으로써, 선택 트랜지스터의 전류 구동력을 낮춰, 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
도 4 에, 본 발명에 관련된 스태틱형 메모리 셀의 회로도를 나타낸다.
게이트 배선 (131) 과 배선 (142) 이 배선 혹은 콘택트 (143) 에 의해 접속되고,
게이트 배선 (134) 과 배선 (141) 이 배선 혹은 콘택트 (144) 에 의해 접속되고,
n＋ 실리콘층 (119) 에 GND 선 (145) 이 접속되고,
p＋ 실리콘층 (120) 에 전원선 (146) 이 접속되고,
n＋ 실리콘층 (121) 에 비트선 (147) 이 접속되고,
n＋ 실리콘층 (124) 에 GND 선 (149) 이 접속되고,
p＋ 실리콘층 (123) 에 전원선 (146) 이 접속되고,
n＋ 실리콘층 (122) 에 비트선 (148) 이 접속된다.
도 5 에, 본 발명에 관련된 스태틱형 메모리 셀의 회로도를 나타낸다.
도 4 에 본 발명의 데이터 판독시의 인가 전압을 기재한 것이다. 게이트 배선 (132), 게이트 전극 (127) 에 VDD-B 의 전압이 인가된다. VDD 는 전원 전압이다. B 는 정(正)의 수이다. 비트 라인에는 전원 전압 (VDD) 이 인가된다. 따라서, 선택 트랜지스터의 제 2 게이트 전극 (127) 에, 선택 트랜지스터의 제 3 n＋ 실리콘층 (121) 에 인가되는 전압보다 낮은 전압을 인가함으로써, 선택 트랜지스터의 전류 구동력을 낮춰, 고집적이고 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
이 때, VDD-B 의 전압을 작성하는 데에 강압 회로를 필요로 한다. 만일 강압 회로의 면적이 크면, 오히려 고집적이지 않게 될 가능성이 있다. 따라서, 최소의 면적으로 강압을 실시할 수 있는 회로 구성이 필요해진다. 도 6 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다. 패스 트랜지스터는, 드레인에 전원 전압 (VDD), 게이트에 전원 전압 (VDD) 을 입력하면, 소스에 전원 전압 (VDD) 에서 임계값 전압 (Vth0＋A) 을 뺀 값을 출력한다. 단, Vth0 은, 소스가 0 V 일 때의 임계값 전압이고, A 는 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분이다.
이 패스 트랜지스터를 본 발명에 관련된 스태틱형 메모리에 추가한다. 도 7 은, 본 발명에 관련된 스태틱형 메모리 셀과 패스 트랜지스터의 회로도이다. 이 패스 트랜지스터는, 스태틱형 메모리 셀마다 필요하지는 않고, 워드선 끝에 있으면 되고, 스태틱형 메모리 셀 어레이 끝에 있으면 된다. 즉, 워드선 1 개당 적어도 1 개 있으면 되기 때문에, 강압 회로를 위한 면적을 감소시킬 수 있다.
패스 트랜지스터는, 드레인에 전원 전압 (VDD), 게이트에 전원 전압 (VDD) 을 입력하면, 소스에 전원 전압 (VDD) 에서 임계값 전압 (Vth0＋A) 을 뺀 값을 출력한다. 단, Vth0 은, 소스가 0 V 일 때의 임계값 전압이고, A 는 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분이다. 따라서, 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분 A 는, 백 바이어스에 따라 변화한다.
도 8 은, 본 발명에 관련된 패스 트랜지스터의 회로도이다.
벌크 MOSFET, SOI MOSFET, 더블 게이트 MOSFET, 트라이 게이트 MOSFET 는, 보디가 게이트에 의해 완전히 둘러싸여 있는 것은 아니기 때문에, 원리적으로 백 바이어스 효과로 인해 임계값 전압이 증가한다. 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분 A 는 정의 수가 된다. 즉, 벌크 MOSFET, SOI MOSFET, 더블 게이트 MOSFET, 트라이 게이트 MOSFET 를 본 발명의 패스 트랜지스터에 사용했을 때에는, 소스 전압에 따라 임계값 전압이 변화하기 때문에, 동작 안정성을 저해한다.
한편, SGT 는, 보디가 게이트에 의해 완전히 둘러싸여 있기 때문에, 원리적으로 백 바이어스 효과로 인해 임계값 전압이 증가하는 경우는 없다. 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분 A 는 0 이 된다. 즉, 항상 일정한 임계값 전압으로 할 수 있어, SGT 를 패스 트랜지스터로서 사용하면, 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
그래서, SGT 를 패스 트랜지스터로서 사용한다.
도 9 는, 본 발명에 관련된 선택 트랜지스터와 패스 트랜지스터의 조감도이다.
도 10 은, 본 발명에 관련된 패스 트랜지스터의, 도 9 에 있어서의 z 단면도이다.
제 4 섬상 실리콘층 (154) 과,
상기 제 4 섬상 실리콘층 (154) 의 상부에 형성된 제 6 n＋ 실리콘층 (153) 과,
상기 제 4 섬상 실리콘층 (154) 의 하부에 형성된 제 7 n＋ 실리콘층 (152) 과,
상기 제 6 n＋ 실리콘층 (153) 과 상기 제 7 n＋ 실리콘층 (152) 사이에 형성된 제 5 p 실리콘층 (166) 과,
상기 제 5 p 실리콘층 (166) 주위에 형성된 제 4 게이트 절연막 (155) 과,
상기 제 4 게이트 절연막 (155) 주위에 형성된 적어도 금속으로 이루어지는 제 4 게이트 전극 (151) 으로 구성된 제 1 패스 트랜지스터 (150) 를 추가로 갖고,
상기 제 7 n＋ 실리콘층 (152) 과 상기 제 1 게이트 배선 (132) 이 배선 (156), 콘택트 (157), 배선 (159), 콘택트 (158) 를 개재하여 접속되고,
제 6 n＋ 실리콘층 (153) 에 전원 전압이 인가된다.
이 SGT 패스 트랜지스터는, 스태틱형 메모리 셀마다 필요하지는 않고, 워드선 끝에 있으면 되고, 스태틱형 메모리 셀 어레이 끝에 있으면 된다. 즉, 워드선 1 개당 적어도 1 개 있으면 되기 때문에, 강압 회로를 위한 면적을 감소시킬 수 있다.
또, SGT 는, 보디가 게이트에 의해 완전히 둘러싸여 있기 때문에, 원리적으로 백 바이어스 효과로 인해 임계값 전압이 증가하는 경우는 없다. 백 바이어스 효과로 인해 증가한 임계값 전압의 증가분 A 는 0 이 된다. 즉, 항상 일정한 임계값 전압으로 할 수 있어, SGT 를 패스 트랜지스터로서 사용하면, 동작 안정성을 확보한 스태틱형 메모리 셀을 제공할 수 있다.
또, 상기 제 6 n＋ 실리콘층 (153) 과 상기 제 1 게이트 배선 (132) 을 배선에 의해 접속시키고,
제 7 n＋ 실리콘층 (152) 에 전원 전압을 인가해도 된다.
이 SGT 패스 트랜지스터의 게이트 전극에 사용되는 전극은, 일함수에 의해 트랜지스터의 임계값 전압을 결정하는 것이기 때문에, 적어도 금속 혹은 금속 화합물이 바람직하다.
또, SGT 패스 트랜지스터의 전류 구동력이 부족한 경우에는, SGT 패스 트랜지스터는 복수 있어도 된다.
또한, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러 가지 실시형태 및 변형이 가능하게 되는 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것으로, 상기 서술한 실시형태에 의해 본 발명의 기술적 범위가 한정되는 것은 아니다. 또, 상기에 있어서, p 형 (p＋ 형을 포함한다) 과 n 형 (n＋ 형을 포함한다) 을 각각 반대의 도전형으로 한 것도 본 발명의 기술적 범위에 포함되는 것은, 당업자에게는 자명하다.
101 : 드라이버 트랜지스터
102 : 로드 트랜지스터
103 : 선택 트랜지스터
104 : 선택 트랜지스터
105 : 로드 트랜지스터
106 : 드라이버 트랜지스터
107 : 섬상 실리콘층
108 : 섬상 실리콘층
109 : 섬상 실리콘층
110 : 섬상 실리콘층
111 : 섬상 실리콘층
112 : 섬상 실리콘층
113 : 게이트 절연막
114 : 게이트 절연막
115 : 게이트 절연막
116 : 게이트 절연막
117 : 게이트 절연막
118 : 게이트 절연막
119 : n＋ 실리콘층
120 : p＋ 실리콘층
121 : n＋ 실리콘층
122 : n＋ 실리콘층
123 : p＋ 실리콘층
124 : n＋ 실리콘층
125 : 게이트 전극
126 : 게이트 전극
127 : 게이트 전극
128 : 게이트 전극
129 : 게이트 전극
130 : 게이트 전극
131 : 게이트 배선
132 : 게이트 배선
133 : 게이트 배선
134 : 게이트 배선
135 : n＋ 실리콘층
136 : p＋ 실리콘층
137 : n＋ 실리콘층
138 : n＋ 실리콘층
139 : p＋ 실리콘층
140 : n＋ 실리콘층
141 : 배선
142 : 배선
143 : 배선 혹은 콘택트
144 : 배선 혹은 콘택트
145 : GND 선
146 : 전원선
147 : 비트선
148 : 비트선
149 : GND 선
150 : 패스 트랜지스터
151 : 게이트 전극
152 : n＋ 실리콘층
153 : n＋ 실리콘층
154 : 섬상 실리콘층
155 : 게이트 절연막
156 : 배선
157 : 콘택트
158 : 콘택트
159 : 배선
160 : p 실리콘층
161 : n 실리콘층
162 : p 실리콘층
163 : p 실리콘층
164 : n 실리콘층
165 : p 실리콘층
166 : p 실리콘층
102 : 로드 트랜지스터
103 : 선택 트랜지스터
104 : 선택 트랜지스터
105 : 로드 트랜지스터
106 : 드라이버 트랜지스터
107 : 섬상 실리콘층
108 : 섬상 실리콘층
109 : 섬상 실리콘층
110 : 섬상 실리콘층
111 : 섬상 실리콘층
112 : 섬상 실리콘층
113 : 게이트 절연막
114 : 게이트 절연막
115 : 게이트 절연막
116 : 게이트 절연막
117 : 게이트 절연막
118 : 게이트 절연막
119 : n＋ 실리콘층
120 : p＋ 실리콘층
121 : n＋ 실리콘층
122 : n＋ 실리콘층
123 : p＋ 실리콘층
124 : n＋ 실리콘층
125 : 게이트 전극
126 : 게이트 전극
127 : 게이트 전극
128 : 게이트 전극
129 : 게이트 전극
130 : 게이트 전극
131 : 게이트 배선
132 : 게이트 배선
133 : 게이트 배선
134 : 게이트 배선
135 : n＋ 실리콘층
136 : p＋ 실리콘층
137 : n＋ 실리콘층
138 : n＋ 실리콘층
139 : p＋ 실리콘층
140 : n＋ 실리콘층
141 : 배선
142 : 배선
143 : 배선 혹은 콘택트
144 : 배선 혹은 콘택트
145 : GND 선
146 : 전원선
147 : 비트선
148 : 비트선
149 : GND 선
150 : 패스 트랜지스터
151 : 게이트 전극
152 : n＋ 실리콘층
153 : n＋ 실리콘층
154 : 섬상 실리콘층
155 : 게이트 절연막
156 : 배선
157 : 콘택트
158 : 콘택트
159 : 배선
160 : p 실리콘층
161 : n 실리콘층
162 : p 실리콘층
163 : p 실리콘층
164 : n 실리콘층
165 : p 실리콘층
166 : p 실리콘층
Claims (4)
- 제 1 섬상 반도체층과,
상기 제 1 섬상 반도체층의 상부에 형성된 제 1 의 제 1 도전형 고농도 반도체층과,
상기 제 1 섬상 반도체층의 하부에 형성된 제 2 의 제 1 도전형 고농도 반도체층과,
상기 제 1 의 제 1 도전형 고농도 반도체층과 상기 제 2 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 1 의 제 2 도전형 반도체층과,
상기 제 1 의 제 2 도전형 반도체층 주위에 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 1 게이트 전극으로 구성된 제 1 드라이버 트랜지스터와,
제 2 섬상 반도체층과,
상기 제 2 섬상 반도체층의 상부에 형성된 제 3 의 제 1 도전형 고농도 반도체층과,
상기 제 2 섬상 반도체층의 하부에 형성된 제 4 의 제 1 도전형 고농도 반도체층과,
상기 제 3 의 제 1 도전형 고농도 반도체층과 상기 제 4 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 2 의 제 2 도전형 반도체층과,
상기 제 2 의 제 2 도전형 반도체층 주위에 형성된 제 2 게이트 절연막과,
상기 제 2 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 2 게이트 전극으로 구성된 제 1 선택 트랜지스터와,
제 3 섬상 반도체층과,
상기 제 3 섬상 반도체층의 상부에 형성된 제 3 의 제 2 도전형 고농도 반도체층과,
상기 제 3 섬상 반도체층의 하부에 형성된 제 4 의 제 2 도전형 고농도 반도체층과,
상기 제 3 의 제 2 도전형 고농도 반도체층과 상기 제 4 의 제 2 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 1 도전형 반도체층과,
상기 제 5 의 제 1 도전형 반도체층 주위에 형성된 제 3 게이트 절연막과,
상기 제 3 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 3 게이트 전극으로 구성된 제 1 로드 트랜지스터와,
상기 제 2 게이트 전극에 접속되는 제 1 게이트 배선을 포함하는 6 트랜지스터 SRAM 셀로서,
상기 제 1 섬상 반도체층의 주위 길이는, 상기 제 2 섬상 반도체층의 주위 길이의 2 배 미만인 것을 특징으로 하고,
상기 제 2 게이트 전극에 인가되는 전압은,
상기 제 3 의 제 1 도전형 고농도 반도체층에 인가되는 전압보다 낮은 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
제 4 섬상 반도체층과,
상기 제 4 섬상 반도체층의 상부에 형성된 제 6 의 제 1 도전형 고농도 반도체층과,
상기 제 4 섬상 반도체층의 하부에 형성된 제 7 의 제 1 도전형 고농도 반도체층과,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 7 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 2 도전형 반도체층과,
상기 제 5 의 제 2 도전형 반도체층 주위에 형성된 제 4 게이트 절연막과,
상기 제 4 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 4 게이트 전극으로 구성된 제 1 패스 트랜지스터를 추가로 갖고,
상기 제 7 의 제 1 도전형 고농도 반도체층과 상기 제 1 게이트 배선이 배선에 의해 접속되고,
제 6 의 제 1 도전형 고농도 반도체층에 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
제 4 섬상 반도체층과,
상기 제 4 섬상 반도체층의 상부에 형성된 제 6 의 제 1 도전형 고농도 반도체층과,
상기 제 4 섬상 반도체층의 하부에 형성된 제 7 의 제 1 도전형 고농도 반도체층과,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 7 의 제 1 도전형 고농도 반도체층 사이에 형성된 제 5 의 제 2 도전형 반도체층과,
상기 제 5 의 제 2 도전형 반도체층 주위에 형성된 제 4 게이트 절연막과,
상기 제 4 게이트 절연막 주위에 형성된 적어도 금속으로 이루어지는 제 4 게이트 전극으로 구성된 제 1 패스 트랜지스터를 추가로 갖고,
상기 제 6 의 제 1 도전형 고농도 반도체층과 상기 제 1 게이트 배선이 배선에 의해 접속되고,
제 7 의 제 1 도전형 고농도 반도체층에 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 4 게이트 전극에 인가되는 전압은, 상기 전원 전압인 것을 특징으로 하는 반도체 장치.
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