WO2013057785A1 - 半導体装置 - Google Patents

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舛岡　富士雄
広記 中村
紳太郎 新井
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Definitions

  • the present invention relates to a semiconductor device.
  • MOS transistors Semiconductor integrated circuits, in particular, integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with this high integration, the MOS transistors used therein have been miniaturized to the nano-range.
  • the basic circuit of a digital circuit is an inverter circuit.
  • MOS transistors that make up this inverter circuit are miniaturized, it is difficult to suppress leakage current, resulting in reduced reliability due to the hot carrier effect. There is a problem that the occupied area of the circuit cannot be made small because of a demand for securing a sufficient amount of current.
  • Non-patent Document 1 In a static memory cell, it is known to ensure operational stability by setting the current driving capability of a driver transistor to be twice that of an access transistor (Non-patent Document 1).
  • the gate width should be reduced if the current driving capability of the driver transistor is to be twice that of the access transistor in order to ensure operational stability. Since it must be doubled, two driver transistors are used. That is, the memory cell area increases. Alternatively, in order to double the gate width, the silicon pillar diameter must be doubled or quadrilateral and the long side doubled, which increases the area occupied by the driver transistor, which also increases the memory cell area. Increase.
  • the static memory cell of the present invention includes: A first island-like semiconductor layer; A first first-conductivity-type high-concentration semiconductor layer formed on the first island-shaped semiconductor layer; A second first-conductivity-type high-concentration semiconductor layer formed under the first island-shaped semiconductor layer; A first second conductivity type semiconductor layer formed between the first first conductivity type high concentration semiconductor layer and the second first conductivity type high concentration semiconductor layer; A first gate insulating film formed around the first second conductivity type semiconductor layer; A first gate electrode made of at least metal and formed around the first gate insulating film; A first driver transistor comprising: A second island-like semiconductor layer; A third first-conductivity-type high-concentration semiconductor layer formed on the second island-shaped semiconductor layer; A fourth first-conductivity-type high-concentration semiconductor layer formed under the second island-shaped semiconductor layer; A second second conductive semiconductor layer formed between the third first conductive high concentration semiconductor layer and the fourth first conductive high concentration semiconductor layer; A second gate insulating film formed around the second second conductivity type
  • the semiconductor memory device is A fourth island-shaped semiconductor layer; A sixth first-conductivity type high-concentration semiconductor layer formed on the fourth island-shaped semiconductor layer; A seventh first conductivity type high-concentration semiconductor layer formed under the fourth island-shaped semiconductor layer; A fifth second conductivity type semiconductor layer formed between the sixth first conductivity type high concentration semiconductor layer and the seventh first conductivity type high concentration semiconductor layer; A fourth gate insulating film formed around the fifth second conductivity type semiconductor layer; A fourth gate electrode made of at least metal and formed around the fourth gate insulating film; A first pass transistor configured with: The seventh first conductivity type high-concentration semiconductor layer and the first gate wiring are connected by wiring; A power supply voltage is applied to the sixth first conductivity type high concentration semiconductor layer.
  • the semiconductor memory device is A fourth island-shaped semiconductor layer; A sixth first-conductivity type high-concentration semiconductor layer formed on the fourth island-shaped semiconductor layer; A seventh first conductivity type high-concentration semiconductor layer formed under the fourth island-shaped semiconductor layer; A fifth second conductivity type semiconductor layer formed between the sixth first conductivity type high concentration semiconductor layer and the seventh first conductivity type high concentration semiconductor layer; A fourth gate insulating film formed around the fifth second conductivity type semiconductor layer; A fourth gate electrode made of at least metal and formed around the fourth gate insulating film; A first pass transistor configured with: The sixth first-conductivity type high-concentration semiconductor layer and the first gate wiring are connected by wiring; A power supply voltage is applied to the seventh first conductivity type high concentration semiconductor layer.
  • the voltage applied to the fourth gate electrode is the power supply voltage.
  • the gate width of the driver transistor is less than twice the gate width of the selection transistor
  • the voltage applied to the gate of the selection transistor is reduced and high integration is achieved. It is possible to provide a static memory cell that ensures operational stability.
  • the voltage applied to the first gate line can be lowered by the threshold voltage of SGT. Therefore, the area for the step-down circuit can be reduced, and can be realized only by the area occupied by the SGT. That is, it is possible to provide a static memory cell that is highly integrated and ensures operational stability.
  • the threshold voltage does not increase due to the back bias effect in principle.
  • a constant threshold voltage can always be set, and when SGT is used as a pass transistor, a static memory cell that ensures operational stability can be provided.
  • bulk MOSFETs, SOI MOSFETs, double gate MOSFETs, and trigate MOSFETs have a body that is not completely surrounded by a gate, so that in principle the threshold voltage increases due to the back bias effect. That is, when a bulk MOSFET, SOI MOSFET, double gate MOSFET, or trigate MOSFET is used for the pass transistor of the present invention, the threshold voltage changes depending on the source voltage, so that the operation stability is impaired.
  • FIG. 1 is a bird's eye view of a static memory cell according to the present invention.
  • FIG. 2 is a cross-sectional view of the static memory cell according to the present invention taken along the line X1-X1 'in FIG.
  • FIG. 3 is a cross-sectional view of the static memory cell according to the present invention taken along the line X2-X2 'in FIG.
  • FIG. 4 is a circuit diagram of a static memory cell according to the present invention.
  • FIG. 5 is a circuit diagram of a static memory cell according to the present invention.
  • FIG. 6 is a circuit diagram of a pass transistor according to the present invention.
  • FIG. 7 is a circuit diagram of a static memory cell and a pass transistor according to the present invention.
  • FIG. 1 is a bird's eye view of a static memory cell according to the present invention.
  • FIG. 2 is a cross-sectional view of the static memory cell according to the present invention taken along the line X1-X1 'in
  • FIG. 8 is a circuit diagram of a pass transistor according to the present invention.
  • FIG. 9 is a bird's-eye view of the selection transistor and the pass transistor according to the present invention.
  • 10 is a z cross-sectional view of the pass transistor according to the present invention in FIG.
  • FIG. 1 shows a bird's-eye view of a static memory cell according to the present invention
  • FIG. 2 is a cross-sectional view of the static memory cell according to the present invention taken along the line X1-X1 ′ in FIG.
  • FIG. 3 is a cross-sectional view of the static memory cell according to the present invention taken along the line X2-X2 ′ in FIG.
  • a gate wiring 131 connected to the first gate electrode 125 and the third gate electrode 126;
  • a wiring 141 for connecting the second n + silicon layer 135, the fourth n + silicon layer 137, and the fourth p + silicon layer 136 is provided.
  • the wiring 141 is preferably made of silicon or a compound of metal and silicon.
  • a gate wiring 134 connected to the gate electrode 129 and the gate electrode 130, A wiring 142 for connecting the n + silicon layer 140, the n + silicon layer 138, and the p + silicon layer 139 is provided.
  • the wiring 142 is preferably silicon or a compound of metal and silicon.
  • the peripheral length W1 of the first island-shaped silicon layer 107 is less than twice the peripheral length W2 of the second island-shaped silicon layer 109, so that an increase in the area occupied by the driver transistor is suppressed and the memory cell The increase in area is suppressed.
  • W1 W2 is particularly desirable. This is because the area occupied by the driver transistor is the same as the area occupied by the selection transistor, and high integration can be achieved.
  • the current driving capability of the selection transistor is reduced, and the operation is highly integrated. It is possible to provide a static memory cell that ensures stability.
  • FIG. 4 shows a circuit diagram of a static memory cell according to the present invention.
  • the gate wiring 131 and the wiring 142 are connected by a wiring or a contact 143
  • the gate wiring 134 and the wiring 141 are connected by a wiring or a contact 144
  • a GND line 145 is connected to the n + silicon layer 119
  • a power line 146 is connected to the p + silicon layer 120
  • a bit line 147 is connected to the n + silicon layer 121
  • a GND line 149 is connected to the n + silicon layer 124
  • a power line 146 is connected to the p + silicon layer 123
  • Bit line 148 is connected to n + silicon layer 122.
  • FIG. 5 shows a circuit diagram of a static memory cell according to the present invention.
  • FIG. 4 shows applied voltages at the time of data reading according to the present invention.
  • a VDD-B voltage is applied to the gate wiring 132 and the gate electrode 127.
  • VDD is a power supply voltage.
  • B is a positive number.
  • a power supply voltage VDD is applied to the bit line. Therefore, by applying a voltage lower than the voltage applied to the third n + silicon layer 121 of the selection transistor to the second gate electrode 127 of the selection transistor, the current driving capability of the selection transistor is reduced, and the operation is highly integrated. It is possible to provide a static memory cell that ensures stability.
  • FIG. 6 is a circuit diagram of a pass transistor according to the present invention.
  • the pass transistor When the power supply voltage VDD is input to the drain and the power supply voltage VDD is input to the gate, the pass transistor outputs a value obtained by subtracting the threshold voltage (Vth0 + A) from the power supply voltage VDD to the source.
  • Vth0 is a threshold voltage when the source is 0V
  • A is an increase of the threshold voltage increased by the back bias effect.
  • FIG. 7 is a circuit diagram of a static memory cell and a pass transistor according to the present invention.
  • This pass transistor is not required for each static memory cell, but may be provided at the end of the word line, and may be provided at the end of the static memory cell array. That is, since at least one word line is required, the area for the step-down circuit can be reduced.
  • the pass transistor When the power supply voltage VDD is input to the drain and the power supply voltage VDD is input to the gate, the pass transistor outputs a value obtained by subtracting the threshold voltage (Vth0 + A) from the power supply voltage VDD to the source.
  • Vth0 is a threshold voltage when the source is 0V
  • A is an increase of the threshold voltage increased by the back bias effect. Therefore, the increase A of the threshold voltage increased by the back bias effect changes due to the back bias.
  • FIG. 8 is a circuit diagram of a pass transistor according to the present invention.
  • the increment A of the threshold voltage increased by the back bias effect is a positive number. That is, when a bulk MOSFET, SOI MOSFET, double gate MOSFET, or trigate MOSFET is used for the pass transistor of the present invention, the threshold voltage changes depending on the source voltage, so that the operation stability is impaired.
  • the threshold voltage since the body of the SGT is completely surrounded by the gate, the threshold voltage does not increase due to the back bias effect in principle.
  • the increment A of the threshold voltage increased by the back bias effect is zero. In other words, a constant threshold voltage can always be set, and when SGT is used as a pass transistor, a static memory cell that ensures operational stability can be provided.
  • FIG. 9 is a bird's-eye view of the selection transistor and the pass transistor according to the present invention.
  • 10 is a z cross-sectional view of the pass transistor according to the present invention in FIG.
  • the SGT pass transistor is not required for each static memory cell, but may be provided at the end of the word line and may be provided at the end of the static memory cell array. That is, since at least one word line is required, the area for the step-down circuit can be reduced. Further, since the body of the SGT is completely surrounded by the gate, the threshold voltage does not increase due to the back bias effect in principle. The increment A of the threshold voltage increased by the back bias effect is zero. In other words, a constant threshold voltage can always be set, and when SGT is used as a pass transistor, a static memory cell that ensures operational stability can be provided.
  • n + silicon layer 153 and the first gate wiring 132 are connected by wiring, A power supply voltage may be applied to the seventh n + silicon layer 152. Since the electrode used as the gate electrode of the SGT pass transistor determines the threshold voltage of the transistor by the work function, at least a metal or a metal compound is preferable. Further, when the current driving capability of the SGT pass transistor is insufficient, there may be a plurality of SGT pass transistors.

Abstract

　ＳＧＴを用いた高集積で動作安定性を確保したスタティック型メモリセルを提供することを課題とする。 第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、 で構成されたＳＧＴからなる第１のドライバトランジスタと、 第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、 で構成されたＳＧＴからなる第１の選択トランジスタと、 第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、 で構成されたＳＧＴからなる第１のロードトランジスタと、 前記第２のゲート電極に接続される第１のゲート配線と、 を含む６トランジスタＳＲＡＭセルであって、 前記ドライバトランジスタの島状半導体層の周囲長は、選択トランジスタの島状半導体層の周囲長の二倍未満であることを特徴とし、 第２のゲート電極に印加される電圧は、 選択トランジスタの島状半導体層上部の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とすることにより上記課題を解決する。

Description

半導体装置
この発明は、半導体装置に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
スタティック型メモリセルにおいて、ドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることにより、動作安定性を確保することが知られている（非特許文献１）。
上記ＳＧＴでスタティック型メモリセルを構成しようとすると、動作安定性を確保するためにドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の二倍とすることを実現しようとすると、ゲート幅を２倍にしなければならないため、ドライバトランジスタを２本使用することとなる。すなわち、メモリセル面積の増大となってしまう。もしくは、ゲート幅を二倍にするために、シリコン柱の直径を二倍、もしくは四辺形とし長辺を二倍にしなければならないため、ドライバトランジスタの占有面積の増大となり、これもまたメモリセル面積の増大となる。
特開平２－７１５５６ 特開平２－１８８９６６ 特開平３－１４５７６１
H. Kawasaki, M. Khater, M. Guillorn, N. Fuller, J. Chang, S. Kanakasabapathy, L. Chang, R. Muralidhar, K. Babich, Q. Yang, J. Ott, D. Klaus, E. Kratschmer, E. Sikorski, R. Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita, M. Takayanagi, W. Haensch, and K. Ishimaru, "Demonstration of Highly Scaled FinFET SRAM Cells with High- κ /Metal Gate and Investigation of Characteristic Variability for the 32 nm node and beyond", IEDM, pp.237-240, 2008.
そこで、ＳＧＴを用いた高集積で動作安定性を確保したスタティック型メモリセルを提供することを課題とする。
上記目的を達成するために、本発明のスタティック型メモリセルは、
第１の島状半導体層と、
前記第１の島状半導体層の上部に形成された第１の第１導電型高濃度半導体層と、
前記第１の島状半導体層の下部に形成された第２の第１導電型高濃度半導体層と、
前記第１の第１導電型高濃度半導体層と前記第２の第１導電型高濃度半導体層との間に形成された第１の第２導電型半導体層と、
前記第１の第２導電型半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、
で構成された第１のドライバトランジスタと、
第２の島状半導体層と、
前記第２の島状半導体層の上部に形成された第３の第１導電型高濃度半導体層と、
前記第２の島状半導体層の下部に形成された第４の第１導電型高濃度半導体層と、
前記第３の第１導電型高濃度半導体層と前記第４の第１導電型高濃度半導体層との間に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、
で構成された第１の選択トランジスタと、
第３の島状半導体層と、
前記第３の島状半導体層の上部に形成された第３の第２導電型高濃度半導体層と、
前記第３の島状半導体層の下部に形成された第４の第２導電型高濃度半導体層と、
前記第３の第２導電型高濃度半導体層と前記第４の第２導電型高濃度半導体層との間に形成された第５の第１導電型半導体層と、
前記第５の第１導電型半導体層の周囲に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、
で構成された第１のロードトランジスタと、
前記第２のゲート電極に接続される第１のゲート配線と、
を含む６トランジスタＳＲＡＭセルであって、
前記第１の島状半導体層の周囲長は、前記第２の島状半導体層の周囲長の二倍未満であることを特徴とし、
前記第２のゲート電極に印加される電圧は、
前記第３の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とする。
また、本発明に係る半導体記憶装置は、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成された第１のパストランジスタと、をさらに有し、
前記第７の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
第６の第１導電型高濃度半導体層に電源電圧が印加されることを特徴とする。
また、本発明に係る半導体記憶装置は、
第４の島状半導体層と、
前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
で構成された第１のパストランジスタと、をさらに有し、
前記第６の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
第７の第１導電型高濃度半導体層に電源電圧が印加されることを特徴とする。
また、本発明に係る半導体記憶装置は、前記第４のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする。
　本発明によれば、ドライバトランジスタのゲート幅が、選択トランジスタのゲート幅の二倍未満のとき、選択トランジスタのゲートに印加する電圧を下げることにより、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。また、第１のゲート配線と電源線との間にＳＧＴのパストランジスタを加えることにより、第１のゲート配線に印加する電圧を、ＳＧＴのしきい値電圧分の電圧を降下させることができる。従って、降圧回路のための面積を減少させ、ＳＧＴの占有面積のみで実現できる。すなわち、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
　ＳＧＴはボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
　一方、バルクＭＯＳＦＥＴ、ＳＯＩ　ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ　Ｇａｔｅ　ＭＯＳＦＥＴ、Ｔｒｉ　ｇａｔｅ　ＭＯＳＦＥＴは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。すなわち、バルクＭＯＳＦＥＴ、ＳＯＩ　ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ　Ｇａｔｅ　ＭＯＳＦＥＴ、Ｔｒｉ　ｇａｔｅ　ＭＯＳＦＥＴを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
図１は、本発明に係るスタティック型メモリセルの鳥瞰図である。 図２は、本発明に係るスタティック型メモリセルの、図１におけるＸ１－Ｘ１’断面図である。 図３は、本発明に係るスタティック型メモリセルの、図１におけるＸ２－Ｘ２’断面図である。 図４は、本発明に係るスタティック型メモリセルの回路図である。 図５は、本発明に係るスタティック型メモリセルの回路図である。 図６は、本発明に係るパストランジスタの回路図である。 図７は、本発明に係るスタティック型メモリセルとパストランジスタの回路図である。 図８は、本発明に係るパストランジスタの回路図である。 図９は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。 図１０は、本発明に係るパストランジスタの、図９におけるｚ断面図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
図１に本発明に係るスタティック型メモリセルの鳥瞰図を示し、
図２に本発明に係るスタティック型メモリセルの、図１におけるＸ１－Ｘ１’断面図を示し、
図３に本発明に係るスタティック型メモリセルの、図１におけるＸ２－Ｘ２’断面図を示す。
第１の島状シリコン層１０７と、
前記第１の島状シリコン層１０７の上部に形成された第１のｎ＋シリコン層１１９と、
前記第１の島状シリコン層１０７の下部に形成された第２のｎ＋シリコン層１３５と、
前記第１のｎ＋シリコン層１１９と前記第２のｎ＋シリコン層１３５との間に形成された第１のｐシリコン層１６０と、
前記第１のｐシリコン層１６０の周囲に形成された第１のゲート絶縁膜１１３と、
前記第１のゲート絶縁膜１１３の周囲に形成された少なくとも金属からなる第１のゲート電極１２５と、
で構成された第１のドライバトランジスタ１０１を含む。
第２の島状シリコン層１０９と、
前記第２の島状シリコン層１０９の上部に形成された第３のｎ＋シリコン層１２１と、
前記第２の島状シリコン層１０９の下部に形成された第４のｎ＋シリコン層１３７と、
前記第３のｎ＋シリコン層１２１と前記第４のｎ＋シリコン層１３７との間に形成された第２のｐシリコン層１６２と、
前記第２のｐシリコン層１６２の周囲に形成された第２のゲート絶縁膜１１５と、
前記第２のゲート絶縁膜１１５の周囲に形成された少なくとも金属からなる第２のゲート電極１２７と、
で構成された第１の選択トランジスタ１０３を含む。
第３の島状シリコン層１０８と、
前記第３の島状シリコン層１０８の上部に形成された第３のｐ＋シリコン層１２０と、
前記第３の島状シリコン層１０８の下部に形成された第４のｐ＋シリコン層１３６と、
前記第３のｐ＋シリコン層１２０と前記第４のｐ＋シリコン層１３６との間に形成された第５のｎシリコン層１６１と、
前記第５のｎシリコン層１６１の周囲に形成された第３のゲート絶縁膜１１４と、
前記第３のゲート絶縁膜１１４の周囲に形成された少なくとも金属からなる第３のゲート電極１２６と、
で構成された第１のロードトランジスタ１０２と、
前記第２のゲート電極１２７に接続される第１のゲート配線１３２とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
加えて、第１のゲート電極１２５と第３のゲート電極１２６とに接続されるゲート配線１３１と、
第２のｎ＋シリコン層１３５と第４のｎ＋シリコン層１３７と第４のｐ＋シリコン層１３６とを接続する配線１４１を持つ。
配線１４１は、シリコンもしくは金属とシリコンの化合物が好ましい。
また、
島状シリコン層１１２と、
前記島状シリコン層１１２の上部に形成されたｎ＋シリコン層１２４と、
前記島状シリコン層１１２の下部に形成されたｎ＋シリコン層１４０と、
前記ｎ＋シリコン層１２４と前記ｎ＋シリコン層１４０との間に形成されたｐシリコン層１６５と、
前記ｐシリコン層１６５の周囲に形成されたゲート絶縁膜１１８と、
前記ゲート絶縁膜１１８の周囲に形成された少なくとも金属からなるゲート電極１３０と、
で構成されたドライバトランジスタ１０６を含む。
島状シリコン層１１０と、
前記島状シリコン層１１０の上部に形成されたｎ＋シリコン層１２２と、
前記島状シリコン層１１０の下部に形成されたｎ＋シリコン層１３８と、
前記ｎ＋シリコン層１２２と前記ｎ＋シリコン層１３８との間に形成されたｐシリコン層１６３と、
前記ｐシリコン層１６３の周囲に形成されたゲート絶縁膜１１６と、
前記ゲート絶縁膜１１６の周囲に形成された少なくとも金属からなるゲート電極１２８と、
で構成された選択トランジスタ１０４を含む。
島状シリコン層１１１と、
前記島状シリコン層１１１の上部に形成されたｐ＋シリコン層１２３と、
前記島状シリコン層１１１の下部に形成されたｐ＋シリコン層１３９と、
前記ｐ＋シリコン層１２３と前記ｐ＋シリコン層１３９との間に形成されたｎシリコン層１６４と、
前記ｎシリコン層１６４の周囲に形成されたゲート絶縁膜１１７と、
前記ゲート絶縁膜１１７の周囲に形成された少なくとも金属からなるゲート電極１２９と、
で構成されたロードトランジスタ１０５と、
　前記ゲート電極１２８に接続されるゲート配線１３３とを含む。
ゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
　加えて、ゲート電極１２９とゲート電極１３０とに接続されるゲート配線１３４と、
　ｎ＋シリコン層１４０とｎ＋シリコン層１３８とｐ＋シリコン層１３９とを接続する配線１４２を持つ。
配線１４２は、シリコンもしくは金属とシリコンの化合物が好ましい。
このとき、
　前記第１の島状シリコン層１０７の周囲長Ｗ１は、前記第２の島状シリコン層１０９の周囲長Ｗ２の二倍未満であることを特徴とし、
　前記第２のゲート電極１２７に印加される電圧は、
前記第３のｎ＋シリコン層１２１に印加される電圧より低い。
　前記第１の島状シリコン層１０７の周囲長Ｗ１は、前記第２の島状シリコン層１０９の周囲長Ｗ２の二倍未満とすることにより、ドライバトランジスタの占有面積の増大を抑制し、メモリセル面積の増大を抑制する。二倍未満と記載したが、特にＷ１＝Ｗ２が望ましい。このとき、ドライバトランジスタの占有面積は選択トランジスタの占有面積と同じとなり、高集積化を行うことができるからである。
　また、選択トランジスタの第２のゲート電極１２７に、選択トランジスタの第３のｎ＋シリコン層１２１に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
　図４に、本発明に係るスタティック型メモリセルの回路図を示す。
ゲート配線１３１と配線１４２とが配線もしくはコンタクト１４３により接続され、
ゲート配線１３４と配線１４１とが配線もしくはコンタクト１４４により接続され、
ｎ＋シリコン層１１９にＧＮＤ線１４５が接続され、
ｐ＋シリコン層１２０に電源線１４６が接続され、
ｎ＋シリコン層１２１にビット線１４７が接続され、
ｎ＋シリコン層１２４にＧＮＤ線１４９が接続され、
ｐ＋シリコン層１２３に電源線１４６が接続され、
ｎ＋シリコン層１２２にビット線１４８が接続される。
　図５に、本発明に係るスタティック型メモリセルの回路図を示す。
　図４に本発明のデータ読み出し時の印加電圧を記載したものである。ゲート配線１３２、ゲート電極１２７にＶＤＤ－Ｂの電圧が印加される。ＶＤＤは電源電圧である。Ｂは正の数である。ビットラインには電源電圧ＶＤＤが印加される。従って、選択トランジスタの第２のゲート電極１２７に、選択トランジスタの第３のｎ＋シリコン層１２１に印加される電圧より低い電圧を印加することで、選択トランジスタの電流駆動力を下げ、高集積で動作安定性を確保したスタティック型メモリセルを提供することができる。
　このとき、ＶＤＤ－Ｂの電圧を作成するのに降圧回路を必要とする。もし降圧回路の面積が大きいと、かえって高集積ではなくなる可能性がある。従って、最小の面積で降圧を行うことができる回路構成が必要となる。図６は、本発明に係るパストランジスタの回路図である。パストランジスタは、ドレインに電源電圧ＶＤＤ、ゲートに電源電圧ＶＤＤを入力すると、ソースに電源電圧ＶＤＤからしきい値電圧（Ｖｔｈ０＋Ａ）を引いた値を出力する。ただし、Ｖｔｈ０は、ソースが０Ｖのときのしきい値電圧であり、Ａはバックバイアス効果により増加したしきい値電圧の増加分である。
　このパストランジスタを本発明に係るスタティック型メモリに加える。図７は、本発明に係るスタティック型メモリセルとパストランジスタの回路図である。このパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。
　パストランジスタは、ドレインに電源電圧ＶＤＤ、ゲートに電源電圧ＶＤＤを入力すると、ソースに電源電圧ＶＤＤからしきい値電圧（Ｖｔｈ０＋Ａ）を引いた値を出力する。ただし、Ｖｔｈ０は、ソースが０Ｖのときのしきい値電圧であり、Ａはバックバイアス効果により増加したしきい値電圧の増加分である。従って、バックバイアス効果により増加したしきい値電圧の増加分Ａは、バックバイアスにより変化する。
　図８は、本発明に係るパストランジスタの回路図である。
　バルクＭＯＳＦＥＴ、ＳＯＩ　ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ　Ｇａｔｅ　ＭＯＳＦＥＴ、Ｔｒｉ　ｇａｔｅ　ＭＯＳＦＥＴは、ボディがゲートにより完全に囲われていないため、原理的にバックバイアス効果によりしきい値電圧が増加する。バックバイアス効果により増加したしきい値電圧の増加分Ａは正の数となる。すなわち、バルクＭＯＳＦＥＴ、ＳＯＩ　ＭＯＳＦＥＴ、Ｄｏｕｂｌｅ　Ｇａｔｅ　ＭＯＳＦＥＴ、Ｔｒｉ　ｇａｔｅ　ＭＯＳＦＥＴを本発明のパストランジスタに使用したときには、ソース電圧によりしきい値電圧が変化するため、動作安定性を損なう。
　一方、ＳＧＴは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Ａは０となる。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
　そこで、ＳＧＴをパストランジスタとして使用する。
図９は、本発明に係る選択トランジスタとパストランジスタの鳥瞰図である。
図１０は、本発明に係るパストランジスタの、図９におけるｚ断面図である。
第４の島状シリコン層１５４と、
前記第４の島状シリコン層１５４の上部に形成された第６のｎ＋シリコン層１５３と、
前記第４の島状シリコン層１５４の下部に形成された第７のｎ＋シリコン層１５２と、
前記第６のｎ＋シリコン層１５３と前記第７のｎ＋シリコン層１５２との間に形成された第５のｐシリコン層１６６と、
前記第５のｐシリコン層１６６の周囲に形成された第４のゲート絶縁膜１５５と、
前記第４のゲート絶縁膜１５５の周囲に形成された少なくとも金属からなる第４のゲート電極１５１と、
で構成された第１のパストランジスタ１５０と、をさらに有し、
前記第７のｎ＋シリコン層１５２と前記第１のゲート配線１３２とが配線１５６、コンタクト１５７、配線１５９、コンタクト１５８を介して接続され、
第６のｎ＋シリコン層１５３に電源電圧が印加される。
　このＳＧＴパストランジスタは、スタティック型メモリセル毎に必要ではなく、ワード線の端にあればよく、スタティック型メモリセルアレイの端にあればよい。すなわち、ワード線一本あたり少なくとも一つあればいいので、降圧回路のための面積を減少させることができる。
　また、ＳＧＴは、ボディがゲートにより完全に囲われているため原理的にバックバイアス効果によりしきい値電圧が増加することはない。バックバイアス効果により増加したしきい値電圧の増加分Ａは０となる。すなわち常に一定のしきい値電圧とすることができ、ＳＧＴをパストランジスタとして用いると、動作安定性を確保したスタティック型メモリセルを提供することができる。
　また、前記第６のｎ＋シリコン層１５３と前記第１のゲート配線１３２とを配線により接続し、
第７のｎ＋シリコン層１５２に電源電圧を印加してもよい。
　このＳＧＴパストランジスタのゲート電極に使用される電極は、仕事関数によりトランジスタのしきい値電圧を決めるのであるから、少なくとも金属もしくは金属化合物がよい。
　また、ＳＧＴパストランジスタの電流駆動力が足りない場合は、ＳＧＴパストランジスタは複数あってもよい。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、上述の実施形態によって本発明の技術的範囲が限定されるものではない。また、上記において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にしたものも本発明の技術的範囲に含まれることは、当業者には自明である。
１０１．ドライバトランジスタ
１０２．ロードトランジスタ
１０３．選択トランジスタ
１０４．選択トランジスタ
１０５．ロードトランジスタ
１０６．ドライバトランジスタ
１０７．島状シリコン層
１０８．島状シリコン層
１０９．島状シリコン層
１１０．島状シリコン層
１１１．島状シリコン層
１１２．島状シリコン層
１１３．ゲート絶縁膜
１１４．ゲート絶縁膜
１１５．ゲート絶縁膜
１１６．ゲート絶縁膜
１１７．ゲート絶縁膜
１１８．ゲート絶縁膜
１１９．ｎ＋シリコン層
１２０．ｐ＋シリコン層
１２１．ｎ＋シリコン層
１２２．ｎ＋シリコン層
１２３．ｐ＋シリコン層
１２４．ｎ＋シリコン層
１２５．ゲート電極
１２６．ゲート電極
１２７．ゲート電極
１２８．ゲート電極
１２９．ゲート電極
１３０．ゲート電極
１３１．ゲート配線
１３２．ゲート配線
１３３．ゲート配線
１３４．ゲート配線
１３５．ｎ＋シリコン層
１３６．ｐ＋シリコン層
１３７．ｎ＋シリコン層
１３８．ｎ＋シリコン層
１３９．ｐ＋シリコン層
１４０．ｎ＋シリコン層
１４１．配線
１４２．配線
１４３．配線もしくはコンタクト
１４４．配線もしくはコンタクト
１４５．ＧＮＤ線
１４６．電源線
１４７．ビット線
１４８．ビット線
１４９．ＧＮＤ線
１５０．パストランジスタ
１５１．ゲート電極
１５２．ｎ＋シリコン層
１５３．ｎ＋シリコン層
１５４．島状シリコン層
１５５．ゲート絶縁膜
１５６．配線
１５７．コンタクト
１５８．コンタクト
１５９．配線
１６０．ｐシリコン層
１６１．ｎシリコン層
１６２．ｐシリコン層
１６３．ｐシリコン層
１６４．ｎシリコン層
１６５．ｐシリコン層
１６６．ｐシリコン層

Claims (4)

  1. 第１の島状半導体層と、
    前記第１の島状半導体層の上部に形成された第１の第１導電型高濃度半導体層と、
    前記第１の島状半導体層の下部に形成された第２の第１導電型高濃度半導体層と、
    前記第１の第１導電型高濃度半導体層と前記第２の第１導電型高濃度半導体層との間に形成された第１の第２導電型半導体層と、
    前記第１の第２導電型半導体層の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された少なくとも金属からなる第１のゲート電極と、
    で構成された第１のドライバトランジスタと、
    第２の島状半導体層と、
    前記第２の島状半導体層の上部に形成された第３の第１導電型高濃度半導体層と、
    前記第２の島状半導体層の下部に形成された第４の第１導電型高濃度半導体層と、
    前記第３の第１導電型高濃度半導体層と前記第４の第１導電型高濃度半導体層との間に形成された第２の第２導電型半導体層と、
    前記第２の第２導電型半導体層の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された少なくとも金属からなる第２のゲート電極と、
    で構成された第１の選択トランジスタと、
    第３の島状半導体層と、
    前記第３の島状半導体層の上部に形成された第３の第２導電型高濃度半導体層と、
    前記第３の島状半導体層の下部に形成された第４の第２導電型高濃度半導体層と、
    前記第３の第２導電型高濃度半導体層と前記第４の第２導電型高濃度半導体層との間に形成された第５の第１導電型半導体層と、
    前記第５の第１導電型半導体層の周囲に形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜の周囲に形成された少なくとも金属からなる第３のゲート電極と、
    で構成された第１のロードトランジスタと、
    前記第２のゲート電極に接続される第１のゲート配線と、
    を含む６トランジスタＳＲＡＭセルであって、
    前記第１の島状半導体層の周囲長は、前記第２の島状半導体層の周囲長の二倍未満であることを特徴とし、
    前記第２のゲート電極に印加される電圧は、
    前記第３の第１導電型高濃度半導体層に印加される電圧より低いことを特徴とする半導体装置。
  2. 第４の島状半導体層と、
    前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
    前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
    前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
    前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
    で構成された第１のパストランジスタと、をさらに有し、
    前記第７の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
    第６の第１導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項１に記載の半導体装置。
  3. 第４の島状半導体層と、
    前記第４の島状半導体層の上部に形成された第６の第１導電型高濃度半導体層と、
    前記第４の島状半導体層の下部に形成された第７の第１導電型高濃度半導体層と、
    前記第６の第１導電型高濃度半導体層と前記第７の第１導電型高濃度半導体層との間に形成された第５の第２導電型半導体層と、
    前記第５の第２導電型半導体層の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された少なくとも金属からなる第４のゲート電極と、
    で構成された第１のパストランジスタと、をさらに有し、
    前記第６の第１導電型高濃度半導体層と前記第１のゲート配線とが配線により接続され、
    第７の第１導電型高濃度半導体層に電源電圧が印加されることを特徴とする請求項１に記載の半導体装置。
  4. 前記第４のゲート電極に印加される電圧は、前記電源電圧であることを特徴とする請求項２および３に記載の半導体装置。
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