JP5701831B2 - パスゲートを備えた半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、パスゲートを備えた半導体記憶装置に関する。
近年、シリコン基板上に形成されるＬＳＩにおいて、素子の微細化により高性能化が進んでいる。ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いた場合、微細化が進むに従って電源電圧の低減やリーク電流の抑制が難しくなってきているため、さらなる低消費電力のＬＳＩの実現は困難である。
３端子トンネルトランジスタは、ドレインとチャネルの間に出来るｐ―ｎ接合のトンネル電流をゲート電圧によってコントロールするものである。トンネルトランジスタのＩｄ―Ｖｇ特性はＭＩＳＦＥＴと比較して急峻に変化するため、電源電圧及び消費電力の低減が期待できる。
トンネルトランジスタはソースとドレインの導電型が異なっており、例えばＮ型トンネルトランジスタでは、ソースはＰ型であり、ドレインはＮ型である。このため、ゲート・ソース間電圧がゼロである場合、ソースに対してドレインに正の電圧が印加されてもカットオフできるが、ドレインに対してソースに正電圧が印加されるとカットオフできないという特性を有する。
このような特性のため、１つのＭＩＳＦＥＴで構成された双方向の電流をコントロールするパスゲートにおいて、ＭＩＳＦＥＴをそのままトンネルトランジスタに置き換えると、双方向の電流をカットオフできない。
特開２０１２−８４７９７号公報
本発明が解決しようとする課題は、トンネルトランジスタを用いたカットオフ特性を改善できるパスゲートを備えた半導体記憶装置を提供することである。
一実施形態によれば、半導体記憶装置は、半導体層に形成されたＳＲＡＭセルを備える。前記ＳＲＡＭセルは、Ｎ型ソース領域とＰ型ドレイン領域を各々有する第１及び第２のロードトランジスタと、Ｐ型ソース領域とＮ型ドレイン領域を各々有する第１及び第２のドライバトランジスタと、パスゲートで各々構成された第１及び第２のトランスファゲートと、を有する。前記パスゲートは、第１のトンネルトランジスタと、第２のトンネルトランジスタと、を有する。前記第１のトンネルトランジスタは、ソース又はドレイン領域としての第１導電型の第１拡散領域と、ドレイン又はソース領域としての第２導電型の第２拡散領域と、制御電圧が供給されるゲート電極と、を有する。前記第２のトンネルトランジスタは、ソース又はドレイン領域としての第１導電型の第１拡散領域と、前記第１のトンネルトランジスタの前記第２拡散領域に電気的に接続されたドレイン又はソース領域としての第２導電型の第２拡散領域と、前記第１のトンネルトランジスタの前記ゲート電極に電気的に接続されたゲート電極と、を有する。前記第１及び第２のロードトランジスタ、並びに、前記第１及び第２のドライバトランジスタは、トンネルトランジスタである。
（ａ）は、Ｎ型のトンネルトランジスタの構造を示す断面図であり、（ｂ）は、Ｎ型のトンネルトランジスタの回路記号を示す図である。 （ａ）は、第１の実施形態に係るパスゲートの回路図であり、（ｂ）は、第１の実施形態に係る他のパスゲートの回路図である。 （ａ）は、第１の実施形態の変形例に係るパスゲートの回路図であり、（ｂ）は、第１の実施形態の変形例に係る他のパスゲートの回路図である。 第２の実施形態に係る半導体記憶装置のＳＲＡＭセルの回路図である。 図４のＳＲＡＭセルにおける読み出し時の各部の電圧の例を示す図である。 （ａ）〜（ｃ）は、図４のＳＲＡＭセルのレイアウトを概略的に示す図である。 （ａ）〜（ｃ）は、それぞれ図６（ａ）〜（ｃ）のレイアウトにコンタクトプラグも表示した図である。 （ａ）〜（ｃ）は、第３の実施形態に係るＳＲＡＭセルのレイアウトを概略的に示す図である。 （ａ），（ｂ）は、第４の実施形態に係るＳＲＡＭセルのレイアウトを概略的に示す図である。 （ａ），（ｂ）は、それぞれ図９（ａ），（ｂ）のレイアウトにコンタクトプラグも表示した図である。 （ａ），（ｂ）は、第５の実施形態に係るＳＲＡＭセルのレイアウトを概略的に示す図である。 （ａ），（ｂ）は、それぞれ図１１（ａ），（ｂ）のレイアウトにコンタクトプラグも表示した図である。 比較例のＳＲＡＭセルの回路図である。
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１（ａ）は、Ｎ型のトンネルトランジスタの構造を示す断面図であり、図１（ｂ）は、Ｎ型のトンネルトランジスタの回路記号を示す図である。
図１（ａ）に示すように、Ｎ型のトンネルトランジスタは、半導体基板（半導体層）１に設けられており、Ｐ（Ｐ＋）型ソース領域Ｓと、Ｎ（Ｎ＋）型ドレイン領域Ｄと、ゲート絶縁膜Ｇｏｘと、ゲート電極Ｇと、を有する。このように、トンネルトランジスタはソース領域とドレイン領域の導電型が異なる。
半導体基板１は、例えば、Ｓｉ結晶等のＳｉ系結晶からなり、真性又はＰ型の基板である。Ｐ型ソース領域ＳとＮ型ドレイン領域Ｄは、半導体基板１の表面に設けられている。
ゲート絶縁膜Ｇｏｘは、Ｐ型ソース領域ＳとＮ型ドレイン領域Ｄとの間の半導体基板１の表面上に設けられている。
ゲート電極Ｇは、ゲート絶縁膜Ｇｏｘ上に設けられている。ゲート電極Ｇは、例えば、導電型不純物を含むＳｉ系多結晶、金属、またはそれらの積層体からなり、図示する例ではＮ（Ｎ＋）型のＳｉ系多結晶からなる。
トンネルトランジスタの周囲は、素子分離領域２で囲まれている。素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）構造を有し、ＳｉＯ２等の絶縁材料が埋め込まれる。
このトンネルトランジスタは、半導体のバンド間トンネルを利用した電界効果型トンネルトランジスタ（ＴＦＥＴ）である。
本実施形態では、図１（ｂ）に示すように、このトンネルトランジスタを、Ｐ型ソース領域Ｓ側にダイオードの記号を有する回路記号で表す。
図２（ａ）は、第１の実施形態に係るパスゲートの回路図であり、図２（ｂ）は、第１の実施形態に係る他のパスゲートの回路図である。図２（ａ）、（ｂ）に示すように、パスゲートは、第１のトンネルトランジスタＴ１と、第２のトンネルトランジスタＴ２と、を備える。第１及び第２のトンネルトランジスタＴ１，Ｔ２は、図１（ａ），（ｂ）で説明したＮ型のトンネルトランジスタである。
まず、図２（ａ）のパスゲートについて説明する。
第１のトンネルトランジスタＴ１は、Ｐ型ソース領域（第１導電型の第１拡散領域）Ｓと、Ｎ型ドレイン領域（第２導電型の第２拡散領域）Ｄと、制御電圧ＶＣが供給されるゲート電極Ｇと、を有する。
第２のトンネルトランジスタＴ２は、Ｐ型ソース領域Ｓと、第１のトンネルトランジスタＴ１のＮ型ドレイン領域Ｄに電気的に接続されたＮ型ドレイン領域Ｄと、第１のトンネルトランジスタＴ１のゲート電極Ｇに電気的に接続されたゲート電極Ｇと、を有する。
第１のトンネルトランジスタＴ１のＰ型ソース領域Ｓの電圧を、電圧Ｖ１として、第２のトンネルトランジスタＴ２のＰ型ソース領域Ｓの電圧を、電圧Ｖ２とする。
このパスゲートのオフ時には、第１及び第２のトンネルトランジスタＴ１，Ｔ２の何れかが電流をカットオフするため電流が流れない。例えば、制御電圧ＶＣと電圧Ｖ１が接地電圧であり、電圧Ｖ２が正の電圧である場合、第１のトンネルトランジスタＴ１のＮ型ドレイン領域ＤとＰ型ソース領域Ｓの間のダイオードが逆方向にバイアスされるため、第１のトンネルトランジスタＴ１が電流をカットオフする。また、制御電圧ＶＣと電圧Ｖ２が接地電圧であり、電圧Ｖ１が正の電圧である場合、第２のトンネルトランジスタＴ２のＮ型ドレイン領域ＤとＰ型ソース領域Ｓの間のダイオードが逆方向にバイアスされるため、第２のトンネルトランジスタＴ２が電流をカットオフする。
パスゲートのオン時には、第１及び第２のトンネルトランジスタＴ１，Ｔ２の何れか一方がトランジスタとして動作し、他方のトンネルトランジスタのダイオードが順方向にバイアスされるため、電流が流れる。
例えば、電圧Ｖ１が接地電圧であり、制御電圧ＶＣと電圧Ｖ２が正の電圧である場合、第１のトンネルトランジスタＴ１にトンネル電流が流れ、第２のトンネルトランジスタＴ２のＮ型ドレイン領域ＤとＰ型ソース領域Ｓの間のダイオードが順方向にバイアスされるため、パスゲートに電流が流れる。また、電圧Ｖ２が接地電圧であり、制御電圧ＶＣと電圧Ｖ１が正の電圧である場合、第２のトンネルトランジスタＴ２にトンネル電流が流れ、第１のトンネルトランジスタＴ１のＮ型ドレイン領域ＤとＰ型ソース領域Ｓの間のダイオードが順方向にバイアスされるため、パスゲートに電流が流れる。
図２（ｂ）のように、第１及び第２のトンネルトランジスタＴ１，Ｔ２のＰ型ソース領域Ｓ同士を接続しても、図２（ａ）と同様に動作する。
つまり、第１のトンネルトランジスタＴ１は、Ｎ型ドレイン領域（第１導電型の第１拡散領域）Ｄと、Ｐ型ソース領域（第２導電型の第２拡散領域）Ｓと、制御電圧ＶＣが供給されるゲート電極Ｇと、を有する。
第２のトンネルトランジスタＴ２は、Ｎ型ドレイン領域Ｄと、第１のトンネルトランジスタＴ１のＰ型ソース領域Ｓに電気的に接続されたＰ型ソース領域Ｓと、第１のトンネルトランジスタＴ１のゲート電極Ｇに電気的に接続されたゲート電極Ｇと、を有する。
第１のトンネルトランジスタＴ１のＮ型ドレイン領域Ｄの電圧を、電圧Ｖ１として、第２のトンネルトランジスタＴ２のＮ型ドレイン領域Ｄの電圧を、電圧Ｖ２とする。
但し、ゲートと基板の電位差でオン／オフが決定されるＭＩＳＦＥＴと異なり、第１及び第２のトンネルトランジスタＴ１，Ｔ２は、ゲート・ソース間の電位差（Ｖｇｓ）でオン／オフが決定される。従って、確実にオンさせるためには、ソース領域Ｓの電位は接地電圧（グランド）である事が好ましい。つまり、図１（ａ）のように、Ｎ型ドレイン領域Ｄ，Ｄ同士が接続され、Ｐ型ソース領域Ｓに接地電圧を供給可能な方が好ましい。
このように本実施形態によれば、第１及び第２のトンネルトランジスタＴ１，Ｔ２のソース領域Ｓ，Ｓ同士又はドレイン領域Ｄ，Ｄ同士、即ち同一導電型の拡散領域同士を電気的に接続しているので、パスゲートのオフ時には、電圧Ｖ１，Ｖ２の何れが高い場合であっても、一方のトンネルトランジスタのダイオードが逆方向にバイアスされて電流が流れない。従って、双方向の電流を確実にカットオフできる。また、パスゲートのオン時には、電圧Ｖ１，Ｖ２の何れが高い場合であっても、一方のトンネルトランジスタがトンネル電流を流すと共に、他方のトンネルトランジスタのダイオードが順方向にバイアスされるため、双方向に電流を流すことができる。
従って、トンネルトランジスタを用いたパスゲートにおいて、カットオフ特性を改善して、ＭＩＳＦＥＴのパスゲートと同様のカットオフ特性を得る事ができる。
また、パスゲートを備える半導体装置において、全てのトランジスタとしてトンネルトランジスタを用いることができるので、生産コスト及び消費電力を低減できる。
（第１の実施形態の変形例）
Ｐ型のトンネルトランジスタを用いても、第１の実施形態と同様にパスゲートを構成できる。
図３（ａ）は、第１の実施形態の変形例に係るパスゲートの回路図であり、図３（ｂ）は、第１の実施形態の変形例に係る他のパスゲートの回路図である。
図３（ａ）のパスゲートでは、第１のトンネルトランジスタＴ１は、Ｐ型ドレイン領域（第１導電型の第１拡散領域）Ｄと、Ｎ型ソース領域（第２導電型の第２拡散領域）Ｓと、制御電圧ＶＣが供給されるゲート電極Ｇと、を有する。
第２のトンネルトランジスタＴ２は、Ｐ型ドレイン領域Ｄと、第１のトンネルトランジスタＴ１のＮ型ソース領域Ｓに電気的に接続されたＮ型ソース領域Ｓと、第１のトンネルトランジスタＴ１のゲート電極Ｇに電気的に接続されたゲート電極Ｇと、を有する。
図３（ｂ）のパスゲートでは、第１のトンネルトランジスタＴ１は、Ｎ型ソース領域（第１導電型の第１拡散領域）Ｓと、Ｐ型ドレイン領域（第２導電型の第２拡散領域）Ｄと、制御電圧ＶＣが供給されるゲート電極Ｇと、を有する。
第２のトンネルトランジスタＴ２は、Ｎ型ソース領域Ｓと、第１のトンネルトランジスタＴ１のＰ型ドレイン領域Ｄに電気的に接続されたＰ型ドレイン領域Ｄと、第１のトンネルトランジスタＴ１のゲート電極Ｇに電気的に接続されたゲート電極Ｇと、を有する。
これらのパスゲートも、図２（ａ），（ｂ）のパスゲートと同様な動作原理で、オフ時に双方向の電流を確実にカットオフできる。
（第２の実施形態）
本実施形態は、第１の実施形態のパスゲートを備えるＳＲＡＭ（Static Random Access Memory）に関する。
図４は、第２の実施形態に係る半導体記憶装置のＳＲＡＭセル５の回路図である。
本実施形態の半導体記憶装置は、８トランジスタ型のＳＲＡＭである。ＳＲＡＭは、マトリクス状に配列された複数のＳＲＡＭセル５を有する。図４に示すように、ＳＲＡＭセル５は、Ｐ型の第１及び第２のロードトランジスタＬ１，Ｌ２と、Ｎ型の第１及び第２のドライバトランジスタＤ１，Ｄ２と、第１及び第２のトランスファゲートＴＧ１，ＴＧ２と、を有する。
第１及び第２のトランスファゲートＴＧ１，ＴＧ２は、それぞれ第１の実施形態の図１（ａ）のパスゲートで構成されている。第１及び第２のドライバトランジスタＤ１，Ｄ２、並びに、第１及び第２のロードトランジスタＬ１，Ｌ２は、第１の実施形態で説明したトンネルトランジスタである。詳細な回路接続は、レイアウトを参照して後述する。
第１のトランスファゲートＴＧ１の第１及び第２のトンネルトランジスタＴ１，Ｔ２のゲート電極と、第２のトランスファゲートＴＧ２の第１及び第２のトンネルトランジスタＴ３，Ｔ４のゲート電極に、ワード線ＷＬが接続されている。ワード線ＷＬに接地電圧が供給されると、ビット線ＢＬの電圧と第１のロードトランジスタＬ１のゲート電圧の何れが高い場合であっても、第１のトランスファゲートＴＧ１は、確実にカットオフする。同様に、第２のトランスファゲートＴＧ２も、確実にカットオフする。従って、本実施形態のＳＲＡＭでは、誤書き込みを防止できる。
図５は、図４のＳＲＡＭセルにおける読み出し時の各部の電圧の例を示す図である。
第１の実施形態で説明した「Ｖｇｓによってオン／オフが決定される」というトンネルトランジスタの特性のために、ＳＲＡＭの読み出しを考える場合、ワード線ＷＬのハイの電圧が電源電圧Ｖｃｃと等しいと、データ（第１のロードトランジスタＬ１のゲート電圧）がハイの側のトランスファゲートＴＧ１はオフになる。よって、読み出したデータの反転が起こりやすい。このことは、Read Disturbの懸念が増大する事を意味する。これを回避するため、電源電圧Ｖｃｃを昇圧して、ワード線ＷＬには電源電圧Ｖｃｃより高い電圧が供給されるようにすればよい。これにより、データがハイ側のトランスファゲートＴＧ１又はＴＧ２も確実にオンになる。
次に、ＳＲＡＭセル５のレイアウトについて、図６，７を参照して説明する。フットプリント面積を小さくするために様々なレイアウトが考えられるが、ここでは一例について説明する。
図６（ａ）〜（ｃ）は、図４のＳＲＡＭセル５のレイアウトを概略的に示す図である。図６（ａ）〜（ｃ）は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のレイアウトが互いに異なる。図７（ａ）〜（ｃ）は、それぞれ図６（ａ）〜（ｃ）のレイアウトにコンタクトプラグも表示した図である。
まず、図６（ａ），７（ａ）について説明する。図中のＷ方向およびＢ方向は、それぞれワード線の長さ方向およびビット線の長さ方向を表す。
第１のロードトランジスタＬ１は、Ｎ型ソース領域３１とＰ型ドレイン領域２１を有する。また、第２のロードトランジスタＬ２は、Ｎ型ソース領域３２とＰ型ドレイン領域２２を有する。
第１のドライバトランジスタＤ１は、Ｐ型ソース領域２３とＮ型ドレイン領域３３を有する。また、第２のドライバトランジスタＤ２は、Ｐ型ソース領域２３とＮ型ドレイン領域３４を有する。
第１のトランスファゲートＴＧ１の第１のトンネルトランジスタＴ１は、Ｐ型ソース領域２４とＮ型ドレイン領域３５を有する。第１のトランスファゲートＴＧ１の第２のトンネルトランジスタＴ２は、Ｐ型ソース領域２６とＮ型ドレイン領域３７を有する。
第２のトランスファゲートＴＧ２の第１のトンネルトランジスタＴ３は、Ｐ型ソース領域２５とＮ型ドレイン領域３６を有する。第２のトランスファゲートＴＧ２の第２のトンネルトランジスタＴ４は、Ｐ型ソース領域２７とＮ型ドレイン領域３８を有する。
Ｐ型ドレイン領域２１，２２と、Ｐ型ソース領域２３，２４，２５，２６，２７と、Ｎ型ソース領域３１，３２と、Ｎ型ドレイン領域３３，３４，３５，３６，３７，３８は、素子分離領域２により区画された半導体基板１上の領域である活性領域中に形成される。
ゲート電極（第１の共有ゲート電極）１１は、第１のロードトランジスタＬ１と第１のドライバトランジスタＤ１に共有される。ゲート電極（第２の共有ゲート電極）１２は、第２のロードトランジスタＬ２と第２のドライバトランジスタＤ２に共有される。
第１のトランスファゲートＴＧ１の第１のトンネルトランジスタＴ１のゲート電極と、第２のトランスファゲートＴＧ２の第１のトンネルトランジスタＴ３のゲート電極は、一体的に形成されてＷ方向に延びたゲート電極（第３の共有ゲート電極）１３となっている。
第１のトランスファゲートＴＧ１の第２のトンネルトランジスタＴ２のゲート電極と、第２のトランスファゲートＴＧ２の第２のトンネルトランジスタＴ４のゲート電極は、一体的に形成されてＷ方向に延びたゲート電極（第４の共有ゲート電極）１４となっている
ゲート電極１１〜１４は、第１の実施形態で説明したように構成される。
図７（ａ）に示すように、コンタクトプラグ４１、４２は、Ｎ型ソース領域３１、３２にそれぞれ接続される。コンタクトプラグ４３，４４，４５，４６，４７，４８は、Ｎ型ドレイン領域３３，３４，３５，３６，３７，３８にそれぞれ接続される。コンタクトプラグ５３，５４，５５，５６，５７は、Ｐ型ソース領域２３，２４，２５，２６，２７にそれぞれ接続される。また、シェアードコンタクトプラグ５１、５２は、Ｐ型ドレイン領域２１、２２にそれぞれ接続される。
コンタクトプラグ４１〜４８、５３〜５７、およびシェアードコンタクトプラグ５１、５２は、Ｗ等の金属からなる。
Ｎ型ソース領域３１、３２には、コンタクトプラグ４１、４２を介して電源電圧（Ｖｃｃ）が印加される。Ｐ型ソース領域２３には、コンタクトプラグ５３を介して接地電圧等の基準電源電圧（Ｖｓｓ）が印加される。
Ｐ型ソース領域２６，２７に、それぞれコンタクトプラグ５６，５７を介してビット線ＢＬ，ＢＬＢ（図示せず）が接続される。ゲート電極１３，１４に、コンタクトプラグ６１〜６４を介してビット線ＢＬ，ＢＬＢと交差するワード線ＷＬ（図示せず）が接続される。
コンタクトプラグ４３，５４とシェアードコンタクトプラグ５１は上層の配線（図示せず）を介して接続され、ゲート電極１２、Ｐ型ドレイン領域２１、Ｎ型ドレイン領域３３、及び、Ｐ型ソース領域２４は、互いに電気的に接続されている。
また、コンタクトプラグ４４，５５とシェアードコンタクトプラグ５２は他の上層の配線（図示せず）を介して接続され、ゲート電極１１、Ｐ型ドレイン領域２２、Ｎ型ドレイン領域３４、及び、Ｐ型ソース領域２５は、互いに電気的に接続されている。
コンタクトプラグ４５，４７は上層の配線（図示せず）を介して接続され、ｎ型ドレイン領域３５，３７は、互いに電気的に接続されている。
コンタクトプラグ４６，４８は上層の配線（図示せず）を介して接続され、ｎ型ドレイン領域３６，３８は、互いに電気的に接続されている。
本実施形態のＳＲＡＭセル５においては、第１及び第２のロードトランジスタＬ１、Ｌ２は１つの活性領域を共有しておらず、Ｐ型ドレイン領域２１、２２が素子分離領域２を挟んで隣接している。そのため、Ｐ型ドレイン領域２１、２２とＰ型ソース領域２３がまとまって配置される。
なお、第１及び第２のロードトランジスタＬ１、Ｌ２は、それぞれＳＲＡＭセル５のＷ方向に隣接する他のＳＲＡＭセルのロードトランジスタと活性領域を共有する。
つまり、第１及び第２のロードトランジスタＬ１，Ｌ２のＮ型ソース領域３１，３２、並びに、第１及び第２のドライバトランジスタＤ１，Ｄ２のＮ型ドレイン領域３３，３４は、第１及び第２のロードトランジスタＬ１，Ｌ２のＰ型ドレイン領域２１，２２、並びに、第１及び第２のドライバトランジスタＤ１，Ｄ２のＰ型ソース領域２３のうちの任意の２つの領域の間以外の領域に設けられている。
また、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のＮ型ドレイン領域３５〜３８は、まとまって配置されている。つまり、第１及び第２のトランスファゲートＴＧ１，ＴＧ２の４つのＰ型ソース領域２４〜２７は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２の４つのＮ型ドレイン領域３５〜３８のうちの任意の２つの領域の間以外の領域に設けられている。
さらに、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のＰ型ソース領域２４，２５も、Ｐ型ドレイン領域２１、２２及びＰ型ソース領域２３とまとまって配置されている。
そのため、これらの不純物拡散領域を形成するためのイオン注入に用いるマスクのパターンが複雑にならず、比較的容易にリソグラフィを行うことができる。また、リソグラフィの解像が容易になるため、パターンのエッジ部分に揺らぎが発生するおそれが少ない。従って、トランジスタ特性のばらつきを抑えることができる。
次に、図６（ｂ），７（ｂ）について説明する。
第１のトランスファゲートＴＧ１において、第１のトンネルトランジスタＴ１のＰ型ソース領域２４、Ｎ型ドレイン領域３５、第２のトンネルトランジスタＴ２のＮ型ドレイン領域３７、及び、Ｐ型ソース領域２６は、この順にＢ方向に沿って設けられている。
第２のトランスファゲートＴＧ２において、第１のトンネルトランジスタＴ３のＰ型ソース領域２５、Ｎ型ドレイン領域３６、第２のトンネルトランジスタＴ４のＮ型ドレイン領域３８、及び、Ｐ型ソース領域２７は、この順にＢ方向に沿って、且つ、第１及び第２のトンネルトランジスタＴ１，Ｔ２のＰ型ソース領域２４，２６及びＮ型ドレイン領域３５，３７とほぼ平行に設けられている。
この例では、ＳＲＡＭセル５のサイズは、図６（ａ）と比して、Ｂ方向に大きくなる。しかし、Ｎ型ドレイン領域３５とＮ型ドレイン領域３７の間隔を、ウェル分離に必要なだけ広くできる。
次に、図６（ｃ），７（ｃ）について説明する。
第１及び第２のトランスファゲートＴＧ１，ＴＧ２のゲート電極は、一体的に形成されてＷ方向に延びたゲート電極（第３の共有ゲート電極）１５となっている。
第１のトランスファゲートＴＧ１の２つのＰ型ソース領域２４，２６は、素子分離領域２を挟んで隣り合うと共にゲート電極１５の一方の側に設けられている。第１のトランスファゲートＴＧ１の２つのＮ型ドレイン領域３５，３７は、素子分離領域２を挟んで隣り合うと共にゲート電極１５の他方の側に設けられている。
第２のトランスファゲートＴＧ２の２つのＰ型ソース領域２５，２７は、素子分離領域２を挟んで隣り合うと共にゲート電極１５の一方の側に設けられている。第２のトランスファゲートＴＧ２の２つのＮ型ドレイン領域３６，３８は、素子分離領域２を挟んで隣り合うと共にゲート電極１５の他方の側に設けられている。
この例では、ゲート電極の数を減らすことができると共に、ＳＲＡＭセル５のＢ方向のサイズを小さくできる。また、Ｐ型ドレイン領域２１、２２及びＰ型ソース領域２３〜２７がまとまって配置される。
このように本実施形態によれば、第１の実施形態のパスゲートでＳＲＡＭセル５のトランスファゲートＴＧ１，ＴＧ２を構成したので、ＳＲＡＭセル５の全てのトランジスタとしてトンネルトランジスタを用いても、誤書き込みが発生しないようにできる。従って、生産コスト及び消費電力を低減できる。
（比較例）
ここで、発明者等が知得する比較例のＳＲＡＭセルについて説明する。
図１３は、比較例のＳＲＡＭセルの回路図である。このＳＲＡＭセルは、６トランジスタ型の既存のＳＲＡＭセルの全てのＭＩＳＦＥＴをトンネルトランジスタに置き換えたものである。つまり、トランスファゲートＴＧ１１，ＴＧ１２は、それぞれ１つのトンネルトランジスタで構成されている。
このＳＲＡＭセルにおいて、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電圧がローであり、ビット線ＢＬの電圧がハイになった場合、ワード線ＷＬの電圧が０Ｖの選択されていないトランスファゲートＴＧ１１のＰ型ソース領域からＮ型ドレイン領域に電流が流れてしまう。これにより、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電圧がローからハイに変わる。即ち、誤書き込みが発生する。
従って、トランスファゲートＴＧ１１，ＴＧ１２としては、ワード線ＷＬの電圧が０Ｖの時に確実にオフになるＭＩＳＦＥＴを用いる必要がある。この場合には、トンネルトランジスタとＭＩＳＦＥＴが混在しているため、第２の実施形態よりも生産コストが高く、消費電力も高い。
（第３の実施形態）
本実施形態は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２が、それぞれ第１の実施形態の図１（ｂ）のパスゲートで構成されている点が、第２の実施形態と異なる。
図８（ａ）〜（ｃ）は、第３の実施形態に係るＳＲＡＭセル５のレイアウトを概略的に示す図である。図８（ａ）〜（ｃ）は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のレイアウトが互いに異なり、それぞれ図６（ａ）〜（ｃ）に対応する。図８（ａ）〜（ｃ）では、図６（ａ）〜（ｃ）と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
第１及び第２のトランスファゲートＴＧ１，ＴＧ２が、それぞれ図１（ｂ）のパスゲートで構成されているため、図８（ａ）〜（ｃ）に示すように、第１及び第２のトンネルトランジスタＴ１〜Ｔ４のそれぞれにおいて、Ｐ型ソース領域２４〜２７とＮ型ドレイン領域３５〜３８が図６（ａ）〜（ｃ）に比してＢ方向に反転して配置されている。
従って、Ｎ型ドレイン領域３５，３６は、それぞれＮ型ドレイン領域３３，３４の近くに配置できる。さらに、図８（ｃ）では、Ｎ型ドレイン領域３７，３８も、それぞれＮ型ドレイン領域３３，３４の近くに配置できる。よって、これらの不純物拡散領域を形成するためのイオン注入に用いるマスクのパターンが複雑にならない。
図６，７の第２の実施形態は、図８の本実施形態の場合と比較して、前述の様に、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のＰ型ソース領域２４〜２７の電位が安定しており、ＳＲＡＭの特性を向上させる事ができる。しかし、イオン注入のデザインが図８の本実施形態に比してより細かいため、イオン注入のパターニングに合わせ精度が要求され、高コスト化する可能性がある。
上記第１から第３の実施形態で説明したように、トンネルトランジスタは半導体基板とソース領域が電気的に分離できないため、シリコン基板上で作成したトンネルトランジスタはデバイス毎に素子分離を行う必要がある。従って、電気的に接続される２つの拡散領域の間に素子分離領域２が設けられるため、これらの拡散領域のコンタクトプラグを共有化できない。
一方で、ＳＯＩ基板を用いる場合は、ＳＯＩ基板の半導体層がトンネルトランジスタ毎に分離されるため、電気的に接続される２つの拡散領域を一体的に形成でき、これらの拡散領域のコンタクトプラグを共有化できる。ＳＯＩ基板を用いたＳＲＡＭについて以下に説明する。
（第４の実施形態）
本実施形態は、ＳＲＡＭセル５がＳＯＩ基板に形成されている点が、第２の実施形態と異なる。
図９（ａ），（ｂ）は、第４の実施形態に係るＳＲＡＭセル５のレイアウトを概略的に示す図である。図９（ａ），（ｂ）は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のレイアウトが互いに異なり、それぞれ図６（ｂ），（ｃ）に対応する。図１０（ａ），（ｂ）は、それぞれ図９（ａ），（ｂ）のレイアウトにコンタクトプラグも表示した図である。図９（ａ），（ｂ）では、図６（ｂ），（ｃ）と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
まず、図９（ａ），１０（ａ）について説明する。ＳＲＡＭセル５は、ＳＯＩ基板に形成されている。そのため、以下の点が第２の実施形態と異なる。
第１のトランスファゲートＴＧ１において、第１及び第２のトンネルトランジスタＴ１，Ｔ２のＮ型ドレイン領域３５，３７は一体的に形成されている。第２のトランスファゲートＴＧ２において、第１及び第２のトンネルトランジスタＴ３，Ｔ４のＮ型ドレイン領域３６，３８は一体的に形成されている。
そのため、図１０（ａ）に示すように、Ｎ型ドレイン領域３５〜３８にはコンタクトプラグを接続する必要がない。
また、Ｎ型ドレイン領域３３とＰ型ソース領域２４は、接している。Ｎ型ドレイン領域３４とＰ型ソース領域２５は、接している。そのため、図１０（ａ）に示すように、Ｎ型ドレイン領域３３とＰ型ソース領域２４の接している部分に、コンタクトプラグ７１が接続されている。Ｎ型ドレイン領域３４とＰ型ソース領域２５の接している部分に、コンタクトプラグ７２が接続されている。
従って、図６（ｂ）よりも、Ｂ方向のセルサイズを小さくできると共に、コンタクトプラグの数を減らすことができる。
次に、図９（ｂ），１０（ｂ）について説明する。
この例でも、Ｎ型ドレイン領域３３とＰ型ソース領域２４は、接している。Ｎ型ドレイン領域３４とＰ型ソース領域２５は、接している。そのため、図１０（ｂ）に示すように、Ｎ型ドレイン領域３３とＰ型ソース領域２４の接している部分に、コンタクトプラグ７１が接続されている。Ｎ型ドレイン領域３４とＰ型ソース領域２５の接している部分に、コンタクトプラグ７２が接続されている。
また、第１のトランスファゲートＴＧ１の平行に配置された２つのＮ型ドレイン領域３５，３７の端部は、一体的に形成されている。第２のトランスファゲートＴＧ２の平行に配置された２つのＮ型ドレイン領域３６，３８の端部は、一体的に形成されている。
従って、図６（ｃ）よりも、Ｂ方向のセルサイズを小さくできると共に、コンタクトプラグの数を減らすことができる。
このように、ＳＯＩ基板を用いた場合、図６，７と比較してレイアウトを単純にすることができるが、ＳＯＩ基板はシリコン基板よりも高価である。
（第５の実施形態）
本実施形態は、ＳＲＡＭセル５がＳＯＩ基板に形成されている点が、第３の実施形態と異なる。つまり、第１及び第２のトランスファゲートＴＧ１，ＴＧ２は、それぞれ第１の実施形態の図１（ｂ）のパスゲートで構成されている。
図１１（ａ），（ｂ）は、第５の実施形態に係るＳＲＡＭセル５のレイアウトを概略的に示す図である。図１１（ａ），（ｂ）は、第１及び第２のトランスファゲートＴＧ１，ＴＧ２のレイアウトが互いに異なり、それぞれ第３の実施形態の図８（ｂ），（ｃ）に対応する。図１２（ａ），（ｂ）は、それぞれ図１１（ａ），（ｂ）のレイアウトにコンタクトプラグも表示した図である。図１１（ａ），（ｂ）では、図８（ｂ），（ｃ）と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
まず、図１１（ａ），１２（ａ）について説明する。
第１のトランスファゲートＴＧ１において、第１及び第２のトンネルトランジスタＴ１，Ｔ２のＰ型ソース領域２４，２６は一体的に形成されている。第２のトランスファゲートＴＧ２において、第１及び第２のトンネルトランジスタＴ３，Ｔ４のＰ型ソース領域２５，２７は一体的に形成されている。
そのため、図１２（ａ）に示すように、Ｐ型ソース領域２４〜２７にはコンタクトプラグを接続する必要がない。
また、Ｎ型ドレイン領域３３，３５は、一体的に形成されている。Ｎ型ドレイン領域３４，３６は、一体的に形成されている。そのため、図１２（ａ）に示すように、一体的に形成されたＮ型ドレイン領域３３，３５に、コンタクトプラグ４３が接続されている。一体的に形成されたＮ型ドレイン領域３４，３６に、コンタクトプラグ４４が接続されている。
従って、図８（ｂ）よりも、Ｂ方向のセルサイズを小さくできると共に、コンタクトプラグの数を減らすことができる。
次に、図１１（ｂ），１２（ｂ）について説明する。
この例でも、Ｎ型ドレイン領域３３，３５は、一体的に形成されている。Ｎ型ドレイン領域３４，３６は、一体的に形成されている。そのため、図１２（ｂ）に示すように、一体的に形成されたＮ型ドレイン領域３３，３５に、コンタクトプラグ４３が接続されている。一体的に形成されたＮ型ドレイン領域３４，３６に、コンタクトプラグ４４が接続されている。
また、第１のトランスファゲートＴＧ１の平行に配置された２つのＰ型ソース領域２４，２６の端部は、一体的に形成されている。第２のトランスファゲートＴＧ２の平行に配置された２つのＰ型ソース領域２５，２７の端部は、一体的に形成されている。
従って、図８（ｃ）よりも、Ｂ方向のセルサイズを小さくできると共に、コンタクトプラグの数を減らすことができる。
以上説明した少なくともひとつの実施形態によれば、ソース領域同士又はドレイン領域同士が電気的に接続された第１及び第２のトンネルトランジスタを備えることにより、トンネルトランジスタを用いたカットオフ特性を改善できるパスゲート及びこれを備えた半導体記憶装置を提供できる。
なお、第１の実施形態で説明したパスゲートは、ＳＲＡＭ以外にも用いることができる。また、ＳＲＡＭセル５に含まれるトランジスタの数は８でなくてもよい。また、図３の第１の実施形態の変形例のパスゲートを用いてＳＲＡＭを構成してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｔ１，Ｔ３ 第１のトンネルトランジスタ
Ｔ２，Ｔ４ 第２のトンネルトランジスタ
ＴＧ１，ＴＧ２ 第１及び第２のトランスファゲート
Ｌ１，Ｌ２ 第１及び第２のロードトランジスタ
Ｄ１，Ｄ２ 第１及び第２のドライバトランジスタ
１ 半導体基板（半導体層）
２ 素子分離領域
５ ＳＲＡＭセル
１１ ゲート電極（第１の共有ゲート電極）
１２ ゲート電極（第２の共有ゲート電極）
１３，１５ ゲート電極（第３の共有ゲート電極）
１４ ゲート電極（第４の共有ゲート電極）
２１，２２ Ｐ型ドレイン領域
２３〜２７ Ｐ型ソース領域
３１，３２ Ｎ型ソース領域
３３〜３８ Ｎ型ドレイン領域
５１，５２ シェアードコンタクトプラグ

Claims (6)

  1. 半導体層に形成されたＳＲＡＭセルを備え、
    前記ＳＲＡＭセルは、
    Ｎ型ソース領域とＰ型ドレイン領域を各々有する第１及び第２のロードトランジスタと、
    Ｐ型ソース領域とＮ型ドレイン領域を各々有する第１及び第２のドライバトランジスタと、
    パスゲートで各々構成された第１及び第２のトランスファゲートと、を有し、
    前記パスゲートは、
    ソース又はドレイン領域としての第１導電型の第１拡散領域と、ドレイン又はソース領域としての第２導電型の第２拡散領域と、制御電圧が供給されるゲート電極と、を有する第１のトンネルトランジスタと、
    ソース又はドレイン領域としての第１導電型の第１拡散領域と、前記第１のトンネルトランジスタの前記第２拡散領域に電気的に接続されたドレイン又はソース領域としての第２導電型の第２拡散領域と、前記第１のトンネルトランジスタの前記ゲート電極に電気的に接続されたゲート電極と、を有する第２のトンネルトランジスタと、を有し、
    前記第１及び第２のロードトランジスタ、並びに、前記第１及び第２のドライバトランジスタは、トンネルトランジスタであり、
    さらに、
    前記第１及び第２のトランスファゲートの前記第２のトンネルトランジスタの前記第１拡散領域に接続されたビット線と、
    前記第１及び第２のトランスファゲートの前記ゲート電極に接続され、前記ビット線と交差するワード線と、
    前記第１のロードトランジスタと前記第１のドライバトランジスタに共有された第１の共有ゲート電極と、
    前記第２のロードトランジスタと前記第２のドライバトランジスタに共有された第２の共有ゲート電極と、を備え、
    前記第１および第２のロードトランジスタの前記Ｎ型ソース領域には、電源電圧が印加され、
    前記第１および第２のドライバトランジスタの前記Ｐ型ソース領域には、基準電源電圧が印加され、
    前記第２の共有ゲート電極、前記第１のロードトランジスタの前記Ｐ型ドレイン領域、前記第１のドライバトランジスタの前記Ｎ型ドレイン領域、及び、前記第１のトランスファゲートの前記第１のトンネルトランジスタの前記第１拡散領域は、互いに電気的に接続され、
    前記第１の共有ゲート電極、前記第２のロードトランジスタの前記Ｐ型ドレイン領域、前記第２のドライバトランジスタの前記Ｎ型ドレイン領域、及び、前記第２のトランスファゲートの前記第１のトンネルトランジスタの前記第１拡散領域は、互いに電気的に接続され、
    前記第１及び第２のトランスファゲートの４つの前記第１拡散領域は、前記第１及び第２のトランスファゲートの４つの前記第２拡散領域のうちの任意の２つの領域の間以外の領域に設けられ、
    前記第１及び第２のトランスファゲートの前記ゲート電極は、一体的に形成されて前記ワード線の長さ方向に延びた第３の共有ゲート電極となっており、
    前記第１のトランスファゲートの２つの前記第１拡散領域は、素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の一方の側に設けられ、
    前記第１のトランスファゲートの２つの前記第２拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の他方の側に設けられ、
    前記第２のトランスファゲートの２つの前記第１拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の前記一方の側に設けられ、
    前記第２のトランスファゲートの２つの前記第２拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の前記他方の側に設けられ、
    前記第１のトランスファゲートの２つの前記第２拡散領域の端部は一体的に形成され、
    前記第２のトランスファゲートの２つの前記第２拡散領域の端部は一体的に形成されている
    半導体記憶装置。
  2. 半導体層に形成されたＳＲＡＭセルを備え、
    前記ＳＲＡＭセルは、
    Ｎ型ソース領域とＰ型ドレイン領域を各々有する第１及び第２のロードトランジスタと、
    Ｐ型ソース領域とＮ型ドレイン領域を各々有する第１及び第２のドライバトランジスタと、
    パスゲートで各々構成された第１及び第２のトランスファゲートと、を有し、
    前記パスゲートは、
    ソース又はドレイン領域としての第１導電型の第１拡散領域と、ドレイン又はソース領域としての第２導電型の第２拡散領域と、制御電圧が供給されるゲート電極と、を有する第１のトンネルトランジスタと、
    ソース又はドレイン領域としての第１導電型の第１拡散領域と、前記第１のトンネルトランジスタの前記第２拡散領域に電気的に接続されたドレイン又はソース領域としての第２導電型の第２拡散領域と、前記第１のトンネルトランジスタの前記ゲート電極に電気的に接続されたゲート電極と、を有する第２のトンネルトランジスタと、を有し、
    前記第１及び第２のロードトランジスタ、並びに、前記第１及び第２のドライバトランジスタは、トンネルトランジスタである
    半導体記憶装置。
  3. 前記第１及び第２のトランスファゲートの前記第２のトンネルトランジスタの前記第１拡散領域に接続されたビット線と、
    前記第１及び第２のトランスファゲートの前記ゲート電極に接続され、前記ビット線と交差するワード線と、
    前記第１のロードトランジスタと前記第１のドライバトランジスタに共有された第１の共有ゲート電極と、
    前記第２のロードトランジスタと前記第２のドライバトランジスタに共有された第２の共有ゲート電極と、を備え、
    前記第１および第２のロードトランジスタの前記Ｎ型ソース領域には、電源電圧が印加され、
    前記第１および第２のドライバトランジスタの前記Ｐ型ソース領域には、基準電源電圧が印加され、
    前記第２の共有ゲート電極、前記第１のロードトランジスタの前記Ｐ型ドレイン領域、前記第１のドライバトランジスタの前記Ｎ型ドレイン領域、及び、前記第１のトランスファゲートの前記第１のトンネルトランジスタの前記第１拡散領域は、互いに電気的に接続され、
    前記第１の共有ゲート電極、前記第２のロードトランジスタの前記Ｐ型ドレイン領域、前記第２のドライバトランジスタの前記Ｎ型ドレイン領域、及び、前記第２のトランスファゲートの前記第１のトンネルトランジスタの前記第１拡散領域は、互いに電気的に接続されている
    請求項２の半導体記憶装置。
  4. 前記第１及び第２のトランスファゲートの４つの前記第１拡散領域は、前記第１及び第２のトランスファゲートの４つの前記第２拡散領域のうちの任意の２つの領域の間以外の領域に設けられている
    請求項２の半導体記憶装置。
  5. 前記第１及び第２のトランスファゲートの前記ゲート電極は、一体的に形成されて前記ワード線の長さ方向に延びた第３の共有ゲート電極となっており、
    前記第１のトランスファゲートの２つの前記第１拡散領域は、素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の一方の側に設けられ、
    前記第１のトランスファゲートの２つの前記第２拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の他方の側に設けられ、
    前記第２のトランスファゲートの２つの前記第１拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の前記一方の側に設けられ、
    前記第２のトランスファゲートの２つの前記第２拡散領域は、前記素子分離領域を挟んで隣り合うと共に前記第３の共有ゲート電極の前記他方の側に設けられている
    請求項４の半導体記憶装置。
  6. 前記第１のトランスファゲートの２つの前記第２拡散領域の端部は一体的に形成され、
    前記第２のトランスファゲートの２つの前記第２拡散領域の端部は一体的に形成されている
    請求項５の半導体記憶装置。
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