CN209389036U - 存储器阵列和存储器单元 - Google Patents

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Abstract

本公开的实施例涉及存储器阵列和存储器单元。存储器阵列包括以行和列布置的Z2‑FET型存储器单元，其中每个存储器单元包括MOS型选择晶体管和与选择晶体管的第一导电类型的漏极区共用地共享的第一导电类型的第一区。存储器阵列的同一列的选择晶体管具有共用漏极区、共用源极区和共用沟道区。本实用新型的实施例能够在不增加芯片大小的情况下提高选择晶体管的电流承受能力。

Description

存储器阵列和存储器单元
技术领域
本公开涉及包括Z2-FET型存储器单元的存储器阵列。
背景技术
图1是示意性地示出Z2-FET型存储器单元并且更具体地是N型Z2-FET存储器单元PMN的横截面图。这种存储器单元PMN例如在2013年Solid-State Electronics第84卷第147至154页的Jing Wan等人的“Progress in Z2-FET 1T-DRAM:Retention time,writingmodes,selective array operation,and dual bit storage”中被描述(通过引用并入)。
存储器单元PMN形成在SOI(“绝缘体上硅”)结构内部和顶部上，该SOI结构包括例如由硅制成的半导体层1，半导体层1位于被称为BOX(用于“埋入氧化物”)的绝缘层3上，绝缘层3本身位于例如由硅制成的半导体支撑件5上。半导体支撑件5可以用作存储器单元PMN的背栅BGN。有源区域被界定在层1中，并且包括通过中间区11而隔开的阳极区AN和阴极区KN(或阳极AN和阴极KN)。阳极区AN是重P型掺杂(P+)的并且位于图1的左手侧。阴极区KN是重N型掺杂(N+)的并且位于图1的右手侧。中间区11是轻P型掺杂(P-)的并且位于阳极区AN与阴极区KN之间。绝缘栅极形成在层11的在阳极区7侧的一部分上。绝缘栅极包括由多晶硅制成的称为前栅FGN的栅极层FGN和位于层11的部分上的绝缘层15。
无论N型Z2-FET存储器单元PMN的操作模式如何，负偏置电压被施加到背栅BGN，并且参考电压(例如，接地)被施加到阴极KN。当存储器单元处于等待状态时，低态电压被施加到阳极AN，并且高态电压被施加到前栅FGN。为了从存储器单元读取或向存储器单元中写入“1”或“0”，控制电压以脉冲的形式被施加到阳极AN和前栅FGN。为了向存储器单元中写入“1”，上升沿被施加到阳极AN并且下降沿被施加到前栅FGN，这导致在存储器单元的前栅FGN下方吸引电子。然后存储器单元处于低阻抗状态。为了写入“0”，通过向前栅FGN施加下降沿并且向阳极AN施加处于低态的电压来从前栅FGN排出电子。然后存储器单元处于高阻抗状态。为了从存储器单元读取，其阻抗通过将前栅FGN的电压保持在高电压并且向阳极AN施加上升沿来确定。在上述Wan文章中更详细地描述了控制电压的值和存储器单元的操作。Wan文章还指出了Z2-FET存储器单元例如用于动态随机存取存储器中。
图2是P型Z2-FET存储器单元PMP的横截面图。图2的存储器单元PMP与图1的存储器单元PMN相同，并且因此存储器单元PMP包括位于绝缘层3上的半导体层1，绝缘层3本身位于半导体层5上。层1被分成三个区域：阳极区AP、中间区11和阴极区KP。存储器单元PMP的背栅和前栅分别用附图标记BGP和FGP表示。存储器单元PMP与存储器单元PMN之间的区别在于，存储器单元PMP的绝缘栅极形成在层11的在阴极区KP侧的一部分上。那么，绝缘栅极总是包括前栅FGP和位于层11的部分上的绝缘层15。
无论P型Z2-FET存储器单元PMP的操作模式如何，正偏置电压被施加到背栅5，并且高电压(例如，称为电压Vdd)被施加到阳极AP。当存储器单元处于其等待读取或写入操作的状态时，处于高态的电压被施加到阴极KP，并且低态电压被施加到前栅FGP。为了从存储器单元读取或向存储器单元中写入“1”或“0”，控制电压以脉冲的形式被施加到阴极KP和前栅FGP。为了向存储器单元中写入“1”，下降沿被施加到阴极KP并且上升沿被施加到前栅FGP，这导致在存储器单元的前栅FGP下方吸引空穴。然后存储器单元处于低阻抗状态。为了向存储器单元中写入“0”，通过向前栅FGP施加上升沿并且向阴极KP施加高态电压来从存储器单元的前栅FGP下方排出空穴。然后存储器单元处于高阻抗状态。为了从存储器单元读取，其阻抗通过将前栅FGP的电压保持在低电压并且通过向阴极KP施加下降沿来确定。
对于某些应用，希望能够减小包括Z2-FET型存储器单元的动态随机存取存储器(DRAM)的大小。
实用新型内容
为了解决上述问题，本实用新型提供了存储器阵列和存储器单元。
一个实施例提供一种存储器阵列，存储器阵列包括多个Z2-FET型存储器单元和MOS型选择晶体管，其中每个存储器单元包括与选择晶体管中的一个选择晶体管的第一导电类型的漏极区共用的第一导电类型的第一区，其中阵列的同一列的选择晶体管具有共用漏极区、共用源极区和共用沟道区。
根据一个实施例，阵列的同一列的存储器单元具有共用前栅。
根据一个实施例，同一列的存储器单元的共用前栅连接到字线。
根据一个实施例，每个存储器单元包括第二导电类型的第二区。
根据一个实施例，阵列的同一行的存储器单元的第二区连接到位线。
根据一个实施例，阵列的同一行的存储器单元两两地(two by two)被组装并且具有第二共用区。
根据一个实施例，每个存储器单元的第一区连接到参考电压。
根据一个实施例，同一列的选择晶体管具有共用栅极。
根据一个实施例，同一列的选择晶体管的共用栅极区连接到控制线。
根据一个实施例，选择晶体管是N沟道MOS晶体管。
根据一个实施例，选择晶体管是P沟道MOS晶体管。
根据一个实施例，Z2-FET型存储器单元在衬底上包括：阳极区；阴极区；将阳极区与阴极区分开的P型掺杂区；以及位于轻掺杂区的一部分的顶部上并且与轻掺杂区的一部分接触的绝缘栅极区。
本实用新型的实施例能够在不增加芯片大小的情况下提高选择晶体管的电流承受能力。
附图说明
在下面结合附图对具体实施例的非限制性描述中将详细讨论前述和其他特征和优点，在附图中：
前面描述的图1是Z2-FET型的N型存储器单元的横截面图；
前面描述的图2是Z2-FET型的P型存储器单元的横截面图；
图3A和图3B是存储器单元连同其选择晶体管一起的横截面图和俯视图；
图4是存储器阵列的电气图；
图5是图示图4的存储器阵列的一个实施例的时序图；
图6是Z2-FET型的N型存储器单元连同其选择晶体管一起的一个实施例的俯视图；
图7是存储器阵列的一个实施例的俯视图；
图8A和图8B是Z2-FET型的P型存储器单元连同选择晶体管一起的一个实施例的横截面图和俯视图；
图9是存储器阵列的一个实施例的俯视图；以及
图10是图示图8的存储器阵列的一个实施例的时序图。
具体实施方式
在不同的附图中，相同的元素用相同的附图标记表示。为清楚起见，仅示出和详细描述对理解所描述的实施例有用的那些步骤和元素。特别地，将不提醒存储器的一般操作。
在以下描述中，当参考诸如“前”、“后”、“左手”、“右手”、“顶部”、“上部”等限定位置和取向的术语时，参考是对图中元素的取向做出的。除非另有说明，否则表述“在…量级(in the order of)”和“基本上”的含义意指在10％内，优选地在5％内。
在下面的描述中，N型或P型Z2-FET存储器单元在电气图中由传统二极管符号表示，传统二极管符号的阳极对应于存储器单元的阳极，并且其阴极对应于存储器单元的阴极。该符号还包括位于阳极连接与阴极连接之间的二极管符号的横向侧上的附加连接，其符号地表示前栅。图4中使用Z2-FET存储器单元的符号。
图3A和图3B是N型Z2-FET存储器单元20连同其选择晶体管22一起的横截面图和俯视图。存储器单元20与关于图1描述的存储器单元PMN相同。晶体管22是N沟道MOS晶体管(NMOS)。
常规上，选择晶体管22包括漏极区、沟道区24、源极区26、栅极绝缘层28和导电栅极层30。选择晶体管22与存储器单元20形成在相同的SOI结构上(层1、3和5)上并且在相同的有源区域中。漏极区、沟道区24和源极区26形成在半导体层1中。漏极区是重N型掺杂(N+)的，并且由存储器单元20的阴极区KN形成。那么，阴极区KN将被无差别地称为阴极区KN、漏极区KN或阴极和漏极区KN。沟道区24是轻P型掺杂(P-)的，并且形成在与漏极区KN相邻的区中。源极区26是重N型掺杂(N+)的，并且形成在与沟道区24相邻的区中。栅极绝缘区28位于沟道区24的上表面上。栅极层或栅极30位于栅极绝缘层28的上表面上。常规上，栅极层30可以由多晶硅或由导电材料(例如，金属)制成。
在存储器单元的操作阶段期间，并且更具体地，当将“1”被写入存储器单元中时，选择晶体管中的电流相对于选择晶体管的栅极宽度可以相对较高。
如图3B所示，有源区域是矩形的，即，晶体管22的栅极宽度WO等于存储器单元20的宽度L。在本文中例如考虑其中存储器单元的宽度L在80nm到1μm的范围内(例如，在100nm量级)的技术。
图4是根据已经提供的解决方案的包括N型Z2-FET存储器单元的存储器阵列M的一部分的电气图。每个存储器单元由N型选择MOS晶体管控制，选择晶体管例如如关于图3A和图3B所描述的那样布置。在此示出了包括各自连同其选择晶体管22一起的2×2个存储器单元20的存储器阵列M。存储器单元20以两列C1、C2和两行L1、L2布置。
每个选择晶体管22的源极连接到参考电压，例如接地。每个选择晶体管的漏极连接到存储器单元20的阴极，如关于图3A和图3B所描述的。
在同一列C1、C2中，每个存储器单元20具有连接到同一位线BL1、BL2的阳极AN。
在同一行的存储器单元中，每个存储器单元具有连接到字线WL1、WL2的前栅FGN。每个选择晶体管22具有连接到控制线CL1、CL2的栅极30。
图5是图示图4的存储器阵列M的并且属于行Ln和列Cm的存储器单元20nm的操作模式的时序图。时序图示出了在对存储器阵列M执行的不同操作期间电压VCLn、VBLm和VWLn的时间变化。电压VCLn是与行Ln相关联的控制线CLn的电压。电压VBLm是与列Cm相关联的位线BLm的电压。电压VWLn是与行Ln相关联的字线的电压。
当存储器单元20nm正在等待读取或写入操作时，它处于状态HOLD(保持)。电压VCLn和VBLm处于低态，并且电压VWLn保持在高态。
在对存储器单元20nm的读取操作READ(读取)期间，高态被施加到电压VCLn和VBLm。电压VWLn保持在高态。在读取操作结束后，存储器单元20nm就切换回状态HOLD。
在将“1”写入存储器单元20nm中的操作WRITE1(写入1)期间，高态被施加到电压VCLn和VBLm。低态被施加到电压VWLn。在写入操作结束后，存储器单元20nm就切换回状态HOLD。
在将“0”写入存储器单元20nm中的操作WRITE0(写入0)期间，高态被施加到电压VCLn。电压VBLm保持在低态。低态被施加到电压VWLn。在写入操作结束后，存储器单元20nm就切换回状态HOLD。
由于与每个存储器单元相关联的选择晶体管的尺寸，关于图4和图5描述的解决方案具有不同的缺点。实际上，选择晶体管可能无法承受太高的电流，诸如例如当其处于低阻抗状态时穿过存储器单元的电流。
图6是根据本申请的一个实施例的N型Z2-FET存储器单元50连同其选择晶体管52一起的一个实施例的俯视图。选择晶体管52是N沟道MOS晶体管(NMOS)。
存储器单元50包括与关于图3A和图3B描述的存储器单元20相同的元件，即，阳极区AN、阴极区KN、中间区11、绝缘层15(图6中未示出)和前栅FGN。类似地，选择晶体管52包括与关于图3A和图3B描述的选择晶体管22相同的元件，即，漏极区KN、沟道区24(图6中未示出)、源极区26、栅极绝缘层28(图6中未示出)和栅极30。
图3A和图3B的部件与图6的部件之间的区别在于，在图6中，选择晶体管52具有比由阳极区AN、绝缘栅极(包括前栅FGN和绝缘层15)和中间层11形成的组件的宽度L大的栅极宽度W1。选择晶体管52的阴极和漏极区9则具有等于W1的宽度。
图7是包括N型Z2-FET存储器单元的存储器阵列的子阵列MN的一个实施例的俯视图。存储器阵列包括多个行和列的存储器单元。存储器阵列可以被划分为包括一对存储器单元列的子阵列MN。子阵列MN包括四行LN1、LN2、LN3、LN4和两列CN1、CN2存储器单元50、连同关于图6描述的它们的晶体管52一起。
每行LN1、LN2、LN3、LN4包括各自连同其选择晶体管52一起的、共享共用阳极区56的两个存储器单元50。共用阳极区56是重P型掺杂(P+)的。行LN1、LN2、LN3、LN4的每个阳极区56连接到对应的位线BLN1、BLN2、BLN3、BLN4。如关于图6所描述的，每个存储器单元50伴随有其选择晶体管52。存储器单元50的中间区11与下一行的存储器单元50的中间区11间隔开距离e。类似地，共用阳极区56与下一行的共用阳极区56间隔开距离e。距离e等于选择晶体管52的栅极宽度W1和存储器单元50的宽度L之差。存储器阵列的同一行的共用阳极区56均相互连接到专用位线。
每列CN1、CN2包括四个存储器单元50连同它们的选择晶体管52。每列CN1、CN2的四个存储器单元50的共用前栅FGN1、FGN2连接到对应的字线WLN1、WLN2。选择晶体管52的栅极宽度W1足够大，以使同一列的选择晶体管52形成在层1的同一有源区域上，并且使得：
晶体管52的栅极30形成在共用栅极区48上；
晶体管52的源极区26形成在共用的重N型掺杂区58上；以及
晶体管52的漏极区KN形成在共用的重N型掺杂区60上。
列CN1、CN2的选择晶体管52的每个共用栅极区48连接到对应的控制线CLN1、CLN2。选择晶体管52的源极区58均连接到参考电压，例如接地。
存储器阵列MN的操作模式与图4的阵列M的操作模式相同。上文关于图5描述了该操作模式。
图8A和图8B是P型Z2-FET存储器单元70及其选择晶体管72的一个实施例的横截面图和俯视图，在这种情况下，选择晶体管72是P沟道MOS晶体管(PMOS)。存储器单元70具有图2的存储器单元PMP的类型。
常规地，晶体管72包括重掺杂P型漏极区(P+)、轻掺杂N型沟道区74(N-)、重掺杂P型区域76(P+)、栅极绝缘层78和导电栅极层80。选择晶体管72与存储器单元70形成在相同的SOI结构(层1、3和5)上并且在相同的有源区域中。漏极区、沟道区74和源极区76形成在半导体层1中。
漏极区是重P型掺杂(P+)的，并且由存储器单元70的阳极区AP形成。那么，阳极区AP将被无差别地称为阳极区AP、漏极区AP或阳极和漏极区AP。沟道区74是轻N型掺杂(N-)的，并且形成在与漏极区AP相邻的区域中。源极区76是重P型掺杂(P+)的，并且形成在与沟道区74相邻的区域中。栅极绝缘层78位于沟道区74的上表面上。栅极层或栅极80位于栅极绝缘层78的上表面上。常规地，栅极层80可以由多晶硅或导电材料(例如，金属)制成。
如在关于图6描述的实施例中，选择晶体管72的栅极宽度W1大于存储器单元70的宽度L。在这种情况下，阳极和漏极区AP具有等于W1的宽度，使得选择晶体管在俯视图中具有矩形形状并且存储器单元70在俯视图中是T形的。
图9是具有P型Z2-FET存储器单元的存储器阵列的子阵列MP的一个实施例的俯视图。存储器阵列包括多个存储器单元行和列。存储器阵列可以被划分为包括一对存储器单元列的子阵列MP。子阵列MP包括四行LP1、LP2、LP3、LP4和两列CN1、CN2存储器单元70，连同关于图8A和图8B描述的晶体管72一起。
换言之，在每行LP1、LP2、LP3、LP4中，两个存储器单元70被头对尾地定位，并且具有连接到对应的位线BLP1、BLP2、BLP3、BLP4的共用阴极区86。行LP1、LP2、LP3、LP4总是彼此间隔开关于图7定义的距离e。
在每列CP1、CP2中，选择晶体管72的栅极宽度W1足够大，以使同一列的选择晶体管72形成在层1的同一有源区域上，并且使得：
晶体管72的栅极区80形成在共用栅极区88上；
晶体管72的漏极区AP形成在共用的重N型掺杂区90上；以及
晶体管72的源极区76形成在共用的重N型掺杂区92上。
每个列CP1、CP2的选择晶体管72的每个栅极区88连接到对应的控制线CLN1、CLN2。选择晶体管72的源极区92均连接到被称为Vdd的高参考电压。
同一列的存储器单元70的前栅极区FGP由共用的前栅极区FGP1、FGP2形成。每个栅极区FGP1、FGP2连接到字线WLP1、WLP2。
图10是图示图9的存储器阵列MP的、属于行LPn和列CPm的存储器单元70nm的操作模式的时序图。时序图示出了在不同操作期间电压VCLPn、VBLPm和VWLPn的时间变化。电压VCLPn是与行LPn相关联的控制线CLPn的电压。电压VBLPm是与列CPm相关联的位线BLPm的电压。电压VWLPn是与行LPn相关联的字线WLPn的电压。
当存储器单元70nm正在等待读取或写入操作时，它处于状态HOLD。电压VCLPn和VBLPm处于高态。电压VWLPn处于低态。
在对存储器单元70nm的读取操作READ期间，在整个读取操作期间，低态被施加到电压VCLPn和VBLPm。电压VWLPn保持在低态。在读取操作结束后，存储器单元70nm就切换回状态HOLD。
在将“1”写入存储器单元70nm中的操作WRITE1期间，低态被施加到电压VCLPn和VBLPm。在整个写入操作期间，高态被施加到电压VWLPn。在写入操作结束后，存储器单元70nm就切换回状态HOLD。
在将“0”写入存储器单元70nm中的操作WRITE0期间，低态被施加到电压VCLPn。电压VLBPm保持在高态。高态被施加到电压VWLPn。在写入操作结束后，存储器单元70nm就切换回状态HOLD。图6至图10的实施例的一个优点在于，选择晶体管较大并且具有较大的栅极宽度W1。因此，在写入“1”的阶段期间，选择晶体管更容易承受高电流，例如，在从300μA至1mA的范围内的电流。
图6至图10的实施例的另一优点在于，已经集成了具有较大栅极宽度的选择晶体管，而没有增加其上形成有存储器阵列的芯片的大小。
已经描述了具体实施例。本领域技术人员将想到各种改变、修改和改进。特别地，可以考虑其他类型的Z2-FET存储器单元，诸如例如在美国专利No.9,905,565(通过引用并入)中描述的那些。
上文已经描述了具有各种变型的各种实施例。应当注意，本领域技术人员可以组合这些各种实施例和变型的各种元件而不示出任何创造性步骤。
这样的改变、修改和改进旨在成为本公开的一部分，并且旨在落入本实用新型的精神和范围内。因此，前面的描述仅是示例性的，而不是限制性的。本实用新型仅受以下权利要求及其等同物限定。

Claims (22)

1.一种存储器阵列，其特征在于，包括：
多个Z2-FET型存储器单元；以及
对应的多个MOS型选择晶体管；
其中每个存储器单元包括与所述MOS型选择晶体管中的对应的一个MOS型选择晶体管的第一导电类型的漏极区共用的所述第一导电类型的第一区；并且
其中所述存储器阵列的同一列的所述MOS型选择晶体管具有共用漏极区、共用源极区和共用沟道区。
2.根据权利要求1所述的存储器阵列，其特征在于，所述存储器阵列的同一列的所述存储器单元具有共用前栅。
3.根据权利要求2所述的存储器阵列，其特征在于，所述同一列的所述存储器单元的所述共用前栅连接到字线。
4.根据权利要求1所述的存储器阵列，其特征在于，每个存储器单元包括第二导电类型的第二区。
5.根据权利要求4所述的存储器阵列，其特征在于，所述存储器阵列的同一行的所述存储器单元的所述第二区连接到位线。
6.根据权利要求5所述的存储器阵列，其特征在于，所述存储器阵列的所述同一行的所述存储器单元两两连接并且具有第二共用区。
7.根据权利要求1所述的存储器阵列，其特征在于，所述共用源极区连接到参考电压。
8.根据权利要求1所述的存储器阵列，其特征在于，同一列的所述MOS型选择晶体管具有共用栅极。
9.根据权利要求8所述的存储器阵列，其特征在于，所述存储器阵列的同一列的所述MOS型选择晶体管的共用栅极区连接到控制线。
10.根据权利要求1所述的存储器阵列，其特征在于，所述MOS型选择晶体管是N沟道MOS晶体管。
11.根据权利要求1所述的存储器阵列，其特征在于，所述MOS型选择晶体管是P沟道MOS晶体管。
12.根据权利要求1所述的存储器阵列，其特征在于，每个Z2-FET型存储器单元在衬底上包括：
阳极区；
阴极区；
轻掺杂区，将所述阳极区与所述阴极区分开；以及
绝缘栅极区，定位于所述轻掺杂区的一部分的顶部上并且与所述轻掺杂区的所述一部分接触。
13.根据权利要求12所述的存储器阵列，其特征在于，所述阴极区是所述第一区，并且其中所述阳极区和所述轻掺杂区的宽度小于所述第一区的宽度，所述宽度垂直于在所述MOS型选择晶体管的漏极区与源极区之间延伸的方向。
14.根据权利要求12所述的存储器阵列，其特征在于，所述阳极区是所述第一区，并且其中所述阴极区和所述轻掺杂区的宽度小于所述第一区的宽度，所述宽度垂直于在所述MOS型选择晶体管的漏极区与源极区之间延伸的方向。
15.一种存储器单元，其特征在于，包括：
Z2-FET型存储器器件，所述Z2-FET型存储器器件包括阳极区、阴极区和将所述阳极区与所述阴极区分开的轻掺杂区；以及
MOS型选择晶体管，连接到所述Z2-FET型存储器器件；
其中所述Z2-FET型存储器器件的阴极区也是所述MOS型选择晶体管的漏极区；并且
其中所述阳极区和所述轻掺杂区的宽度小于所述阴极区的宽度，所述宽度垂直于在所述MOS型选择晶体管的所述漏极区与源极区之间延伸的方向。
16.根据权利要求15所述的存储器单元，其特征在于，所述Z2-FET型存储器器件的前栅连接到字线。
17.根据权利要求15所述的存储器单元，其特征在于，所述Z2-FET型存储器器件的所述阳极区连接到位线。
18.根据权利要求15所述的存储器单元，其特征在于，所述源极区连接到参考电压。
19.一种存储器单元，其特征在于，包括：
Z2-FET型存储器器件，所述Z2-FET型存储器器件包括阳极区、阴极区和将所述阳极区与所述阴极区分开的轻掺杂区；以及
MOS型选择晶体管，连接到所述Z2-FET型存储器器件；
其中所述Z2-FET型存储器器件的所述阳极区也是所述MOS型选择晶体管的漏极区；并且
其中所述阴极区和所述轻掺杂区的宽度小于所述阳极区的宽度，所述宽度垂直于在所述MOS型选择晶体管的所述漏极区与源极区之间延伸的方向。
20.根据权利要求19所述的存储器单元，其特征在于，所述Z2-FET型存储器器件的前栅连接到字线。
21.根据权利要求19所述的存储器单元，其特征在于，所述Z2-FET型存储器器件的所述阳极区连接到位线。
22.根据权利要求19所述的存储器单元，其特征在于，所述源极区连接到参考电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3113186B1 (fr) * 2020-07-28 2022-10-21 St Microelectronics Sa Point Mémoire

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4923483B2 (ja) * 2005-08-30 2012-04-25 ソニー株式会社 半導体装置
KR100719382B1 (ko) * 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
US8476689B2 (en) * 2008-12-23 2013-07-02 Augustine Wei-Chun Chang Super CMOS devices on a microelectronics system
US9460807B2 (en) * 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
FR2980039B1 (fr) * 2011-09-12 2013-09-27 Commissariat Energie Atomique Transistor a effet de champ z2fet a pente sous le seuil verticale et sans ionisation par impact
FR2981796B1 (fr) * 2011-10-21 2017-02-03 Commissariat Energie Atomique Cellule memoire dynamique munie d'un transistor a effet de champ a pente sous le seuil vertical
US8704206B2 (en) * 2011-11-21 2014-04-22 Avalanche Technology Inc. Memory device including transistor array with shared plate channel and method for making the same
FR2993403B1 (fr) * 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un triac de protection contre des decharges electrostatiques
US9589652B1 (en) * 2015-09-24 2017-03-07 Cypress Semiconductor Corporation Asymmetric pass field-effect transistor for non-volatile memory
EP3291307B1 (fr) 2016-08-31 2021-11-03 Stmicroelectronics Sa Point memoire
CN106711275B (zh) * 2016-12-25 2018-12-11 复旦大学 一种半导体光电传感器
FR3074352A1 (fr) * 2017-11-28 2019-05-31 Stmicroelectronics Sa Matrice memoire a points memoire de type z2-fet

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994485A (zh) * 2017-11-28 2019-07-09 意法半导体有限公司 包括z2-fet型存储器单元的存储器阵列
CN109994485B (zh) * 2017-11-28 2024-05-24 意法半导体法国公司 包括z2-fet型存储器单元的存储器阵列

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