KR101224948B1 - Ｓｒａｍ-타입 메모리 셀 - Google Patents

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Abstract

본 발명은 SRAM-타입 메모리 셀과 관련되며, 상기 SRAM-타입 메모리 셀은, 절연 (BOX) 층에 의해 베이스 기판(2)으로부터 분리된 반도체 물질의 박막(1)을 포함하는 절연체 위 반도체 기판, 및 2개의 접속 트랜지스터들(T1, T4), 2개의 도전 트랜지스터들(T2, T5), 및 상기 도전 트랜지스터들(T2, T5)과 함께 2개의 후방-커플링된 인버터들을 형성하도록 배열된 2개의 충전 트랜지스터들(T3, T6)을 포함하는 6개의 트랜지스터들을 포함하고, 상기 트랜지스터들(T1-T6) 각각은, 상기 채널 아래 상기 배이스 기판(2) 내로 형성되며 상기 트랜지스터의 문턱 전압을 조절하기 위해 바이어스될 수 있는 후방 컨트롤 게이트(BG1, BG2)와, 상기 접속 트랜지스터들의 후방 컨트롤 게이트들을 제 1 전위로 연결하는 제 1 후방 게이트 라인과, 상기 도전 트랜지스터들 및 충전 트랜지스터들의 후방 컨트롤 게이트들을 제 2 전위로 연결하는 제 2 후방 게이트 라인을 가지고, 상기 제 1 및 제 2 전위들은 셀 제어 동작의 종류에 따라 조절되는 것을 특징으로 한다.

Description

ＳＲＡＭ-타입 메모리 셀{SRAM-type memory cell}
본 발명은, 절연체 위 반도체(semiconductor on insulator) 기판 상에 형성되며 6개의 트랜지스터들을 포함하는 SRAM-타입 메모리 셀과 관련된 것이다.
SRAM(static random access memory) 타입 메모리 셀들은 정적 램 메모리들, 즉 주기적인 리프레싱(refreshing)을 필요로 하지 않는 메모리들이다.
그러한 메모리 셀들은 트랜지스터들의 집합으로 구성된다.
이 분야에서의 일반적인 관심사는, 어떻게 상기 셀들의 크기를 감소시킬 것인지 및 누설 전류들(leakage currents)을 어떻게 감소시킬 것인가이다.
SRAM 셀이 벌크 기판 상에 제조될 경우, 크기 감소는 더욱 큰 가변성을 초래하며, 이는 상기 트랜지스터들의 치수들(dimensions)이 매우 크게 줄어들 수 없음을 의미하고, 동작점(operating point)을 찾기 위해 읽기 및 쓰기 구성요소들이 서로 분리되어야 함을 의미한다.
이는 트랜지스터들의 개수의 증가(따라서 6개로부터 8개 또는 심지어 10개의 트랜지스터들로 증가)를 수반하고, 표면 면적에 대한 불이익이 뒤따른다.
나아가, "벌크" 타입 기판 상에서, 트랜지스터들은 그들의 셀 내 기능(전달, 충전, 전도(conduction)) 에 따라 다른 치수들을 가진다.
저자들은 후방 컨트롤 게이트를 포함하는 FD-SOI("fully depleted SOI"의 약자로서, 절연체 위 실리콘 기판 상에 제조된 완전한 공핍상태의 구조를 기술한다)를 사용할 것을 제안해 왔다.
이 관점에 대한 참조 문헌들은 야마오카 등("SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Thin-BOX FD-SOI Transistors", IEEE Journal of Solid-State Circuits, Vol. 41, No 11, Nov. 25, 2006) 및 츠치야 등("Silicon on Thin BOX: A New Paradigm of the CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control", IEEE 2004)에 의한 출판물들에 나타날 수 있다.
종래의 SRAM 셀은 전형적으로 6개의 트랜지스터들을 포함한다, 즉:
- 2개의 액세스 또는 전달 트랜지스터들: 이들은 일반적으로 N 채널 전계-효과 트랜지스터들(N channel field-effect transistors, NFETs)이다.
- 2개의 후방-커플링된(back-coupled) 인버터들을 형성하도록 쌍으로 연결된 2개의 충전 트랜지스터들 및 2개의 도전 트랜지스터들: 상기 충전 트랜지스터들은, 이론적으로는, P 채널 FET 트랜지스터들(PFETs)이고 상기 도전 트랜지스터들은 NFET 트랜지스터들이다.
상술한 출판물들에서, 절연체 하부에 형성된 후방 컨트롤 게이트는 트랜지스터들의 동작 조건들을 더욱 정밀하게 제어하는데 사용된다.
상기 후방 컨트롤 게이트는 각각의 트랜지스터 하부에 형성된 도핑 영역이고, 하부에 놓인 게이트 및 트랜지스터들의 각각의 그룹은, 소위 "STI" ("shallow trench isolation)에 의해 다른 것들로부터 절연된 N+ 또는 P+ 타입 아일랜드와 대응된다.
따라서, SRAM 셀에서, 상기 NFET 트랜지스터들이 P 영역에 의해 분리된 아일랜드 내 쌍으로(각각 접속 트랜지스터들 및 도전 트랜지스터들) 그룹핑 되는 반면에, 상기 PFET 트랜지스터들은 하나이고 동일한 아일랜드에 속한다.
실제로는, 이러한 2개의 N 영역들은, 주변(periphery)에서 서로 연결되고, 다른 컬럼들에 대한 동일한 타입의 다른 영역들과 연결된다. 동일한 것이 P 영역에 대해 적용된다.
N 채널 트랜지스터들의 경우, 상기 후방 컨트롤 게이트를 형성하는 영역은 P+ 타입이고, N 도전성의 층에 의해 P 타입 베이스 기판으로부터 분리된다.
P 채널 트랜지스터들의 경우, 상기 후방 컨트롤 게이트를 형성하는 영역은 N+ 타입이다.
야마오카 등에 의한 논문은 P 타입이며 2개의 충전 트랜지스터들에 공통되는 후방 컨트롤 게이트, 및 N 타입의 도전 트랜지스터 및 접속 트랜지스터들과 공통되는 후방 컨트롤 게이트를 개시한다.
츠치야 등에 의한 논문에서, 그라운드와 연결된 후방 컨트롤 게이트를 가지는 접속 트랜지스터들 및 충전 트랜지스터 및 도전 트랜지스터에 의해 형성된 각각의 쌍은 공통의 후방 컨트롤 게이트를 가진다.
그러나, 이러한 소자들에서, 상기 후방 컨트롤 게이트는 단순회 웰을 포함하며, 상기 웰은 절연 트렌치에 의해 한정된다.
나아가, 웰들의 열들에서의 동작의 선택(the choice of working in columns of wells)은 동작 모드들의 촉진에 기여하지 않는다.
예를 들어, 야마오카에 의한 논문은 동일한 후방 컨트롤 게이트를 가지는 N 접속 트랜지스터들 및 N 도전 트랜지스터들을 설명하며, 이는 동작 모드와 무관하게 그들의 비율이 일정하게 유지되도록 하기 위함이고 그에 따라 다양한 기능적인 모드들에 대한 개선 마진을 제한한다.
따라서 연구는, 그러한 셀들의 수행 레벨들을 향상시키면서도 무어의 법칙에 개략적으로 합치할 수 있도록, 기존의 소자들의 단점들을 방지하는 것에 집중되고 나아가 SRAM-타입 메모리 셀들의 치수들을 더 감소시키는 것에 집중된다.
따라서 본 발명이 해결하고자 하는 과제는, 메모리 셀의 안정성을 감소시키지 않고도 최소 크기의 트랜지스터의 사용을 가능케 할 수 있는 메모리 셀을 제공하는 것이다.
본 발명에 따르면, SRAM-타입 메모리 셀이 제안되며, 상기 SRAM-타입 메모리 셀은:
- 절연 층에 의해 베이스 기판으로부터 분리된 반도체 물질의 박막을 포함하는 절연체 위 반도체 기판;
- 2개의 접속 트랜지스터들, 2개의 도전 트랜지스터들, 및 상기 2개의 도전 트랜지스터들과 함께 2개의 후방 커플링된 인버터들을 형성하도록 배열된 2개의 충전 트랜지스터들을 포함하는 6개의 트랜지스터들로서, 상기 트랜지스터들 각각은, 상기 박막 내에 배열된 드레인 영역 및 소스 영역, 상기 소스 영역과 상기 드레인 영역 사이에 연장된 채널, 및 상기 채널 상에 위치된 전방 게이트를 포함하고,
상기 트랜지스터들 각각은, 상기 채널 하부의 상기 베이스 기판 내에서 형성되고 상기 트랜지스터의 문턱 전압을 조절하기 위해 바이어스될 수 있는 후방 컨트롤 게이트와, 상기 접속 트랜지스터들의 상기 후방 컨트롤 게이트들을 제 1 전위로 연결하는 제 1 후방 게이트 라인과, 상기 도전 트랜지스터들 및 충전 트랜지스터들을 제 2 전위로 연결하는 제 2 후방 게이트 라인을 가지고, 상기 제 1 및 제 2 전위들은 셀 제어 동작의 종류에 따라 조절되는 것을 특징으로 한다.
이 셀의 다른 특성들에 따르면:
- 상기 접속 트랜지스터들 및 도전 트랜지스터들은 NFET 트랜지스터들이고, 상기 충전 트랜지스터들은 PFET 트랜지스터들이며; 상기 접속 트랜지스터들의 후방 컨트롤 게이트는 N+ 도전성이고, 상기 도전 트랜지스터들 및 충전 트랜지스터들의 후방 컨트롤 게이트는 N+ 도전성이다.
상기 도전 트랜지스터들 및 충전 트랜지스터들의 후방 컨트롤 게이트는, 상기 채널 하부의 상기 베이스 기판 내에서, 상기 후방 컨트롤 게이트의 도전성과 반대되는 도전성의 웰 내에 배열된다.
상기 메모리 셀은 완전히 공핍된다.
본 발명의 다른 기술 사상은, 상술한 바와 같은 복수개의 메모리 셀들을 포함하는 메모리 어레이와 관련되고, 여기서 상기 트랜지스터들 각각의 채널은 최소의 물리적인 폭을 가지지만, 상기 트랜지스터의 후방 컨트롤 게이트로의 전위의 인가를 통해 조절될 수 있는 외관상의 폭을 가진다.
다른 기술 사상은, 상술한 바와 같은 SRAM-타입 메모리 셀의 제조 방법과 관련되고, 상기 제조 방법은:
- 절연 층에 의해 상기 베이스 기판으로부터 분리된 반도체 물질의 상기 박막을 포함하는 상기 절연체 위 반도체 기판을 제공하는 단계,
- 주입을 통해 상기 베이스 기판 내에 후방 컨트롤 게이트들을 형성하는 단계를 포함한다.
본 발명의 다른 기술 사상은, 상술한 메모리 셀의 제어 방법과 관련되며, 상기 제어 방법은, 상기 트랜지스터들의 후방 컨트롤 게이트들에 바이어스를 인가하기 위해 소위 "높은" 양전압 및 상기 양전압보다 낮은 영전압 또는 소위 "낮은" 양전압이 정의되고, 따라서, 셀 제어 동작의 종류에 따라, 높은 전압 또는 낮은 전압이 상기 트랜지스터들의 상기 후방 컨트롤 게이트에 동적으로 인가된다.
이 제어 방법의 다른 특징에 따르면:
- 상기 SRAM-타입 메모리 셀은, 대기 동작 동안, 상기 접속 트랜지스터들의 상기 후방 컨트롤 게이트에 그리고 상기 도전 트랜지스터들 및 충전 트랜지스터들의 상기 후방 컨트롤 게이트에 낮은 전압을 인가하는 특징을 포함한다.
- 상기 SRAM-타입 메모리 셀은, 읽기 동작 동안, 상기 접속 트랜지스터들의 상기 후방 컨트롤 게이트에 낮은 전압과 상기 도전 트랜지스터들 및 충전 트랜지스터들의 상기 후방 컨트롤 게이트에 높은 전압을 인가하는 특징을 포함한다.
- 상기 SRAM-타입 메모리 셀은, 쓰기 동작 동안, 상기 접속 트랜지스터들의 상기 후방 컨트롤 게이트에 높은 전압과 상기 도전 트랜지스터들 및 충전 트랜지스터들의 상기 후방 컨트롤 게이트에 낮은 전압을 인가하는 특징을 포함한다.
본 발명의 실시예들에 따르면, 각각의 트랜지스터에 대한 후방 게이트와 관련된 FD-SOI 타입 기판의 사용을 통해 트랜지스터의 외관상의 크기가 동적으로 조절될 수 있고, 따라서 전류 누설을 최소화하면서도 안정적인 읽기, 쓰기 및 대기 모드가 수행될 수 있다. 나아가, 상기 FD-SOI 기판은 비-도핑된 채널 트랜지스터들을 형성하는데 사용될 수 있고, 따라서 상기 도핑의 랜덤 분포에 의해 얻어질 수 있는 가변성이 제거될 수 있다. 결국 메모리 셀의 안정성을 감소시키는 것 없이도, 최소 크기의 트랜지스터의 사용을 가능케 한다.
첨부된 도면들 및 이하의 상세한 설명들로부터 본 발명의 다른 특징들 및 이점들이 도출될 것이며, 여기서 상기 도면들 중:
- 도 1은 본 발명에 따른 SRAM 셀의 회로도이다.
- 도 2는 상기 SRAM 셀의 토폴로지를 도시한다.
- 도 3은 도 2에 도시된 셀을 A-A에 따라 절단한 모습이다.
- 도 4는 도 2에 도시된 셀을 B-B에 따라 절단한 모습이다.
- 도 5는 본 발명에 따른 복수개의 셀들을 포함하는 SRAM 어레이의 토폴로지를 도시한다.
- 도 6은 제어하는 후방 컨트롤 게이트를 이용하여 트랜지스터의 문턱 전압을 조절하는 모습들을 도시한다.
SRAM 셀의 구조
도 1은 본 발명에 따른 SRAM-타입 메모리 셀과 대응되는 회로도를 나타낸다.
상기 메모리 셀은 6개의 트랜지스터들(T1~T6)을 포함한다.
이들 트랜지스터들 중 2개는 접속 트랜지스터들(T1, T4)이다.
상기 트랜지스터들(T1, T4)은 절연체 위 반도체(semiconductor on insulator) 기판 상에서 제조되고, 상기 트랜지스터들 각각은 상기 트랜지스터의 동작을 수정하도록 제어될 수 있는 후방 컨트롤 게이트(BG1) 및 전방 게이트(G) 를 가진다.
바람직하게는 상기 2개의 접속 트랜지스터들(T1, T4)의 후방 컨트롤 게이트(BG1)을 하나로 및 동일 전위로 공동 연결하기 위해 후방 게이트 라인이 사용되고, 이는 쉽고 저렴한 컨트롤을 제공하는 것을 가능케 하며, 그러나 각각의 후방 게이트들이 전위에 개별적으로 연결되는 것도 가능하다.
상기 접속 트랜지스터들(T1, T4) 각각의 전방 게이트(G)는 워드 라인(WL)에 연결된다.
나아가, 상기 접속 트랜지스터들(T1, T4) 각각의 드레인 전극은 비트 라인(BL1, BL2)과 각각 연결되며, 비트 라인(BL2)은 비트 라인(BL1)을 보완한다.
또한, 상기 메모리 셀은 2개의 인버터들을 포함하고, 각각은 파워 공급 전압(VDD)과 그라운드(GND) 사이에 직렬로 연결된 충전 트랜지스터(T3, T6) 및 도전 트랜지스터(T2, T5)를 포함한다. 각각의 인버터는, 직렬 트랜지스터들과 공통되는 전방 게이트들로 구성된 입력 및 상기 직렬 트랜지스터들과 공통되는 소스들로 구성된 출력을 포함한다.
이러한 인버터들은 그 자체로 종래에 알려진 방법으로 후방-커플링되고(back-coupled), 일 인버터의 입력은 다른 것의 출력과 연결되며, 반대의 경우도 마찬가지이다.
또한, 접속 트랜지스터들(T1, T4)과 마찬가지로, 트랜지스터들(T2, T3, T5, T6)은, 전방 게이트(G)에 추가하여, 후방 컨트롤 게이트(BG2)를 가짐에 유의할 것이다.
바람직하게는, 트랜지스터들(T2, T3, T5, T6)의 후방 컨트롤 게이트들(BG2)을 하나로 및 동일 전위로 공동 연결하기 위해 후방 게이트 라인이 사용되고, 이는 쉽고 저렴한 컨트롤을 제공하는 것을 가능케 하며, 그러나 각각의 후방 게이트들이 전위에 개별적으로 연결되는것도 가능하다.
바람직하게는, 상기 후방 컨트롤 게이트들(BG1, BG2)은 트랜지스터들(T1-T6)의 소스들 및 드레인과 연결되지 않고 독립된다. 컨트롤 후방 게이트들(BG1, BG2)에 인가되는 전압들은 파워 공급 전압(VDD) 및 그라운드(GND)로부터 분리되고, 연속적인 범위의 값들 중 임의의 하나, 예를 들어 VDD/2 또는 VDD/3일 수 있다.
상기 접속 트랜지스터들(T1, T4)은 메모리 셀의 읽기 및 쓰기 동작 동안 후방-커플링된 인버터들로의 접속을 제어하는데 사용된다.
따라서 각각의 접속 트랜지스터(T1, T4)의 소스 전극은 인버터들 중 하나의 출력 및 다른 인버터의 입력과 연결된다.
도 2는 대응되는 메모리 셀의 토폴로지(topology)를 도시한다.
도 3은 도 2에 도시된 셀을 A-A에 따라 절단한 모습이다.
우리는 먼저 접속 트랜지스터(T1)에 초점을 둘 것이다(주어진 설명들은 제 2 접속 트랜지스터들(T4)에도 유효하다).
절연체 위 반도체 기판은 절연 층에 의해 베이스 기판(2)으로부터 분리된 반도체 물질의 박막(1)을 포함한다.
예를 들어, 절연체 위 반도체 기판은 절연체 위 실리콘(silicon on insulator, SOI) 기판이다.
바람직한 실시예에 따르면, 상기 절연 층은 매립된 산화물(buried oxide, 이하 'BOX'라 지칭함) 층이다.
예를 들어, 상기 절연 층은 실리콘 이산화물(SiO2)일 수 있다.
트랜지스터(T1)는 소스 영역(S), 드레인 영역(D), 및 소스 영역과 드레인 영역 사이에 연장되는 플로팅 채널(C)을 포함하는 NFET 트랜지스터이다.
상기 드레인(D) 및 소스(S) 영역들은 바람직하게는 트랜지스터가 완전히 공핍되도록 절연 BOX 층과 접촉한다. 이후 상기 기판은 "FD SOI"로서 판정된다.
상기 트랜지스터가 부분적으로 공핍되는 것도 가능하지만, 반도체 물질의 상기 박막의 두께 및 상기 절연 층의 두께가 더 크기 때문에, 이 기술은 덜 유리하고, 그에 따라 후방 컨트롤 게이트의 효과가 매우 약해(겨우 작은 백분율(%))진다; 나아가, 이 경우, 상기 채널은 도핑되어야 하고, 이는 가변성의 면에서 벌크 기판의 그것과 비교될 수 있는 상황과 대응된다.
상기 전방 게이트(G)는 채널(C) 위의 기판의 표면 상에서 그 자체로 종래에 알려진 방법으로 연장되고, 유전 층(3)에 의해 채널(C)로부터 분리된다.
본 발명의 맥락에서, 트랜지스터(T1)의 후방 컨트롤 게이트(BG1)는, 상기 트랜지스터의 채널(C)을 마주보며 절연 BOX 층 하부의 베이스 기판(2) 내에 배열된다.
도 3에서도 볼 수 있는 바와 같이, 트랜지스터(T2)는 (트랜지스터(T5)와 마찬가지로) NFET 트랜지스터이고, 이는 소스 영역(S), 드레인 영역(D) 및 상기 소스 영역과 상기 드레인 영역 사이에 연장되는 플로팅 채널(C)을 포함한다.
상기 드레인(D) 및 소스(S) 영역들은 바람직하게는 트랜지스터가 완전히 공핍되도록 절연 BOX 층과 접촉한다.
전방 게이트(G)는 채널(C) 위의 기판의 표면 상에서 그 자체로 종래에 알려진 방법으로 연장되고, 유전 층(3)에 의해 채널(C)로부터 분리된다.
본 발명의 맥락에서, 트랜지스터(T2)의 후방 컨트롤 게이트(BG2)는, 상기 트랜지스터의 채널(C)을 마주보며 절연 BOX 층 하부의 베이스 기판(2) 내에 배열된다.
도 4를 참조하면, 트랜지스터(T3)는 (트랜지스터(T6)와 마찬가지로) PFET 트랜지스터이고, 이는 소스 영역(S), 드레인 영역(D) 및 상기 소스 영역과 상기 드레인 영역 사이에 연장되는 플로팅 채널(C)을 포함한다.
상기 드레인(D) 및 소스(S) 영역들은 바람직하게는 트랜지스터가 완전히 공핍되도록 절연 BOX 층과 접촉한다.
선택적으로, 상술한 바와 같이, 트랜지스터들(T2, T3, T5, T6)도 또한 부분적으로 공핍될 수 있다.
전방 게이트(G)는 채널(C) 위의 기판의 표면 상에서 그 자체로 종래에 알려진 방법으로 연장되고, 유전 층(3)에 의해 채널(C)로부터 분리된다.
본 발명의 맥락에서, 트랜지스터(T3)의 후방 컨트롤 게이트(BG2)는, 상기 트랜지스터의 채널(C)을 마주보며 절연 BOX 층 하부의 베이스 기판(2) 내에 배열된다.
순전히 도시적인 예로서, 상기 절연체 위 반도체 기판의 박막(1)의 두께는 1.5 nm 내지 50 nm 사이 이고, 상기 절연 BOX 층의 두께는 1.5 내지 50 nm 사이 이다.
상기 후방 컨트롤 게이트가 임의의 차동의 일함수(working function)를 가지지 않도록 한 경우, 후자(latter)의 도전성은 FET 트랜지스터의 그것과 동일한 타입(즉, N 채널 트랜지스터에 대한 N 타입 도전성, P 채널 트랜지스터에 대한 P 타입 도전성)으로 선택될 것이다.
대기 모드에서 누설 전류들을 최소화시키기 위해, 이상적인 상황은 1018 cm3 이상이고 트랜지스터들 각각의 그것과 반대 타입인 불순물 농도를 가지는 상부 도핑 영역을 트랜지스터들 모두의 하부에 가지는 경우일 것이다.
그러나, 이는 상기 메모리 셀 하부에 3개의 다른 후방 컨트롤 게이트들의 형성을 요구하고, 이는 각각의 셀들 내에서 상기 후방 컨트롤 게이트들을 개별적으로 재연결하는 것을 필요로 하기 때문에, 셀의 표면 면적을 약 50 % 이상 증가시키는 직접적인 효과를 가져온다.
바람직한 목표가 SRAM 셀의 표면 면적을 최소화하기 위해 트랜지스터들의 치수를 최소화하는 것이기 때문에, 따라서 가장 적절한 트레이드-오프(trade-off)가 정의되어 왔다.
따라서, 접속 트랜지스터들(T1, T4)은 N+ 타입의 후방 컨트롤 게이트(BG1)를 가지는 NFET 트랜지스터들이다.
도전 트랜지스터들(T2, T5)은 N+ 타입의 후방 컨트롤 게이트(BG2)를 가지는 NFET 트랜지스터들이다.
충전 트랜지스터들(T3, T6)은 N+ 타입의 후방 컨트롤 게이트(BG2)를 가지는 PFET 트랜지스터들이다.
도 3 및 도 4에 나타난 바와 같이, 후방 컨트롤 게이트들(BG1, BG2)은 부재번호 4와 5로 표시된 웰에 의해 베이스 기판(6)으로부터 절연되고, 웰(4, 5)은 각각 P- 기판의 바이어스와 반대되는 바이어스를 가지며, 상기 기판(2)은 영역들(4, 5, 6)을 가진다.
웰(4)은 N+ 후방 컨트롤 게이트(BG1)를 위한 N- 타입이다; 웰(5)은 N+ 후방 컨트롤 게이트(BG2)를 위한 P- 타입이다.
상기 웰(4, 5)의 전압은, 상기 후방 컨트롤 게이트와 상기 웰 사이의 전기적인 노드에 의해 생성된 기생 다이오드가 항상 역전압(reversed)이 되도록 선택되고, 상기 다이오드는 상기 웰로부터 및 상기 후방 컨트롤 게이트(BG2)로부터 상기 후방 컨트롤 게이트를 고립시킨다.
또한, 상술한 바와 같이 본 발명은 복수개의 SRAM 셀들을 포함하는 메모리 어레이와 관련된다.
그러한 어레이는 도 5에 도시된다.
상기 어레이는 행들 및 열들로 구성된다.
관례상, 상기 행은 워드 라인의 방향으로 표시되고 (본 발명의 경우, 트랜지스터들(T2, T3, T5, T6)의 후방 컨트롤 게이트(BG2)의 방향이기도 하다) 도 5에서는 수평 방향이며, 반면에 상기 열은 (금속으로 구성된) 비트 라인의 방향이고 이는 수직 방향이다(도 5에서는 미도시).
상기 어레이는 응용제품이 요구하는 정도의 많은 행들 및 열들을 포함한다.
이 발명의 경우, 상기 메모리 셀들은 후방 컨트롤 게이트들(BG1, BG2)을 가진다는 특별한 특징을 가진다.
인버터들의 후방 컨트롤 게이트(BG2)는, 일 면에서 (워드 라인(WL)에 대한) 어드레싱에 의한 것에 따라 그리고 다른 면에서 동작 모드(읽기 또는 씨기)에 의한 것에 따라 디코딩된다.
상기 후방 컨트롤 게이트(BG1)는 아일랜드들(I) 내의 접속 트랜지스터들을 조절(modulate)한다(도 5 참조).
아일랜드들(I)은 셀 하부에서 웰(4)에 의해 서로 연결된다.
다이오드의 형성을 막고 그에 따라 트랜지스터 하부의 직접적인 바이어싱을 허용하기 위해 후방 컨트롤 게이트(BG1)의 N+ 도전성이 필요하다.
SRAM 셀의 제조 방법
SRAM 셀은 서로에 대하여 마스크들을 정렬하는 통상의 방법에 의해 제조된다.
예를 들어, S.M. Kang 및 Y. Leblebici에 의해 저술된 "CMOS Digital Integrated Circuit Design: Analysis and Design"라는 제목의 출판물(McGraw-Hill Publishing Co., New York, NY, 2003)의 챕터 2에서, 적절한 방법이 설명된다.
절연 BOX 층 하부에 위치된 레벨들은 모두 주입에 의해 형성된다.
SRAM 셀의 트랜지스터들의 특성들을 제어
본 발명의 맥락에서, 후방 컨트롤 게이트들(BG1, BG2)은 동적으로 사용된다: 셀 제어 동작(대기, 읽기, 쓰기)의 종류에 따라 후방 컨트롤 게이트들(BG1, BG2)에 인가되는 전압이 효율적으로 저장된다.
각각의 트랜지스터의 후방 컨트롤 게이트를 양전압으로 또는 음전압으로 (전형적으로 +/- 0.3 V 만큼) 바이어싱함으로써, 트랜지스터의 특성들이 개별적으로 변경될 수 있다.
특히, 트랜지스터의 문턱 전압이 오프셋(offset)될 수 있다.
공교롭게도, 문턱 전압을 변경하는 것은 채널의 물리적인 폭을 변경하는 것과 동일한 의미를 가진다.
따라서, 본 발명의 맥락에서, 모든 것들에 대하여 및 모든 트랜지스터들에 대하여 상기 채널의 상기 물리적인 폭이 일단 정의되더라도, 각각의 트랜지스터에 대하여 개별적으로, 후방 컨트롤 게이트의 제어를 통해 트랜지스터의 채널의 외관상의 (유효한) 폭을 변경하는 것이 가능하다.
상기 후방 컨트롤 게이트에 인가된 전압이 변경될 수 있기 때문에, 따라서 본 발명은 채널의 외관상의 폭을 동적으로 변경할 수 있다는 이점을 제공한다.
상기 후방 컨트롤 게이트를 통한 트랜지스터의 문턱 전압의 변동은 다음 수학식에 의해 표현될 수 있다.
Figure 112011016341685-pat00001
여기서
Figure 112011016341685-pat00002
는 트랜지스터의 문턱 전압을 나타내고,
Figure 112011016341685-pat00003
는 후방 게이트에 인가된 전압이며,
Figure 112011016341685-pat00004
는 (N 또는 P 타입의 후방 컨트롤 게이트가 사용되는지 여부에 따른 일함수에 의해 오프셋될 수 있는) 명목상의 문턱 전압이고,
Figure 112011016341685-pat00005
는 트랜지스터의 기하특성(geometry)과 연계된 계수이다.
특히, 계수
Figure 112011016341685-pat00006
는 다음 관계에 따라 모델링될 수 있다.
Figure 112011016341685-pat00007
여기서
Figure 112011016341685-pat00008
은 채널로부터 전방 게이트를 분리시키는 게이트 유전 층의 두께를 지정하고,
Figure 112011016341685-pat00009
는 채널로부터 후방 컨트롤 게이트를 분리시키는 절연 층의 두께를 지정하며,
Figure 112011016341685-pat00010
는 박막의 두께를 지정한다.
따라서, 트랜지스터의 후방 컨트롤 게이트의 도핑 타입이 명목상의 문턱 전압을 오프셋 시키거나 오프셋 시키지 않을 수 있고 후방 컨트롤 게이트의 바이어싱은 문턱 전압을 조절하는 것을 가능케 한다는 것이 이해될 것이다.
따라서, (문턱 전압의 감소에 의한) 트랜지스터의 활성 상태에서의 도전 전류(
Figure 112011016341685-pat00011
)의 증가, 및 (문턱 전압의 증가에 의한) 트랜지스터의 비활성 상태에서의 누설 전류(
Figure 112011016341685-pat00012
)의 감소로부터 이익을 얻는 것이 가능하다.
이후, 상기 후방 컨트롤 게이트에, N 트랜지스터의 경우 양전압을 가하고 P 트랜지스터의 경우 VDD보다 작은 전압을 가함으로써, 상기 문턱 전압들이 감소될 수 있다.
나아가, 본 발명은 영의(zero) 또는 양의 후방 컨트롤 게이트 전압의 사용에 제한되지 않을 뿐만 아니라, 영의 또는 음의 후방 컨트롤 게이트 전압의 사용으로도 연장된다.
실리콘 및 BOX 두께들이 너무 큰 경우 상기 계수
Figure 112011016341685-pat00013
는 급격하게 감소한다.
예를 들어, 0.35 V의
Figure 112011016341685-pat00014
의 경우, 여기에 0.15 V의 일함수가 더해져, 0.5 V의 문턱 전압
Figure 112011016341685-pat00015
이 얻어진다.
동작하기 위해 문턱 전압
Figure 112011016341685-pat00016
이 0.2 V까지 도달하도록 하는 것을 동작 모드가 요구하는 경우,
Figure 112011016341685-pat00017
는 0.3이어야 한다(파워 공급 전압 VDD = 1 V).
만일 두께 비율들이 이를 허락하지 않는 경우, 상기 동작 모드에서 필요한 0.2 V의 전압을 달성하기 위해, (공정의 개량을 통해) 일함수가 감소하여야 한다.
이러한 모드들에서 필요한 0.5 V를 찾기 위해 다른 모드들에서 음성 후방 컨트롤 게이트 전압을 보상하는 것이 당연히 필요하다.
도 6은, 트랜지스터의 채널과 마주보며, 상기 절연 층 하부에서, 상기 베이스 기판 내에 배열된 후방 컨트롤 게이트의 바이어싱에 의한 제어로서, SOI (또는, 일반적으로(generically), 절연 유전체 위 반도체(SeOI)) 기판 상에 제조된 트랜지스터의 제어를 도시한다.
이 도 6에서, 중앙 커브(Cn)는 명목상의 특성 (후방 컨트롤 게이트가 없는 트랜지스터의 경우)
Figure 112011016341685-pat00018
의 예를 나타낸다.
다음의 값들은 단지 예들이다. 기술에 따라
Figure 112011016341685-pat00019
의 값들이 100 μA /μm 내지 2000 μA /μm 범위로 변화할 수 있고,
Figure 112011016341685-pat00020
전류는 아마도 1 fA/μm 내지 30 nA/μm 범위로 변화한다는 것이 확실하다.
Figure 112011016341685-pat00021
및
Figure 112011016341685-pat00022
전류들은 각각 150 μA/μm 및 5 nA/μm에서 설정된다.
하부 커브
Figure 112011016341685-pat00023
는 0 V에서 제어되고 일함수를 가지는 후방 컨트롤 게이트의 효과 하에서의 명목상의 특성
Figure 112011016341685-pat00024
을 나타낸다. 이 하부 커브는 문턱 전압의 상승을 도시한다.
Figure 112011016341685-pat00025
및
Figure 112011016341685-pat00026
전류들은 각각 100 μA/μm 및 200 pA/μm에서 설정된다.
상부 커브
Figure 112011016341685-pat00027
는 명목상의 파워 공급 전압 VDD에서 제어되고 일함수를 가지지 않는 후방 컨트롤 게이트의 효과 하에서의 명목상의 특성
Figure 112011016341685-pat00028
을 나타낸다. 이 상부 커브는 문턱 전압의 감소를 도시한다.
Figure 112011016341685-pat00029
및
Figure 112011016341685-pat00030
전류들은 각각 200 μA/μm 및 100 μA/μm에서 설정된다.
따라서, 상기 후방 컨트롤 게이트를 양전압으로 또는 음전압으로 바이어싱함으로써, 따라서 트랜지스터의 문턱 전압 및 그것의 특성 전류들
Figure 112011016341685-pat00031
및
Figure 112011016341685-pat00032
을 조절하는 것에 의해. 하부
Figure 112011016341685-pat00033
와 상부
Figure 112011016341685-pat00034
사이의 공간들 모두가 커버될 수 있음이 이해될 것이다.
본 발명은 채널의 외관상의 폭의 감소/증가를 허용하여, 파워 공급 전압이 감소함에 따라 모두가 커지게 되고, 이는
Figure 112011016341685-pat00035
및
Figure 112011016341685-pat00036
의 실질적인 변동에 반영된다.
이 관점에서, 본 발명의 기술적인 분야에서의 추세는, 다음 세대들을 위해, 낮은 파워 공급 전압들에서 전자 컴포넌트들을 활용하는 것임에 유의할 것이다. 따라서, 본 발명은, 심지어 더 많은 이익을 가지는, 다음 세대들에 대한 선제 관념(priori)이다.
이제 3개의 동작 모드들: 대기, 쓰기, 및 읽기 동작 모드들에서 메모리 셀을 제어하는 방법에 대한 구체적인 설명을 하기로 한다.
대기 모드
아래 표에서 나타난 바와 같이, 대기 모드에서는, 접속 트랜지스터들(T1, T4)이 블록되고(blocked), 이는 비트 라인들(BL1, BL2)의 인버터들이 단선되는(disconnected) 것을 야기한다.
파워 공급 전압(VDD)은 베이스 기판(2) 및 후방 컨트롤 게이트(BG2)를 포함하는 웰(5)에 인가되고, 반면에 영전압(zero voltage)이 후방 컨트롤 게이트(BG1)를 포함하는 웰(4)에 인가된다.
VDD에 비해 낮은 전압인
Figure 112011016341685-pat00037
은 접속 트랜지스터들(T1, T4)의 후방 컨트롤 게이트(BG1)에 인가된다.
따라서 트랜지스터들(T1, T4)의 문턱 전압이 증가하고, BG 전압이 낮은 경우에는 가중된다.
이것의 결과는, 도전 전류
Figure 112011016341685-pat00038
및 누설 전류
Figure 112011016341685-pat00039
가 최소화된다는 것이다(아래 표에서 - 부호로 나타남).
Figure 112011016341685-pat00040
는 트랜지스터들(T2, T3, T5, T6)의 후방 컨트롤 게이트(BG2)에 인가된 전압을 나타낸다.
상기 대기 모드에서, 상기 전압
Figure 112011016341685-pat00041
은 감소한다.
따라서, NFET 트랜지스터들(T2, T5)에 대해, 누설 전류가 감소한다.
PFET 트랜지스터들(T3, T6)에 대해서, 누설 전류가 커질 수 있다; 그러나, SRAM 셀에서, 일반적으로 저 전도성이며 누설 특성이 거의 없는 PFET 트랜지스터들이 사용된다.
Figure 112011016341685-pat00042
따라서, 비트 라인들로부터 일어나는 메모리 셀 내 누설들이 최소화된다.
쓰기 모드
쓰기 모드에서, 높은 파워 공급 전압이 후방 컨트롤 게이트(BG1)를 포함하는 웰(4)로 인가된다; 후방 컨트롤 게이트(BG2)를 포함하는 웰(5)은 그라운드(GND)에 연결된 상태이다.
인버터들을 형성하는 트랜지스터들(T2, T3, T5, T6)의 후방 컨트롤 게이트에 대해 낮은 전압
Figure 112011016341685-pat00043
가 유지된다.
따라서, 그들의 구조 때문에 약한 PFET 트랜지스터들(T3, T6)과 마찬가지로, NFET 트랜지스터들(T2, T5)은 약하게 유지된다..
웰(4)의 전압이 접속 트랜지스터들(T1, T4)의 후방 컨트롤 게이트(BG1)에 전달된다.
이는 상술한 트랜지스터들의 문턱 전압이 감소되는 것을 야기하고, 따라서 상기 트랜지스터들이 "부스팅되는(boosted)" 것(더 높은 전류
Figure 112011016341685-pat00044
)을 야기한다.
따라서, 일 면에서 (강한(powerful)) 접속 트랜지스터들에 적용되고, 다른 면에서 약한 인버터들에 적용된 상기 조건들은, 쓰기 동작을 수행하기 위해 비트 라인들로부터 메모리 셀로 쉽게 통과하는 것을 가능케 한다.
Figure 112011016341685-pat00045
읽기 모드
읽기 모드에서, 낮은 파워 공급 전압이 후방 컨트롤 게이트(BG1)를 포함하는 웰(4)로 인가되고, 상기 파워 공급 전압은 BG1으로 전달된다. 상기 웰(4) 하부의 베이스 기판은 여전히 GND에 접속된 상태를 유지한다. 후방 컨트롤 게이트(BG2)를 포함하는 웰(5)은 접지된(grounded) 상태이다.
높은 양전압
Figure 112011016341685-pat00046
(예를 들어, 대략 VDD의 차수)가 인버터들을 형성하는 트랜지스터들(T2, T3, T5, T6)의 후방 컨트롤 게이트(BG2)에 인가된다.
PFET 트랜지스터들(T3, T6)는 그들의 구조 때문에 약한 반면에, NFET 트랜지스터들(T2, T5)이 강해지고, 이들 채널의 외관상의 폭이 증가된다.
접속 트랜지스터들(T1, T4)에 대해서, 후방 컨트롤 게이트에 인가되는 전압
Figure 112011016341685-pat00047
은 낮다.
일 면에서 (약한) 접속 트랜지스터들에 적용되고, 다른 면에서 강한 인버터들에 적용된 상기 조건들은, 주변 증폭기에 의해 감지되기에 충분한 읽기 신호를 제공하면서도, BL 전압들에 의한 임의의 방해들(disturbances)의 내용들을 방지하는 것을 가능케 한다.
Figure 112011016341685-pat00048
본 발명의 이점들은 다음과 같다.
각각의 트랜지스터에 대한 후방 게이트와 관련된 FD-SOI 타입 기판의 사용은, 누설들을 최소화하면서도 보장된 읽기, 쉬운 쓰기 및 대기 모드를 얻기 위해, 트랜지스터의 외관상의 크기를 조절하는 것을 가능케 한다.
나아가, 상기 FD-SOI 기판은 비-도핑된 채널 트랜지스터들을 형성하는데 사용될 수 있고, 상기 도핑의 랜덤 분포에 의해 얻어질 수 있는 가변성이 제거된다. 이는 메모리 셀의 안정성을 감소시키는 것 없이도, 최소 크기의 트랜지스터의 사용을 가능케 한다.
본 발명은 동작 모드에 대한 비율들을 적용하고, 따라서 다른 모드들의 정확한 동작을 양보하는 것 없이도 각각의 모드들의 마진들을 개선시킨다.
또한, 동작이 행들로 (워드 라인(WL)에 평행하고, 모든 셀들은 이 WL에 따라 활성화됨) 행하여 지고 따라서 열의 다른 셀들을 방해하지 않는다.
이러한 모든 조건들은 트랜지스터들의 및 그에 따른 셀의 치수들을 더 감소시키는 것을 가능케 한다.
지금까지 주어진 상기 예들은 완전히 특정 도시들이고, 본 발명의 응용제품들의 분야들을 어떠한 방법으로도 제한하지 않음은 당연하다.
따라서, 상기 메모리 셀은 또한 소위 "서브-문턱(sub-threshold)" 모드에서 동작할 수도 있고, 여기서 파워 공급 전압 VDD는 문턱 전압들보다 작다.
이 타입의 셀은 매우 낮은 전력 응용제품들에서 특정 이익을 가진다.
본 발명에 따른 SRAM 셀은 기존의 "서브-문턱" 셀들보다 낮은 전력 공급 전압들 VDD로 동작하여, 가능한 한 많이 문턱 전압들을 감소시키는 것을 가능케 하고, 상기 전압 VDD가 더욱 낮다.
따라서, 결국 기존 셀들보다 더욱 효율적으로 누설 전류들이 감소된다.

Claims (10)

  1. 절연 (BOX) 층에 의해 베이스 기판(2)으로부터 분리된 반도체 물질의 박막(1)을 포함하는 절연체 위 반도체 기판;
    2개의 접속 트랜지스터들(T1, T4), 2개의 도전 트랜지스터들(T2, T5), 및 상기 도전 트랜지스터들(T2, T5)과 함께 2개의 후방-커플링된 인버터들을 형성하도록 배열된 2개의 충전 트랜지스터들(T3, T6)을 포함하는 6개의 트랜지스터들(T1-T6)로서, 상기 2개의 접속 트랜지스터들(T1, T4)은 상기 후방-커플링된 인버터들로의 접속을 제어하고, 상기 트랜지스터들(T1-T6) 각각은, 상기 박막(1) 내에 배열된 소스 영역(S) 및 드레인 영역(D), 상기 소스 영역과 상기 드레인 영역 사이에 연장된 채널(C), 및 상기 채널(C) 상에 위치된 전방 게이트(G)를 포함하는 상기 트랜지스터들(T1-T6);을 포함하고,
    상기 트랜지스터들(T1-T6) 각각은, 상기 채널(C) 아래 상기 베이스 기판(2) 내로 형성되며 상기 트랜지스터(T1-T6)의 문턱 전압을 조절하기 위해 바이어스될 수 있는 후방 컨트롤 게이트(BG1, BG2)와, 상기 접속 트랜지스터들(T1, T4)의 후방 컨트롤 게이트들(BG1)을 제 1 전위로 연결하는 제 1 후방 게이트 라인과, 상기 도전 트랜지스터들(T2, T5) 및 상기 충전 트랜지스터들(T3, T6)의 후방 컨트롤 게이트들(BG2)을 제 2 전위로 연결하는 제 2 후방 게이트 라인을 가지고,
    상기 제 1 및 제 2 전위들은 셀 제어 동작의 종류에 따라 조절되는 것을 특징으로 하는 SRAM(static random access memory)-타입 메모리 셀.
  2. 제 1 항에 있어서,
    상기 접속 트랜지스터들(T1, T4) 및 도전 트랜지스터들(T2, T5)은 NFET(N-type field effect transistor) 트랜지스터들이고,
    상기 충전 트랜지스터들(T3, T6)은 PFET(P-type field effect transistor) 트랜지스터들이며,
    상기 접속 트랜지스터들(T1, T4)의 후방 컨트롤 게이트(BG1)는 N+ 도전성이고
    상기 도전 트랜지스터들(T2, T5) 및 충전 트랜지스터들(T3, T6)의 후방 컨트롤 게이트(BG2)는 N+ 도전성인 것을 특징으로 하는 SRAM-타입 메모리 셀.
  3. 제 1 항에 있어서,
    상기 도전 트랜지스터들(T2, T5) 및 충전 트랜지스터들(T3, T6)의 후방 컨트롤 게이트(BG2)는, 상기 채널(C) 하부의 상기 베이스 기판(2) 내에서, 상기 후방 컨트롤 게이트(BG2)의 도전성과 반대되는 도전성의 웰(5) 내에 배열되는 것을 특징으로 하는 SRAM-타입 메모리 셀.
  4. 제 1 항에 있어서,
    상기 트랜지스터들(T1-T6)은 완전히 공핍되는 것을 특징으로 하는 SRAM-타입 메모리 셀.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 복수개의 SRAM-타입 메모리 셀들을 포함하는 메모리 어레이에 있어서,
    상기 트랜지스터들(T1-T6) 각각의 채널은 물리적인 폭(physical width)을 가지지만, 상기 트랜지스터(T1-T6)의 후방 컨트롤 게이트(BG1, BG2)로의 전위의 인가를 통해 조절될 수 있는 유효 폭(effective width)을 가지는 것을 특징으로 하는 메모리 어레이.
  6. 제 1 항에 따른 SRAM-타입 메모리 셀의 제조 방법에 있어서,
    SRAM-타입 메모리 셀은,
    절연 (BOX) 층에 의해 상기 베이스 기판(2)으로부터 분리된 반도체 물질의 상기 박막(1)을 포함하는 상기 절연체 위 반도체 기판을 제공하는 단계; 및
    주입을 통해 상기 베이스 기판(2) 내에 후방 컨트롤 게이트들(BG1, BG2)을 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM-타입 메모리 셀의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 메모리 셀의 제어 방법에 있어서,
    상기 후방 컨트롤 게이트들(BG1, BG2)에 바이어스를 인가하기 위해 제1 양전압 및 상기 제1 양전압보다 낮은 영전압 또는 제2 양전압이 정의되고, 따라서, 셀 제어 동작의 종류에 따라, 상기 제1 양전압 또는 상기 제2 양전압 또는 상기 영전압이 상기 후방 컨트롤 게이트들(BG1, BG2)에 동적으로 인가되는 것을 특징으로 하는 메모리 셀의 제어 방법,
  8. 제 7 항에 있어서,
    상기 SRAM-타입 메모리 셀은, 대기 동작 동안, 상기 접속 트랜지스터들(T1, T4)의 상기 후방 컨트롤 게이트(BG1)에 그리고 상기 도전 트랜지스터들(T2, T5) 및 충전 트랜지스터들(T3, T6)의 상기 후방 컨트롤 게이트(BG2)에 상기 제1 양전압을 인가하는 것을 특징으로 하는 메모리 셀의 제어 방법.
  9. 제 7 항에 있어서,
    상기 SRAM-타입 메모리 셀은, 읽기 동작 동안, 상기 접속 트랜지스터들(T1, T4)의 상기 후방 컨트롤 게이트(BG1)에 상기 제2 양전압과 상기 도전 트랜지스터들(T2, T5) 및 충전 트랜지스터들(T3, T6)의 상기 후방 컨트롤 게이트(BG2)에 상기 제1 양전압을 인가하는 것을 특징으로 하는 메모리 셀의 제어 방법.
  10. 제 7 항에 있어서,
    상기 SRAM-타입 메모리 셀은, 쓰기 동작 동안, 상기 접속 트랜지스터들(T1, T4)의 상기 후방 컨트롤 게이트(BG1)에 상기 제1 양전압과 상기 도전 트랜지스터들(T2, T5) 및 충전 트랜지스터들(T3, T6)의 상기 후방 컨트롤 게이트(BG2)에 상기 제2 양전압을 인가하는 것을 특징으로 하는 메모리 셀의 제어 방법.
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