JP2002164544A - 半導体装置 - Google Patents

半導体装置

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JP2002164544A JP2000361603A JP2000361603A JP2002164544A JP 2002164544 A JP2002164544 A JP 2002164544A JP 2000361603 A JP2000361603 A JP 2000361603A JP 2000361603 A JP2000361603 A JP 2000361603A JP 2002164544 A JP2002164544 A JP 2002164544A
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Abstract

(57)【要約】 【課題】 ＭＯＳ型半導体装置において、しきい値電圧
を所定の値に調整し、トランジスタ動作速度を低下させ
ることなく、リーク電流を低減させ、消費電力を低下さ
せる。 【解決手段】 支持基板３、絶縁層（埋め込み酸化膜）
２及び半導体層が順次積層されたＳＯＩ基板を用いて形
成されたＭＯＳ型半導体装置１が、絶縁層２下に導電体
（Ｎウェル、Ｐウェル）を有し、かつ該半導体装置内の
発振器により形成される信号ｆ(soi)と外部から入力さ
れる参照信号ｆ(ref)とを比較し、双方の信号の差異に
基づいてバイアス電圧Ｖsub1、Ｖsub2を導電体（Ｎウェ
ル、Ｐウェル）に印加するしきい値制御回路を備えてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
て形成されたＭＯＳ型半導体装置において、埋め込み酸
化膜下の支持基板にバイアス電圧を印加することにより
しきい値電圧を制御し、トランジスタの動作速度と消費
電力を最適化する技術に関する。
【０００２】
【従来の技術】最近のＭＯＳ型半導体装置においては、
素子寸法の微細化に伴い高速化、低消費電力化が進めら
れている。
【０００３】また、電源電圧の低下が進み、トランジス
タのしきい値電圧がトランジスタの動作速度やオフ時の
リーク電流に与える影響が大きくなっている。即ち、し
きい値電圧が高くなるとオフ時のリーク電流は減少し、
消費電力も低減するがトランジスタの動作速度が遅くな
り、反対にしきい値電圧が低くなると、トランジスタの
動作速度は速くなるがオフ時のリーク電流が増加し、消
費電力が増加する。
【０００４】一方、しきい値電圧には、チップの製品ご
とにある程度のばらつきがある。そのため、複数のチッ
プを用いるＭＯＳ型半導体装置全体としては、チップ間
のばらついた動作速度のうち低い方に合わせて設計しな
くてはならないという無駄が生じている。
【０００５】このような問題に対し、Ｓｉウエハの表面
にソース領域やドレイン領域を形成するバルクプロセス
では、しきい値を制御するために基板バイアス効果を利
用する方法が検討されている。
【０００６】
【発明が解決しようとする課題】しかしながら、バルク
プロセスにおいて基板バイアス効果を利用すると、ソー
ス領域やドレイン領域と基板とがＰＮ接合になっている
ために逆方向のリーク電流が増加したり、インパクトイ
オン化によって発生したホールが基板にたまり、基板電
位を変化させるという問題がある。
【０００７】そこで、本発明は、ＭＯＳ型半導体装置に
おいて、しきい値電圧を所定の値に調整し、トランジス
タ動作速度を低下させることなく、リーク電流を低減さ
せ、消費電力を低下させることを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、ＳＯＩ（Si
licon on Insulator）型のＭＯＳ型半導体装置において
は、絶縁層（所謂、埋め込み酸化膜）下の支持基板内に
導電体を設け、その導電体にバイアス電圧を印加する
と、導電体とソース領域やドレイン領域とが埋め込み酸
化膜で絶縁されているために、バルクプロセスで基板バ
イアス効果を利用する場合のように逆方向のリーク電流
が増加するなどの問題が生じないこと、さらにＭＯＳ型
半導体装置内に発振器を形成し、その発振器により形成
される信号と外部から入力される参照信号とを比較し、
双方の信号の差異に基づいてバイアス電圧を設定する
と、しきい値電圧を任意の値に最適化できることを見出
した。
【０００９】即ち、本発明は、支持基板、絶縁層及び半
導体層が順次積層されたＳＯＩ基板を用いて形成された
ＭＯＳ型半導体装置であって、絶縁層下に導電体を有
し、かつ該半導体装置内の発振器により形成される信号
と外部から入力される参照信号とを比較し、双方の信号
の差異に基づいてバイアス電圧を導電体に印加するしき
い値制御回路を備えている半導体装置を提供する。
【００１０】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を詳細に説明する。なお、各図中、同一符号は、同一又
は同等の構成要素を表している。
【００１１】図１は、完全空乏型のＣ ＭＯＳ（Complem
entary MOS）トランジスタが形成されているＳＯＩ型の
ＭＯＳ型半導体装置に本発明を適用した、本発明の一実
施例の概略上面図（同図ａ）及び断面図（同図ｂ）であ
る。
【００１２】なお、ＳＯＩ型半導体装置は、支持基板、
絶縁層（埋め込み酸化膜）及び単結晶Ｓｉからなる半導
体層（ＳＯＩ層）が順次積層されたＳＯＩ基板を用いて
形成された半導体装置であり、素子間同士の完全分離が
容易となり、また、ソフトエラーや、Ｃ ＭＯＳ型トラ
ンジスタに特有のラッチアップの抑制が可能になること
が知られている。
【００１３】また、ＳＯＩ型半導体装置の中でも、ＳＯ
Ｉ層を１００ｎｍ程度以下に薄くし、ゲート電極の真下
のＳＯＩ層中に形成されるチャネルの不純物濃度を比較
的低い状態に制御してＳＯＩ層全体をほぼ空乏化させた
完全空乏型（Full Depletion型）トランジスタを形成し
たものは、拡散層容量の低減やサブスレッショルド領域
でのドレイン電流の急峻な立ち上がりなどの優れた特性
を有し、携帯機器などへの応用が期待されている。
【００１４】図１のＭＯＳ型半導体装置１は、このよう
な完全空乏型のＣ ＭＯＳトランジスタからなるＭＯＳ
型半導体装置に本発明の構成を適用したものであるが、
完全空乏型のトランジスタからなる半導体装置に本発明
の構成を適用すると、バイアス電圧の印加によってより
効果的にしきい値電圧を制御することができるので好ま
しい。
【００１５】図１のＭＯＳ型半導体装置１は、バイアス
電圧Ｖsub1、Ｖsub2を印加できるようにするために、埋
め込み酸化膜２の下の支持基板３内に、導電体としてＰ
ウェル（ＰＷＬ）とＮウェル（ＮＷＬ）とを有し、Ｐウ
ェル（ＰＷＬ）とＮウェル（ＮＷＬ）からバイアス電圧
を印加する端子４が上面に引き出されている点が従来の
ＳＯＩ型半導体装置と異なっており、また、Ｐウェル
（ＰＷＬ）又はＮウェル（ＮＷＬ）から導出された端子
４とアース線ＬV0の間に、所定のバイアス電圧Ｖ sub1、
Ｖsub2を印加できるように、これらの間にしきい値制御
回路が設けられている点が異なっている。
【００１６】一方、埋め込み酸化膜２上のＳＯＩ層５か
ら形成されているソース領域Ｓ、ドレイン領域Ｄと、そ
の上にゲート酸化膜６を介して設けられているゲート電
極７からなるＰ ＭＯＳトランジスタあるいはＮ ＭＯＳ
トランジスタは、公知の完全空乏型のＳＯＩ型のＣ Ｍ
ＯＳ型半導体装置と同様に構成される。Ｐ ＭＯＳトラ
ンジスタ及びＮ ＭＯＳトランジスタ上には層間絶縁膜
８が設けられ、その上に電源配線ＬVddとアース線ＬV0
が設けられている。なお、図中、層間絶縁膜８内に形成
されている配線は省略する。
【００１７】このようなＭＯＳ型半導体装置１は、例え
ば、ＳＩＭＯＸ（Separation by Implanted Oxygen）法
によるＳＯＩ基板にトレンチ法等により素子分離を行
い、埋め込み酸化膜２を通してイオン注入によりＰウェ
ル（ＰＷＬ）とＮウェル（ＮＷＬ）を形成し、次いで、
常法によりＮ ＭＯＳトランジスタあるいはＰ ＭＯＳト
ランジスタを形成することにより得ることができる。即
ち、Ｐウェル（ＰＷＬ）とＮウェル（ＮＷＬ）の形成
後、ＳＯＩ層５の表面の熱酸化によりゲート酸化膜６を
形成し、その上にゲート電極７を形成し、ゲート電極７
をマスクとしてイオン注入することによりＬＤＤ領域、
ソース領域Ｓ及びドレイン領域Ｄを形成し、層間絶縁膜
８を積層し、各配線や端子４を形成する。
【００１８】ここで、Ｐウェル（ＰＷＬ）やＮウェル
（ＮＷＬ）の形成に際しては、Ｐウェル（ＰＷＬ）やＮ
ウェル（ＮＷＬ）が、そこに印加するバイアス電圧Ｖ
sub1、Ｖ sub2の値に従って蓄積層（Accumulation）とな
るように、不純物極性を設定することが好ましい。ま
た、支持基板３がアースされる場合には、図２に示すよ
うに、トリプルウェル構造とすることが好ましい。
【００１９】ゲート電極８は、Ｎ型又はＰ型のポリシリ
コン、又は仕事関数がＳｉのミッドギャップ付近にある
Ｗ、Ｔｉ等の高融点金属やＴｉＮ等の高融点金属間化合
物を用いることが好ましい。
【００２０】図１に示したように、Ｎ ＭＯＳとＰ ＭＯ
Ｓとが交互に配置されるＣ ＭＯＳ構造においては、Ｐ
ウェル（ＰＷＬ）やＮウェル（ＮＷＬ）の各行にそれぞ
れ適当なバイアス電圧Ｖsub1、Ｖsub2を同時に印加する
ことが好ましい。この場合、Ｐウェル（ＰＷＬ）に印加
するバイアス電圧Ｖsub1とＮウェル（ＮＷＬ）に印加す
るバイアス電圧Ｖsub2とは、通常、Ｖsub1＝−Ｖsub2と
することが好ましい。
【００２１】図３は、図１のＭＯＳ型半導体装置で用い
るしきい値制御回路のブロック構成図である。このしき
い値制御回路は、公知のＡＦＣ（自動周波数制御）回路
を応用したものであり、半導体装置内の任意のＮ ＭＯ
Ｓトランジスタ又はＰ ＭＯＳトランジスタの駆動電流
に基づいて信号を発振するリングオシレータ（発振
器）、リングオシレータの発振周波数を逓降する分周
器、分周器からの信号ｆ(SOI)と、外部からの一定周波
数の参照信号ｆ(ref)とが入力される位相検出器（Phase
Detector）、バイアス電圧を電源電圧よりも高い電圧で
印加することを可能とするチャージポンプ（Charge Pum
ping）回路、ローパスフィルタからなっている。
【００２２】一方、完全空乏型のＮ ＭＯＳトランジス
タについてバイアス電圧Ｖsubとしきい値電圧Ｖthとの
関係をシミュレーションすると図４の結果が得られる。
なお、このシミュレーションの条件は、ＴOX／ＴSOI／
ＴBOX＝３．５／３０／１００ｎｍ、しきい値判定電流
＝０．１μＡ／μｍである。また、点線は、物理寸法が
ばらつくことによってできるバイアス電圧Ｖsubとしき
い値電圧Ｖthとの関係図である。図中、斜線をふした領
域はＮ ＭＯＳトランジスタの正常な動作範囲である。
【００２３】そこで、しきい値制御回路では、Ｐウェル
（ＰＷＬ）あるいはＮウェル（ＮＷＬ）に印加するバイ
アス電圧Ｖsub1、Ｖsub2を最適化することにより、チッ
プの製造のばらつきや使用環境によるしきい値電圧Ｖth
の変化を補償し、しきい値電圧Ｖthがトランジスタの正
常動作範囲となるようにする。例えば、しきい値電圧Ｖ
thが高く、リーク電流が少なく、動作速度が遅く、した
がって信号ｆ(SOI)が遅いＮ ＭＯＳチップについて、当
初のバイアス電圧Ｖsubが０Ｖである場合（図４の点Ａ
参照）に、信号ｆ(SOI)と参照信号ｆ(ref)とのズレが位
相検出器で検出されると、チャージポンプ回路からＮ
ＭＯＳチップに印加されるバイアス電圧Ｖsubが４Ｖに
なり、所期の動作速度を得ることができる（図４の点Ｂ
参照）。また、所期の動作速度が得られている場合に
は、位相検出器では信号ｆ(SOI)と参照信号ｆ(ref)との
ズレが検出されない。したがって、この場合、チャージ
ポンプ回路から印加されるバイアス電圧は、４Ｖに維持
されることとなる。
【００２４】本発明は、以上説明した態様に限らず、種
々の態様をとることができる。例えば、バイアス電圧を
印加する支持基板内の導電体は、支持基板内にイオン注
入により形成したウェルに限らず、埋め込み酸化膜下に
形成した裏面ゲート電極等としてもよい。
【００２５】また、ＳＯＩ層の厚さが１００ｎｍ程度以
下の完全空乏型トランジスタに限らず、ロングチャネル
のトランジスタからなる半導体装置にも本発明は適用す
ることができる。
【００２６】
【発明の効果】本発明のＭＯＳ型半導体装置によれば、
チップ間の製造のばらつきや温度変化によらず、必要と
される処理速度等に応じて、最適のしきい値電圧を設定
できるので、トランジスタの動作速度を低下させること
なく、リーク電流を低減させ、消費電力を低下させるこ
とができる。また、これにより設計時のばらつきのマー
ジンを少なく見積もることができるので、チップの最低
動作速度を高めることができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の概略上面図（同図ａ）及
びその断面図（同図ｂ）である。
【図２】 本発明の他の実施例の概略断面図である。
【図３】 しきい値制御回路のブロック構成図である。
【図４】 バイアス電圧としきい値電圧との関係図であ
る。
【符号の説明】
１…ＭＯＳ型半導体装置、 ２…埋め込み酸化膜、 ３
…支持基板、 ４…端子、 ５…ＳＯＩ層、 ６…ゲー
ト酸化膜、 ７…ゲート電極、 ８…層間絶縁膜、 Ｌ
V0…アース線、 ＬVdd…電源配線、 ＮＷＬ…Ｎウェ
ル、 ＰＷＬ…Ｐウェル、 Ｖsub、Ｖsub1、Ｖsub2…
バイアス電圧、 Ｖth…しきい値電圧

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 支持基板、絶縁層及び半導体層が順次積
    層されたＳＯＩ基板を用いて形成されたＭＯＳ型半導体
    装置であって、絶縁層下に導電体を有し、かつ該半導体
    装置内の発振器により形成される信号と外部から入力さ
    れる参照信号とを比較し、双方の信号の差異に基づいて
    バイアス電圧を導電体に印加するしきい値制御回路を備
    えている半導体装置。
  2. 【請求項２】絶縁層下の導電体が、支持基板へのイオン
    注入により形成されたウェルからなる請求項１記載の半
    導体装置。
  3. 【請求項３】 半導体装置が支持基板にＰウェルとＮウ
    ェルの双方が形成されたＣ ＭＯＳ（Complementary MO
    S）型であり、バイアス電圧がＰウェルとＮウェルに同
    時に印加される請求項１又は２記載の半導体装置。
  4. 【請求項４】 完全空乏型のＭＯＳ型トランジスタが形
    成されている請求項１〜３のいずれかに記載の半導体装
    置。
  5. 【請求項５】 バイアス電圧を電源電圧よりも高い電圧
    で印加することを可能とするチャージポンプ回路を有す
    る請求項１〜４のいずれかに記載の半導体装置。
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