JP3267756B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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-
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-
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
とその電源供給方法に関し、例えば電池駆動される半導
体集積回路装置とその電源供給方法に利用して有効な技
術に関するものである。
とその電源供給方法に関し、例えば電池駆動される半導
体集積回路装置とその電源供給方法に利用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の電源電圧は、ＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）やＣＭＯ
Ｓ（相補型ＭＯＳ）では通常５Ｖが用いられる。低電圧
用の電源電圧による動作を考慮したＣＭＯＳ回路の国際
的なインターフェイス仕様として、ジェデック スタン
ダード ナンバ８（JEDEC STANDARD No.8)に記述されて
いるLVCMOS(Low Voltage CMOS)やLVBO(Low Voltage Bat
tery Operated CMOS）がある。
Ｌ（トランジスタ・トランジスタ・ロジック）やＣＭＯ
Ｓ（相補型ＭＯＳ）では通常５Ｖが用いられる。低電圧
用の電源電圧による動作を考慮したＣＭＯＳ回路の国際
的なインターフェイス仕様として、ジェデック スタン
ダード ナンバ８（JEDEC STANDARD No.8)に記述されて
いるLVCMOS(Low Voltage CMOS)やLVBO(Low Voltage Bat
tery Operated CMOS）がある。
【０００３】
【発明が解決しようとする課題】ＭＯＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）により構成される半導体
集積回路は、その比較的大きなプロセスバラツキにより
動作速度が変動し、温度変化により動作速度が変化して
しまう。ＣＭＯＳ回路により構成される回路では、動作
速度に比例して消費電流が増大してしまうので、動作速
度の変動は消費電流の変動と表裏一体となるものであ
る。
ート型電界効果トランジスタ）により構成される半導体
集積回路は、その比較的大きなプロセスバラツキにより
動作速度が変動し、温度変化により動作速度が変化して
しまう。ＣＭＯＳ回路により構成される回路では、動作
速度に比例して消費電流が増大してしまうので、動作速
度の変動は消費電流の変動と表裏一体となるものであ
る。
【０００４】本願発明者においては、上記のようなプロ
セスバラツキや温度変化に応じてＭＯＳＦＥＴにより構
成される半導体集積回路の動作電圧を制御することによ
りそれらを補償できることに気が付いた。すなわち、半
導体集積回路の動作電圧を従来のようにインターフェイ
スに対応して固定的に設定するのではなく、所望の動作
速度が得られる電源電圧を内部で形成することにより、
上記プロセスバラツキや温度補償を行って、必要最小な
電力により半導体集積回路を動作させることを考えた。
セスバラツキや温度変化に応じてＭＯＳＦＥＴにより構
成される半導体集積回路の動作電圧を制御することによ
りそれらを補償できることに気が付いた。すなわち、半
導体集積回路の動作電圧を従来のようにインターフェイ
スに対応して固定的に設定するのではなく、所望の動作
速度が得られる電源電圧を内部で形成することにより、
上記プロセスバラツキや温度補償を行って、必要最小な
電力により半導体集積回路を動作させることを考えた。
【０００５】この発明の目的は、プロセスバラツキや温
度変化に対して合理的な電源供給を実現した半導体集積
回路装置とその電源供給方法を提供することにある。こ
の発明の他の目的は、実質的な低消費電力化を実現した
半導体集積回路装置とその電源供給方法を提供すること
にある。この発明の更に他の目的は、電池寿命を長くで
きる半導体集積回路装置とその電源供給方法を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
度変化に対して合理的な電源供給を実現した半導体集積
回路装置とその電源供給方法を提供することにある。こ
の発明の他の目的は、実質的な低消費電力化を実現した
半導体集積回路装置とその電源供給方法を提供すること
にある。この発明の更に他の目的は、電池寿命を長くで
きる半導体集積回路装置とその電源供給方法を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源供給回路を内蔵させ、
内部回路の動作速度に見合った動作電圧を形成するよう
にする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源供給回路を内蔵させ、
内部回路の動作速度に見合った動作電圧を形成するよう
にする。
【０００７】
【作用】上記した手段によれば、内部回路に要求される
動作速度に応じて動作電圧が設定されるので、プロセス
バラツキや温度変化に対して必要最小の電圧で内部回路
が動作するものとなるので合理的な電源供給が可能とな
る。
動作速度に応じて動作電圧が設定されるので、プロセス
バラツキや温度変化に対して必要最小の電圧で内部回路
が動作するものとなるので合理的な電源供給が可能とな
る。
【０００８】
【実施例】図１には、この発明に係る半導体集積回路装
置の一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知のＭＯＳ集積回路の製造技術に
よって、単結晶シリコンのような１個の半導体基板上に
おいて形成される。
置の一実施例の概略ブロック図が示されている。同図の
各回路ブロックは、公知のＭＯＳ集積回路の製造技術に
よって、単結晶シリコンのような１個の半導体基板上に
おいて形成される。
【０００９】入力バッファＩＢと出力バッフＯＢとは、
それが組み込まれるシステムのインターフェイスに適合
するように外部から供給される電源電圧ＶＣＣにより動
作させられて、システム側の信号レベルと次に説明する
内部回路ＬＯＧＣの信号レベルとのレベル変換も行うレ
ベル変換回路ＬＶＣ１、ＬＶＣ２としての役割を行う。
言い換えるならば、１つのシテスムを構成する複数から
なる半導体集積回路装置において、信号の授受を行うよ
うにするために、入力部と出力部に上記のようなレベル
変換機能を持つ入力バッファＩＢと出力バッファＯＢと
を配置して、半導体集積回路装置の外部側ではシステム
の電源電圧ＶＣＣに対応した共通の信号レベルを持つよ
うにされる。
それが組み込まれるシステムのインターフェイスに適合
するように外部から供給される電源電圧ＶＣＣにより動
作させられて、システム側の信号レベルと次に説明する
内部回路ＬＯＧＣの信号レベルとのレベル変換も行うレ
ベル変換回路ＬＶＣ１、ＬＶＣ２としての役割を行う。
言い換えるならば、１つのシテスムを構成する複数から
なる半導体集積回路装置において、信号の授受を行うよ
うにするために、入力部と出力部に上記のようなレベル
変換機能を持つ入力バッファＩＢと出力バッファＯＢと
を配置して、半導体集積回路装置の外部側ではシステム
の電源電圧ＶＣＣに対応した共通の信号レベルを持つよ
うにされる。
【００１０】これに対して、内部回路ＬＯＧＣは、内蔵
する電源回路ＶＧにより形成された電圧により動作させ
られる。この内部回路ＬＯＧＣの動作電圧は、内部回路
ＬＯＧＣに要求される動作速度に適合した最小の電圧と
される。内部回路ＬＯＧＣは、それを構成するＭＯＳＦ
ＥＴのしきい値電圧のプロセスバラツキによって動作速
度も比較的大きな範囲でバラツキを持つものとされる。
また、ＭＯＳＦＥＴのコンダクタンス特性が温度の上昇
とともに低下してしまうという正の温度依存性を持つた
めに、温度の上昇とともに動作速度が低下してしまう。
なお、上記入力バッファＩＢ及び出力バッファＯＢに
は、上述のレベル変換を行うために、電源電圧ＶＣＣと
電源回路ＶＧにより形成された電圧とが供給されてい
る。
する電源回路ＶＧにより形成された電圧により動作させ
られる。この内部回路ＬＯＧＣの動作電圧は、内部回路
ＬＯＧＣに要求される動作速度に適合した最小の電圧と
される。内部回路ＬＯＧＣは、それを構成するＭＯＳＦ
ＥＴのしきい値電圧のプロセスバラツキによって動作速
度も比較的大きな範囲でバラツキを持つものとされる。
また、ＭＯＳＦＥＴのコンダクタンス特性が温度の上昇
とともに低下してしまうという正の温度依存性を持つた
めに、温度の上昇とともに動作速度が低下してしまう。
なお、上記入力バッファＩＢ及び出力バッファＯＢに
は、上述のレベル変換を行うために、電源電圧ＶＣＣと
電源回路ＶＧにより形成された電圧とが供給されてい
る。
【００１１】従来の回路設計では、上記のようなＭＯＳ
ＦＥＴの持つプロセスバラツキや温度上昇による速度の
低下等を見込んでＭＯＳＦＥＴのサイズ等の設計を行う
ものである。このため、必要な動作速度に対して十分余
裕を持った回路設計が行われる。この結果、本来必要と
される動作速度に比べて、高速な動作速度を持つ回路設
計が行われるものになってしまう。一般に、動作速度に
比例して消費電流も増大するから、必然的に消費電力も
大きくなってしまう。
ＦＥＴの持つプロセスバラツキや温度上昇による速度の
低下等を見込んでＭＯＳＦＥＴのサイズ等の設計を行う
ものである。このため、必要な動作速度に対して十分余
裕を持った回路設計が行われる。この結果、本来必要と
される動作速度に比べて、高速な動作速度を持つ回路設
計が行われるものになってしまう。一般に、動作速度に
比例して消費電流も増大するから、必然的に消費電力も
大きくなってしまう。
【００１２】これに対して、この実施例においては、内
蔵された電源回路ＶＧにより、上記のように内部回路Ｌ
ＯＧＣの動作電圧を、それが要求される動作速度に応じ
て形成する方法を採ることにより、プロセスバラツキや
温度変化に対して必要最小な電圧が形成される。この結
果、内部回路ＬＯＧＣにおいては、プロセスバラツキや
温度変化に対して、それに影響されないでほぼ一定の動
作速度により動作させられるので、実質的に低消費電力
となる。
蔵された電源回路ＶＧにより、上記のように内部回路Ｌ
ＯＧＣの動作電圧を、それが要求される動作速度に応じ
て形成する方法を採ることにより、プロセスバラツキや
温度変化に対して必要最小な電圧が形成される。この結
果、内部回路ＬＯＧＣにおいては、プロセスバラツキや
温度変化に対して、それに影響されないでほぼ一定の動
作速度により動作させられるので、実質的に低消費電力
となる。
【００１３】図１の実施例回路において、ＣＭＯＳ回路
により構成した場合、入力バッファＩＢも内蔵された電
源回路ＶＧにより形成される内部電圧により動作させる
ようにし、内部回路ＬＯＧＣに対応した信号レベルを得
るというレベル変換動作を行わせるものとしてもよい。
により構成した場合、入力バッファＩＢも内蔵された電
源回路ＶＧにより形成される内部電圧により動作させる
ようにし、内部回路ＬＯＧＣに対応した信号レベルを得
るというレベル変換動作を行わせるものとしてもよい。
【００１４】図２には、この発明に係る半導体集積回路
装置の他の一実施例の概略ブロック図が示されている。
同図の半導体集積回路装置は、１チップのマイクロコン
ピュータ等のようにそれ自体で１つのシステムを構成す
るものである。このように、他の半導体集積回路装置と
の間での信号の授受を行わない半導体集積回路装置にあ
っては、入力バッファＩＢ及び出力バッファＯＢも、内
蔵の電源回路ＶＧにより形成される内部電圧で動作させ
るようにすることができる。
装置の他の一実施例の概略ブロック図が示されている。
同図の半導体集積回路装置は、１チップのマイクロコン
ピュータ等のようにそれ自体で１つのシステムを構成す
るものである。このように、他の半導体集積回路装置と
の間での信号の授受を行わない半導体集積回路装置にあ
っては、入力バッファＩＢ及び出力バッファＯＢも、内
蔵の電源回路ＶＧにより形成される内部電圧で動作させ
るようにすることができる。
【００１５】ただし、出力バッファＯＢにおいて、液晶
表示装置を駆動するような回路においては、液晶駆動用
の信号を得るために内部回路ＬＯＧＣとは別の電源回路
を設けたり、あるいは外部から供給される電源電圧ＶＣ
Ｃにより動作させるようにすればよい。
表示装置を駆動するような回路においては、液晶駆動用
の信号を得るために内部回路ＬＯＧＣとは別の電源回路
を設けたり、あるいは外部から供給される電源電圧ＶＣ
Ｃにより動作させるようにすればよい。
【００１６】図３には、この発明に係る半導体集積回路
装置に内蔵される電源回路の一実施例のブロック図が示
されている。特に制限されないが、この実施例では、そ
の電源電圧を一次電池により得る場合が示されている。
同図において、一次電池８と比較的大きな容量値にされ
る一対のキャパシタ６を除いた他の回路ブロックは、内
部回路としてのＬＳＩロジック９とともに１つの半導体
基板上において形成される。
装置に内蔵される電源回路の一実施例のブロック図が示
されている。特に制限されないが、この実施例では、そ
の電源電圧を一次電池により得る場合が示されている。
同図において、一次電池８と比較的大きな容量値にされ
る一対のキャパシタ６を除いた他の回路ブロックは、内
部回路としてのＬＳＩロジック９とともに１つの半導体
基板上において形成される。
【００１７】一次電池８の電池電圧は、電池電圧検出回
路５と基準電圧発生回路７に供給される。電池電圧検出
回路５は、ＬＳＩロジック９に供給される出力電圧に対
応した基準電圧と電池電圧とを比較し、昇圧／降圧の切
り替え信号を形成する。この実施例では、一次電池の寿
命を長くするために、言い換えるならば、一次電池の使
用範囲を拡大するために、電池電圧検出回路５は電池電
圧を監視して、一次電池が上記出力電圧に対して十分大
きいときには降圧を指示し、一次電池が上記出力電圧を
得るのに不足するように低下すると昇圧を指示する。
路５と基準電圧発生回路７に供給される。電池電圧検出
回路５は、ＬＳＩロジック９に供給される出力電圧に対
応した基準電圧と電池電圧とを比較し、昇圧／降圧の切
り替え信号を形成する。この実施例では、一次電池の寿
命を長くするために、言い換えるならば、一次電池の使
用範囲を拡大するために、電池電圧検出回路５は電池電
圧を監視して、一次電池が上記出力電圧に対して十分大
きいときには降圧を指示し、一次電池が上記出力電圧を
得るのに不足するように低下すると昇圧を指示する。
【００１８】昇圧／降圧回路１は、２倍昇圧回路と降圧
動作を行うハーバー回路が切り替え可能な構成とされ
る。これにより、昇圧／降圧回路１は、上記昇圧／降圧
切り替え信号により、一次電池８の電池電圧を入力電圧
として、昇圧動作と降圧動作とを行う。駆動クロック発
生回路２は、上記昇圧動作と降圧動作に必要な２相のク
ロックパルスφａとφｂを発生させる。これらの２相の
クロックパルスφａとφｂとは、効率のよい昇圧動作及
び降圧動作を行うようにするために、アクティブレベル
が互いに重なり合うことがないようなノンオーバーラッ
プのクロックパルスとされる。
動作を行うハーバー回路が切り替え可能な構成とされ
る。これにより、昇圧／降圧回路１は、上記昇圧／降圧
切り替え信号により、一次電池８の電池電圧を入力電圧
として、昇圧動作と降圧動作とを行う。駆動クロック発
生回路２は、上記昇圧動作と降圧動作に必要な２相のク
ロックパルスφａとφｂを発生させる。これらの２相の
クロックパルスφａとφｂとは、効率のよい昇圧動作及
び降圧動作を行うようにするために、アクティブレベル
が互いに重なり合うことがないようなノンオーバーラッ
プのクロックパルスとされる。
【００１９】電圧クランプ回路４は、基準電圧に対応し
て出力電圧が一定電圧となるように電圧クランプを行
う。このような電圧クランプ作用によって、昇圧／降圧
時に発生する出力電圧リップル成分を除去することがで
きる。だだし、負荷であるＬＳＩロジック９の負荷電流
が小さいときには、次に説明するＶＣＯ３と駆動クロッ
ク発生回路２を利用したフィードバックにより出力電圧
がほぼ一定にできるから電圧クランプ回路４を省略する
ことができる。
て出力電圧が一定電圧となるように電圧クランプを行
う。このような電圧クランプ作用によって、昇圧／降圧
時に発生する出力電圧リップル成分を除去することがで
きる。だだし、負荷であるＬＳＩロジック９の負荷電流
が小さいときには、次に説明するＶＣＯ３と駆動クロッ
ク発生回路２を利用したフィードバックにより出力電圧
がほぼ一定にできるから電圧クランプ回路４を省略する
ことができる。
【００２０】負荷であるＬＳＩロジック９の動作電流が
増大すると、それに応じてキャパシタのチャージポンプ
作用を利用して昇圧／降圧動作を行う昇圧／降圧回路１
の出力電圧が低下してしまう。このため、上記のような
電圧クランプ回路４が設けられているにもかかわらず、
その入力電圧自体が低下してしまうのでＬＳＩロジック
９の動作電圧も低下してしまう。
増大すると、それに応じてキャパシタのチャージポンプ
作用を利用して昇圧／降圧動作を行う昇圧／降圧回路１
の出力電圧が低下してしまう。このため、上記のような
電圧クランプ回路４が設けられているにもかかわらず、
その入力電圧自体が低下してしまうのでＬＳＩロジック
９の動作電圧も低下してしまう。
【００２１】そこで、昇圧／降圧回路１のクロックパル
スの周波数を上記ＬＳＩロジック９の最大負荷電流に対
応して高く設定することが考えられる。しかし、このよ
うにすると、ＬＳＩロジック９の動作電流が小さいとき
には、上記ＶＣＯ３、駆動クロック発生回路２及び昇圧
／降圧回路１での動作周波数が必要以上に高くされて、
無駄な電流消費を行うことになってしまう。
スの周波数を上記ＬＳＩロジック９の最大負荷電流に対
応して高く設定することが考えられる。しかし、このよ
うにすると、ＬＳＩロジック９の動作電流が小さいとき
には、上記ＶＣＯ３、駆動クロック発生回路２及び昇圧
／降圧回路１での動作周波数が必要以上に高くされて、
無駄な電流消費を行うことになってしまう。
【００２２】この実施例では、負荷であるＬＳＩロジッ
ク９の消費電流に対応して昇圧／降圧回路１の電流供給
能力が制御される。すなわち、上記昇圧／降圧回路１の
出力電圧と基準電圧とをＶＣＯ（電圧制御型発振回路）
３に供給し、基準電圧と入力電圧との差に対応して発振
周波数を高くするように制御するものである。この構成
では、ＬＳＩロジック９に流れる負荷電流に応じた周波
数により昇圧／降圧回路１とその制御回路である駆動ク
ロック発生回路２とＶＣＯ３が動作するので、そこでの
消費電流を必要最小に設定することができる。
ク９の消費電流に対応して昇圧／降圧回路１の電流供給
能力が制御される。すなわち、上記昇圧／降圧回路１の
出力電圧と基準電圧とをＶＣＯ（電圧制御型発振回路）
３に供給し、基準電圧と入力電圧との差に対応して発振
周波数を高くするように制御するものである。この構成
では、ＬＳＩロジック９に流れる負荷電流に応じた周波
数により昇圧／降圧回路１とその制御回路である駆動ク
ロック発生回路２とＶＣＯ３が動作するので、そこでの
消費電流を必要最小に設定することができる。
【００２３】上記キャパシタ６は、その誘電体として高
誘電体膜あるいは強誘電体膜を利用することにより半導
体集積回路に内蔵させるものであってもよい。キャパシ
タ６に用いられる強誘電体膜の例としては、ＰＺＴ（Ｐ
ｂＺｒ1-x Ｔｉx Ｏ3 ）や、ＰＬＺＴ（Ｐｂ1-x Ｌａx
Ｚｒ1-y Ｔｉy Ｏ3 ）、バルクのＢＴＯ（ＢａＴｉ
Ｏ3 ）がある。強誘電体は高誘電体でもあるが、自発分
極のない常誘電体である高誘電体の例としては、ＢＴＯ
（薄膜のみ）、ＢＳＴ（Ｂａ1-x Ｓｒx Ｔｉｏ3 ）やＳ
ＴＯ（ＳｒＴｉＯ3 ）などがある。これらの高誘電体は
いずれも、ペロブスカイト型と呼ばれる結晶構造を取る
ものである。
誘電体膜あるいは強誘電体膜を利用することにより半導
体集積回路に内蔵させるものであってもよい。キャパシ
タ６に用いられる強誘電体膜の例としては、ＰＺＴ（Ｐ
ｂＺｒ1-x Ｔｉx Ｏ3 ）や、ＰＬＺＴ（Ｐｂ1-x Ｌａx
Ｚｒ1-y Ｔｉy Ｏ3 ）、バルクのＢＴＯ（ＢａＴｉ
Ｏ3 ）がある。強誘電体は高誘電体でもあるが、自発分
極のない常誘電体である高誘電体の例としては、ＢＴＯ
（薄膜のみ）、ＢＳＴ（Ｂａ1-x Ｓｒx Ｔｉｏ3 ）やＳ
ＴＯ（ＳｒＴｉＯ3 ）などがある。これらの高誘電体は
いずれも、ペロブスカイト型と呼ばれる結晶構造を取る
ものである。
【００２４】図４には、この発明に係る半導体集積回路
装置に内蔵される電源回路の一実施例の回路図が示され
ている。電池Ｅの電圧ＶＣＣは、分圧抵抗Ｒ３とＲ４に
より分圧されて、電池電圧検出回路を構成する電圧比較
回路ＶＣ２の一方の入力（−）に供給される。この電圧
比較回路ＶＣ２の他方の入力（＋）には、基準電圧Ｖre
f2が供給される。この電圧比較回路ＶＣ１の出力信号
は、インバータ回路Ｎ１を通して昇圧／降圧の切り替え
信号として次の昇圧／降圧回路に供給される。
装置に内蔵される電源回路の一実施例の回路図が示され
ている。電池Ｅの電圧ＶＣＣは、分圧抵抗Ｒ３とＲ４に
より分圧されて、電池電圧検出回路を構成する電圧比較
回路ＶＣ２の一方の入力（−）に供給される。この電圧
比較回路ＶＣ２の他方の入力（＋）には、基準電圧Ｖre
f2が供給される。この電圧比較回路ＶＣ１の出力信号
は、インバータ回路Ｎ１を通して昇圧／降圧の切り替え
信号として次の昇圧／降圧回路に供給される。
【００２５】昇圧／降圧回路は、スイッチＳ１〜Ｓ４
と、キャパシタＣ１，Ｃ２及び論理ゲート回路Ｇ１，Ｇ
２とインバータ回路Ｎ２から構成される。スイッチＳ１
〜Ｓ４は、特に制限されないが、ＣＭＯＳスイッチ回路
から構成される。それ故、同図において○印で示された
スイッチＳ１〜Ｓ４は、それぞれが並列形態にされたＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔと、Ｐチャンネル型ＭＯＳＦＥＴのゲートに供給され
る制御電圧を形成するインバータ回路から構成される。
と、キャパシタＣ１，Ｃ２及び論理ゲート回路Ｇ１，Ｇ
２とインバータ回路Ｎ２から構成される。スイッチＳ１
〜Ｓ４は、特に制限されないが、ＣＭＯＳスイッチ回路
から構成される。それ故、同図において○印で示された
スイッチＳ１〜Ｓ４は、それぞれが並列形態にされたＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔと、Ｐチャンネル型ＭＯＳＦＥＴのゲートに供給され
る制御電圧を形成するインバータ回路から構成される。
【００２６】オア（ＯＲ）ゲート回路Ｇ１と、アンドゲ
ート回路Ｇ２及びその一方の入力に設けられたインバー
タ回路Ｎ２は、上記昇圧／降圧の切り替え信号により、
上記４つのスイッチＳ１〜Ｓ４に対して、駆動クロック
発生回路により形成された２相のクロックパルスφａと
φｂの供給経路を、昇圧動作のときには２倍昇圧回路と
し、降圧動作のときにはハーバー回路にする。
ート回路Ｇ２及びその一方の入力に設けられたインバー
タ回路Ｎ２は、上記昇圧／降圧の切り替え信号により、
上記４つのスイッチＳ１〜Ｓ４に対して、駆動クロック
発生回路により形成された２相のクロックパルスφａと
φｂの供給経路を、昇圧動作のときには２倍昇圧回路と
し、降圧動作のときにはハーバー回路にする。
【００２７】図５には、上記昇圧／降圧回路の等価回路
図が示されている。同図の（Ａ）には昇圧動作時の等価
回路図が示され、（Ｂ）には降圧動作時の等価回路図が
示されている。昇圧動作時には、等価回路（Ａ）に示す
ように、一方のクロックパルスφａがハイレベルのタイ
ミングで電池ＥによりキャパシタＣ１を電池電圧にチャ
ージアップする。上記クロックパルスφａがロウレベル
にされると、インバータ回路の出力がハイレベルになっ
てキャパシタＣ１の保持電圧とが加算されて２倍の昇圧
電圧が形成される。そして、クロックパルスφｂがハイ
レベルにされると、キャパシタＣ１の昇圧電圧がキャパ
シタＣ２に伝えられて、最終的には上記約２倍の昇圧電
圧が形成される。なお、図４の回路図では、上記インバ
ータ回路に代えて、スイッチＳ２とＳ４によりロウレベ
ルとハイレベルが与えられる。
図が示されている。同図の（Ａ）には昇圧動作時の等価
回路図が示され、（Ｂ）には降圧動作時の等価回路図が
示されている。昇圧動作時には、等価回路（Ａ）に示す
ように、一方のクロックパルスφａがハイレベルのタイ
ミングで電池ＥによりキャパシタＣ１を電池電圧にチャ
ージアップする。上記クロックパルスφａがロウレベル
にされると、インバータ回路の出力がハイレベルになっ
てキャパシタＣ１の保持電圧とが加算されて２倍の昇圧
電圧が形成される。そして、クロックパルスφｂがハイ
レベルにされると、キャパシタＣ１の昇圧電圧がキャパ
シタＣ２に伝えられて、最終的には上記約２倍の昇圧電
圧が形成される。なお、図４の回路図では、上記インバ
ータ回路に代えて、スイッチＳ２とＳ４によりロウレベ
ルとハイレベルが与えられる。
【００２８】降圧動作ときには、等価回路（Ｂ）に示す
ように、クロックパルスφａによりオン状態にされるス
イッチによりキャパシタＣ１に充電が行われ、クロック
パルスφｂによりオン状態にされるスイッチによりキャ
パシタＣ１とＣ２が並列形態にされてチャージシェアが
行われ、その容量比に対応した降圧動作が行われる。
ように、クロックパルスφａによりオン状態にされるス
イッチによりキャパシタＣ１に充電が行われ、クロック
パルスφｂによりオン状態にされるスイッチによりキャ
パシタＣ１とＣ２が並列形態にされてチャージシェアが
行われ、その容量比に対応した降圧動作が行われる。
【００２９】図４において、基準電圧Ｖref2に対して電
池電圧ＶＣＣの分圧電圧が高いときには、インバータ回
路Ｎ１の出力信号がハイレベルにされる。これにより、
オアゲート回路Ｇ１の出力信号がハイレベルにされてス
イッチＳ２がオン状態にされる。インバータ回路Ｎ２の
出力信号がロウレベルにされるので、アンドゲート回路
Ｇ２の出力信号がロウレベルにされて、スイッチＳ４は
オフ状態にされる。これにより、クロックパルスφａと
φｂとにより、スイッチＳ１とＳ２とが交互に動作し、
上記図５（Ｂ）のようなハーバー回路が構成される。
池電圧ＶＣＣの分圧電圧が高いときには、インバータ回
路Ｎ１の出力信号がハイレベルにされる。これにより、
オアゲート回路Ｇ１の出力信号がハイレベルにされてス
イッチＳ２がオン状態にされる。インバータ回路Ｎ２の
出力信号がロウレベルにされるので、アンドゲート回路
Ｇ２の出力信号がロウレベルにされて、スイッチＳ４は
オフ状態にされる。これにより、クロックパルスφａと
φｂとにより、スイッチＳ１とＳ２とが交互に動作し、
上記図５（Ｂ）のようなハーバー回路が構成される。
【００３０】図４において、基準電圧Ｖref2に対して電
池電圧ＶＣＣの分圧電圧が低くなると、インバータ回路
Ｎ１の出力信号がロウレベルにされる。これにより、オ
アゲート回路Ｇ１の出力信号はクロックパルスφａに応
じて変化する。また、上記電池電圧検出信号によりイン
バータ回路Ｎ２の出力信号がハイレベルにされるので、
アンドゲート回路Ｇ２もクロックパルスφｂに応じて変
化する。この結果、クロックパルスφａのハイレベルの
期間では、スイッチＳ１とＳ２がオン状態にされてキャ
パシタＣ１にチャージアップが行われる。クロックパル
スφｂがハイレベルの期間では、スイッチＳ３とＳ４が
オン状態とされて、キャパシタＣ１にはオン状態とされ
たスイッチＳ４により電池電圧ＶＣＣが伝えられ、その
保持電圧とが加算されて形成されてなる２倍昇圧電圧が
スイッチＳ３を通してキャパシタＣ２に伝えられる。こ
れにより、上記図５（Ａ）のような２倍昇圧回路が構成
される。
池電圧ＶＣＣの分圧電圧が低くなると、インバータ回路
Ｎ１の出力信号がロウレベルにされる。これにより、オ
アゲート回路Ｇ１の出力信号はクロックパルスφａに応
じて変化する。また、上記電池電圧検出信号によりイン
バータ回路Ｎ２の出力信号がハイレベルにされるので、
アンドゲート回路Ｇ２もクロックパルスφｂに応じて変
化する。この結果、クロックパルスφａのハイレベルの
期間では、スイッチＳ１とＳ２がオン状態にされてキャ
パシタＣ１にチャージアップが行われる。クロックパル
スφｂがハイレベルの期間では、スイッチＳ３とＳ４が
オン状態とされて、キャパシタＣ１にはオン状態とされ
たスイッチＳ４により電池電圧ＶＣＣが伝えられ、その
保持電圧とが加算されて形成されてなる２倍昇圧電圧が
スイッチＳ３を通してキャパシタＣ２に伝えられる。こ
れにより、上記図５（Ａ）のような２倍昇圧回路が構成
される。
【００３１】図４において、上記昇圧／降圧回路の出力
電圧は、キャパシタＣ２から出力される。この出力電圧
は、電圧比較回路ＶＣ１と可変抵抗素子としてのＭＯＳ
ＦＥＴＱ１からなる電圧クランプ回路により定電圧化さ
れて出力される。特に制限されないが、電圧比較回路Ｖ
Ｃ１の一方の入力（−）には、基準電圧Ｖref1が供給さ
れ、他方の入力（＋）には、出力電圧ＶＣＣ’を抵抗Ｒ
１とＲ２により形成された分圧電圧が供給される。上記
電圧比較回路ＶＣ１は、上記抵抗Ｒ１とＲ２の分圧電圧
が基準電圧Ｖref1と一致するような出力電圧を形成して
ＭＯＳＦＥＴＱ１のオン抵抗値を制御して安定化された
出力電圧ＶＣＣ’を形成する。
電圧は、キャパシタＣ２から出力される。この出力電圧
は、電圧比較回路ＶＣ１と可変抵抗素子としてのＭＯＳ
ＦＥＴＱ１からなる電圧クランプ回路により定電圧化さ
れて出力される。特に制限されないが、電圧比較回路Ｖ
Ｃ１の一方の入力（−）には、基準電圧Ｖref1が供給さ
れ、他方の入力（＋）には、出力電圧ＶＣＣ’を抵抗Ｒ
１とＲ２により形成された分圧電圧が供給される。上記
電圧比較回路ＶＣ１は、上記抵抗Ｒ１とＲ２の分圧電圧
が基準電圧Ｖref1と一致するような出力電圧を形成して
ＭＯＳＦＥＴＱ１のオン抵抗値を制御して安定化された
出力電圧ＶＣＣ’を形成する。
【００３２】この実施例では、低消費電力により内部回
路の動作に必要な電源電圧を形成するために、駆動クロ
ック発生回路にはＶＣＯにより形成された可変周波数信
号が供給される。ＶＣＯは、昇圧／降圧回路の出力電圧
に関し、その変化に応じて発振周波数を変化させて出力
電圧をほぼ一定に制御する。同図では、省略されている
が前記のような基準電圧が与えられており、基準電圧と
出力電圧との差に応じて周波数を高くするように制御し
て、前記のように負荷電流に対応した電流供給能力を持
つようにされる。
路の動作に必要な電源電圧を形成するために、駆動クロ
ック発生回路にはＶＣＯにより形成された可変周波数信
号が供給される。ＶＣＯは、昇圧／降圧回路の出力電圧
に関し、その変化に応じて発振周波数を変化させて出力
電圧をほぼ一定に制御する。同図では、省略されている
が前記のような基準電圧が与えられており、基準電圧と
出力電圧との差に応じて周波数を高くするように制御し
て、前記のように負荷電流に対応した電流供給能力を持
つようにされる。
【００３３】図７には、この発明に用いられる基準電圧
発生回路の一実施例のブロック図が示されている。この
実施例は、図４における電圧クランプ回路を構成する電
圧比較回路ＶＣ１に供給される基準電圧Ｖref1を形成す
る回路に向けられている。
発生回路の一実施例のブロック図が示されている。この
実施例は、図４における電圧クランプ回路を構成する電
圧比較回路ＶＣ１に供給される基準電圧Ｖref1を形成す
る回路に向けられている。
【００３４】演算増幅回路（又は電圧比較回路）ＯＰに
より基準電圧源の電圧と、出力される基準電圧を直列抵
抗回路とセレクタとにより分圧された電圧とを比較し
て、可変抵抗素子としてのＭＯＳＦＥＴＱを制御して、
所望の基準電圧を得るようにするものである。基準電圧
源として、シリコンバンドギャップ電圧やΔＶthのよう
に温度依存性の無いものを用いた場合には、出力される
基準電圧も温度依存性のない電圧とすることができる。
より基準電圧源の電圧と、出力される基準電圧を直列抵
抗回路とセレクタとにより分圧された電圧とを比較し
て、可変抵抗素子としてのＭＯＳＦＥＴＱを制御して、
所望の基準電圧を得るようにするものである。基準電圧
源として、シリコンバンドギャップ電圧やΔＶthのよう
に温度依存性の無いものを用いた場合には、出力される
基準電圧も温度依存性のない電圧とすることができる。
【００３５】上記セレクタは、ヒューズトリミング回路
により制御される。ヒューズ回路の選択的な切断によ
り、セレタクを介して出力される基準電圧が直列抵抗回
路により複数に分圧された中から、１つの分圧電圧を選
んぶことにより、所望の基準電圧を得るようにするもの
である。このようなヒューズトリミングによって、半導
体集積回路のプロセスバラツキに対応したＬＳＩロジッ
クの動作電圧を設定することができる。
により制御される。ヒューズ回路の選択的な切断によ
り、セレタクを介して出力される基準電圧が直列抵抗回
路により複数に分圧された中から、１つの分圧電圧を選
んぶことにより、所望の基準電圧を得るようにするもの
である。このようなヒューズトリミングによって、半導
体集積回路のプロセスバラツキに対応したＬＳＩロジッ
クの動作電圧を設定することができる。
【００３６】図６は、ＣＭＯＳ集積回路における温度Ｔ
ａをパラメータとした動作電圧と動作周波数の関係を示
す特性図である。同図には、温度Ｔａ＝−２５°Ｃ、Ｔ
ａ＝２５°Ｃ及びＴａ＝８０°Ｃの例が示されいてる。
温度Ｔａが８０°Ｃとされた高温プロービングにおい
て、ＬＳＩロジックに要求される動作周波数ｆopに対応
した動作下限電圧を測定する。この場合には、上記のよ
うに基準電圧源は、温度依存性のないシリコンバンドギ
ャップ電圧ＶＢＧやΔＶthが利用される。この高温プロ
ービングにおいては、ヒューズトミリンク回路に設けら
れたプローブ用のパッドに、擬似的にヒューズを切断し
たと同じ状態にする信号を供給し、所望の動作周波数ｆ
opが得られるような基準電圧を求めて、それ対応してヒ
ューズを切断させる。ヒューズは、ポリシリコン層等を
切断電流を流して電気的に切断するか、あるいはレーザ
ー光線等のエネルギービームを照射して切断させられ
る。
ａをパラメータとした動作電圧と動作周波数の関係を示
す特性図である。同図には、温度Ｔａ＝−２５°Ｃ、Ｔ
ａ＝２５°Ｃ及びＴａ＝８０°Ｃの例が示されいてる。
温度Ｔａが８０°Ｃとされた高温プロービングにおい
て、ＬＳＩロジックに要求される動作周波数ｆopに対応
した動作下限電圧を測定する。この場合には、上記のよ
うに基準電圧源は、温度依存性のないシリコンバンドギ
ャップ電圧ＶＢＧやΔＶthが利用される。この高温プロ
ービングにおいては、ヒューズトミリンク回路に設けら
れたプローブ用のパッドに、擬似的にヒューズを切断し
たと同じ状態にする信号を供給し、所望の動作周波数ｆ
opが得られるような基準電圧を求めて、それ対応してヒ
ューズを切断させる。ヒューズは、ポリシリコン層等を
切断電流を流して電気的に切断するか、あるいはレーザ
ー光線等のエネルギービームを照射して切断させられ
る。
【００３７】上記のように高温プロービングによって、
プロセスバラツキに対応した電圧クランプ用の基準電圧
を設定してＬＳＩロジックの動作電圧を形成するように
しておけば、ＬＳＩロジックがシステム上で動作する場
合において、温度が上昇しても動作周波数は上記要求さ
れる動作周波数ｆop以下になることはなく、その動作周
波数を保証することができる。この場合には、温度が低
下すると動作周波数が必要以上に高くなってしまう。し
かし、動作周波数が高くなること自体は、回路動作にと
って動作マージンが拡大する方向になるので動作上問題
になることはない。
プロセスバラツキに対応した電圧クランプ用の基準電圧
を設定してＬＳＩロジックの動作電圧を形成するように
しておけば、ＬＳＩロジックがシステム上で動作する場
合において、温度が上昇しても動作周波数は上記要求さ
れる動作周波数ｆop以下になることはなく、その動作周
波数を保証することができる。この場合には、温度が低
下すると動作周波数が必要以上に高くなってしまう。し
かし、動作周波数が高くなること自体は、回路動作にと
って動作マージンが拡大する方向になるので動作上問題
になることはない。
【００３８】図８には、この発明に用いられる基準電圧
発生回路の一実施例の回路図が示されている。この実施
例では、ΔＶthを利用した基準電圧源を用いる例が示さ
れている。
発生回路の一実施例の回路図が示されている。この実施
例では、ΔＶthを利用した基準電圧源を用いる例が示さ
れている。
【００３９】Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲート
に接地電位を与えて定電流を形成する。この定電流はダ
イオード形態のＮチャンネル型ＭＯＳＦＥＴＱ２に流す
ようにされる。このＭＯＳＦＥＴＱ２には電流ミラー形
態にＮチャンネル型ＭＯＳＦＥＴＱ３とＱ４が設けられ
る。ＭＯＳＦＥＴＱ３のドレイン定電流は、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ５，Ｑ６からなる電流ミラー回路に
より押出電流に変換される。このとき、ＭＯＳＦＥＴＱ
３とＱ４又はＱ５とＱ６のサイズの設定により、押し出
し定電流を２ｉに設定し、ＭＯＳＦＥＴＱ４の吸い込み
定電流をｉに設定する。
に接地電位を与えて定電流を形成する。この定電流はダ
イオード形態のＮチャンネル型ＭＯＳＦＥＴＱ２に流す
ようにされる。このＭＯＳＦＥＴＱ２には電流ミラー形
態にＮチャンネル型ＭＯＳＦＥＴＱ３とＱ４が設けられ
る。ＭＯＳＦＥＴＱ３のドレイン定電流は、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ５，Ｑ６からなる電流ミラー回路に
より押出電流に変換される。このとき、ＭＯＳＦＥＴＱ
３とＱ４又はＱ５とＱ６のサイズの設定により、押し出
し定電流を２ｉに設定し、ＭＯＳＦＥＴＱ４の吸い込み
定電流をｉに設定する。
【００４０】上記ＭＯＳＦＥＴＱ４とＰチャンネル型Ｍ
ＯＳＦＥＴＱ６との間には直列形態にダイオード形態の
Ｐチャンネル型ＭＯＳＦＥＴＱ７を接続し、上記ＭＯＳ
ＦＥＴＱ６とＱ７の接続点と回路の接地電位点との間に
ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ８を設
ける。これにより、２つのダイオード形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ７とＱ８には、同じ定電流ｉが流れ
るようにされる。
ＯＳＦＥＴＱ６との間には直列形態にダイオード形態の
Ｐチャンネル型ＭＯＳＦＥＴＱ７を接続し、上記ＭＯＳ
ＦＥＴＱ６とＱ７の接続点と回路の接地電位点との間に
ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ８を設
ける。これにより、２つのダイオード形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ７とＱ８には、同じ定電流ｉが流れ
るようにされる。
【００４１】上記ＭＯＳＦＥＴＱ８は、そのチャンネル
領域にＰ型の不純物がイオン打ち込み法により導入され
ることによって、その不純物導入量に対応してしきい値
電圧が高くされる。両ＭＯＳＦＥＴＱ７とＱ８のしきい
値電圧に差を持たせつつ、それぞれに同じ定電流ｉを流
すものであるため、ＭＯＳＦＥＴＱ７のソース側から両
ＭＯＳＦＥＴＱ８とＱ７のしきい値電圧の差電圧Ｖth8
−Ｖth7 に対応した基準電圧ＶＲＥＦが形成される。上
記差電圧Ｖth8 −Ｖth7 は、イオン打ち込み技術により
約１．１Ｖ程度に正確に設定することができる。
領域にＰ型の不純物がイオン打ち込み法により導入され
ることによって、その不純物導入量に対応してしきい値
電圧が高くされる。両ＭＯＳＦＥＴＱ７とＱ８のしきい
値電圧に差を持たせつつ、それぞれに同じ定電流ｉを流
すものであるため、ＭＯＳＦＥＴＱ７のソース側から両
ＭＯＳＦＥＴＱ８とＱ７のしきい値電圧の差電圧Ｖth8
−Ｖth7 に対応した基準電圧ＶＲＥＦが形成される。上
記差電圧Ｖth8 −Ｖth7 は、イオン打ち込み技術により
約１．１Ｖ程度に正確に設定することができる。
【００４２】このような基準電圧ＶＲＥＦは、一方にお
いて前記図４の電池電圧検出回路用の基準電圧Ｖref2と
して利用され、他方において次のような直流増幅回路に
より電圧クランプ回路用の基準電圧Ｖref1に変換（調
整）される。電流ミラー形態のＰチャンネル型ＭＯＳＦ
ＥＴＱ１３，Ｑ１４からなる負荷回路と、差動形態にさ
れたＮチャンネル型ＭＯＳＦＥＴＱ１０，Ｑ１１と、そ
の動作電流を形成する定電流ＭＯＳＦＥＴＱ１２は差動
増幅回路を構成する。この差動増幅回路には、出力Ｐチ
ャンネル型ＭＯＳＦＥＴＱ１５が設けられる。
いて前記図４の電池電圧検出回路用の基準電圧Ｖref2と
して利用され、他方において次のような直流増幅回路に
より電圧クランプ回路用の基準電圧Ｖref1に変換（調
整）される。電流ミラー形態のＰチャンネル型ＭＯＳＦ
ＥＴＱ１３，Ｑ１４からなる負荷回路と、差動形態にさ
れたＮチャンネル型ＭＯＳＦＥＴＱ１０，Ｑ１１と、そ
の動作電流を形成する定電流ＭＯＳＦＥＴＱ１２は差動
増幅回路を構成する。この差動増幅回路には、出力Ｐチ
ャンネル型ＭＯＳＦＥＴＱ１５が設けられる。
【００４３】上記出力ＭＯＳＦＥＴＱ１５の出力信号
は、帰還抵抗Ｒ１とＲ２により分圧されて差動増幅回路
に負帰還される。このとき、基準電圧Ｖref1をプロセス
パラツキに対応して、要求される動作周波数に対応した
動作電圧に設定するため、帰還抵抗Ｒ１とＲ２の間に
は、微調整用のトリミング抵抗ｒが直列形態に設けられ
る。それぞれの相互接続点と差動増幅回路の帰還入力と
の間には、トリミング用のスイッチＭＯＳＦＥＴＴＲＭ
０〜ＴＲＭ７が設けられる。これらのスイッチＭＯＳＦ
ＥＴＴＲＭ０〜ＴＲＭ７のゲートには、特に制限されな
いが、ヒューズ手段の切断によりスイッチ制御が行われ
るようにされる。
は、帰還抵抗Ｒ１とＲ２により分圧されて差動増幅回路
に負帰還される。このとき、基準電圧Ｖref1をプロセス
パラツキに対応して、要求される動作周波数に対応した
動作電圧に設定するため、帰還抵抗Ｒ１とＲ２の間に
は、微調整用のトリミング抵抗ｒが直列形態に設けられ
る。それぞれの相互接続点と差動増幅回路の帰還入力と
の間には、トリミング用のスイッチＭＯＳＦＥＴＴＲＭ
０〜ＴＲＭ７が設けられる。これらのスイッチＭＯＳＦ
ＥＴＴＲＭ０〜ＴＲＭ７のゲートには、特に制限されな
いが、ヒューズ手段の切断によりスイッチ制御が行われ
るようにされる。
【００４４】例えば、中間のスイッチＭＯＳＦＥＴＴＲ
Ｍ３をオン状態にし、そのときの基準電圧Ｖref1が目標
とする基準電圧より高いと、上側のスイッチＭＯＳＦＥ
ＴＱＴＲＭ２をオン状態にして、帰還電圧を高くし利得
を小さくして基準電圧Ｖref1を下げるようにする。以
下、スイッチＭＯＳＦＥＴＴＲＭ１，ＴＲＭ０をオン状
態にすればそれに対応して出力される基準電圧Ｖref1を
下げることができる。
Ｍ３をオン状態にし、そのときの基準電圧Ｖref1が目標
とする基準電圧より高いと、上側のスイッチＭＯＳＦＥ
ＴＱＴＲＭ２をオン状態にして、帰還電圧を高くし利得
を小さくして基準電圧Ｖref1を下げるようにする。以
下、スイッチＭＯＳＦＥＴＴＲＭ１，ＴＲＭ０をオン状
態にすればそれに対応して出力される基準電圧Ｖref1を
下げることができる。
【００４５】逆に、中間のスイッチＭＯＳＦＥＴＴＲＭ
３をオン状態にしたときの基準電圧Ｖref1が目標とする
動作電圧より低いと、上側のスイッチＭＯＳＦＥＴＱＴ
ＲＭ４をオン状態にして、帰還電圧を低くし利得を大き
くして基準電圧Ｖref1のレベルを上げるようにする。以
下、スイッチＭＯＳＦＥＴＲＭ５〜７をオン状態にすれ
ばそれに対応して基準電圧Ｖref1を高くすることができ
る。
３をオン状態にしたときの基準電圧Ｖref1が目標とする
動作電圧より低いと、上側のスイッチＭＯＳＦＥＴＱＴ
ＲＭ４をオン状態にして、帰還電圧を低くし利得を大き
くして基準電圧Ｖref1のレベルを上げるようにする。以
下、スイッチＭＯＳＦＥＴＲＭ５〜７をオン状態にすれ
ばそれに対応して基準電圧Ｖref1を高くすることができ
る。
【００４６】半導体集積回路の低消費電力化のために、
上記帰還抵抗Ｒ１とｒ及びＲ２の直列回路の合成抵抗値
は大きく設定される。すなわち、上記直列抵抗回路に流
れる直流電流を低減するために上記抵抗値は十分大きく
設定される。それ故、カップリングの影響を受け易い。
そこで、同図に点線で示すように、抵抗回路にはシール
ド層を設けるようする。このようなシールド層を設ける
ことにより、上記のような高抵抗素子が形成される上に
信号線を配置することができる。
上記帰還抵抗Ｒ１とｒ及びＲ２の直列回路の合成抵抗値
は大きく設定される。すなわち、上記直列抵抗回路に流
れる直流電流を低減するために上記抵抗値は十分大きく
設定される。それ故、カップリングの影響を受け易い。
そこで、同図に点線で示すように、抵抗回路にはシール
ド層を設けるようする。このようなシールド層を設ける
ことにより、上記のような高抵抗素子が形成される上に
信号線を配置することができる。
【００４７】図９には、この発明に用いられる基準電圧
発生回路の他の一実施例のブロック図が示されている。
前記図７や図８の実施例のように、プロセスバラツキに
対応した電圧クランプ用の基準電圧を設定してＬＳＩロ
ジックの動作電圧を形成するようにしておけば、温度の
低下が低下しても動作周波数は上記要求される動作周波
数ｆop以下になることはなく、動作周波数を保証するこ
とができる。しかし、反面において、温度低下に伴い動
作周波数が必要以上に速くなってしまい、見方を変えれ
ば必要以上に消費電流を増大させてしまう。
発生回路の他の一実施例のブロック図が示されている。
前記図７や図８の実施例のように、プロセスバラツキに
対応した電圧クランプ用の基準電圧を設定してＬＳＩロ
ジックの動作電圧を形成するようにしておけば、温度の
低下が低下しても動作周波数は上記要求される動作周波
数ｆop以下になることはなく、動作周波数を保証するこ
とができる。しかし、反面において、温度低下に伴い動
作周波数が必要以上に速くなってしまい、見方を変えれ
ば必要以上に消費電流を増大させてしまう。
【００４８】そこで、本願発明者においては、動作周波
数を保証しつつ温度変化に対応して動作電圧を変化させ
ることにより、回路の低消費電力化を図ることを考え
た。すなわち、図６に示すようにＣＭＯＳ回路等からな
るＬＳＩロジックにおいては温度の上昇に伴い、所望の
動作周波数ｆopを得るに必要な動作電圧は高くされる。
このため、電圧クランプ回路に供給される基準電圧に正
の温度係数を持たせることにより、温度変化に対応して
ほぼ一定の動作周波数にして動作マージンの確保を行い
つつ、消費電流を必要最小にするものである。
数を保証しつつ温度変化に対応して動作電圧を変化させ
ることにより、回路の低消費電力化を図ることを考え
た。すなわち、図６に示すようにＣＭＯＳ回路等からな
るＬＳＩロジックにおいては温度の上昇に伴い、所望の
動作周波数ｆopを得るに必要な動作電圧は高くされる。
このため、電圧クランプ回路に供給される基準電圧に正
の温度係数を持たせることにより、温度変化に対応して
ほぼ一定の動作周波数にして動作マージンの確保を行い
つつ、消費電流を必要最小にするものである。
【００４９】上記のように基準電圧に正の温度係数を持
たせるために、次の回路が用いられる。この実施例で
は、特に制限されないが、ＭＯＳＦＥＴのプロセスバラ
ツキに対しても自動的に対応させるために、基準電圧源
としてダイオード形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＱＰとＮチャンネル型ＭＯＳＦＥＴＱＮと直列形態
として、これらのＰチャンネル型ＭＯＳＦＥＴＱＰとＮ
チャンネル型ＭＯＳＦＥＴＱＮとのしきい値電圧が加算
されたΣＶthを利用する。
たせるために、次の回路が用いられる。この実施例で
は、特に制限されないが、ＭＯＳＦＥＴのプロセスバラ
ツキに対しても自動的に対応させるために、基準電圧源
としてダイオード形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＱＰとＮチャンネル型ＭＯＳＦＥＴＱＮと直列形態
として、これらのＰチャンネル型ＭＯＳＦＥＴＱＰとＮ
チャンネル型ＭＯＳＦＥＴＱＮとのしきい値電圧が加算
されたΣＶthを利用する。
【００５０】上記ＭＯＳＦＥＴＱＰとＱＮとは、同じ半
導体基板上に形成されるＬＳＩロジックのＰチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとほぼ同
じしきい値電圧を持つので、プロセスバツラキに対応し
た基準電圧ＶＲＥＦ１を形成することができる。上記Ｍ
ＯＳＦＥＴＱＰとＱＮには、定電流源Ｉｏにより定電流
のバイアス電流が供給される。
導体基板上に形成されるＬＳＩロジックのＰチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとほぼ同
じしきい値電圧を持つので、プロセスバツラキに対応し
た基準電圧ＶＲＥＦ１を形成することができる。上記Ｍ
ＯＳＦＥＴＱＰとＱＮには、定電流源Ｉｏにより定電流
のバイアス電流が供給される。
【００５１】上記基準電圧ＶＲＥＦ１は演算増幅回路Ｏ
Ｐ１の非反転入力（＋）に供給される。この演算増幅回
路ＯＰ１の反転入力（−）には、可変抵抗素子としての
ＭＯＳＦＥＴＱ１により一次電池のレベルシフトされた
電圧Ｖ０が供給される。上記ＭＯＳＦＥＴＱ１には定電
流Ｉｏが流れるようにされるので、その抵抗値に対応し
て電圧が電池電圧からレベルシフトされる。上記演算増
幅回路ＯＰ１は、両入力ＶＲＥＦ１とＶ０とが一致する
ようにＭＯＳＦＥＴＱ１のオン抵抗値を制御する。
Ｐ１の非反転入力（＋）に供給される。この演算増幅回
路ＯＰ１の反転入力（−）には、可変抵抗素子としての
ＭＯＳＦＥＴＱ１により一次電池のレベルシフトされた
電圧Ｖ０が供給される。上記ＭＯＳＦＥＴＱ１には定電
流Ｉｏが流れるようにされるので、その抵抗値に対応し
て電圧が電池電圧からレベルシフトされる。上記演算増
幅回路ＯＰ１は、両入力ＶＲＥＦ１とＶ０とが一致する
ようにＭＯＳＦＥＴＱ１のオン抵抗値を制御する。
【００５２】上記基準電圧ＶＲＥＦ１に対応された電圧
Ｖ０は、抵抗Ｒ２の一端に供給される。この抵抗Ｒ２に
は抵抗Ｒ１が直接形態に接続される。抵抗Ｒ１とＲ２の
接続点には電圧Ｖ１が供給される。この電圧Ｖ１は、演
算増幅回路ＯＰ２の一方の入力（−）に供給される。演
算増幅回路ＯＰ２の他方の入力（＋）には、前記トリミ
ング機能付き基準電圧発生回路により形成された基準電
圧ＶＲＥＦ２が供給される。この基準電圧ＶＲＥＦ２
は、シリコンバンドギャップ電圧かΔＶthのように温度
依存性を持たないような定電圧にされる。ＭＯＳＦＥＴ
Ｑ２は上記抵抗Ｒ１と直列形態に接続される。そして、
ＭＯＳＦＥＴＱ２には定電流源Ｉｏによる定電流が流れ
るようにされる。
Ｖ０は、抵抗Ｒ２の一端に供給される。この抵抗Ｒ２に
は抵抗Ｒ１が直接形態に接続される。抵抗Ｒ１とＲ２の
接続点には電圧Ｖ１が供給される。この電圧Ｖ１は、演
算増幅回路ＯＰ２の一方の入力（−）に供給される。演
算増幅回路ＯＰ２の他方の入力（＋）には、前記トリミ
ング機能付き基準電圧発生回路により形成された基準電
圧ＶＲＥＦ２が供給される。この基準電圧ＶＲＥＦ２
は、シリコンバンドギャップ電圧かΔＶthのように温度
依存性を持たないような定電圧にされる。ＭＯＳＦＥＴ
Ｑ２は上記抵抗Ｒ１と直列形態に接続される。そして、
ＭＯＳＦＥＴＱ２には定電流源Ｉｏによる定電流が流れ
るようにされる。
【００５３】演算増幅回路ＯＰ２は、基準電圧ＶＲＥＦ
２と電圧Ｖ１とが同じになるようにＭＯＳＦＥＴＱ２を
制御する。抵抗Ｒ２には電圧Ｖ１とＶ０との電圧差に対
応した電流が流れる。上記のように電圧Ｖ１が基準電圧
ＶＲＥＦ２に対応して温度依存性を持たないのに対し
て、電圧Ｖ０はΣＶthに対応して負の温度係数を持つよ
うにされる。それ故、抵抗Ｒ２には正の温度係数を持つ
ような電流が流れる。この電流はそのまま抵抗Ｒ１に流
れるので、抵抗Ｒ１により上記温度依存性を持たない定
電圧Ｖ１を基準にして他端から正の温度依存性を持つよ
うな電圧Ｖ２が形成される。
２と電圧Ｖ１とが同じになるようにＭＯＳＦＥＴＱ２を
制御する。抵抗Ｒ２には電圧Ｖ１とＶ０との電圧差に対
応した電流が流れる。上記のように電圧Ｖ１が基準電圧
ＶＲＥＦ２に対応して温度依存性を持たないのに対し
て、電圧Ｖ０はΣＶthに対応して負の温度係数を持つよ
うにされる。それ故、抵抗Ｒ２には正の温度係数を持つ
ような電流が流れる。この電流はそのまま抵抗Ｒ１に流
れるので、抵抗Ｒ１により上記温度依存性を持たない定
電圧Ｖ１を基準にして他端から正の温度依存性を持つよ
うな電圧Ｖ２が形成される。
【００５４】この電圧Ｖ２を演算増幅回路ＯＰ１の非反
転入力（＋）に供給し、反転入力（−）には、出力され
る基準電圧を供給し、両者が一致するように可変抵抗素
子としてのＭＯＳＦＥＴＱ３を制御して、一次電池電圧
から基準電圧を得る。この構成では、上記のように電圧
Ｖ２が正の温度依存性を持つので、出力される基準電圧
も温度の上昇に伴い上昇するという電圧とされる。
転入力（＋）に供給し、反転入力（−）には、出力され
る基準電圧を供給し、両者が一致するように可変抵抗素
子としてのＭＯＳＦＥＴＱ３を制御して、一次電池電圧
から基準電圧を得る。この構成では、上記のように電圧
Ｖ２が正の温度依存性を持つので、出力される基準電圧
も温度の上昇に伴い上昇するという電圧とされる。
【００５５】この実施例では、上記のように常温プロー
ブ時に、要求される動作周波数に対応した動作電圧を測
定し、基準電圧ＶＲＥＦ２をヒューズトリミングにより
設定する。この電圧ＶＲＥＦ１に追従して電圧Ｖ１が設
定され、それに抵抗Ｒ１により形成された正の温度係数
を持つ電圧が加算されて電圧Ｖ２が形成される。この結
果、全使用温度範囲において、所望の動作周波数を得る
ようにＬＳＩロジックの動作電圧が変化して、消費電流
も必要最小に設定できる。
ブ時に、要求される動作周波数に対応した動作電圧を測
定し、基準電圧ＶＲＥＦ２をヒューズトリミングにより
設定する。この電圧ＶＲＥＦ１に追従して電圧Ｖ１が設
定され、それに抵抗Ｒ１により形成された正の温度係数
を持つ電圧が加算されて電圧Ｖ２が形成される。この結
果、全使用温度範囲において、所望の動作周波数を得る
ようにＬＳＩロジックの動作電圧が変化して、消費電流
も必要最小に設定できる。
【００５６】図１０には、この発明に係る半導体集積回
路装置に内蔵される電源回路の他の一実施例のブロック
図が示されている。この実施例では、前記のようにＬＳ
Ｉロジックの持つ温度依存性に対応して動作電圧を制御
する等のようにいわば間接的な動作周波数を安定化させ
るものに代えて、ＬＳＩロジックの動作周波数そのもの
を検知して、いわば直接的に所望の動作周波数になるよ
うに動作電圧を制御するものである。
路装置に内蔵される電源回路の他の一実施例のブロック
図が示されている。この実施例では、前記のようにＬＳ
Ｉロジックの持つ温度依存性に対応して動作電圧を制御
する等のようにいわば間接的な動作周波数を安定化させ
るものに代えて、ＬＳＩロジックの動作周波数そのもの
を検知して、いわば直接的に所望の動作周波数になるよ
うに動作電圧を制御するものである。
【００５７】この実施例では、昇圧／降圧回路１の出力
電圧がそのまま電流増幅回路として作用する演算増幅回
路ＯＰを用いたボルテージフォロワ回路１４を介してＬ
ＳＩロジックの動作電圧として出力される。この実施例
では、前記のような電圧クランプ回路４を持たないの
で、昇圧／降圧回路１に対する次のようなフィードバッ
ク回路によって、動作電圧の設定が行われる。
電圧がそのまま電流増幅回路として作用する演算増幅回
路ＯＰを用いたボルテージフォロワ回路１４を介してＬ
ＳＩロジックの動作電圧として出力される。この実施例
では、前記のような電圧クランプ回路４を持たないの
で、昇圧／降圧回路１に対する次のようなフィードバッ
ク回路によって、動作電圧の設定が行われる。
【００５８】原発振は、水晶振動子等を利用した発振回
路により形成された基準となる周波数信号である。この
周波数は、ＬＳＩロジック９に要求される動作周波数に
等しくされる。モデル遅延パス１０は、ＬＳＩロジック
に用いられるＭＯＳＦＥＴと同じＭＯＳＦＥＴにより構
成されたインバータ回路等からなる論理ゲート回路であ
り、上記ＬＳＩロジック９と同じ動作電圧により動作さ
せられる。
路により形成された基準となる周波数信号である。この
周波数は、ＬＳＩロジック９に要求される動作周波数に
等しくされる。モデル遅延パス１０は、ＬＳＩロジック
に用いられるＭＯＳＦＥＴと同じＭＯＳＦＥＴにより構
成されたインバータ回路等からなる論理ゲート回路であ
り、上記ＬＳＩロジック９と同じ動作電圧により動作さ
せられる。
【００５９】上記原発振とモデル遅延パス１０により遅
延された原発振とは位相検出回路１１に供給される。こ
の位相検出回路１１では、上記モデル遅延パスに対応し
た位相検出信号を形成して出力する。この位相検出信号
は、ロウパスフィルタ（以下、ＬＦＰという）１２より
直流化されて、ＶＣＯ３の制御端子に入力電圧として供
給される。位相検出回路１１は、プロセスバラツキや温
度変化によりモデル遅延パス１０での遅延時間が目標値
に対して大きくなると、言い換えるならば、ＬＳＩロジ
ックの動作周波数が低くなると、それに対応して検出信
号を大きくする。この結果、ＶＣＯ３の制御電圧が増大
して駆動クロック発生回路に入力される入力クロックの
周波数を高くする。
延された原発振とは位相検出回路１１に供給される。こ
の位相検出回路１１では、上記モデル遅延パスに対応し
た位相検出信号を形成して出力する。この位相検出信号
は、ロウパスフィルタ（以下、ＬＦＰという）１２より
直流化されて、ＶＣＯ３の制御端子に入力電圧として供
給される。位相検出回路１１は、プロセスバラツキや温
度変化によりモデル遅延パス１０での遅延時間が目標値
に対して大きくなると、言い換えるならば、ＬＳＩロジ
ックの動作周波数が低くなると、それに対応して検出信
号を大きくする。この結果、ＶＣＯ３の制御電圧が増大
して駆動クロック発生回路に入力される入力クロックの
周波数を高くする。
【００６０】逆に、プロセスバラツキや温度変化により
モデル遅延パス１０での遅延時間が目標値に対して小さ
くなると、言い換えるならば、ＬＳＩロジックの動作周
波数が高くなると、それに対応して検出信号を小さくす
る。この結果、ＶＣＯ３の制御電圧が低下して駆動クロ
ック発生回路２に入力される入力クロックの周波数を低
くする。この結果、昇圧／降圧回路１ではクロックパル
スφａとφｂの周波数に対応して出力電圧を調整する。
このようなフィードバックループにより、モデル遅延パ
ス１０の遅延時間が目標値になるように自動制御が行わ
れる。
モデル遅延パス１０での遅延時間が目標値に対して小さ
くなると、言い換えるならば、ＬＳＩロジックの動作周
波数が高くなると、それに対応して検出信号を小さくす
る。この結果、ＶＣＯ３の制御電圧が低下して駆動クロ
ック発生回路２に入力される入力クロックの周波数を低
くする。この結果、昇圧／降圧回路１ではクロックパル
スφａとφｂの周波数に対応して出力電圧を調整する。
このようなフィードバックループにより、モデル遅延パ
ス１０の遅延時間が目標値になるように自動制御が行わ
れる。
【００６１】図１１には、（Ａ）にモデル遅延パス遅延
時間の周囲温度と電源依存性が示され、（Ｂ）には動作
周波数の周囲温度と電源依存性が示されている。このよ
うに動作周波数Ｆと遅延時間τは互いに逆数の関係にあ
り、それに従い温度特性も傾きが逆にされる。図１０の
実施例では、遅延時間τと動作周波数Ｆとが実質的に同
一であることから、遅延時間τをモデル遅延パス１０に
より検知し、それに対応してＬＳＩロジックの動作電圧
を設定するものである。
時間の周囲温度と電源依存性が示され、（Ｂ）には動作
周波数の周囲温度と電源依存性が示されている。このよ
うに動作周波数Ｆと遅延時間τは互いに逆数の関係にあ
り、それに従い温度特性も傾きが逆にされる。図１０の
実施例では、遅延時間τと動作周波数Ｆとが実質的に同
一であることから、遅延時間τをモデル遅延パス１０に
より検知し、それに対応してＬＳＩロジックの動作電圧
を設定するものである。
【００６２】図１２には、この発明に係る半導体集積回
路装置に内蔵される電源回路の更に他の一実施例のブロ
ック図が示されている。この実施例では、前記のように
モデル遅延パスに代えてリングオシレータ１３を用い、
その発振周波数と原発振とを位相比較回路（周波数比較
回路）に供給して、ＬＳＩロジックの動作周波数そのも
のを検知して、より直接的に所望の動作周波数になるよ
うに動作電圧を制御するものである。すなわち、図１１
の（Ｂ）の特性図に対応して動作周波数ｆopが所望の周
波数になるように動作電圧を制御するものである。リン
グオシレータ１３は、ＬＳＩロジックに用いられるＭＯ
ＳＦＥＴと同じＭＯＳＦＥＴにより構成されたインバー
タ回路から構成され、上記ＬＳＩロジック９と同じ動作
電圧により動作させられる。
路装置に内蔵される電源回路の更に他の一実施例のブロ
ック図が示されている。この実施例では、前記のように
モデル遅延パスに代えてリングオシレータ１３を用い、
その発振周波数と原発振とを位相比較回路（周波数比較
回路）に供給して、ＬＳＩロジックの動作周波数そのも
のを検知して、より直接的に所望の動作周波数になるよ
うに動作電圧を制御するものである。すなわち、図１１
の（Ｂ）の特性図に対応して動作周波数ｆopが所望の周
波数になるように動作電圧を制御するものである。リン
グオシレータ１３は、ＬＳＩロジックに用いられるＭＯ
ＳＦＥＴと同じＭＯＳＦＥＴにより構成されたインバー
タ回路から構成され、上記ＬＳＩロジック９と同じ動作
電圧により動作させられる。
【００６３】位相検出回路１１は、プロセスバラツキや
温度変化によりリングオシレータ１３の発振周波数が原
発振周波数より低くなると、言い換えるならば、ＬＳＩ
ロジックの動作周波数が低くなると、それに対応して検
出信号を大きくする。この結果、ＶＣＯ３の制御電圧が
増大して駆動クロック発生回路に入力される入力クロッ
クの周波数を高くする。逆に、プロセスバラツキや温度
変化によりリングオシレータ１３の発振周波数が原発振
周波数に対して高くなると、言い換えるならば、ＬＳＩ
ロジックの動作周波数が高くなると、それに対応して検
出信号を小さくする。この結果、ＶＣＯ３の制御電圧が
低下して駆動クロック発生回路２に入力される入力クロ
ックの周波数を低くする。この結果、昇圧／降圧回路１
ではクロックパルスφａとφｂの周波数に対応して出力
電圧を調整する。このようなフィードバックループによ
り、リングオシレータ１３の発振周波数が目標値である
原発振周波数と一致するように自動制御が行われる。
温度変化によりリングオシレータ１３の発振周波数が原
発振周波数より低くなると、言い換えるならば、ＬＳＩ
ロジックの動作周波数が低くなると、それに対応して検
出信号を大きくする。この結果、ＶＣＯ３の制御電圧が
増大して駆動クロック発生回路に入力される入力クロッ
クの周波数を高くする。逆に、プロセスバラツキや温度
変化によりリングオシレータ１３の発振周波数が原発振
周波数に対して高くなると、言い換えるならば、ＬＳＩ
ロジックの動作周波数が高くなると、それに対応して検
出信号を小さくする。この結果、ＶＣＯ３の制御電圧が
低下して駆動クロック発生回路２に入力される入力クロ
ックの周波数を低くする。この結果、昇圧／降圧回路１
ではクロックパルスφａとφｂの周波数に対応して出力
電圧を調整する。このようなフィードバックループによ
り、リングオシレータ１３の発振周波数が目標値である
原発振周波数と一致するように自動制御が行われる。
【００６４】前記実施例のように昇圧／降圧回路１を用
いて一次電池の電圧を昇圧／降圧して電源回路に供給す
る方式では、電源回路での消費電流自体も小さくするこ
とができる。すなわち、図１３に示すように、電池電圧
そのものから電圧クランプしてＬＳＩロジックの動作電
圧を形成する場合、ＬＳＩロジックでは安定化電源によ
り動作が安定化されるとともに、その電流消費が低減で
きる。しかし、電池電圧がクランプ電圧付近にまで低下
すると動作不能になってしまう。
いて一次電池の電圧を昇圧／降圧して電源回路に供給す
る方式では、電源回路での消費電流自体も小さくするこ
とができる。すなわち、図１３に示すように、電池電圧
そのものから電圧クランプしてＬＳＩロジックの動作電
圧を形成する場合、ＬＳＩロジックでは安定化電源によ
り動作が安定化されるとともに、その電流消費が低減で
きる。しかし、電池電圧がクランプ電圧付近にまで低下
すると動作不能になってしまう。
【００６５】これに対して、２倍昇圧回路を内蔵させた
場合には、電池電圧がより低い領域まで電池寿命を長く
できる。しかしながら、同図に斜線を付した部分ＡとＢ
は、電圧クランプ回路における可変抵抗素子として作用
するＭＯＳＦＥＴによって消費される電力となり、全体
としての低消費電力にはならない。つまり、電池電圧を
そのまま利用するものでは、Ｂの部分が可変抵抗素子に
より消費され、２倍昇圧回路を用いたものではＡ＋Ｂの
部分が可変抵抗素子により消費され、使用可能な電池電
圧を低くできるが、それまでにＡ＋Ｂのように可変抵抗
素子により消費されてしまう電力によって電池電圧の時
間的な低下が速くなってしまう。この結果、時間的に見
た電池寿命でいうと、上記電池電圧をそのまま利用する
ものと、２倍昇圧回路を用いたものとでは実質的に同じ
になってしまう。
場合には、電池電圧がより低い領域まで電池寿命を長く
できる。しかしながら、同図に斜線を付した部分ＡとＢ
は、電圧クランプ回路における可変抵抗素子として作用
するＭＯＳＦＥＴによって消費される電力となり、全体
としての低消費電力にはならない。つまり、電池電圧を
そのまま利用するものでは、Ｂの部分が可変抵抗素子に
より消費され、２倍昇圧回路を用いたものではＡ＋Ｂの
部分が可変抵抗素子により消費され、使用可能な電池電
圧を低くできるが、それまでにＡ＋Ｂのように可変抵抗
素子により消費されてしまう電力によって電池電圧の時
間的な低下が速くなってしまう。この結果、時間的に見
た電池寿命でいうと、上記電池電圧をそのまま利用する
ものと、２倍昇圧回路を用いたものとでは実質的に同じ
になってしまう。
【００６６】これに対して、この実施例のような昇圧／
降圧回路１を用いた場合には、電池電圧が十分高いとき
には降圧して、所望の動作電圧を得るために可変抵抗素
子等において消費される電力を低減できるので、実質的
な電池寿命を長くすることができる。
降圧回路１を用いた場合には、電池電圧が十分高いとき
には降圧して、所望の動作電圧を得るために可変抵抗素
子等において消費される電力を低減できるので、実質的
な電池寿命を長くすることができる。
【００６７】図１４には、更に電池寿命を長くする方法
が示されている。例えば、図４の実施例において、電池
電圧検出回路は２通りの電池電圧を検出するようにされ
る。降圧電圧がクランプ電圧付近まで低下したとき、降
圧動作を停止させて、スイッチＳ１とＳ３をオン状態に
して、電池電圧をそのまま出力させる。すなわち、上記
検出信号によってＶＣＯ３も停止させて、駆動クロック
φａとφｂを共にハイレベルにし、上記スイッチＳ１と
Ｓ２がオン状態になるようにすればよい。そして、電池
電圧がクランプ電圧付近まで低下すると、昇圧回路を動
作させて昇圧電圧を出力させる。
が示されている。例えば、図４の実施例において、電池
電圧検出回路は２通りの電池電圧を検出するようにされ
る。降圧電圧がクランプ電圧付近まで低下したとき、降
圧動作を停止させて、スイッチＳ１とＳ３をオン状態に
して、電池電圧をそのまま出力させる。すなわち、上記
検出信号によってＶＣＯ３も停止させて、駆動クロック
φａとφｂを共にハイレベルにし、上記スイッチＳ１と
Ｓ２がオン状態になるようにすればよい。そして、電池
電圧がクランプ電圧付近まで低下すると、昇圧回路を動
作させて昇圧電圧を出力させる。
【００６８】上記のように昇圧／降圧回路１に対して３
通りの出力動作を行わせた場合には、図１４において、
斜線を付した部分ｃ、ｂ及びａが上記のような電圧クラ
ンプ動作を行う可変抵抗素子により消費されるものとな
り、無効電力の消費が抑えられるから、実質的な電池寿
命をいっそう長くできるものとなる。
通りの出力動作を行わせた場合には、図１４において、
斜線を付した部分ｃ、ｂ及びａが上記のような電圧クラ
ンプ動作を行う可変抵抗素子により消費されるものとな
り、無効電力の消費が抑えられるから、実質的な電池寿
命をいっそう長くできるものとなる。
【００６９】なお、前記のような電圧クランプ動作のた
めに、降圧動作、電池電圧の出力及び昇圧動作に切り替
えるための基準電圧は、それらの電圧がクランプ電圧に
対してＭＯＳＦＥＴが動作するのに必要な電圧だけ高く
されたレベルで行われるものである。
めに、降圧動作、電池電圧の出力及び昇圧動作に切り替
えるための基準電圧は、それらの電圧がクランプ電圧に
対してＭＯＳＦＥＴが動作するのに必要な電圧だけ高く
されたレベルで行われるものである。
【００７０】図１５には、この発明に係る半導体集積回
路装置を用いて構成されたノートブック型パーソナルコ
ンピュータの一実施例のブロック図が示されている。中
央処理装置ＣＰＵや各種メモリ（ＢＩＯＳ用ＲＯＭ、Ｃ
Ｇ用ＲＯＭ、Ｍain ＭemoryＦrame Ｍemory ）及び外
部メモリとしてのメモリカードＭemory cardに搭載され
るＲＡＭチップ等の半導体集積回路装置は、それぞれが
電源回路を内蔵して電源システムから供給される電源電
圧を、それぞれの動作周波数に応じた内部電圧に変換さ
れて動作させられる。液晶表示装置ＬＣＤのように、表
示動作のためにに信号処理や伝達とは異なる電圧を必要
とするものは、電源システムからの電圧により動作させ
られる。
路装置を用いて構成されたノートブック型パーソナルコ
ンピュータの一実施例のブロック図が示されている。中
央処理装置ＣＰＵや各種メモリ（ＢＩＯＳ用ＲＯＭ、Ｃ
Ｇ用ＲＯＭ、Ｍain ＭemoryＦrame Ｍemory ）及び外
部メモリとしてのメモリカードＭemory cardに搭載され
るＲＡＭチップ等の半導体集積回路装置は、それぞれが
電源回路を内蔵して電源システムから供給される電源電
圧を、それぞれの動作周波数に応じた内部電圧に変換さ
れて動作させられる。液晶表示装置ＬＣＤのように、表
示動作のためにに信号処理や伝達とは異なる電圧を必要
とするものは、電源システムからの電圧により動作させ
られる。
【００７１】ノートブック型パーソナルコンピュータの
ように、電池電圧でも動作させられるものでは、電源シ
ステムに前記のような電源回路が設けられる。ノートブ
ック型パーソナルコンピータが電池により動作させられ
るときには、その消耗に応じた電池電圧により昇圧／降
圧動作や、そのクロックパルスの周波数を負荷電流に応
じて切り替える低損失電圧レギュレート回路が作動して
電池寿命を長くするようにされる。
ように、電池電圧でも動作させられるものでは、電源シ
ステムに前記のような電源回路が設けられる。ノートブ
ック型パーソナルコンピータが電池により動作させられ
るときには、その消耗に応じた電池電圧により昇圧／降
圧動作や、そのクロックパルスの周波数を負荷電流に応
じて切り替える低損失電圧レギュレート回路が作動して
電池寿命を長くするようにされる。
【００７２】この実施例のように複数の半導体集積回路
装置間でデータバスＤara Ｂusを介して信号の授受を行
うものでは、信号レベルを一致させることが必要とされ
る。それ故、これらの半導体集積回路装置のインターフ
ェイス部は、上記内蔵される電源回路により形成された
動作電圧ではなく、電源システムにより形成された同じ
電圧により動作させられる。このため、これらの半導体
集積回路装置ではインターフェイス部にレベル変換機能
が持たせられ、内部回路との間での信号伝達を行うよう
にされる。
装置間でデータバスＤara Ｂusを介して信号の授受を行
うものでは、信号レベルを一致させることが必要とされ
る。それ故、これらの半導体集積回路装置のインターフ
ェイス部は、上記内蔵される電源回路により形成された
動作電圧ではなく、電源システムにより形成された同じ
電圧により動作させられる。このため、これらの半導体
集積回路装置ではインターフェイス部にレベル変換機能
が持たせられ、内部回路との間での信号伝達を行うよう
にされる。
【００７３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ＭＯＳＦＥＴにより構成されてなる内部回路に
要求される動作速度に対応した電源電圧を、内部に設け
られた電源回路により形成することにより、必要以上に
動作速度が速くされてしまうことによる消費電流の増大
を抑えることができるという効果が得られる。
記の通りである。すなわち、 （１） ＭＯＳＦＥＴにより構成されてなる内部回路に
要求される動作速度に対応した電源電圧を、内部に設け
られた電源回路により形成することにより、必要以上に
動作速度が速くされてしまうことによる消費電流の増大
を抑えることができるという効果が得られる。
【００７４】（２） 上記電源回路により、ＭＯＳＦＥ
Ｔのしきい値電圧や正の温度依存性を持つようにするこ
とにより、プロセスバラツキや温度変化に対してほぼ一
定の動作周波数に設定でき、動作マージンの安定化と低
消費電力化を図ることができるという効果が得られる。
Ｔのしきい値電圧や正の温度依存性を持つようにするこ
とにより、プロセスバラツキや温度変化に対してほぼ一
定の動作周波数に設定でき、動作マージンの安定化と低
消費電力化を図ることができるという効果が得られる。
【００７５】（３） 上記電源回路により、論理ゲート
回路が所望の遅延時間になるような電源電圧を形成する
ことより、より直接的にプロセスバラツキや温度変化に
対してほぼ一定の動作周波数に設定でき、動作マージン
の安定化と低消費電力化を図ることができるという効果
が得られる。
回路が所望の遅延時間になるような電源電圧を形成する
ことより、より直接的にプロセスバラツキや温度変化に
対してほぼ一定の動作周波数に設定でき、動作マージン
の安定化と低消費電力化を図ることができるという効果
が得られる。
【００７６】（４） 上記外部から電源回路に供給され
る電源電圧が電池電圧のとき、その電池電圧に対応して
キャパシタとタイミングパルスを用いて昇圧と降圧とが
選択的に行われる電圧変換回路を用いるとともに、電圧
変換回路に供給されるタイミングパルスの周波数が負荷
電流に対応して制御することより、電源回路での消費さ
れる電流も低減できるという効果が得られる。
る電源電圧が電池電圧のとき、その電池電圧に対応して
キャパシタとタイミングパルスを用いて昇圧と降圧とが
選択的に行われる電圧変換回路を用いるとともに、電圧
変換回路に供給されるタイミングパルスの周波数が負荷
電流に対応して制御することより、電源回路での消費さ
れる電流も低減できるという効果が得られる。
【００７７】（５） 前記のような電源回路を備えた半
導体集積回路に、レベル変換機能を持つインターフェイ
ス回路を設けることにより、複数の半導体集積回路装置
により１つのシステムを構築することができ、半導体集
積回路装置の汎用性を確保しつつ、前記同様に消費電力
化と動作マージンの安定化を図ることができるという効
果が得られる。
導体集積回路に、レベル変換機能を持つインターフェイ
ス回路を設けることにより、複数の半導体集積回路装置
により１つのシステムを構築することができ、半導体集
積回路装置の汎用性を確保しつつ、前記同様に消費電力
化と動作マージンの安定化を図ることができるという効
果が得られる。
【００７８】（６） 要求される動作速度に対応した
電源電圧により内部回路に動作電圧を供給するという電
源供給方法より、必要以上に半導体集積回路の動作速度
が速くされてしまうことによる消費電流の増大を抑える
ことができるという効果が得られる。
電源電圧により内部回路に動作電圧を供給するという電
源供給方法より、必要以上に半導体集積回路の動作速度
が速くされてしまうことによる消費電流の増大を抑える
ことができるという効果が得られる。
【００７９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図４
や図１０又は図１２の実施例において、ＶＣＯには基準
となる周波数を設定する基準電圧を印加し、それを基準
にして入力電圧に対応して周波数が変化するようにして
もよい。図１０と図１２において、電池電圧検出回路５
には、ΔＶth等のように温度依存性を持たない基準電圧
を供給し、電池の消耗に伴う昇圧／降圧の切り替えを行
うようにしてもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図４
や図１０又は図１２の実施例において、ＶＣＯには基準
となる周波数を設定する基準電圧を印加し、それを基準
にして入力電圧に対応して周波数が変化するようにして
もよい。図１０と図１２において、電池電圧検出回路５
には、ΔＶth等のように温度依存性を持たない基準電圧
を供給し、電池の消耗に伴う昇圧／降圧の切り替えを行
うようにしてもよい。
【００８０】図１０又は図１２の実施例において、原発
振はそれが搭載されるシステムに存在する適当なシステ
ムクロックパルスを利用するものであってもよい。ま
た、位相比較回路１１の出力信号により直流電圧を形成
し、それに基づいて電圧クランプ回路を動作させて、Ｌ
ＳＩロジックに供給される出力電圧を形成するものであ
ってもよい。この場合には、ＶＣＯの入力電圧として
は、前記図３の実施例と同様に昇圧／降圧回路１の出力
電圧を用いるようにすればよい。この発明は、ＭＯＳＦ
ＥＴにより構成される半導体集積回路装置に広く利用で
きる。
振はそれが搭載されるシステムに存在する適当なシステ
ムクロックパルスを利用するものであってもよい。ま
た、位相比較回路１１の出力信号により直流電圧を形成
し、それに基づいて電圧クランプ回路を動作させて、Ｌ
ＳＩロジックに供給される出力電圧を形成するものであ
ってもよい。この場合には、ＶＣＯの入力電圧として
は、前記図３の実施例と同様に昇圧／降圧回路１の出力
電圧を用いるようにすればよい。この発明は、ＭＯＳＦ
ＥＴにより構成される半導体集積回路装置に広く利用で
きる。
【００８１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源供給回路を内蔵させ、
内部回路の動作速度に見合った動作電圧を形成するよう
にすることにより、内部回路に要求される動作速度に応
じて動作電圧が設定され、プロセスバラツキや温度変化
に対して必要最小の電圧で内部回路が動作するという合
理的な電源供給が可能となる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源供給回路を内蔵させ、
内部回路の動作速度に見合った動作電圧を形成するよう
にすることにより、内部回路に要求される動作速度に応
じて動作電圧が設定され、プロセスバラツキや温度変化
に対して必要最小の電圧で内部回路が動作するという合
理的な電源供給が可能となる。
【図１】この発明に係る半導体集積回路装置の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図２】この発明に係る半導体集積回路装置の他の一実
施例を示す概略ブロック図である。
施例を示す概略ブロック図である。
【図３】この発明に係る半導体集積回路装置に内蔵され
る電源回路の一実施例を示すブロック図である。
る電源回路の一実施例を示すブロック図である。
【図４】この発明に係る半導体集積回路装置に内蔵され
る電源回路の一実施例を示す回路図である。
る電源回路の一実施例を示す回路図である。
【図５】上記電源回路に含まれる昇圧／降圧回路の動作
を説明するための等価回路図である。
を説明するための等価回路図である。
【図６】ＣＭＯＳ集積回路における温度Ｔａをパラメー
タとした動作電圧と動作周波数の関係を示す特性図であ
る。
タとした動作電圧と動作周波数の関係を示す特性図であ
る。
【図７】この発明に用いられる基準電圧発生回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図８】この発明に用いられる基準電圧発生回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図９】この発明に用いられる基準電圧発生回路の他の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図１０】この発明に係る半導体集積回路装置に内蔵さ
れる電源回路の他の一実施例を示すブロック図である。
れる電源回路の他の一実施例を示すブロック図である。
【図１１】この発明を説明するための電源依存性を示す
特性図である。
特性図である。
【図１２】この発明に係る半導体集積回路装置に内蔵さ
れる電源回路の更に他の一実施例を示すブロック図であ
る。
れる電源回路の更に他の一実施例を示すブロック図であ
る。
【図１３】この発明を説明するための電池電圧とクラン
プ電圧との関係を示す特性図である。
プ電圧との関係を示す特性図である。
【図１４】この発明に係る電源回路の動作を説明するた
めの電池電圧とクランプ電圧との関係を示す特性図であ
る。
めの電池電圧とクランプ電圧との関係を示す特性図であ
る。
【図１５】この発明に係る半導体集積回路装置を用いた
ノートブック型パーソナルコンピュータの一実施例を示
すブロック図である。
ノートブック型パーソナルコンピュータの一実施例を示
すブロック図である。
ＬＳＩ…半導体集積回路装置、ＩＢ…入力バッファ、Ｌ
ＯＧＣ…内部回路、ＶＧ…電源回路、ＩＢ…出力バッフ
ァ、ＶＣ１〜ＶＣ２…電圧比較回路、Ｒ１〜Ｒ４，ｒ…
抵抗、Ｇ１，Ｇ２…ゲート回路、Ｎ１，Ｎ２…インバー
タ回路、Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、Ｃ１，Ｃ２…キ
ャパシタ、Ｓ１〜Ｓ４…スイッチ、ＴＲＭ０〜ＴＲＭ７
…トリミング用ＭＯＳＦＥＴ、ＯＰ１〜ＯＰ３…演算増
幅回路、ＱＰ…Ｐチャンネル型ＭＯＳＦＥＴ、ＱＮ…Ｎ
チャンネル型ＭＯＳＦＥＴ、Ｉｏ…定電流源、１…昇圧
／降圧回路、２…駆動クロック発生回路、３…ＶＣＯ
（電圧制御型発振回路）、４…電圧クランプ回路、５…
電池電圧検出回路、６…キャパシタ、７…基準電圧発生
回路、８…一次電池、９…ＬＳＩロジック、１０…モデ
ル遅延パス、１１…位相比較回路、１２…ＬＰＦ（ロウ
パスフィルタ）、１３…リングオシレータ、１４…ボル
テージフォロワ。
ＯＧＣ…内部回路、ＶＧ…電源回路、ＩＢ…出力バッフ
ァ、ＶＣ１〜ＶＣ２…電圧比較回路、Ｒ１〜Ｒ４，ｒ…
抵抗、Ｇ１，Ｇ２…ゲート回路、Ｎ１，Ｎ２…インバー
タ回路、Ｑ１〜Ｑ１５…ＭＯＳＦＥＴ、Ｃ１，Ｃ２…キ
ャパシタ、Ｓ１〜Ｓ４…スイッチ、ＴＲＭ０〜ＴＲＭ７
…トリミング用ＭＯＳＦＥＴ、ＯＰ１〜ＯＰ３…演算増
幅回路、ＱＰ…Ｐチャンネル型ＭＯＳＦＥＴ、ＱＮ…Ｎ
チャンネル型ＭＯＳＦＥＴ、Ｉｏ…定電流源、１…昇圧
／降圧回路、２…駆動クロック発生回路、３…ＶＣＯ
（電圧制御型発振回路）、４…電圧クランプ回路、５…
電池電圧検出回路、６…キャパシタ、７…基準電圧発生
回路、８…一次電池、９…ＬＳＩロジック、１０…モデ
ル遅延パス、１１…位相比較回路、１２…ＬＰＦ（ロウ
パスフィルタ）、１３…リングオシレータ、１４…ボル
テージフォロワ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 久保 征治 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 半導体事業部内 (56)参考文献 特開 平３−101159（ＪＰ，Ａ) 特開 平３−38862（ＪＰ，Ａ) 特開 平２−350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (23)
- 【請求項１】 外部電源として電池が結合される外部電
源端子と、 複数のＭＯＳＦＥＴを含む内部回路及びゲート回路と、 上記外部電源端子に結合され、上記外部電源電圧から動
作電圧を形成し、形成された上記動作電圧を上記内部回
路及びゲート回路へ供給する動作電圧形成手段と、 上記ゲート回路から出力される上記ＭＯＳＦＥＴの特性
を反映した第１の周波数信号と、上記内部回路に要求さ
れる動作周波数に対応された第２の周波数信号との位相
差を検出し、検出した位相差信号を上記動作電圧形成手
段に出力する検出手段とを有し、 上記動作電圧形成手段は、上記位相差信号に基づいて上
記第１の周波数信号の位相を上記第２の周波数信号の位
相に一致させて上記動作電圧が上記内部回路の下限動作
電圧に対応されるよう制御することを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１において上記ゲート回路は、 上記第２の周波数信号を受け、上記動作電圧によって動
作する遅延パスであることを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１において上記ゲート回路は、 上記動作電圧によって動作するリングオシレータである
ことを特徴とする半導体集積回路装置。 - 【請求項４】 外部電源として電池が結合される外部電
源端子と、 複数のＭＯＳＦＥＴを含む内部回路と、 上記外部電源端子に結合され、上記外部電源から、上記
内部回路へ供給されるべき動作電圧を形成する内部電源
手段とを一つの半導体チップに備え、 上記内部電源手段は、 上記外部電源端子に結合され、上記電池の電圧を検出す
る検出手段と、 上記電池の電圧に対して、昇圧動作と降圧動作を選択的
に実行する電圧変換手段とを含み、 上記電圧変換手段は、 上記検出手段からの検出出力に従って、上記昇圧動作及
び降圧動作の内の１つを選択する選択機能と、 選択された動作を、クロック信号に基づいて実行する変
換実行機能を含み、 更に上記電圧変換手段から出力された電圧に基づいた電
圧を、上記動作電圧として、上記内部回路に供給する供
給手段と、 上記電圧変換手段へ供給されるクロック信号を形成する
クロック信号形成手段と、 上記クロック信号形成手段に結合され、上記供給手段か
ら出力される上記動作電圧が、上記内部回路に要求され
る動作速度に対応する電圧になるように、上記形成され
るクロック信号の周波数を制御する制御手段を含むこと
を特徴とする半導体集積回路装置。 - 【請求項５】 請求項４において上記制御手段は、 基準電圧を発生する基準電圧発生手段と、 上記基準電圧と上記電圧変換手段から出力される電圧と
の電位差に従って、上記クロック信号形成手段により形
成されるクロック信号の周波数を変える手段を含むこと
を特徴とする半導体集積回路装置。 - 【請求項６】 請求項５において上記基準電圧発生手段
は、 複数のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴのしきい値
電圧に基づいて、上記電池の電圧から上記基準電圧を形
成することを特徴とする半導体集積回路装置。 - 【請求項７】 請求項５において上記基準電圧発生手段
は、 上記電池の電圧から、正の温度依存性を持つ電圧を形成
し、上記基準電圧として出力することを特徴とする半導
体集積回路装置。 - 【請求項８】 請求項４において上記制御手段は、 所定の周波数の信号を受け、上記供給手段から出力され
る動作電圧によって動作するゲート回路と、 上記ゲート回路の出力信号と上記所定の周波数の信号と
の位相差に従って、上記クロック信号形成手段により形
成されるクロック信号の周波数を変える手段とを含むこ
とを特徴とする半導体集積回路装置。 - 【請求項９】 請求項４において上記制御手段は、 上記供給手段から出力される動作電圧によって動作する
発振回路と、 上記発振回路の出力信号と所定の周波数の信号との位相
差に従って、上記クロック信号形成手段により形成され
るクロック信号の周波数を変える手段とを含むことを特
徴とする半導体集積回路装置。 - 【請求項１０】 請求項４において上記供給手段は、 上記電圧変換手段から出力された電圧を受け、上記動作
電圧を出力するボルテージフォロワ回路を含むことを特
徴とする半導体集積回路装置。 - 【請求項１１】 請求項４において上記供給手段は、 上記電圧変換手段から出力された電圧を受け、上記動作
電圧を出力する電圧クランプ回路を含むことを特徴とす
る半導体集積回路装置。 - 【請求項１２】 請求項５において上記供給手段は、 上記基準電圧発生手段により形成された基準電圧に従っ
た電圧へ、上記電圧変換手段から出力された電圧をクラ
ンプする電圧クランプ回路を含むことを特徴とする半導
体集積回路装置。 - 【請求項１３】 １つの半導体チツプ上に形成される半
導体集積回路装置であって、 上記半導体集積回路装置の外部から供給される電源電圧
を受ける電源端子と、複数のトランジスタを含む内部回
路と、 上記電源端子に結合され、上記内部回路へ供給すべき動
作電圧を上記電源電圧に基づいて形成する電源回路とを
含み、 上記電源回路は更に、 上記電源端子に結合され、上記電源電圧の電圧値を検出
する検出回路と、 上記検出回路から出力される検出信号に従って、昇圧動
作又は降圧動作の一方を選択し、クロック信号に応答し
て上記電源電圧に対して昇圧動作又は降圧動作から選択
された一方の動作を実行する昇圧／降圧回路と、 上記昇圧／降圧回路により昇圧又は降圧された第１の出
力電圧を上記内部回路の上記動作電圧に相当する第２の
出力電圧へ変換し、上記第２の出力電圧を上記内部回路
へ供給する第１の回路と、 上記昇圧／降圧回路へ供給される上記クロック信号を形
成するクロック発生回路と、 上記クロック発生回路に結合され、上記第１の回路から
出力される上記第２の出力電圧が上記内部回路に要求さ
れる動作速度を達成させるための上記内部回路の動作電
圧と一致するように、上記クロック信号の周波数を制御
する電圧制御型発振回路とを含むことを特徴とする半導
体集積回路装置。 - 【請求項１４】 請求項１３において上記電圧制御型発
振回路は、 基準電圧発生回路から供給される基準電圧を受け取るた
めに上記基準電圧発生回路に結合され、 上記基準電圧と上記昇圧／降圧回路から出力される上記
第１の出力電圧との間の電位差に従って上記クロック発
生回路によって形成される上記クロック信号の周波数を
制御することを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１４において上記半導体集積回
路装置の外部から供給される電源電圧は、 電池から供給されることを特徴とする半導体集積回路装
置。 - 【請求項１６】 請求項１５において上記基準電圧発生
回路は、 上記電池からの電源電圧によって駆動され、複数の絶縁
ゲート型電界効果トランジスタを含み、 上記複数の絶縁ゲート型電界効果トランジスタのしきい
値電圧差に基づいて上記基準電圧を形成することを特徴
とする半導体集積回路装置。 - 【請求項１７】 請求項１５において上記基準電圧発生
回路は、 上記電池の電源電圧から正の温度依存性を有する電圧を
形成し上記基準電圧として出力することを特徴とする半
導体集積回路装置。 - 【請求項１８】 請求項１５において上記第１の回路
は、 上記第１の出力電圧を上記基準電圧発生回路から供給さ
れる上記基準電圧に対応する電圧にクランプする電圧ク
ランプ回路を有することを特徴とする半導体集積回路装
置。 - 【請求項１９】 請求項１３において、 所定の周波数の信号を受け、上記第１の回路から供給さ
れる上記第２の出力電圧によって動作するゲート回路
と、 上記ゲート回路から出力される第１の信号と所定の周波
数を有する第２の信号との間の位相差に従って、上記ク
ロック信号発生回路によって形成される上記クロック信
号の周波数を変える位相検出回路とを更に含むことを特
徴とする半導体集積回路装置。 - 【請求項２０】 請求項１３において、 上記第１の回路から供給される上記第２の出力電圧が供
給されるリングオシレータと、 上記リングオシレータから出力される第１の信号と所定
の周波数を有する第２の信号との間の位相差に従って、
上記クロック信号発生回路によって形成される上記クロ
ック信号の周波数を変える位相検出回路とを更に含むこ
とを特徴とする半導体集積回路装置。 - 【請求項２１】 請求項１９において上記第１の回路
は、 上記第１の出力電圧と、上記第２の出力電圧とが入力さ
れるボルテージフォロワ回路を含むことを特徴とする半
導体集積回路装置。 - 【請求項２２】 請求項１４において上記第１の回路
は、 上記第１の出力電圧を上記基準電圧発生回路から供給さ
れる上記基準電圧に対応する電圧にクランプする電圧ク
ランプ回路を有することを特徴とする半導体集積回路装
置。 - 【請求項２３】 請求項１３において、 上記内部回路の上記複数のトランジスタは、絶縁ゲート
型電界効果トランジスタであることを特徴とする半導体
集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19089093A JP3267756B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
| US08/263,720 US5568083A (en) | 1993-07-02 | 1994-06-22 | Semiconductor integrated circuit device having an internally produced operation voltage matched to operation speed of circuit |
| KR1019940014853A KR950004518A (ko) | 1993-07-02 | 1994-06-27 | 반도체집적회로장치 및 그 전원공급방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19089093A JP3267756B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738056A JPH0738056A (ja) | 1995-02-07 |
| JP3267756B2 true JP3267756B2 (ja) | 2002-03-25 |
Family
ID=16265445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19089093A Expired - Fee Related JP3267756B2 (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5568083A (ja) |
| JP (1) | JP3267756B2 (ja) |
| KR (1) | KR950004518A (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812004A (en) * | 1996-10-23 | 1998-09-22 | Dallas Semiconductor Corporation | Current compensated clock for a microcircuit |
| JP4158214B2 (ja) * | 1997-10-31 | 2008-10-01 | 沖電気工業株式会社 | 半導体集積回路 |
| JP2000196435A (ja) * | 1998-12-25 | 2000-07-14 | Nec Corp | 出力バッファ回路 |
| EP1016992A1 (en) * | 1998-12-29 | 2000-07-05 | STMicroelectronics S.r.l. | Performance driven multi-valued variable supply voltage scheme for low-power design of VLSI circuits and system |
| US6498519B1 (en) * | 1999-02-05 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Voltage control circuit network device and method of detecting voltage |
| JP4783976B2 (ja) * | 1999-12-22 | 2011-09-28 | ソニー株式会社 | 電圧供給回路及びその制御方法 |
| US6472897B1 (en) * | 2000-01-24 | 2002-10-29 | Micro International Limited | Circuit and method for trimming integrated circuits |
| JP2001345424A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置 |
| JP2002164544A (ja) * | 2000-11-28 | 2002-06-07 | Sony Corp | 半導体装置 |
| DE10108980A1 (de) * | 2001-02-23 | 2002-09-12 | Koninkl Philips Electronics Nv | Anordnung zur Ansteuerung von Anzeigeeinheiten mit adaptiver Startsequenz |
| GB2373654B (en) * | 2001-03-21 | 2005-02-09 | Fujitsu Ltd | Reducing jitter in mixed-signal integrated circuit devices |
| JP3825300B2 (ja) * | 2001-10-31 | 2006-09-27 | Ｎｅｃエレクトロニクス株式会社 | 内部降圧回路 |
| JP4084117B2 (ja) * | 2002-07-26 | 2008-04-30 | 株式会社ルネサステクノロジ | モータの駆動装置 |
| CA2404185A1 (en) * | 2002-09-19 | 2004-03-19 | Claude Mercier | Circuit for a lossless capacitive pump |
| US7742887B2 (en) * | 2003-11-24 | 2010-06-22 | Qualcomm Incorporated | Identifying process and temperature of silicon chips |
| KR100598011B1 (ko) * | 2004-06-29 | 2006-07-06 | 삼성전자주식회사 | 클럭 사용 회로 및 클럭 신호 발생 방법 |
| JP4568588B2 (ja) * | 2004-11-26 | 2010-10-27 | ローム株式会社 | 半導体装置 |
| KR100707306B1 (ko) * | 2005-03-03 | 2007-04-12 | 삼성전자주식회사 | 온도에 반비례하는 다양한 온도계수들을 가지는 기준 전압발생기 및 이를 구비하는 디스플레이 장치 |
| JP2007051888A (ja) * | 2005-08-16 | 2007-03-01 | Mitsubishi Electric Corp | レーダ装置 |
| DE102005061573B3 (de) * | 2005-12-22 | 2007-05-10 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Betreiben einer Schaltungsanordnung |
| JP5053577B2 (ja) * | 2006-06-23 | 2012-10-17 | 株式会社リコー | 出力電圧調整方法 |
| JP4726756B2 (ja) * | 2006-09-22 | 2011-07-20 | 三菱電機株式会社 | 半導体装置 |
| US8125243B1 (en) | 2007-03-12 | 2012-02-28 | Cypress Semiconductor Corporation | Integrity checking of configurable data of programmable device |
| US8060661B1 (en) | 2007-03-27 | 2011-11-15 | Cypress Semiconductor Corporation | Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin |
| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
| US7802216B2 (en) * | 2007-09-13 | 2010-09-21 | Rapid Bridge Llc | Area and power saving standard cell methodology |
| JP5512139B2 (ja) * | 2009-01-30 | 2014-06-04 | ラピスセミコンダクタ株式会社 | 半導体集積回路装置及び電源供給回路 |
| US8621246B2 (en) * | 2009-12-23 | 2013-12-31 | Intel Corporation | Power management system and method to provide supply voltage to a load |
| US9391063B2 (en) * | 2011-05-24 | 2016-07-12 | Fairchild Semiconductor Corporation | Under voltage tolerant clamp |
| US8575997B1 (en) * | 2012-08-22 | 2013-11-05 | Atmel Corporation | Voltage scaling system |
| US9298237B1 (en) | 2012-09-13 | 2016-03-29 | Atmel Corporation | Voltage scaling system with sleep mode |
| US9317095B1 (en) | 2012-09-13 | 2016-04-19 | Atmel Corporation | Voltage scaling system supporting synchronous applications |
| US10714152B1 (en) * | 2019-05-29 | 2020-07-14 | Advanced Micro Devices, Inc. | Voltage regulation system for memory bit cells |
| US10811961B1 (en) * | 2019-09-09 | 2020-10-20 | Allegro Microsystems, Llc | Top-off charge pump and methods of operating same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329598A (en) * | 1980-04-04 | 1982-05-11 | Dbx, Inc. | Bias generator |
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US4899071A (en) * | 1988-08-02 | 1990-02-06 | Standard Microsystems Corporation | Active delay line circuit |
| US4988960A (en) * | 1988-12-21 | 1991-01-29 | Yamaha Corporation | FM demodulation device and FM modulation device employing a CMOS signal delay device |
| JPH02179264A (ja) * | 1988-12-28 | 1990-07-12 | Nec Corp | 昇圧回路 |
| JP2749925B2 (ja) * | 1990-01-09 | 1998-05-13 | 株式会社リコー | Ｉｃ温度センサ |
| US5138282A (en) * | 1990-04-20 | 1992-08-11 | International Business Machines Corporation | Plural phase-lock loops sharing a common frequency control |
| US5119043A (en) * | 1990-06-27 | 1992-06-02 | Digital Equipment Corporation | Auto-centered phase-locked loop |
| JP2614938B2 (ja) * | 1990-10-25 | 1997-05-28 | 日本電気アイシーマイコンシステム株式会社 | チャージポンプ装置 |
| FR2672705B1 (fr) * | 1991-02-07 | 1993-06-04 | Valeo Equip Electr Moteur | Circuit generateur d'une tension de reference variable en fonction de la temperature, notamment pour regulateur de la tension de charge d'une batterie par un alternateur. |
| US5151665A (en) * | 1991-02-07 | 1992-09-29 | Uniden America Corporation | Phase-lock-loop system with variable bandwidth and charge pump parameters |
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
-
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