JPH02179264A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH02179264A JPH02179264A JP63334540A JP33454088A JPH02179264A JP H02179264 A JPH02179264 A JP H02179264A JP 63334540 A JP63334540 A JP 63334540A JP 33454088 A JP33454088 A JP 33454088A JP H02179264 A JPH02179264 A JP H02179264A
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- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、CMO3集積回路等の低消費電力素子に好適
な昇圧回路に関し、特に供給電源電圧を可変させても常
に一定の出力電圧が得られる昇圧回路に関する。
な昇圧回路に関し、特に供給電源電圧を可変させても常
に一定の出力電圧が得られる昇圧回路に関する。
[従来の技術]
従来よりCMO9集積回路等で使用されている昇圧回路
として第4図に示すものが知られている。
として第4図に示すものが知られている。
この回路は、電源40の正極端子から出力端子41へか
けてダイオード接続された複数個のMO9FET42+
、422、−.42nを順方向に直列接続すると共に
、各M OS F E T 42 l乃至42nの接続
点に容量431,432 、・・−,43゜を夫々接続
し、更に最終段のMO8FET42゜と出力端子41と
の間にクランプ回路44を挿入することによって構成さ
れている。
けてダイオード接続された複数個のMO9FET42+
、422、−.42nを順方向に直列接続すると共に
、各M OS F E T 42 l乃至42nの接続
点に容量431,432 、・・−,43゜を夫々接続
し、更に最終段のMO8FET42゜と出力端子41と
の間にクランプ回路44を挿入することによって構成さ
れている。
この回路では、容量431乃至43.の他端をクロック
信号φ、φによって1つおきに交互にHレベル、Lレベ
ルと駆動することにより、電源40により供給された入
力電圧V―にMO3FE、T421乃至42.、の段数
nによって決まる昇圧分Δ■だけ追加した出力電圧■$
+八Vが得られるようになっている。
信号φ、φによって1つおきに交互にHレベル、Lレベ
ルと駆動することにより、電源40により供給された入
力電圧V―にMO3FE、T421乃至42.、の段数
nによって決まる昇圧分Δ■だけ追加した出力電圧■$
+八Vが得られるようになっている。
クランプ回路44は、種々の入力電圧に対して常に一定
の出力電圧を得るために余分な電圧をクランプすべく設
けられている。
の出力電圧を得るために余分な電圧をクランプすべく設
けられている。
[発明が解決しようとする課題]
上述した従来の昇圧回路は種々の電源電圧に対処できる
利点はあるものの、予定された入力電圧よりも高い値で
使用する場合には、−旦、要求される出力電圧よりも大
幅に昇圧された電圧をクランプ回路によってクランプす
ることによって必要とする出力電圧を得ている。このた
め、多くの電力を無駄に消費してしまうことになる。
利点はあるものの、予定された入力電圧よりも高い値で
使用する場合には、−旦、要求される出力電圧よりも大
幅に昇圧された電圧をクランプ回路によってクランプす
ることによって必要とする出力電圧を得ている。このた
め、多くの電力を無駄に消費してしまうことになる。
例えば、ショットキバリアダイオードを用いた2[■]
系−5[Vコ系コンパチブルのE2 PROMのチャー
ジポンプ回路では、電源電圧に2[■]を使用するとし
て設計した場合、これを5[V]系で使用すると、通常
時に得られる電圧の2倍以上に昇圧された電圧をクラン
プして目標の出力電圧を得ることになり、多くの電力を
無駄に消費しなければならない。
系−5[Vコ系コンパチブルのE2 PROMのチャー
ジポンプ回路では、電源電圧に2[■]を使用するとし
て設計した場合、これを5[V]系で使用すると、通常
時に得られる電圧の2倍以上に昇圧された電圧をクラン
プして目標の出力電圧を得ることになり、多くの電力を
無駄に消費しなければならない。
本発明はかかる問題点に鑑みてなされたものであって、
種々の入力電圧に対して常に一定の出力電圧が得られる
昇圧回路であって、電力の無駄な消費がなく、消費電力
が少ない昇圧回路を提供することを目的とする。
種々の入力電圧に対して常に一定の出力電圧が得られる
昇圧回路であって、電力の無駄な消費がなく、消費電力
が少ない昇圧回路を提供することを目的とする。
[課題を解決するための手段]
本発明に係る昇圧回路は、複数の昇圧ブロックを直列接
続するか、又は能力が異なる複数の昇圧ブロックを並列
接続し、更に、これらの昇圧ブロックと電源入力端子と
の間に夫々介挿されたスイッチと、前記電源入力端子の
入力電圧レベルを判定する電圧判定部と、この電圧判定
部の電圧判定結果に従って前記スイッチを開閉制御して
使用する昇圧ブロックを選択する回路選択部とを具備し
たことを特徴としている。
続するか、又は能力が異なる複数の昇圧ブロックを並列
接続し、更に、これらの昇圧ブロックと電源入力端子と
の間に夫々介挿されたスイッチと、前記電源入力端子の
入力電圧レベルを判定する電圧判定部と、この電圧判定
部の電圧判定結果に従って前記スイッチを開閉制御して
使用する昇圧ブロックを選択する回路選択部とを具備し
たことを特徴としている。
[作用コ
本発明によれば、電圧判定部で入力電圧のレベルを判定
し、その判定結果に基づいて回路選択部がスイッチを開
閉制御して必要な出力電圧を得るための1又は複数個の
昇圧ブロックを選択する。
し、その判定結果に基づいて回路選択部がスイッチを開
閉制御して必要な出力電圧を得るための1又は複数個の
昇圧ブロックを選択する。
これにより、入力電圧の値に拘らず出力電圧を常に一定
の値に保つことができる。この発明では、従来の昇圧回
路のように、要求される出力電圧よりも高いレベルまで
昇圧することがないので、無駄な電力の消費が発生せず
、低消費電力の昇圧回路が実現できる。
の値に保つことができる。この発明では、従来の昇圧回
路のように、要求される出力電圧よりも高いレベルまで
昇圧することがないので、無駄な電力の消費が発生せず
、低消費電力の昇圧回路が実現できる。
[実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の実施例に係る昇圧回路を示すブロック
図である。電源10の正極と出力端子11との間には複
数の昇圧ブロック121.122 。
図である。電源10の正極と出力端子11との間には複
数の昇圧ブロック121.122 。
・・212.が直列接続されている。各界圧ブロック1
21乃至12..と電源10の正極との間には、スイッ
チ13□、132.・・・、13.が介挿されている。
21乃至12..と電源10の正極との間には、スイッ
チ13□、132.・・・、13.が介挿されている。
また、各界圧ブロック121乃至12、には、スイッチ
14+ 、14□、・・・。
14+ 、14□、・・・。
14、を夫々介してクロック信号φが入力され、スイッ
チ15+ 、152 、・・・、15.を夫々介してク
ロック信号φが入力されている。一方、電源10のレベ
ルは電圧判定部16に与えられ、ここで判定される。電
圧判定部16の判定結果は回路選択部17に入力されて
いる。回路選択部17は、電圧判定結果に従ってスイッ
チ131乃至13m。
チ15+ 、152 、・・・、15.を夫々介してク
ロック信号φが入力されている。一方、電源10のレベ
ルは電圧判定部16に与えられ、ここで判定される。電
圧判定部16の判定結果は回路選択部17に入力されて
いる。回路選択部17は、電圧判定結果に従ってスイッ
チ131乃至13m。
141乃至14−.15を乃至15.を制御し、必要な
昇圧ブロック121乃至12.を選択的に作動させる。
昇圧ブロック121乃至12.を選択的に作動させる。
第2図は各昇圧ブロックの構成を示す回路図である。昇
圧ブロック12i (i=1乃至m)は、入力端子20
から出力端子21へかけて順方向に直列接続されたダイ
オード接続MO8FET (ショットキーバリアダイオ
ードでも良い>22+。
圧ブロック12i (i=1乃至m)は、入力端子20
から出力端子21へかけて順方向に直列接続されたダイ
オード接続MO8FET (ショットキーバリアダイオ
ードでも良い>22+。
222、・・・、22にと、これらの接続点に夫々接続
された容量231,232.・・・、23にとによって
構成されている。各容量231乃至23には1つおきに
共通接続され、例えば奇数番目がφ信号入力端子24、
偶数番目がφ信号入力端子25に接続されている。
された容量231,232.・・・、23にとによって
構成されている。各容量231乃至23には1つおきに
共通接続され、例えば奇数番目がφ信号入力端子24、
偶数番目がφ信号入力端子25に接続されている。
次に、この昇圧回路の動作について説明する。
電圧判定部16で電源10の電圧レベルが判定されると
、その出力は回路選択部17に取り込まれる。これによ
り回路選択部17がスイッチ13゜14.15を開閉制
御して使用する昇圧ブロックを決定する。
、その出力は回路選択部17に取り込まれる。これによ
り回路選択部17がスイッチ13゜14.15を開閉制
御して使用する昇圧ブロックを決定する。
例えば、いま、電源電圧範囲をVl乃至V、、、[Vl
とすると電源電圧が最低のV+[Vlのときは、昇圧ブ
ロック12、乃至12.が全て動作し、電源電圧が下か
ら2番目のV2[Vlのときは、昇圧ブロック122乃
至121が動作し、1番目の昇圧ブロック12+は動作
しない。以降、同様にして電源電圧が最も高いV、[V
lのきは、m番目の昇圧ブロック121だけが動作する
。このように、電源電圧が変化すると、動作する昇圧ブ
ロックの段数も変わって出力電圧が一定に保たれる。
とすると電源電圧が最低のV+[Vlのときは、昇圧ブ
ロック12、乃至12.が全て動作し、電源電圧が下か
ら2番目のV2[Vlのときは、昇圧ブロック122乃
至121が動作し、1番目の昇圧ブロック12+は動作
しない。以降、同様にして電源電圧が最も高いV、[V
lのきは、m番目の昇圧ブロック121だけが動作する
。このように、電源電圧が変化すると、動作する昇圧ブ
ロックの段数も変わって出力電圧が一定に保たれる。
第3図は本発明の他の実施例を示すブロック図である。
第1図の実施例では、能力が等しい複数の昇圧ブロック
を直列に接続したが、この実施例では能力が異なる複数
の昇圧ブロックを並列に接続し、いずれか一つの昇圧ブ
ロックを選択して用いる。
を直列に接続したが、この実施例では能力が異なる複数
の昇圧ブロックを並列に接続し、いずれか一つの昇圧ブ
ロックを選択して用いる。
即ち、電源30と出力端子31との間には、ダイオード
接続されたMOSFETの段数又はショットキーバリア
ダイオードのサイズを変えて昇圧能力を異ならせた複数
の昇圧ブロック32□、322、・・・、32Lが並列
に接続されている。これらの昇圧ブロック321乃至3
2Lの構成は第2図のものと略々同様である。各界圧ブ
ロック321乃至32Lと電源30の正極端子との間に
はスイッチ331.332 、・・・、33Lが介挿さ
れている。また、各界圧ブロック321乃至32Lには
、クロック信号φがスイッチ34 t342、・・・、
34Lを夫々介して入力され、クロック信号φがスイッ
チ351.352 、・・・35Lを夫々介して入力さ
れている。一方、電圧判定部36は電源30の電圧レベ
ルを判定し、回路選択部37は、その判定結果に従って
各スイッチ331乃至33L 、34を乃至34L、3
51乃至35Lを開閉制御する。
接続されたMOSFETの段数又はショットキーバリア
ダイオードのサイズを変えて昇圧能力を異ならせた複数
の昇圧ブロック32□、322、・・・、32Lが並列
に接続されている。これらの昇圧ブロック321乃至3
2Lの構成は第2図のものと略々同様である。各界圧ブ
ロック321乃至32Lと電源30の正極端子との間に
はスイッチ331.332 、・・・、33Lが介挿さ
れている。また、各界圧ブロック321乃至32Lには
、クロック信号φがスイッチ34 t342、・・・、
34Lを夫々介して入力され、クロック信号φがスイッ
チ351.352 、・・・35Lを夫々介して入力さ
れている。一方、電圧判定部36は電源30の電圧レベ
ルを判定し、回路選択部37は、その判定結果に従って
各スイッチ331乃至33L 、34を乃至34L、3
51乃至35Lを開閉制御する。
次に、この昇圧回路の動作について説明する。
電圧判定部36で電源30の電圧レベルが判定されると
、その出力は回路選択部37に取り込まれる。これによ
り回路選択部37がスイッチ33゜34.35を開閉制
御して使用する昇圧ブロックを決定する。
、その出力は回路選択部37に取り込まれる。これによ
り回路選択部37がスイッチ33゜34.35を開閉制
御して使用する昇圧ブロックを決定する。
例えば、いま、電源電圧範囲を■1乃至VL[Vlとす
ると、電源電圧が最低のv、[Vlのときは第1の昇圧
ブロック32、だけが動作し、電源電圧が下から2番目
のV2[Vlのときは第2の昇圧ブロック322だけが
動作する。以降、同様にして、電源電圧が最も高いVL
[Vlのときには第り番目の昇圧ブロック32Lだけが
動作する。このように、電源電圧が変化すると、動作す
る昇圧ブロックが変わり、昇圧能力が変化するので、出
力電圧が一定に保たれる。
ると、電源電圧が最低のv、[Vlのときは第1の昇圧
ブロック32、だけが動作し、電源電圧が下から2番目
のV2[Vlのときは第2の昇圧ブロック322だけが
動作する。以降、同様にして、電源電圧が最も高いVL
[Vlのときには第り番目の昇圧ブロック32Lだけが
動作する。このように、電源電圧が変化すると、動作す
る昇圧ブロックが変わり、昇圧能力が変化するので、出
力電圧が一定に保たれる。
以上の各回路によれば低消費電力の昇圧回路が得られる
0例えば、ショットキーバリアダイオードを用いた昇圧
回路は電源電圧2[V]程度の低電圧で動作し、25[
V]程度以上の出力電圧を得ることができ、E2 PR
OMのチャージポンプ回路等として好適である。そこで
、このE2 PROMのチャージポンプ回路として通常
は2[■]系で使用される2 [Vl系−5[■]系コ
ンパチブルのものを開発しなとする。この回路を5[V
l系で使用するときに従来のようにクランプ回路を用い
れば出力電圧2[Vl系での出力電圧と等しくすること
は可能であるが、この場合、−旦過剰に昇圧された出力
電圧を半分以上放棄する必要がある。これでは、低電圧
で動作する2[■]系5[■]系コンパチブルのE2
PROMの利点が損なわれ価値が半減してしまう。しか
し、上記の昇圧回路を用いれば、5[Vl系で使用する
場合にも消費電力を抑制することが可能である。
0例えば、ショットキーバリアダイオードを用いた昇圧
回路は電源電圧2[V]程度の低電圧で動作し、25[
V]程度以上の出力電圧を得ることができ、E2 PR
OMのチャージポンプ回路等として好適である。そこで
、このE2 PROMのチャージポンプ回路として通常
は2[■]系で使用される2 [Vl系−5[■]系コ
ンパチブルのものを開発しなとする。この回路を5[V
l系で使用するときに従来のようにクランプ回路を用い
れば出力電圧2[Vl系での出力電圧と等しくすること
は可能であるが、この場合、−旦過剰に昇圧された出力
電圧を半分以上放棄する必要がある。これでは、低電圧
で動作する2[■]系5[■]系コンパチブルのE2
PROMの利点が損なわれ価値が半減してしまう。しか
し、上記の昇圧回路を用いれば、5[Vl系で使用する
場合にも消費電力を抑制することが可能である。
[発明の効果]
以上説明したように、本発明は、昇圧回路において、電
圧判定部、回路選択部及びスイッチを設けて種々の入力
電圧に対して必要な出力電圧を得るために昇圧ブロック
を選択するように構成したから、出力電圧を常時一定に
保つことが可能となる。その上、従来の昇圧回路のよう
に、必要以上に昇圧された電圧をクランプする方式でな
いため、余分な電力消費がなく、低消費電力化を図るこ
とができる。
圧判定部、回路選択部及びスイッチを設けて種々の入力
電圧に対して必要な出力電圧を得るために昇圧ブロック
を選択するように構成したから、出力電圧を常時一定に
保つことが可能となる。その上、従来の昇圧回路のよう
に、必要以上に昇圧された電圧をクランプする方式でな
いため、余分な電力消費がなく、低消費電力化を図るこ
とができる。
第1図は本発明の実施例に係る昇圧回路のブロック図、
第2図は同回路における昇圧ブロックを示す回路図、第
3図は本発明の他の実施例に係る昇圧回路のブロック図
、第4図は従来の昇圧回路の回路図である。 10.30,40;電源、11,31,41 。 出力端子、121乃至12..32+乃至32L;昇圧
ブロック、131乃至13+m、14を乃至14−.1
5+乃至1’)、、33を乃至33L。 341乃至34L 、35+乃至35L;スイッチ、1
6.36;電圧判定部、17.37:回路選択部、22
.乃至22に、42、乃至42゜;MOSFET、23
1乃至23に、43+乃至43゜;容量、44;クラン
プ回路
第2図は同回路における昇圧ブロックを示す回路図、第
3図は本発明の他の実施例に係る昇圧回路のブロック図
、第4図は従来の昇圧回路の回路図である。 10.30,40;電源、11,31,41 。 出力端子、121乃至12..32+乃至32L;昇圧
ブロック、131乃至13+m、14を乃至14−.1
5+乃至1’)、、33を乃至33L。 341乃至34L 、35+乃至35L;スイッチ、1
6.36;電圧判定部、17.37:回路選択部、22
.乃至22に、42、乃至42゜;MOSFET、23
1乃至23に、43+乃至43゜;容量、44;クラン
プ回路
Claims (1)
- (1)電源入力端子と昇圧出力端子との間に接続され直
列接続された複数のダイオード又はダイオードと等価の
回路とその相互の接続点に夫々接続された容量とによる
順方向電荷転送動作によって所望の昇圧電圧を得る複数
の昇圧ブロックと、これらの昇圧ブロックと前記電源入
力端子との間に夫々介挿されたスイッチと、前記電源入
力端子の入力電圧レベルを判定する電圧判定部と、この
電圧判定部の電圧判定結果に従って前記スイッチを開閉
制御して使用する昇圧ブロックを選択する回路選択部と
を具備したことを特徴とする昇圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334540A JPH02179264A (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334540A JPH02179264A (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02179264A true JPH02179264A (ja) | 1990-07-12 |
Family
ID=18278553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63334540A Pending JPH02179264A (ja) | 1988-12-28 | 1988-12-28 | 昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02179264A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-12-28 JP JP63334540A patent/JPH02179264A/ja active Pending
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