JP2014187764A - 電圧変換回路および切替制御回路 - Google Patents

Abstract

【課題】消費電力を増大させることなく、入力電圧を所望の出力電圧にまで迅速に昇圧または降圧できるようにする。
【解決手段】電圧変換回路１は、入力された直流電圧を昇圧または降圧させる第１電圧変換部２−１と、入力された直流電圧を昇圧または降圧させる第２電圧変換部２−２と、入力電圧の電圧レベルに応じて、第１電圧変換部および第２電圧変換部の双方を昇圧または降圧動作のために使用するか、第１電圧変換部および第２電圧変換部のいずれか一方を昇圧または降圧動作のために使用するかを切り替える切替器７と、を備える。
【選択図】図１

Description

本発明の実施形態は、入力電圧を昇圧または降圧する電圧変換回路に関する。

一般に、昇圧回路は、入力電圧を昇圧して所望の電圧レベルの出力電圧を生成する。この種の昇圧回路は例えば、ダイオード接続されたトランジスタを複数個直列接続して、各トランジスタの間にキャパシタをそれぞれ接続した回路である。

このような回路構成にすると、入力電圧からトランジスタの閾値電圧分を差し引いた電圧を単位として、段階的に電圧が昇圧される。トランジスタの接続段数が増えても、接続段数分のトランジスタの閾値電圧分は差し引かれてしまう。このため、高い電圧レベルの出力電圧を得るには、その分余計に昇圧回路の段数が増やされなければならず、昇圧回路の内部電圧の耐圧制限を超えてしまうおそれがある。また、トランジスタの接続段数が増えるほど、消費電流が増大するため、消費電力と電力効率の点でも問題がある。

トランジスタの閾値電圧分のロスが起きない昇圧回路方式に変更することも考えられるが、このような昇圧回路は、昇圧能力では優れているものの、動作速度が遅かったり、消費電力がさらに増大したりするおそれがある。

特開平７−１５４９６２号公報

本発明の一実施形態では、消費電力を増大させることなく、入力電圧を所望の出力電圧にまで迅速に昇圧または降圧できる電圧変換回路が提供される。

本実施形態によれば、入力された直流電圧を昇圧または降圧させる第１電圧変換部と、
入力された直流電圧を昇圧または降圧させる第２電圧変換部と、
入力電圧の電圧レベルに応じて、前記第１電圧変換部および前記第２電圧変換部の双方を昇圧または降圧動作に使用するか、前記第１電圧変換部および前記第２電圧変換部のいずれか一方を昇圧または降圧動作に使用するかを切り替える切替器と、を備える電圧変換回路が提供される。

第１の実施形態に係る電圧変換回路１の概略構成を示すブロック図。 昇圧部２の出力電圧ＶＣＰ、クロック制御回路５から出力されるクロック信号ＣＬＫｐ、マスク信号ＭＡＳＫ、および発振回路４から出力される発振信号ＣＬＫの信号波形図。 第１昇圧部２−１と第２昇圧部２−２の内部構成の一例を示す回路図。 図３の回路よりもトランジスタの段数を増やした回路図。 第１昇圧部２−１と第２昇圧部２−２のいずれにも適用可能なクロスカップル型と呼ばれる昇圧部２の単位回路構成を示す回路図。 図５の回路をｎ個直列接続した例を示すブロック図。 第１および第２の実施形態で説明した入力電圧検出回路３の内部構成の一例を示す回路図。 第１および第２の実施形態で説明した出力電圧検出回路６の内部構成の一例を示す回路図。 第１および第２の実施形態で説明したクロック制御回路５の内部構成の一例を示す回路図。 第４の実施形態に係る電圧変換回路１の概略構成を示すブロック図。 第５の実施形態に係る電圧変換回路１の概略構成を示すブロック図。 第４および第５の実施形態における入力電圧検出回路３の回路図。 第５の実施形態におけるクロック制御回路５の回路図。 第６の実施形態に係る電圧変換回路１の概略構成を示すブロック図。 第１降圧部２２と第２降圧部２３の内部構成の一例を示す回路図。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係る電圧変換回路１の概略構成を示すブロック図である。図１の電圧変換回路１は、入力電圧ＶＩＮを昇圧する昇圧回路である。

図１の電圧変換回路１は、昇圧部２と、入力電圧検出回路３と、発振回路４と、クロック制御回路５と、出力電圧検出回路６とを備えている。昇圧部２はさらに、第１昇圧部２−１と、第２昇圧部２−２と、切替器７とを有する。

第１昇圧部２−１は、入力電圧ＶＩＮを昇圧して昇圧電圧を生成する。切替器７は、第１昇圧部２−１と第２昇圧部２−２との間に接続されており、入力電圧ＶＩＮの電圧レベルに応じて、第１昇圧部２−１と第２昇圧部２−２の双方で入力電圧ＶＩＮの昇圧を行うか、第２昇圧部２−２だけで入力電圧ＶＩＮの昇圧を行うかを切り替える。

なお、切替器７は、第１昇圧部２−１と第２昇圧部２−２の双方で入力電圧ＶＩＮの昇圧を行うか、第１昇圧部２−１だけで入力電圧ＶＩＮの昇圧を行うかを切り替えるようにしてもよい。この場合、昇圧部２の内部の配線経路は図１とは多少異なったものになる。

入力電圧検出回路３は、入力電圧ＶＩＮと所定の基準電圧レベルとをヒステリシスを持たせて比較し、その比較結果に基づいて切替器７の切替を制御する。ヒステリシスを持たせる理由は、ノイズの影響を受けて、入力電圧検出回路３が頻繁に切替器７の切替を行わないようにするためである。

第１昇圧部２−１と第２昇圧部２−２は、クロック制御回路５が生成するクロック信号に同期して、昇圧動作を行う。クロック制御回路５は、発振回路４から出力される発振信号に基づいてクロック信号を生成する。

出力電圧検出回路６は、昇圧部２の出力電圧ＶＣＰを監視して、出力電圧ＶＣＰを所定の上限電圧Ｖhighおよび下限電圧Ｖlowと比較した結果を示すマスク信号ＭＡＳＫをクロック制御回路５に供給する。クロック制御回路５は、マスク信号ＭＡＳＫに基づいて、昇圧部２にクロック信号を供給するか否かを切り替える。上限電圧Ｖhighと下限電圧Ｖlowとの電圧幅Ｖhysが、ヒステリシス分に相当する。このように、出力電圧検出回路６は、ヒステリシスを持たせて、出力電圧ＶＣＰの監視を行う。

図２は昇圧部２の出力電圧ＶＣＰ、クロック制御回路５から出力されるクロック信号ＣＬＫｐ、マスク信号ＭＡＳＫ、および発振回路４から出力される発振信号ＣＬＫの信号波形図である。図示のように、昇圧部２の出力電圧ＶＣＰが上限電圧Ｖhigh以上になると、マスク信号ＭＡＳＫはローレベルになり、その後、出力電圧ＶＣＰが下限電圧Ｖlow以下になると、マスク信号ＭＡＳＫはハイレベルになる。マスク信号ＭＡＳＫがローレベルの期間内は、クロック制御回路５は昇圧部２へのクロック信号ＣＬＫｐの供給を停止する。昇圧部２内の第１昇圧部２−１と第２昇圧部２−２は、クロック信号ＣＬＫｐに同期して昇圧動作を行うため、クロック信号ＣＬＫｐが供給されない間は、昇圧動作を行わない。よって、この期間内は出力電圧ＶＣＰが徐々に低下する。

このように、第１昇圧部２−１と第２昇圧部２−２は、出力電圧検出回路６の帰還制御により、断続的に昇圧動作を行い、出力電圧ＶＣＰを一定の電圧レベルにする。

本実施形態の昇圧部２は、入力電圧ＶＩＮが低い間は、第１昇圧部２−１と第２昇圧部２−２をともに使用して昇圧動作を行い、入力電圧ＶＩＮが高くなると、第２昇圧部２−２のみを使用して昇圧動作を行う。これにより、入力電圧ＶＩＮが低い場合には、出力電圧ＶＣＰを迅速に所望の電圧に設定できる。また、入力電圧ＶＩＮと出力電圧との電圧差が小さい場合は、第２昇圧部２−２のみで昇圧動作が行われることから、過度の昇圧動作を行わなくて済み、消費電力を削減できる。

図３は第１昇圧部２−１と第２昇圧部２−２の内部構成の一例を示す回路図である。図３の回路は、ディクソン型と呼ばれる昇圧回路方式を採用している。図３の回路は、入力電圧ＶＩＮが入力されるノードと、出力電圧が出力されるノードとの間に、直列に３つのトランジスタＭ１，Ｍ２，Ｍ３を接続し、隣接する２つのトランジスタ同士の接続ノードにキャパシタＣ１，Ｃ２をそれぞれ接続している。これらキャパシタＣ１，Ｃ２の他端側にはそれぞれ、クロック信号ＣＬＫの反転信号または同論理の信号が入力されている。

このように、キャパシタＣ１，Ｃ２の他端側に互いに反転する論理のクロック信号を入力することで、入力側から出力側にかけて直列接続されたトランジスタＭ１〜Ｍ３を通過するたびに、昇圧動作が行われる。

例えば、キャパシタＣ１の他端側ノードｎ０がローレベルのとき、キャパシタＣ１には、入力電圧ＶＩＮからトランジスタＭ１の閾値電圧だけ低い電圧に応じた電荷が蓄積される。その後、クロック信号ＣＬＫが反転すると、キャパシタＣ１の他端側ノードｎ０はハイレベルになり、キャパシタＣ１の一端側ノードｎ１も他端側のハイレベル電圧分だけ持ち上げられる。このとき、キャパシタＣ２の他端側ｎ２はローレベルである。よって、キャパシタＣ２には、キャパシタＣ１の一端側の電圧からトランジスタＭ２の閾値電圧だけ低い電圧に応じた電荷が蓄積される。その後、クロック信号ＣＬＫが反転すると、キャパシタＣ１の他端側はローレベルになり、キャパシタＣ２の他端側ノードｎ２はハイレベルになる。よって、キャパシタＣ２の一端側ノードｎ３は他端側のハイレベル電圧分だけ持ち上げられる。

以上のような動作により、クロック信号ＣＬＫのサイクルに同期して、昇圧動作が行われる。仮にクロック信号ＣＬＫのハイレベル電圧が入力電圧ＶＩＮと同じであるとし、トランジスタＭ１〜Ｍ３の閾値電圧がＶＴＨとすると、トランジスタＭ１，Ｍ２の接続ノードｎ１の電圧は、（ＶＩＮ−ＶＴＨ）となり、トランジスタＭ２，Ｍ３の接続ノードｎ３の電圧は、２×（ＶＩＮ−ＶＴＨ）となり、図３の回路の出力電圧ＶＤＯは、３×（ＶＩＮ−ＶＴＨ）となる。

なお、図３の回路は、各トランジスタＭ１〜Ｍ３がダイオード接続されている例を示したが、各トランジスタをダイオード接続することは必ずしも必須ではない。この場合、各トランジスタの順方向電圧をＶＦとすると、図３の回路の出力電圧ＶＤＯは、３×（ＶＩＮ−ＶＦ）となる。

図３の回路は、第１昇圧部２−１と第２昇圧部２−２のいずれにも適用可能であるが、トランジスタの段数を図３の回路よりも増やすことで、より昇圧能力を高めることができる。このように、第１昇圧部２−１と第２昇圧部２−２で、トランジスタの段数が異なっていてもよい。第１昇圧部２−１は、入力電圧ＶＩＮの電圧レベルが低いときに昇圧動作を行うことから、より迅速に昇圧動作が行えるように、第１昇圧部２−１におけるトランジスタの段数を第２昇圧部２−２におけるトランジスタの段数よりも多くしてもよい。

昇圧部の単位構成である図３の回路を必要な数分だけ直列接続する際、図３の回路内の最終段のトランジスタＭ３は省略することができる。図４は図３の回路よりもトランジスタの段数を増やした回路図である。図４は、図３の回路内の最終段のトランジスタＭ３を省略して、図３の回路を複数個直列接続した例を示している。図４中のトランジスタＭ３は、図３の回路を二つ並べたときの二つ目の回路内の初段側のトランジスタＭ１に対応している。

図４の回路には、総計ｎ個（ｎは３以上の奇数）のトランジスタＭ１〜Ｍｎが直列接続され、各トランジスタの接続ノードにはキャパシタＣ１〜Ｃｎ−１が接続されており、隣接する２つキャパシタの他端側には、クロック信号ＣＬＫの反転信号または同論理の信号が交互に入力されている。

図４の回路は、第１昇圧部２−１と第２昇圧部２−２のどちらにも適用可能である。上述したように、第１昇圧部２−１と第２昇圧部２−２で、トランジスタの接続段数が異なっていても構わない。例えば、第１昇圧部２−１のトランジスタの接続段数がｎで、第２昇圧部２−２のトランジスタの接続段数がｍの場合、両方の昇圧部２で昇圧動作を行う場合の昇圧能力は、（ｎ＋ｍ）×（ＶＩＮ−ＶＴＨ）または（ｎ＋ｍ）×（ＶＩＮ−ＶＦ）となる。また、入力電圧ＶＩＮが所定の基準レベルより高くて、第２昇圧部２−２のみで昇圧させる場合の昇圧能力は、ｍ×（ＶＩＮ−ＶＴＨ）またはｍ×（ＶＩＮ−ＶＦ）となる。

このように、第１の実施形態では、昇圧部２は、第１昇圧部２−１、第２昇圧部２−２および切替器７で構成され、切替器７は、入力電圧ＶＩＮの電圧レベルに応じて、第１昇圧部２−１と第２昇圧部２−２の双方で昇圧動作を行うか、第２昇圧部２−２のみで昇圧動作を行うかを切り替えるため、入力電圧ＶＩＮが小さい間は第１昇圧部２−１と第２昇圧部２−２をともに使用して迅速に昇圧動作を行い、入力電圧ＶＩＮが大きくなると第２昇圧部２−２のみを使用して消費電流を低減しつつ昇圧動作を行うことが可能となる。

後述するように、図１の電圧変換回路１は、入力電圧ＶＩＮを昇圧する代わりに、降圧してもよい。また、スイッチ等で入力電圧ＶＩＮを昇圧するか降圧するかが切り替えられるようにしてもよい。したがって、図１の電圧変換回路１は、第１昇圧部２−１に対応する第１電圧変換部と、第２昇圧部２−２に対応する第２電圧変換部と、切替器７とを少なくとも備えておけばよい。第１電圧変換部と第２電圧変換部は、入力された直流電圧を昇圧または降圧させる。切替器７は、入力電圧ＶＩＮの電圧レベルに応じて、第１電圧変換部および第２電圧変換部の双方を昇圧または降圧動作のために使用するか、第１電圧変換部および第２電圧変換部のいずれか一方を昇圧または降圧動作のために使用するかを切り替える。

（第２の実施形態）
以下に説明する第２の実施形態では、第１の実施形態とは異なる回路で第１昇圧部２−１と第２昇圧部２−２が構成されるものでる。

図５は第１昇圧部２−１と第２昇圧部２−２のいずれにも適用可能なクロスカップル型と呼ばれる昇圧部２の単位回路構成を示す回路図である。図５の回路は、ＮＭＯＳトランジスタＭ１ｎａ，Ｍ１ｎｂと、ＰＭＯＳトランジスタＭ１ｐａ，Ｍ１ｐｂと、キャパシタＣ１ａ，Ｃ１ｂとを有する。

ＮＭＯＳトランジスタＭ１ｎａとＰＭＯＳトランジスタＭ１ｐａは、入力ノードＶＣＩＮと出力ノードＶＣＯＵＴの間に直列接続され、これらトランジスタのゲートと、キャパシタＣ１ｂの一端とは共通に接続され、キャパシタＣ１ｂの他端には、クロック信号ＣＬＫの反転信号ＣＬＫｙが供給されている。

ＮＭＯＳトランジスタＭ１ｎｂとＰＭＯＳトランジスタＭ１ｐｂは、入力ノードＶＣＩＮと出力ノードＶＣＯＵＴの間に直列接続され、これらトランジスタのゲートと、キャパシタＣ１ａの一端とは共通に接続され、キャパシタＣ１ａの他端には、クロック信号ＣＬＫと同論理の信号ＣＬＫｘが供給されている。

例えば、クロック信号ＣＬＫｘがローレベルのときには、クロック信号ＣＬＫｙはハイレベルになる。クロック信号ＣＬＫｙがハイレベルになると、キャパシタＣ１ｂの一端側ノードｎ４の電圧が持ち上げられ、ＮＭＯＳトランジスタＭ１ｎａはオンし、ＰＭＯＳトランジスタＭ１paはオフする。これにより、入力ノードＶＣＩＮの電圧による電荷がキャパシタＣ１ａに蓄積される。

このとき、クロック信号ＣＬＫｘはローレベルであり、キャパシタＣ１ａの一端側ノードｎ５の電位も下がり、ＮＭＯＳトランジスタＭ１ｎｂはオフして、ＰＭＯＳトランジスタＭ１ｐｂはオンする。これにより、キャパシタＣ１ｂの一端側ノードｎ１の電圧が出力ノードＶＣＯＵＴに出力される。

その後、クロック信号ＣＬＫの論理が反転すると、クロック信号ＣＬＫｘがハイレベルで、クロック信号ＣＬＫｙがローレベルになる。これにより、キャパシタＣ１ａの一端ノードｎ５の電圧が持ち上げられて、ＮＭＯＳトランジスタＭ１ｎｂがオンして、ＰＭＯＳトランジスタＭ１ｐｂがオフする。また、キャパシタＣ１ｂの一端側ノードｎ４の電圧が引き下げられて、ＮＭＯＳトランジスタＭ１ｎａがオフして、ＰＭＯＳトランジスタＭ１ｐａがオンする。これにより、キャパシタＣ１ａの一端側ノードｎ５の電圧が出力ノードＶＣＯＵＴに出力される。

このように、図５の回路は、入力電圧ＣＶＩＮの電圧レベルがクロック信号ＣＬＫのハイレベル電圧と同じであるとすると、入力電圧ＶＣＩＮの２倍の電圧を出力でき、図３の回路のようなトランジスタの順方向電圧ＶＦや閾値電圧ＶＴＨによる電圧ドロップ分がないため、より昇圧能力を高めることができる。

したがって、入力電圧ＶＩＮの電圧レベルが低いときは、図３の回路よりも図５の回路で昇圧動作を行った方が迅速に出力電圧の電圧レベルを引き上げることができる。よって、第１昇圧部２−１は、図５の回路で構成してもよい。一方、入力電圧ＶＩＮの電圧レベルと所望の出力電圧レベルとの差が小さい場合には、高い昇圧能力は要求されないことから、設計の容易な図３の回路で構成してもよい。よって、第２昇圧部２−２は、図３の回路で構成することが考えられる。

なお、図５の回路を複数段直列接続することで、昇圧能力を調整することができる。図６は図５の回路をｎ個（ｎは１以上の整数）直列接続した回路である。第１昇圧部２−１と第２昇圧部２−２のいずれも、図６の回路で構成することができるが、段数を互いに異ならせてもよい。例えば、第１昇圧部２−１の段数をｎ（ｎは１以上の整数）、第２昇圧部２−２の段数をｍ（ｍは１以上の整数）とすると、入力電圧ＶＩＮの電圧レベルが低くて第１昇圧部２−１と第２昇圧部２−２の両方で昇圧動作を行う場合の昇圧能力は、（ｎ＋ｍ＋１）×ＶＩＮとなる。入力電圧ＶＩＮの電圧レベルが高くて第２昇圧部２−２のみで昇圧動作を行う場合の昇圧能力は、（ｍ＋１）×ＶＩＮとなる。

このように、第２の実施形態では、ディクソン型よりも昇圧能力の高いクロスカップル型の回路方式にて第１昇圧部２−１と第２昇圧部２−２の少なくとも一方が構成されるため、少ない段数で効率よく入力電圧ＶＩＮを昇圧できる。また、第１の実施形態と同様に切替器７を設けることで、入力電圧ＶＩＮの電圧レベルに応じて、昇圧能力を切り替えることができ、迅速な昇圧動作と消費電力の削減の両立を図ることができる。

（第３の実施形態）
以下に説明する第３の実施形態は、上述した第１または第２の実施形態と組み合わせて実施可能なものである。

図７は上述した第１および第２の実施形態で説明した入力電圧検出回路３の内部構成の一例を示す回路図である。図７の入力電圧検出回路３は、入力電圧ＶＩＮを基準電圧Ｖrefinと比較して、比較結果を示す信号ＳＷＣＰを出力する比較器１１を有する。比較器１１から出力される信号ＳＷＣＰは、入力電圧ＶＩＮが基準電圧Ｖrefinより大きい場合と、それ以外の場合とで、デジタル的に信号論理が変化する。例えば、信号ＳＷＣＰは、入力電圧ＶＩＮが基準電圧Ｖrefinより大きい場合にハイレベルになり、入力電圧ＶＩＮが基準電圧Ｖrefin以下の場合にローレベルになる。

入力電圧検出回路３の出力信号ＳＷＣＰは、切替器７の切替を制御するために用いられる。例えば、切替器７は、出力信号ＳＷＣＰがハイレベルのときは、第２昇圧部２−２のみが昇圧動作を行うように切替動作を行い、出力信号ＳＷＣＰがローレベルのときは、第１昇圧部２−１と第２昇圧部２−２がともに昇圧動作を行うように切替動作を行う。

また、入力電圧検出回路３は、ヒステリシスを持たせて出力信号ＳＷＣＰの論理を切り替える。例えば、入力電圧ＶＩＮが基準電圧Ｖrefinより大きくなって出力信号ＳＷＣＰがハイレベルに変化すると、その後、入力電圧ＶＩＮが基準電圧Ｖrefinより所定の電圧Ｖhys2だけ低い電圧にならないと、出力信号ＳＷＣＰをローレベルに切り替えないようにする。これにより、入力電圧ＶＩＮの電圧レベルがノイズ等で細かく変動したとしても、出力信号ＳＷＣＰの信号論理は頻繁には切り替わらなくなり、ノイズ耐性が高くなる。

図８は上述した第１および第２の実施形態で説明した出力電圧検出回路６の内部構成の一例を示す回路図である。図８の出力電圧検出回路６は、昇圧部２の出力電圧ＶＣＰを基準電圧Ｖrefcpと比較して、比較結果を示す信号ＭＡＳＫを出力する比較器１２を有する。比較器１２から出力される信号ＭＡＳＫは、出力電圧ＶＣＰが基準電圧Ｖrefcpより大きい場合と、それ以外の場合とで、デジタル的に信号論理が変化する。例えば、信号ＭＡＳＫは、出力電圧ＶＣＰが基準電圧Ｖrefcpより大きい場合にローレベルになり、出力電圧ＶＣＰが基準電圧Ｖrefcp以下の場合にハイレベルになる。

出力電圧検出回路６の出力信号ＭＡＳＫは、クロック制御回路５に入力されて、昇圧部２にクロック信号を供給するか否かの判断に用いられる。すなわち、図２に示すように、信号ＭＡＳＫがローレベルになると、昇圧部２へのクロック信号の供給が停止され、昇圧部２は昇圧動作を行わなくなる。これにより、出力電圧ＶＣＰは徐々に低下する。

出力電圧検出回路６は、ヒステリシスを持たせて信号ＭＡＳＫを生成する。例えば、出力電圧ＶＣＰが基準電圧Ｖrefcpより大きくなると、信号ＭＡＳＫはローレベルになり、その後、出力電圧ＶＣＰが基準電圧Ｖrefcpよりも電圧Ｖhysだけ低い電圧以下になったときに、信号ＭＡＳＫはハイレベルになる。これにより、出力電圧ＶＣＰの電圧レベルがノイズ等で細かく変動したとしても、信号ＭＡＳＫの信号論理は頻繁には切り替わらなくなり、昇圧部２の動作が安定化する。

図９は上述した第１および第２の実施形態で説明したクロック制御回路５の内部構成の一例を示す回路図である。図９のクロック制御回路５は、ＡＮＤゲート１３を有する。このＡＮＤゲート１３は、発振回路４から出力されたクロック信号ＣＬＫと信号ＭＡＳＫの論理積信号を生成する。すなわち、ＡＮＤゲート１３は、信号ＭＡＳＫがハイレベルの間は、クロック信号ＣＬＫを出力し、信号ＭＡＳＫがローレベルになると、クロック信号ＣＬＫの出力を停止する。

このように、入力電圧検出回路３を設けることにより、入力電圧ＶＩＮの電圧レベルに応じて、昇圧部２の昇圧能力を切り替えることができる。また、出力電圧検出回路６とクロック制御回路５を設けることにより、昇圧部２の出力電圧ＶＣＰが一定になるように、昇圧部２にクロック信号を供給するか否かを制御できる。

（第４の実施形態）
以下に説明する第４の実施形態は、第１〜第３の実施形態よりも、昇圧部２の接続段数を増やしたものである。

図１０は第４の実施形態に係る電圧変換回路１の概略構成を示すブロック図である。図１０の電圧変換回路１は昇圧回路であり、ｎ段（ｎは２以上の整数）の昇圧部２−１〜２−ｎと、各昇圧部２で昇圧動作を行うか否かを切り替える切替器７−１〜７−ｎ−１とを備えている。

ｎ段の昇圧部２−１〜２−ｎのうち、隣接する２つの昇圧部２の間には、対応する切替器が接続されている。各切替器７−１〜７−ｎ−１は、直前の昇圧部２の出力電圧を後段の昇圧部２に入力するか、あるいは直前の昇圧部２の入力電圧ＶＩＮを後段の昇圧部２に入力するかを切り替える。

入力電圧検出回路３は、各切替器７−１〜７−ｎ−１の切替制御を個別に行う。これにより、入力電圧検出回路３は、最終段の昇圧部２以外の残りすべての昇圧部２で昇圧動作を行うか否かを任意に設定することができる。

クロック制御回路５の出力信号ＣＬＫｐは、すべての昇圧部２−１〜２−ｎに供給される。したがって、すべての昇圧部２−１〜２−ｎには、信号ＭＡＳＫがハイレベルの間だけ、クロック信号が供給される。

このように、図１０の昇圧回路では、ｎ段の昇圧部２−１〜２−ｎが設けられて、入力電圧ＶＩＮの電圧レベルに応じて各昇圧部２−１〜２−ｎで昇圧動作を行うか否かを入力電圧検出回路３が制御するため、第１および第２の実施形態よりも、段数が多い分、きめ細かく昇圧能力を調整できる。

（第５の実施形態）
以下に説明する第５の実施形態は、昇圧動作を行わない昇圧部２に対してはクロック信号も供給しないようにするものである。

図１１は第５の実施形態に係る電圧変換回路１の概略構成を示すブロック図である。図１１の電圧変換回路１は、クロック制御回路５の処理動作が図１０とは異なっている。図１１のクロック制御回路５には、出力電圧検出回路６の出力信号ＭＡＳＫだけでなく、入力電圧検出回路３の出力信号ＳＷＣＰも入力される。そして、クロック制御回路５は、これら２種類の信号ＭＡＳＫ，ＳＷＣＰに基づいて、ｎ段の昇圧部２−１〜２−ｎのそれぞれごとに、クロック信号ＣＬＫｐを供給するか否かを切り替える。

これにより、切替器７−１〜７−ｎ−１により、昇圧動作に用いないとされた昇圧部には、クロック信号が供給されなくなり、昇圧動作に用いられない昇圧部は、昇圧動作自体を停止する。したがって、消費電力を低減できる。

なお、上述した第４および第５の実施形態における入力電圧検出回路３は、例えば図１２のような回路構成になる。図１２の入力電圧検出回路３は、図７に示した比較器１１を昇圧部２の段数分並べたものである。各比較器１１は、入力電圧ＶＩＮを対応する基準電圧Ｖrefin1〜Ｖrefinn-1と比較した結果を示す信号ＳＷＣＰ１〜ＳＷＣＰn-1を出力する。

同様に、上述した第４および第５の実施形態における出力電圧検出回路６も、図８に示した比較器１２を昇圧部２の段数分並べたものになる。

また、上述した第４および第５の実施形態におけるクロック制御回路５は、例えば図１３のような回路構成になる。図１３のクロック制御回路５は、図９に示したＡＮＤゲート１３を昇圧部２の段数分並べたものである。各ＡＮＤゲート１３は、発振回路４から出力されたクロック信号ＣＬＫと、出力電圧検出回路６の出力信号ＭＡＳＫと、入力電圧検出回路３の対応する出力信号ＳＷＣＰ１〜ＳＷＣＰn-1との論理積信号ＣＬＫｐ１〜ＣＬＫｐｎを出力する。

（第６の実施形態）
以下に説明する第６の実施形態は、昇圧動作の代わりに降圧動作を行う降圧回路を設けるものである。

上述した第１〜第５の実施形態では、電圧変換回路１の具体例として昇圧回路について説明したが、電圧変換回路１は降圧回路でもよい。

図１４は第６の実施形態に係る電圧変換回路１の概略構成を示すブロック図である。図１４の電圧変換回路１は、入力電圧ＶＩＮの電圧レベルを降圧して出力する降圧回路である。

図１４の電圧変換回路１は、図１の昇圧部２の代わりに、降圧部２１を設けたことを除いて、図１の電圧変換回路１の内部構成と共通する。

図１４の降圧部２１は、第１降圧部２２と、第２降圧部２３と、切替器７とを有する。降圧部２１は、切替器７の切替により、第１降圧部２２と第２降圧部２３の両方で降圧動作を行う場合と、第２降圧部２３のみで降圧動作を行う場合とがある。より具体的には、入力電圧ＶＩＮが出力電圧よりもかなり高い場合には、第１降圧部２２と第２降圧部２３の両方で降圧動作を行って、迅速に電圧レベルを引き下げる。また、入力電圧ＶＩＮと出力電圧との電圧差があまりない場合には、第２降圧部２３のみで降圧動作を行って、必要以上に出力電圧を引き下げないようにする。

このような制御を行うために、入力電圧検出回路３は、入力電圧ＶＩＮが基準電圧以上であるか否かを検出し、基準電圧以上であれば、信号ＳＷＣＰを例えばハイレベルにして、切替器７にて、第１降圧部２２と第２降圧部２３の両方を用いて、入力電圧ＶＩＮの降圧動作を行わせる。また、入力電圧ＶＩＮが基準電圧未満であれば、信号ＳＷＣＰを例えばローレベルにして、切替器７にて、第２降圧部２３のみに入力電圧ＶＩＮの降圧動作を行わせる。

図１５は第１降圧部２２と第２降圧部２３の内部構成の一例を示す回路図である。図１５の回路は、接地ノードＧＮＤと出力ノードＶＤＯとの間に直列接続された複数のトランジスタＭ１〜Ｍ３と、トランジスタＭ１，Ｍ２の接続ノードに一端が接続されて他端にクロック信号ＣＬＫの反転信号が入力されるキャパシタＣ１と、トランジスタＭ２，Ｍ３の接続ノードに一端が接続されて他端にクロック信号ＣＬＫと同論理の信号が入力されるキャパシタＣ２とを有する。

キャパシタＣ１の他端側ノードｎ０がハイレベルからローレベルに変わると、キャパシタＣ１の一端側ノードｎ１の電圧は引き下げられて負電圧になる。このとき、キャパシタＣ２の他端側ノードｎ２はハイレベルとなり、トランジスタＭ２を通してキャパシタＣ２が充電される。その後、クロック信号ＣＬＫが反転すると、キャパシタＣ２の他端側ノードｎ２がローレベルになり、その一端側ノードｎ３も負電圧に引き下げられる。以上の動作により、図１５の回路の出力電圧ＶＤＯは負電圧になる。

このように、第６の実施形態では、降圧部２１を、第１降圧部２２、第２降圧部２３および切替器７で構成し、切替器７は、入力電圧ＶＩＮの電圧レベルに応じて、第１降圧部２２と第２降圧部２３の双方で降圧動作を行うか、第２降圧部２３のみで降圧動作を行うかを切り替えるようにしたため、入力電圧ＶＩＮが出力電圧に対して十分に高い間は第１降圧部２２と第２降圧部２３をともに使用して迅速に降圧動作を行い、入力電圧ＶＩＮが低くなると第２降圧部２３のみを使用して消費電流を低減しつつ降圧動作を行うことができる。

なお、切替器７は、第１降圧部２２と第２降圧部２３の双方で降圧動作を行うか、第１降圧部２２のみで降圧動作を行うかを切り替えるようにしてもよい。

上述した第１〜第６の実施形態に係る電圧変換回路は、スイッチングトランジスタ（ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ）のオンまたはオフを切り替える切替制御回路の一部として用いることができる。この場合、電圧変換回路として昇圧回路を用いた場合は、昇圧回路の出力電圧ＶＣＰを用いて、ＮＭＯＳトランジスタのゲートを制御するための切替制御信号が切替制御信号生成部にて生成される。また、電圧変換回路として降圧回路を用いた場合は、降圧回路の出力電圧ＶＣＰを用いて、ＰＭＯＳトランジスタのゲートを制御するための切替制御信号が切替制御信号生成部にて生成される。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 電圧変換回路、２ 昇圧部、２−１ 第１昇圧部、２−２ 第２昇圧部、３ 入力電圧検出回路、４ 発振回路、５ クロック制御回路、６ 出力電圧検出回路、７ 切替器、１１，１２ 比較器、１３ ＡＮＤゲート、２１ 降圧部、２２ 第１降圧部、２３ 第２降圧部

Claims (7)

1. 入力された直流電圧を昇圧または降圧させる第１電圧変換部と、
   入力された直流電圧を昇圧または降圧させる第２電圧変換部と、
   入力電圧の電圧レベルに応じて、前記第１電圧変換部および前記第２電圧変換部の双方を昇圧または降圧動に使用するか、前記第１電圧変換部および前記第２電圧変換部のいずれか一方を昇圧または降圧動作に使用するかを切り替える切替器と、を備える電圧変換回路。
2. 前記入力電圧と所定の基準電圧レベルとをヒステリシスを持たせて比較し、その比較結果に基づいて前記切替器の切替を制御する入力電圧検出回路を備える請求項１に記載の電圧変換回路。
3. 前記第１電圧変換部および前記第２電圧変換部は、昇圧動作を行うものであり、
   前記切替器は、前記入力電圧が前記基準電圧以下の場合には、前記第１電圧変換部および前記第２電圧変換部に昇圧動作を行わせ、前記入力電圧が前記基準電圧より高い場合には、前記第１電圧変換部および前記第２電圧変換部の一方の昇圧動作を停止させる請求項２に記載の電圧変換回路。
4. 前記第１電圧変換部および前記第２電圧変換部は、降圧動作を行うものであり、
   前記切替器は、前記入力電圧が前記基準電圧以上の場合には、前記第１電圧変換部および前記第２電圧変換部に降圧動作を行わせ、前記入力電圧が前記基準電圧より低い場合には、前記第１電圧変換部および前記第２電圧変換部の一方の降圧動作を停止させる請求項２に記載の電圧変換回路。
5. 前記第１電圧変換部および前記第２電圧変換部のうち、昇圧または降圧動作を行う方にクロック信号を供給して、昇圧または降圧動作を行わない方への前記クロック信号の供給を停止するクロック制御回路を備え、
   前記第１電圧変換部および前記第２電圧変換部のそれぞれは、前記クロック信号に同期して電圧変換動作を行う請求項１乃至４のいずれかに記載の電圧変換回路。
6. 前記第１電圧変換部および前記第２電圧変換部を含むｎ個（ｎは２以上の整数）の電圧変換部を備え、
   前記切替器は、前記入力電圧の電圧レベルに応じて、前記ｎ個の電圧変換部のうち、少なくとも一つの電圧変換部を除いて他の電圧変換部の電圧変換動作を停止させるか否かを切り替える請求項１乃至５のいずれかに記載の電圧変換回路。
7. 請求項１乃至６のいずれかに記載の電圧変換回路と、
   前記電圧変換回路から出力された電圧を用いて、スイッチング素子を切替制御するための切替制御信号を生成する切替制御信号生成部と、を備える切替制御回路。

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