IT202100002585A1

IT202100002585A1 - Architettura di pompa di carica

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Publication number: IT202100002585A1
Application number: IT102021000002585A
Authority: IT
Original assignee: Sk Hynix Inc
Priority date: 2021-02-05
Filing date: 2021-02-05
Publication date: 2022-08-05
Also published as: US20220255423A1; US11437907B2; CN114860023A; CN114860023B

Description

DESCRIZIONE

CAMPO DELL?INVENZIONE

La presente divulgazione riguarda un?architettura di pompa di carica.

BACKGROUND DELL?INVENZIONE

Come ? ben noto, un circuito di pompa di carica ? un dispositivo che utilizza condensatori come elementi di accumulo di energia in modo da servire da convertitore elevatore di tensione.

Uno dei circuiti di pompa di carica pi? popolari si basa su un duplicatore di tensione ed ? anche noto come pompa di carica Pelliconi e comprende di solito una pluralit? di transistori NMOS e PMOS, che sono accoppiati in modo incrociato tra loro e collegati a condensatori elevatori (o di boost), opportunamente organizzati in stadi in cascata tra loro in modo da fornire un effetto elevatore graduale.

Una pompa di carica Pelliconi dello stato dell?arte ? mostrata schematicamente nella Fig. 1A. Pi? in particolare, la pompa di carica 100 rappresentata ? un circuito di pompa di carica a 2 stadi; tuttavia, un numero qualsiasi di stadi pu? essere inserito al fine di realizzare un circuito di pompa di carica a N stadi.

La pompa di carica 100 comprende un primo stadio 110 collegato a un terminale di ingresso IN che riceve una tensione di ingresso Vin e a un secondo stadio 120, collegato a sua volta a un terminale di uscita OUT che fornisce una tensione di uscita Vout, il primo stadio 110 e il secondo stadio 120 essendo interconnessi in corrispondenza di un nodo interno INT che si trova ad una tensione interna V1.

Il primo stadio 110 comprende un primo transistore NMOS MN1a e un primo transistore PMOS MP1a inseriti, in serie tra loro, tra il terminale di ingresso IN e il nodo interno INT e interconnessi tra loro in corrispondenza di un primo nodo circuitale X1a, collegato a sua volta a un primo condensatore elevatore C1a comandato da un segnale di clock CK. Inoltre, il primo stadio 110 comprende un secondo transistore NMOS MN1b e un secondo transistore PMOS MP1b inseriti, in serie tra loro, tra il terminale di ingresso IN e il nodo interno INT e intercollegati tra loro in corrispondenza di un secondo nodo circuitale X1b, collegato a sua volta a un secondo condensatore elevatore C1b comandato da un segnale di clock invertito CKb, avente valori invertiti rispetto al segnale di clock CK.

Ulteriormente, i transistori del primo stadio 110 sono accoppiati in modo incrociato. In particolare, il primo transistore NMOS MN1a e il primo transistore PMOS MP1a hanno rispettivi terminali di controllo o di gate collegati al secondo nodo circuitale X1b e il secondo transistore NMOS MN1b e il secondo transistore PMOS MP1b hanno rispettivi terminali di controllo o di gate collegati al primo nodo circuitale X1a.

Analogamente, il secondo stadio 120 comprende un primo transistore NMOS MN2a e un primo transistore PMOS MP2a inseriti, in serie tra loro, tra il nodo interno INT e il terminale di uscita OUT e interconnessi tra loro in corrispondenza di un primo nodo circuitale X2a, collegato a sua volta a un primo condensatore elevatore C2a comandato dal segnale di clock invertito CKb. Inoltre, il secondo stadio 120 comprende un secondo transistore NMOS MN2b e un secondo transistore PMOS MP2b inseriti, in serie tra loro, tra il nodo interno INT e il terminale di uscita OUT e interconnessi tra loro in corrispondenza di un secondo nodo circuitale X2b, collegato a sua volta a un secondo condensatore elevatore C2b comandato dal segnale di clock CK.

Anche i transistori del secondo stadio 120 sono accoppiati in modo incrociato. In particolare, il primo transistore NMOS MN2a e il primo transistore PMOS MP2a hanno rispettivi terminali di controllo o di gate collegati al secondo nodo circuitale X2b e il secondo transistore NMOS MN2b e il secondo transistore PMOS MP2b hanno rispettivi terminali di controllo o di gate collegati al primo nodo circuitale X2a.

La tensione e i segnali di clock della pompa di carica CTS 100 sono mostrati nella Fig. 1B per il primo stadio 110 e nella Fig. 1C per il secondo stadio 120. In particolare, ? quindi chiaro che il primo stadio 110 riceve la tensione di ingresso Vin in corrispondenza del suo terminale di ingresso IN avente un valore uguale a VCC e fornisce in corrispondenza del nodo interno INT la tensione interna V1 uguale a 2VCC, tensioni Vboost1 e Vboost1b rispettivamente in corrispondenza del primo nodo circuitale X1a e del secondo nodo circuitale X1b, che sono opposte tra loro e vanno da VCC a 2VCC mentre i segnali di clock CK e CKb vanno da 0 a VCC, come mostrato nella Fig. 1B.

Analogamente, il secondo stadio 120 riceve la tensione interna V1 avente un valore uguale a 2VCC e fornisce in corrispondenza del terminale di uscita OUT la tensione di uscita Vout uguale a 3VCC, tensioni Vboost2b e Vboost2 rispettivamente in corrispondenza del primo nodo circuitale X2a e del secondo nodo circuitale X2b, che sono opposte tra loro e vanno da 2VCC a 3VCC mentre i segnali di clock CK e CKb vanno da 0 a VCC, come mostrato nella Fig. 1C.

La pompa di carica Pelliconi dello stato dell?arte ? stata ampiamente utilizzata in molte applicazioni includenti un dispositivo di memoria flash.

Uno degli svantaggi dell?utilizzo di questa topologia di pompa di carica ? legato alla resistenza tra i condensatori elevatori di due stadi, ad esempio la resistenza tra il primo condensatore elevatore C1a del primo stadio 110 e il primo condensatore elevatore C2a del secondo stadio 120 o la resistenza tra il secondo condensatore elevatore C1b del primo stadio 110 e il secondo condensatore elevatore C2b del secondo stadio 120, come mostrato nella Fig. 1A. Poich? un transistore NMOS e un transistore PMOS collegano i primi condensatori elevatori, C1a e C2a, o i secondi condensatori elevatori, C1b e C2b, dei due stadi, la resistenza totale tra i due condensatori elevatori ? effettivamente la somma della resistenza dello stato on del transistore NMOS e della resistenza dello stato on del transistore PMOS. Questa resistenza parassita dovrebbe essere minimizzata al fine di ridurre le perdite di conduzione in uno stadio di pompa di carica.

Inoltre, un secondo svantaggio ? legato all?utilizzo di un PMOS stesso. In effetti, ? ben noto che in un transistore PMOS la mobilit? di lacuna ? inferiore alla mobilit? di elettrone in un transistore NMOS. Questo effetto obbliga il progettista di pompe di carica a utilizzare una larghezza maggiore per il transistore PMOS rispetto ai transistori NMOS per compensare la ridotta mobilit? di lacuna. Tipicamente, un fattore di aumento della larghezza che va da 2 a 3 dovrebbe essere utilizzato in base al rapporto della mobilit? lacuna-elettrone. L?utilizzo di transistori troppo grandi in uno stadio di pompa di carica ha tuttavia l?effetto negativo di aumentare la capacit? parassita sui nodi circuitali X1a, X1b, X2a, X2b rispettivamente del primo stadio 110 e del secondo stadio 120, riducendo quindi l?efficienza della pompa di carica.

Le pompe di carica CTS sono state proposte come metodo di utilizzo di un solo transistore tra due stadi di un pompa di carica, come descritto in ?Highefficienza charge pumps for low-power on-chip applications,? IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 65, n. 3, pagg. 1143?1153, Mar. 2018. Ad esempio, nella Fig. 2A viene rappresentata una pompa di carica CTS PMOS a 2 stadi accoppiati in modo incrociato.

La pompa di carica 200 comprende un primo stadio 210 collegato a un terminale di ingresso IN che riceve una prima tensione o tensione di ingresso Vin e un secondo stadio 220, collegato a sua volta a un terminale di uscita OUT che fornisce una tensione di uscita Vout, il primo stadio 210 e il secondo stadio 220 essendo intercollegati in corrispondenza di un terzo e quarto nodo circuitale X2a e X2b.

Il primo stadio 210 comprende un primo transistore NMOS MN1a e un primo transistore PMOS MP1a inseriti, in serie tra loro, tra il terminale di ingresso IN e il terzo nodo circuitale X2a e intercollegati tra loro in corrispondenza di un primo nodo circuitale X1a, collegato a sua volta a un primo condensatore elevatore C1a comandato da un segnale di clock CK. Inoltre, il primo stadio 210 comprende un secondo transistore NMOS MN1b e un secondo transistore PMOS MP1b inseriti, in serie tra loro, tra il terminale di ingresso IN e il quarto nodo circuitale X2b e intercollegati tra loro in corrispondenza di un secondo nodo circuitale X1b, collegato a sua volta a un secondo condensatore elevatore C1b comandato da un segnale di clock invertito CKb, avente valori invertiti rispetto al segnale di clock CK.

Ulteriormente, i transistori NMOS del primo stadio 210 sono accoppiati in modo incrociato. In particolare, il gate di controllo del primo transistore NMOS MN1a ? collegato al secondo nodo circuitale X1b mentre il gate di controllo del secondo transistore NMOS MN1b ? collegato al primo nodo circuitale X1a.

Il secondo stadio o stadio di uscita 220 comprende un terzo transistore PMOS MP2a e un quarto transistore PMOS MP2b accoppiati in modo incrociato e inseriti rispettivamente tra il terzo nodo circuitale X2a e il terminale di uscita OUT e tra il quarto nodo circuitale X2b e il terminale di uscita OUT.

In particolare, il gate di controllo del terzo transistore PMOS MP2a ? collegato al quarto nodo circuitale X2b, collegato a sua volta a un quarto condensatore elevatore C2b comandato da un segnale di clock CK, mentre il gate di controllo del quarto transistore PMOS MP2b ? collegato al terzo nodo circuitale X2a, collegato a sua volta a un terzo condensatore elevatore C2a comandato da un segnale di clock invertito CKb, avente valori invertiti rispetto al segnale di clock CK.

Inoltre, i transistori PMOS MP1a e MP1b del primo stadio 210 hanno i loro terminali di gate controllati da transistori NMOS e PMOS aggiuntivi in una disposizione che ? tipica di un?architettura CTS. In particolare, un primo transistore NMOS aggiuntivo MNAUX1a ? collegato tra il primo nodo circuitale X1a e un gate di controllo del primo transistore PMOS MP1a e ha un gate di controllo collegato a un primo nodo circuitale interno Y1a, collegato a sua volta al primo condensatore elevatore C1a e al gate di controllo del secondo transistore NMOS MN1b, nonch? un primo transistore PMOS aggiuntivo MPAUX1a collegato tra il gate di controllo del primo transistore PMOS MP1a e il terzo nodo circuitale X2a e ha un gate di controllo collegato al quarto nodo circuitale X2b. Analogamente, un secondo transistore NMOS aggiuntivo MNAUX1b ? collegato tra il secondo nodo circuitale X1b e un gate di controllo del secondo transistore PMOS MP1b e ha un gate di controllo collegato a un secondo nodo circuitale interno Y1b, collegato a sua volta al secondo condensatore elevatore C1b e al gate di controllo del primo transistore NMOS MN1a, nonch? un secondo transistore PMOS aggiuntivo MPAUX1b collegato tra il gate di controllo del secondo transistore PMOS MP1b e il quarto nodo circuitale X2b e ha un terminale di gate collegato al terzo nodo circuitale X2a.

La tensione e i segnali di clock della pompa di carica CTS 200 sono mostrati nella Fig. 2B per il primo stadio 210 e nella Fig. 2C per il secondo stadio o stadio di uscita 220. In particolare, ? quindi chiaro che il primo stadio 210 riceve la tensione di ingresso Vin in corrispondenza del suo terminale di ingresso IN avente un valore uguale a VCC e fornisce tensioni Vboost1 e Vboostb1 rispettivamente in corrispondenza del primo nodo circuitale X1a e del secondo nodo circuitale X1b, che sono opposte tra loro e vanno da VCC a 2VCC mentre i segnali di clock CK e CKb vanno da 0 a VCC, come mostrato nella Fig. 2B.

La tensione Vboost1b ? passata al quarto nodo circuitale X2b per mezzo del secondo transistore PMOS MP1b avente il suo gate di controllo polarizzato al livello di tensione Vg2 che va da VCC a 3VCC, mentre la tensione Vboost1 ? passata al terzo nodo circuitale X2a per mezzo del primo transistore PMOS MP1a avente il suo gate di controllo polarizzato al livello di tensione Vg1 che va anch?esso da VCC a 3VCC e che ? opposto alla tensione Vg2.

Lo stadio di uscita 220 riceve le tensioni elevate Vboost1 e Vboost1b e produce le tensioni elevate Vboost2 e Vboost2b che a loro volta sono passate al terminale di uscita OUT rispettivamente per mezzo del quarto transistore PMOS MP2b e del terzo transistore PMOS MP2a.

Le tensioni elevate Vboost2 e Vboost2b che sono opposte tra loro vanno da 2VCC a 3VCC mentre i segnali di clock CK e CKb vanno da 0 a VCC, come mostrato nella Fig. 2C.

Le pompe di carica CTS come quelle riportate nella Fig. 2A sono realizzate da transistori PMOS che hanno una ridotta mobilit? di portatori rispetto ai transistori NMOS.

E? stata proposta un?altra architettura CTS. Una pompa di carica CTS in cui si utilizzano transistori sia PMOS sia NMOS ? descritta nella domanda di brevetto coreana pubblicata con N. KR 10-1983386. In particolare, l?architettura di circuito CTS divulgata ha una configurazione di collegamento modificata dei transistori PMOS e NMOS per impedire una riduzione di efficienza causata da una tensione di soglia aumentata che compare nelle pompe di carica CTS convenzionali, come quella mostrata nella Fig. 2A. Un circuito di alimentazione che utilizza le pompe e comprendente un circuito supplementare avente una configurazione accoppiata in modo incrociato ? anche divulgato nella domanda di brevetto coreana pubblicata con N. KR 2013-0074050.

SOMMARIO DELL?INVENZIONE

Forme di realizzazione dell?invenzione si riferiscono a una nuova architettura di pompa di carica comprendente una pluralit? di stadi in cascata tra loro, in cui, in ciascuno stadio, si utilizzano solo transistori di commutazione NMOS per collegare i condensatori elevatori di stadi adiacenti. Transistori NMOS e PMOS aggiuntivi sono utilizzati per polarizzare i gate di controllo dei transistori di commutazione NMOS. Inoltre, ? previsto un ritardo tra i segnali di clock applicati a ciascuno stadio.

Scopo dell?architettura di pompa di carica proposta ? ridurre il consumo di potenza della pompa di carica nel suo complesso, migliorando quindi le sue prestazioni. Ci? pu? essere ottenuto in una forma di realizzazione di questa nuova architettura quando la serie di due NMOS collega i due condensatori elevatori di stadi adiacenti, in modo da evitare la serie di un transistore NMOS e un transistore PMOS che collegano i due condensatori elevatori di stadi adiacenti come nella pompa di carica Pelliconi dello stato dell?arte. Inoltre, secondo un?altra forma di realizzazione di questa nuova architettura, solo un transistore NMOS ? utilizzato per collegare i due condensatori elevatori di stadi adiacenti in modo da sostituire il transistore PMOS utilizzato nella pompa di carica CTS dello stato dell?arte, l?utilizzo dei transistori NMOS invece dei transistori PMOS essendo preferibile poich? la mobilit? di portatori ? superiore nei transistori NMOS che nei transistori PMOS.

Inoltre, grazie al ritardo dei segnali di clock utilizzati da uno stadio ad un altro l?architettura di pompa di carica proposta ? in grado di ridurre efficacemente l?effetto di conduzione di carica riflessa.

In una forma di realizzazione dell?invenzione, un?architettura di pompa di carica comprende:

un terminale di ingresso e un terminale di uscita;

un primo stadio che riceve una prima tensione in corrispondenza del suo terminale di ingresso e che emette una seconda tensione in corrispondenza del suo terminale di uscita, il primo stadio comprendendo una prima coppia di condensatori collegata a una prima coppia di nodi elevatori interni;

un secondo stadio che riceve la seconda tensione in corrispondenza del suo terminale di ingresso e che emette una terza tensione in corrispondenza del suo terminale di uscita, il secondo stadio comprendendo una seconda coppia di condensatori collegata a una seconda coppia di nodi elevatori interni, e

uno stadio supplementare che riceve la terza tensione in corrispondenza del suo terminale di ingresso, lo stadio supplementare comprendendo una terza coppia di condensatori collegata a una terza coppia di nodi elevatori interni,

in cui

il terminale di ingresso dell?architettura di pompa di carica corrisponde al terminale di ingresso del primo stadio, e

il terminale di uscita dell?architettura di pompa di carica corrisponde al terminale di uscita del secondo stadio e al terminale di ingresso dello stadio supplementare; e

in cui

il primo stadio e il secondo stadio comprendono:

un terminale di ingresso e un terminale di uscita;

un primo tipo di transistori MOS che trasferiscono una tensione dal terminale di ingresso a una coppia di nodi elevatori interni e che sono accoppiati in modo incrociato; e

un secondo tipo di transistori MOS con il loro gate polarizzato da un terzo tipo di transistori MOS e un quarto tipo di transistori MOS;

il terzo tipo di transistori MOS collegando il gate del secondo tipo di transistori MOS ai nodi elevatori interni dello stadio; e il quarto tipo di transistori MOS collegando il gate del secondo tipo di transistori MOS ai nodi elevatori interni di uno stadio successivo.

Secondo un?altra forma di realizzazione dell?invenzione, l?architettura di pompa di carica comprende:

un terminale di ingresso e un terminale di uscita;

un primo stadio che riceve una prima tensione in corrispondenza del suo terminale di ingresso e che emette una prima tensione elevata e una seconda tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di uscita, il primo stadio comprendendo una prima coppia di condensatori collegati al primo e al secondo terminale di uscita;

un primo stadio intermedio che riceve la prima e la seconda tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di ingresso, dal primo stadio e che emette una terza e una quarta tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di uscita, il primo stadio intermedio comprendendo una seconda coppia di condensatori collegati al suo primo e secondo terminale di uscita,

un secondo o ultimo stadio intermedio che riceve la terza e la quarta tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di ingresso, dal primo stadio intermedio e che emette una quinta e una sesta tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di uscita, il secondo stadio intermedio comprendendo una terza coppia di condensatori collegati al suo primo e secondo terminale di uscita, e

uno stadio finale che riceve la quinta e la sesta tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di ingresso, dal secondo stadio intermedio e che emette una tensione di uscita in corrispondenza di un nodo di uscita,

in cui

il terminale di ingresso dell?architettura di pompa di carica corrisponde al terminale di ingresso del primo stadio e il terminale di uscita dell?architettura di pompa di carica corrisponde al terminale di uscita dello stadio finale; e

in cui

il primo stadio comprende:

un terminale di ingresso e due terminali di uscita; e un primo tipo di transistori MOS che trasferiscono una tensione dal terminale di ingresso ai terminali di uscita e che sono accoppiati in modo incrociato, e

il primo e secondo stadio intermedio comprendono:

due terminali di ingresso e due terminali di uscita; un secondo tipo di transistori MOS che trasferiscono le tensioni elevate dai terminali di ingresso ai terminali di uscita;

un terzo tipo di transistori MOS che collegano il gate del secondo tipo di transistori MOS ai terminali di ingresso; e

il quarto tipo di transistori MOS che collegano il gate del secondo tipo di transistori MOS ai terminali di uscita; e

lo stadio finale comprende:

due terminali di ingresso e un terminale di uscita;

un quinto tipo di transistori MOS che trasferiscono le tensioni elevate dai terminali di ingresso al terminale di uscita e che sono accoppiati in modo incrociato.

Secondo una forma di realizzazione, l?architettura di pompa di carica pu? utilizzare un segnale di clock e un segnale di clock invertito collegati a ciascuno stadio che sono sfasati tra loro di un periodo di ritardo, inserito nel segnale di clock e nel segnale di clock invertito che comandano uno stadio in modo da anticiparli rispetto al segnale di clock e al segnale di clock invertito di uno stadio precedente.

BREVE DESCRIZIONE DEI DISEGNI

Le caratteristiche e i vantaggi della divulgazione risulteranno chiaramente dalla descrizione seguente di sue forme di realizzazione date a titolo di esempio indicativo e non limitativo con riferimento ai disegni allegati, in cui

La Fig. 1A mostra una pompa di carica Pelliconi secondo una soluzione dell?arte nota.

Le Figg. 1B-1C mostrano i segnali interni della pompa di carica Pelliconi della Fig. 1A.

La Fig. 2A mostra una pompa di carica CTS accoppiata in modo incrociato secondo una soluzione dell?arte nota.

Le Figg. 2B-2C mostrano i segnali interni della pompa di carica CTS accoppiata in modo incrociato della Fig. 2A.

La Fig. 3 mostra un?architettura di pompa di carica secondo una forma di realizzazione.

La Fig. 4 mostra i segnali interni dell?architettura di pompa di carica della Fig. 3.

Le Figg. 5A-5B mostrano i transistori accesi dell?architettura di pompa di carica della Fig. 3 in diverse fasi operative.

La Fig. 6 mostra un?architettura di pompa di carica secondo una variante di realizzazione.

La Fig. 7 mostra i segnali interni dell?architettura di pompa di carica della Fig. 6.

Le Figg. 8A-8B mostrano i transistori accesi dell?architettura di pompa di carica della Fig. 6 in diverse fasi operative.

La Fig. 9 mostra i segnali di clock di un?architettura di pompa di carica secondo una forma di realizzazione.

DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE

Forme di realizzazione esemplificative della presente invenzione saranno descritte in dettaglio nel seguito con riferimento ai disegni accompagnatori. Sebbene la presente invenzione venga mostrata e descritta in collegamento con sue forme di realizzazione esemplificative, risulter? chiaramente agli esperti del settore che varie modifiche possono essere fatte senza allontanarsi dallo spirito e dall?ambito dell?invenzione. I termini e le parole utilizzati nella descrizione e nelle rivendicazioni non dovrebbero essere interpretati nel loro senso ordinario o da dizionario. Sulla base del principio che l?inventore pu? definire il significato appropriato di un termine al fine di descrivere la propria invenzione nel migliore dei modi, esso dovrebbe essere interpretato con un significato e dei concetti per rispettare l?idea tecnica della presente invenzione. In aggiunta, descrizioni dettagliate di costruzioni che sono ben note nell?arte possono essere omesse per evitare di minare inutilmente la chiarezza della presente invenzione.

Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.

La divulgazione si riferisce a un?architettura di pompa di carica comprendente:

un terminale di ingresso e un terminale di uscita,

almeno un primo stadio che riceve una prima tensione in corrispondenza del suo terminale di ingresso, che ? anche il terminale di ingresso della pompa di carica, e che emette una seconda tensione in corrispondenza del suo terminale di uscita,

almeno un secondo stadio che riceve la seconda tensione dal primo stadio come una tensione di ingresso in corrispondenza del suo terminale di ingresso e che emette una terza tensione in corrispondenza del suo terminale di uscita, che ? anche il terminale di uscita della pompa di carica, e

uno stadio supplementare che riceve la tensione di uscita di un ultimo stadio, in particolare il secondo stadio, come un ingresso in corrispondenza del suo terminale di ingresso e che controlla le tensioni del nodo interno dell?ultimo stadio

in cui il primo e secondo stadio includono primi transistori che trasferiscono la tensione di ingresso ai nodi elevatori interni dello stadio, che sono il primo tipo di transistori NMOS;

secondi transistori che trasferiscono le tensioni elevate interne dello stadio alla tensione di uscita, che sono il secondo tipo di transistori NMOS;

terzi e quarti transistori che controllano il gate dei secondi transistori, che sono rispettivamente il terzo tipo di transistori NMOS e il quarto tipo di transistori PMOS.

La Fig. 3 mostra schematicamente un?architettura di pompa di carica 300 secondo una forma di realizzazione.

L?architettura di pompa di carica 300 comprende un primo stadio 310 collegato a un terminale di ingresso IN della pompa di carica e che riceve una tensione di ingresso Vin come una prima tensione e un secondo stadio 320 collegato a un terminale di uscita OUT della pompa di carica e che fornisce una tensione di uscita Vout, in cascata tra loro e intercollegato ad un nodo interno INT che ? ad una tensione interna V1 come una seconda tensione. Il primo stadio 310 comprende una prima coppia di condensatori C1a, C1b rispettivamente comandati da un segnale di clock CK e da un segnale di clock invertito CKb e il secondo stadio 320 comprende una seconda coppia di condensatori C2a, C2b, rispettivamente comandati dal segnale di clock invertito CKb e dal segnale di clock CK. Opportunamente, l?architettura di pompa di carica 300 comprende ulteriormente uno stadio supplementare 330, comprendente a sua volta una terza coppia di condensatori C3a, C3b comandati rispettivamente dal segnale di clock CK e dal segnale di clock invertito CKb.

Pi? in particolare, il primo stadio 310 comprende un primo blocco di commutazione 312 collegato tra il terminale di ingresso IN e la prima coppia di condensatori C1a, C1b e includente un primo transistore NMOS MNA1 inserito tra il terminale di ingresso IN e un primo nodo circuitale X1a, collegato a sua volta a un primo condensatore C1a della prima coppia e un secondo transistore NMOS MNB1 inserito tra il terminale di ingresso IN e un secondo nodo circuitale X1b, collegato a sua volta a un secondo condensatore C1b della prima coppia. Inoltre, il primo transistore NMOS MNA1 ha un terminale di controllo o di gate collegato al secondo nodo circuitale X1b e il secondo transistore NMOS MNB1 ha un terminale di controllo o di gate collegato al primo nodo circuitale X1a. Il primo transistore NMOS MNA1 fornisce al primo condensatore C1a della prima coppia una prima tensione elevata Vboost1 in corrispondenza del primo nodo circuitale X1a, che ? anche collegato al terminale di gate del secondo transistore NMOS MNB1, che a sua volta fornisce al secondo condensatore C1b della prima coppia una seconda tensione elevata invertita Vboost1b in corrispondenza del secondo nodo circuitale X1b, che ? anche collegato al terminale di gate del primo transistore NMOS MNA1. Il primo transistore NMOS MNA1 e il secondo transistore NMOS MNB1 sono transistori NMOS a triplo well aventi terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo nodo circuitale X1a e il secondo nodo circuitale X1b del primo stadio 310 sono quindi rispettivamente un primo e secondo nodo elevatore interno del primo stadio 310.

Opportunamente, il primo stadio 310 comprende ulteriormente un secondo blocco di commutazione 314 collegato tra il primo nodo circuitale X1a e il secondo nodo circuitale X1b e il nodo interno INT e includente una prima struttura di transistori di commutazione 314A inserita tra il primo nodo circuitale X1a e il nodo interno INT, nonch? una seconda struttura di transistori di commutazione 314B inserita tra il secondo nodo circuitale X1b e il nodo interno INT, in modo che la prima struttura di transistori di commutazione 314A e la seconda struttura di transistori di commutazione 314B siano intercollegate tra loro in corrispondenza del nodo interno INT che ? alla tensione interna V1.

Pi? in particolare, la prima struttura di transistori di commutazione 314A comprende un primo transistore NMOS di commutazione MNA11 inserito tra il primo nodo circuitale X1a e il nodo interno INT e avente un terminale di controllo o di gate collegato a un primo nodo circuitale interno Y1a, un primo transistore NMOS di commutazione aggiuntivo MNAAUX1 inserito tra il primo nodo circuitale X1a e il primo nodo circuitale interno Y1a e avente un terminale di controllo o di gate collegato al nodo interno INT e alla seconda struttura di transistori di commutazione 314B e un secondo transistore PMOS di commutazione aggiuntivo MPAAUX1 inserito tra il primo nodo circuitale interno Y1a e un primo nodo di interconnessione W1 e avente un terminale di controllo o di gate collegato al nodo interno INT e alla seconda struttura di transistori di commutazione 314B. Il primo transistore NMOS di commutazione MNA11 e il primo transistore NMOS di commutazione aggiuntivo MNAAUX1 della prima struttura di transistori di commutazione 314A sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Un secondo transistore di commutazione aggiuntivo MPAAUX1 ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica.

Simmetricamente, la seconda struttura di transistori di commutazione 314B comprende un primo transistore NMOS di commutazione MNB11 inserito tra il secondo nodo circuitale X1b e il nodo interno INT e avente un terminale di controllo o di gate collegato a un secondo nodo circuitale interno Y1b, un primo transistore NMOS di commutazione aggiuntivo MNBAUX1 inserito tra il secondo nodo circuitale X1b e un secondo nodo circuitale interno Y1b e avente un terminale di controllo o di gate collegato al nodo interno INT e alla prima struttura di transistori di commutazione 314A e un secondo transistore PMOS di commutazione aggiuntivo MPBAUX1 inserito tra il secondo nodo circuitale interno Y1b e un secondo nodo di interconnessione W2 e avente un terminale di controllo o di gate collegato al nodo interno INT e alla prima struttura di transistori di commutazione 314A. Il primo transistore NMOS di commutazione MNB11 e il primo transistore NMOS di commutazione aggiuntivo MNBAUX1 della seconda struttura di transistori di commutazione 314B sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Un secondo transistore di commutazione aggiuntivo MPBAUX1 ? dall?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica. Il primo nodo circuitale interno Y1a ? a una prima tensione di controllo Vg1 e il secondo nodo circuitale interno Y1b ? a una prima tensione di controllo invertita Vgb1.

Il secondo stadio 320 ha una stessa struttura del primo stadio 310.

Pi? in particolare, il secondo stadio 320 comprende un primo blocco di commutazione 322 collegato tra il nodo interno INT e la seconda coppia di condensatori C2a, C2b e includente un primo transistore NMOS MNA2 inserito tra il nodo interno INT e un primo nodo circuitale X2a, collegato a sua volta a un primo condensatore C2a della seconda coppia e un secondo transistore NMOS MNB2 inserito tra il nodo interno INT e un secondo nodo circuitale X2b, collegato a sua volta a un secondo condensatore C2b della seconda coppia. Inoltre, il primo transistore NMOS MNA2 ha un terminale di controllo o di gate collegato al secondo nodo circuitale X2b e il secondo transistore NMOS MNB2 ha un terminale di controllo o di gate collegato al primo nodo circuitale X2a. Il primo transistore NMOS MNA2 fornisce al primo condensatore C2a della seconda coppia una terza tensione elevata invertita Vboost2b in corrispondenza del primo nodo circuitale X2a e il secondo transistore NMOS MNB2 fornisce al secondo condensatore C2b della seconda coppia una quarta tensione elevata Vboost2 in corrispondenza del secondo nodo circuitale X2b. Il primo transistore NMOS MNA2 e il secondo transistore NMOS MNB2 sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo nodo circuitale X2a e il secondo nodo circuitale X2b del secondo stadio 320 sono quindi rispettivamente il primo e secondo nodo elevatore interno del secondo stadio 320.

Opportunamente, il secondo stadio 320 comprende ulteriormente un secondo blocco di commutazione 324 collegato tra il primo nodo circuitale X2a e il secondo nodo circuitale X2b e il terminale di uscita OUT e includente una prima struttura di transistori di commutazione 324A inserita tra il primo nodo circuitale X2a e il terminale di uscita OUT, nonch? una seconda struttura di transistori di commutazione 324B inserita tra il secondo nodo circuitale X2b e il terminale di uscita OUT, in modo che la prima struttura di transistori di commutazione 324A e la seconda struttura di transistori di commutazione 324B siano interconnesse tra loro in corrispondenza del terminale di uscita OUT.

Pi? in particolare, la prima struttura di transistori di commutazione 324A comprende un primo transistore NMOS di commutazione MNA22 inserito tra il primo nodo circuitale X2a e il terminale di uscita OUT e avente un terminale di controllo o di gate collegato a un primo nodo circuitale interno Y2a, un primo transistore NMOS di commutazione aggiuntivo MNAAUX2 inserito tra il primo nodo circuitale X2a e il primo nodo circuitale interno Y2a e avente un terminale di controllo o di gate collegato al terminale di uscita OUT e alla seconda struttura di transistori di commutazione 324B e un secondo transistore PMOS di commutazione aggiuntivo MPAAUX2 inserito tra il primo nodo circuitale interno Y2a e un terzo nodo di interconnessione W3 e avente un terminale di controllo o di gate collegato al terminale di uscita OUT e alla seconda struttura di transistori di commutazione 324B. Il primo transistore NMOS di commutazione MNA22 e il primo transistore NMOS di commutazione aggiuntivo MNAAUX2 della prima struttura di transistori di commutazione 324A sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Il secondo transistore di commutazione aggiuntivo MPAAUX2 ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo nodo circuitale interno Y2a ? ad una seconda tensione di controllo Vg2 e il secondo nodo circuitale interno Y2b ? ad una seconda tensione di controllo invertita Vgb2.

Simmetricamente, la seconda struttura di transistori di commutazione 324B comprende un primo transistore NMOS di commutazione MNB22 inserito tra il secondo nodo circuitale X2b e il terminale di uscita OUT e avente un terminale di controllo o di gate collegato a un secondo nodo circuitale interno Y2b, un primo transistore NMOS di commutazione aggiuntivo MNBAUX2 inserito tra il secondo nodo circuitale X2b e il secondo nodo circuitale interno Y2b e avente un terminale di controllo o di gate collegato al terminale di uscita OUT e alla prima struttura di transistori di commutazione 324A e un secondo transistore PMOS di commutazione aggiuntivo MPBAUX2 inserito tra il secondo nodo circuitale interno Y2b e un quarto nodo di interconnessione W4 e avente un terminale di controllo o di gate collegato al terminale di uscita OUT e alla prima struttura di transistori di commutazione 324A. Il primo transistore NMOS di commutazione MNB22 e il primo transistore NMOS di commutazione aggiuntivo MNBAUX2 della prima struttura di transistori di commutazione 324B sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Un secondo transistore di commutazione aggiuntivo MPBAUX2 ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo stadio 310 e il secondo stadio 320 sono anche collegati tra loro in corrispondenza del primo nodo di interconnessione W1 e del secondo nodo di interconnessione W2. Pi? in particolare, il primo nodo di interconnessione W1 ? collegato alla prima struttura di transistori di commutazione 314A del secondo blocco di commutazione 314 del primo stadio 310 e al primo nodo circuitale X2a del secondo stadio 320 e il secondo nodo di interconnessione W2 ? collegato alla seconda struttura di transistori di commutazione 314B del secondo blocco di commutazione 314 del primo stadio 310 e al secondo nodo circuitale X2b del secondo stadio 320.

Opportunamente, lo stadio supplementare 330 comprende un blocco di commutazione supplementare 332 inserito tra il terminale di uscita OUT e una terza coppia di condensatori C3a, C3b. Pi? in particolare, il blocco di commutazione supplementare 332 include un primo transistore NMOS MNAO inserito tra il terminale di uscita OUT e un primo nodo circuitale X3a, collegato a sua volta a un primo condensatore C3a della terza coppia e un secondo transistore NMOS MNBO inserito tra il terminale di uscita OUT e un secondo nodo circuitale X3b, collegato a sua volta a un secondo condensatore C3b della terza coppia. Inoltre, il primo transistore NMOS MNAO ha un terminale di controllo o di gate collegato al secondo nodo circuitale X3b e il secondo transistore NMOS MNBO ha un terminale di controllo o di gate collegato al primo nodo circuitale X3a. Il primo transistore NMOS MNAO e il secondo transistore NMOS MNBO del blocco di commutazione supplementare 332 sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 3, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Il primo transistore NMOS MNAO fornisce al primo condensatore C3a della terza coppia una quinta tensione elevata Vboostaux in corrispondenza del primo nodo circuitale X3a e il secondo transistore NMOS MNBO fornisce al secondo condensatore C3b della terza coppia una sesta tensione elevata invertita Vboostauxb in corrispondenza del secondo nodo circuitale X3b.

Il primo nodo circuitale X3a e il secondo nodo circuitale X3b dello stadio supplementare 330 sono quindi rispettivamente il primo e secondo nodo elevatore interno dello stadio supplementare 330.

Il secondo stadio 320 e lo stadio supplementare 330 sono anche collegati tra loro in corrispondenza del terzo nodo di interconnessione W3 e del quarto nodo di interconnessione W4. Pi? in particolare, il terzo nodo di interconnessione W3 ? collegato alla prima struttura di transistori di commutazione 324A del secondo blocco di commutazione 324 del secondo stadio 320 e al primo nodo circuitale X3a dello stadio supplementare 330 e il quarto nodo di interconnessione W4 ? collegato alla seconda struttura di transistori di commutazione 324B del secondo blocco di commutazione 324 del secondo stadio 320 e al secondo nodo circuitale X3b dello stadio supplementare 330.

Quindi, l?architettura di pompa di carica 300 comprende: il primo stadio 310 che riceve la prima tensione Vin in corrispondenza del terminale di ingresso IN e che emette la seconda tensione V1;

il secondo stadio 320 che riceve la seconda tensione V1 e che emette la tensione di uscita Vout in corrispondenza del terminale di uscita OUT, e

lo stadio supplementare 330 collegato al terminale di uscita OUT,

in cui il primo stadio 310 comprende una prima coppia di condensatori C1a, C1b collegati rispettivamente al primo nodo elevatore interno X1a e al secondo nodo elevatore interno X1b del primo stadio 310, il secondo stadio 320 comprende una seconda coppia di condensatori C2a, C2b collegati rispettivamente al primo nodo elevatore interno X2a e al secondo nodo elevatore interno X2b del secondo stadio 320, e lo stadio supplementare 330 comprende una terza coppia di condensatori C3a, C3b collegati rispettivamente al primo nodo elevatore interno X3a e al secondo nodo elevatore interno X3b dello stadio supplementare 330.

Inoltre, il primo stadio 310 comprende rispettivi blocchi di commutazione collegati alla prima coppia di condensatori C1a, C1b e includenti:

un primo tipo di transistori MOS, in particolare transistori NMOS MNA1, MNB1, che trasferiscono la tensione di ingresso Vin rispettivamente al primo e al secondo nodo elevatore interno X1a e X1b dello stadio, e che sono accoppiati in modo incrociato;

un secondo tipo di transistori MOS, in particolare transistori NMOS MNA11, MNB11 che trasferiscono tensioni in corrispondenza del primo e secondo nodo elevatore interno X1a e X1b dello stadio al nodo interno INT e aventi i loro gate polarizzati dal terzo tipo di transistori MOS, MNAAUX1, MNBAUX1 e dal quarto tipo di transistori MOS MPAAUX1, MPBAUX1;

un terzo tipo di transistori MOS, in particolare transistori NMOS MNAAUX1, MNBAUX1 che collegano il gate del secondo tipo di transistori MOS al primo e secondo nodo elevatore interno X1a e X1b dello stadio; e

un quarto tipo di transistori MOS, in particolare transistori PMOS MPAAUX1, MPBAUX1 che collegano il gate del secondo tipo di transistori MOS MNA11, MNB11 al primo e secondo nodo elevatore interno X2a, X2b di uno stadio successivo, in particolare il secondo stadio 320.

Opportunamente, anche il secondo stadio 320 comprende rispettivi blocchi di commutazione collegati alla seconda coppia di condensatori C2a, C2b e includenti:

un primo tipo di transistori MOS, in particolare transistori NMOS MNA2, MNB2 che trasferiscono la seconda tensione V1 rispettivamente al primo e secondo nodo elevatore interno X2a e X2b dello stadio, e che sono accoppiati in modo incrociato;

un secondo tipo di transistori MOS, in particolare transistori NMOS MNA22, MNB22, che trasferiscono tensioni in corrispondenza del primo e secondo nodo elevatore interno X2a, X2b dello stadio al nodo di uscita OUT e aventi il loro gate polarizzato dal terzo tipo di transistori MOS, MNAAUX2, MNBAUX2 e dal quarto tipo di transistori MOS MPAAUX2, MPBAUX2;

un terzo tipo di transistori MOS, in particolare transistori NMOS MNAAUX2, MNBAUX2 che collegano il gate del secondo tipo di transistori MOS MNA22, MNB22 al primo e secondo nodo elevatore interno X2a e X2b dello stadio; e

un quarto tipo di transistori MOS, in particolare transistori PMOS MPAAUX2, MPBAUX2 che collegano il gate del secondo tipo di transistori MOS MNA22, MNB22 al primo e secondo nodo elevatore interno X3a e X3b di uno stadio successivo, in particolare lo stadio supplementare 330.

Inoltre, lo stadio supplementare 330 include primi tipi di transistori MOS, in particolare transistori NMOS MNA0, MNB0 collegati al terminale di uscita OUT e che sono accoppiati in modo incrociato.

L?architettura di pompa di carica 300 della Fig. 3 ? una pompa di carica a 2 stadi, i suoi stadi costituenti essendo il primo stadio 310 e il secondo stadio 320, e includente lo stadio supplementare 330; tuttavia, un numero qualsiasi di stadi pu? essere inserito al fine di realizzare una pompa di carica a N stadi mettendo in cascata svariati stadi, che sono del tipo del primo stadio 310 o del secondo stadio 320, e terminanti con uno stadio supplementare, che ? del tipo dello stadio supplementare 330.

I segnali di tensione e di clock dell?architettura di pompa di carica 300 sono mostrati nella Fig. 4. In particolare, il primo stadio 310 riceve la tensione di ingresso Vin in corrispondenza del suo terminale di ingresso IN avente un valore uguale a VCC e fornisce in corrispondenza del nodo interno INT la seconda tensione V1 uguale a 2VCC, utilizzando il segnale di clock CK e il segnale di clock invertito CKb che va da 0 a VCC. Inoltre, la prima tensione elevata Vboost1 e la seconda tensione elevata invertita Vboost1b rispettivamente in corrispondenza del primo nodo circuitale X1a e del secondo nodo circuitale X1b del primo stadio 310, vanno da VCC a 2VCC e la prima tensione di controllo Vg1 e la prima tensione di controllo invertita Vgb1 rispettivamente in corrispondenza del primo nodo circuitale interno Y1a e del secondo nodo circuitale interno Y1b, vanno da VCC a 3VCC.

Analogamente, il secondo stadio 320 riceve la seconda tensione V1 avente un valore uguale a 2VCC e fornisce in corrispondenza del terminale di uscita OUT la tensione di uscita Vout uguale a 3VCC, utilizzando il segnale di clock CK e il segnale di clock invertito CKb che vanno da 0 a VCC. Inoltre, la terza tensione elevata invertita Vboost2b e la quarta tensione elevata Vboost2 rispettivamente in corrispondenza del primo nodo circuitale X2a e del secondo nodo circuitale X2b del secondo stadio 320, vanno da 2VCC a 3VCC e la seconda tensione di controllo Vg2 e la seconda tensione di controllo invertita Vgb2 rispettivamente in corrispondenza del primo nodo circuitale interno Y2a e del secondo nodo circuitale interno Y2b del secondo stadio 320, vanno da 2VCC a 4VCC.

Infine, lo stadio supplementare 330 riceve la tensione di uscita Vout avente un valore uguale a 3VCC e fornisce alla terza coppia di condensatori C3a, C3b la quinta tensione elevata Vboostaux e la sesta tensione elevata invertita Vboostauxb rispettivamente in corrispondenza del primo nodo circuitale X3a e del secondo nodo circuitale X3b dello stadio supplementare 330, che vanno da 3VCC a 4VCC.

L?andamento dei segnali mostrato nella Fig. 4 nell?architettura di pompa di carica 300 della Fig. 3 realizza fasi di accensione (ON) alternate dei transistori ivi inclusi.

Pi? in particolare, come mostrato nella Fig. 5A, in un primo periodo temporale T1, corrispondente a una prima salita del segnale di clock CK a un valore uguale a VCC, come indicato nella Fig. 4, nel primo stadio 310, il secondo transistore NMOS MNB1 del primo blocco di commutazione 312, il primo transistore NMOS di commutazione MNA11 e il secondo transistore PMOS di commutazione aggiuntivo MPAAUX1 della prima struttura di transistori di commutazione 314A nonch? il primo transistore NMOS di commutazione aggiuntivo MNBAUX1 della seconda struttura di transistori di commutazione 314B sono ON. In modo simmetrico, nel secondo stadio 320, il primo transistore NMOS MNA2 del primo blocco di commutazione 322 e il primo transistore NMOS di commutazione aggiuntivo MNAAUX2 della prima struttura di transistori di commutazione 324A nonch? il primo transistore NMOS di commutazione MNB22 e il secondo transistore PMOS di commutazione aggiuntivo MPBAUX2 della seconda struttura di transistori di commutazione 324B sono ON. Infine, anche il secondo transistore NMOS MNBO del blocco di commutazione supplementare 332 dello stadio supplementare 330 ? ON.

Come mostrato nella Fig. 5B, in un secondo periodo temporale T2, corrispondente a una prima discesa del segnale di clock CK a un valore uguale a 0, come indicato nella Fig. 4, nel primo stadio 310, il primo transistore NMOS MNA1 del primo blocco di commutazione 312, il primo transistore NMOS di commutazione aggiuntivo MNAAUX1 della prima struttura di transistori di commutazione 314A nonch? il primo transistore NMOS di commutazione MNB11 e il secondo transistore PMOS di commutazione aggiuntivo MPBAUX1 della seconda struttura di transistori di commutazione 314B sono ON. Simmetricamente, nel secondo stadio 320, il secondo transistore NMOS MNB2 del primo blocco di commutazione 322 e il primo transistore NMOS di commutazione MNA22 e il secondo transistore PMOS di commutazione aggiuntivo MPAAUX2 della prima struttura di transistori di commutazione 324A nonch? il primo transistore NMOS di commutazione aggiuntivo MNBAUX2 della seconda struttura di transistori di commutazione 324B sono ON. Infine, anche il primo transistore NMOS MNAO del blocco di commutazione supplementare 332 dello stadio supplementare 330 ? ON.

Una forma di realizzazione alternativa dell?architettura di pompa di carica ? mostrata nella Fig. 6.

L?architettura di pompa di carica 600 comprende un primo stadio o stadio di ingresso 610 collegato a un terminale di ingresso IN che riceve una prima tensione o tensione di ingresso Vin e un ultimo stadio o stadio di uscita 640 collegato a un terminale di uscita OUT che fornisce una tensione di uscita Vout, interconnessi per mezzo di un primo stadio intermedio 620 e un secondo stadio intermedio 630. Lo stadio di ingresso 610 comprende una prima coppia di condensatori C1a, C1b comandati rispettivamente da un segnale di clock CK e da un segnale di clock invertito CKb, il primo stadio intermedio 620 comprende una seconda coppia di condensatori C2a, C2b, comandati rispettivamente dal segnale di clock invertito CKb e dal segnale di clock CK e il secondo stadio intermedio 630 comprende una terza coppia di condensatori C3a, C3b comandati rispettivamente dal segnale di clock CK e dal segnale di clock invertito CKb.

Pi? in particolare, lo stadio di ingresso 610 comprende un blocco di commutazione di ingresso 612 collegato tra il terminale di ingresso IN e la prima coppia di condensatori C1a, C1b e includente un primo transistore NMOS MNA1 inserito tra il terminale di ingresso IN e un primo nodo circuitale X1a, collegato a sua volta a un primo condensatore C1a della prima coppia e un secondo transistore NMOS MNB1 inserito tra il terminale di ingresso IN e un secondo nodo circuitale X1b, collegato a sua volta a un secondo condensatore C1b della prima coppia. Inoltre, il primo transistore NMOS MNA1 ha un terminale di controllo o di gate collegato al secondo nodo circuitale X1b e il secondo transistore NMOS MNB1 ha un terminale di controllo o di gate collegato al primo nodo circuitale X1a. Il primo transistore NMOS MNA1 fornisce al primo condensatore C1a della prima coppia una prima tensione elevata Vboost1 in corrispondenza del primo nodo circuitale X1a, che ? anche collegato al terminale di gate del secondo transistore NMOS MNB1, che a sua volta fornisce al secondo condensatore C1b della prima coppia una seconda tensione elevata invertita Vboost1b in corrispondenza del secondo nodo circuitale X1b, che ? anche collegato al terminale di gate del primo transistore NMOS MNA1. Il primo transistore NMOS MNA1 e il secondo transistore NMOS MNB1 sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 6, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo nodo circuitale X1a e il secondo nodo circuitale X1b dello stadio di ingresso 610 sono quindi rispettivamente il primo e il secondo nodo elevatore interno dello stadio di ingresso 610.

Il primo stadio intermedio 620 comprende a sua volta un blocco di commutazione intermedio 624 inserito tra la prima coppia di condensatori C1a, C1b e la seconda coppia di condensatori C2a, C2b e collegato al primo nodo circuitale X1a e al secondo nodo circuitale X1b dello stadio di ingresso 610 e un primo nodo circuitale X2a e un secondo nodo circuitale X2b del primo stadio intermedio 620. Pi? in particolare, il blocco di commutazione intermedio 624 include una prima struttura di transistori di commutazione 624A inserita tra il primo nodo circuitale X1a dello stadio di ingresso 610 e il primo nodo circuitale X2a del primo stadio intermedio 620 e una seconda struttura di transistori di commutazione 624B inserita tra il secondo nodo circuitale X1b dello stadio di ingresso 610 e il secondo nodo circuitale X2b del primo stadio intermedio 620.

La prima struttura di transistori di commutazione 624A e la seconda struttura di transistori di commutazione 624B sono anche collegate a un primo nodo di interconnessione W1, un secondo nodo di interconnessione W2, un terzo nodo di interconnessione W3 e un quarto nodo di interconnessione W4. Pi? in particolare, la prima struttura di transistori di commutazione 624A comprende un primo transistore NMOS di commutazione MNA2 inserito tra il primo nodo circuitale X1a dello stadio di ingresso 610 e il primo nodo circuitale X2a del primo stadio intermedio 620 e avente un terminale di controllo o di gate collegato a un primo nodo circuitale interno Y2a, un primo transistore NMOS di commutazione aggiuntivo MNAAUX2 inserito tra il primo nodo di interconnessione W1, collegato a sua volta al primo nodo circuitale X1a dello stadio di ingresso 610, e al primo nodo circuitale interno Y2a e avente un terminale di controllo o di gate collegato al secondo nodo di interconnessione W2, collegato a sua volta al secondo nodo circuitale X1b dello stadio di ingresso 610, e un secondo transistore PMOS di commutazione aggiuntivo MPAAUX2 inserito tra il primo nodo circuitale interno Y2a e il quarto nodo di interconnessione W4, collegato a sua volta al secondo nodo circuitale X2b del primo stadio intermedio 620, e avente un terminale di controllo o di gate collegato al secondo nodo di interconnessione W2. Il primo transistore NMOS di commutazione MNA2 e il primo transistore NMOS di commutazione aggiuntivo MNAAUX2 della prima struttura di transistori di commutazione 624A sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 6, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Un secondo transistore PMOS di commutazione aggiuntivo MPAAUX2 della prima struttura di transistore di commutazione 624A ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica.

Il primo nodo circuitale X2a e il secondo nodo circuitale X2b del primo stadio intermedio 620 sono quindi rispettivamente il primo e il secondo nodo elevatore interno del primo stadio intermedio 620.

Simmetricamente, la seconda struttura di transistori di commutazione 624B comprende un primo transistore NMOS di commutazione MNB2 inserito tra il secondo nodo circuitale X1b dello stadio di ingresso 610 e il secondo nodo circuitale X2b del primo stadio intermedio 620 e avente un terminale di controllo o di gate collegato a un secondo nodo circuitale interno Y2b, un primo transistore NMOS di commutazione aggiuntivo MNBAUX2 inserito tra il secondo nodo di interconnessione W2 e un secondo nodo circuitale interno Y2b e avente un terminale di controllo o di gate collegato al primo nodo di interconnessione W1 e un secondo transistore PMOS di commutazione aggiuntivo MPBAUX2 inserito tra il secondo nodo circuitale interno Y2b e un terzo nodo di interconnessione W3, collegato a sua volta al primo nodo circuitale X2a del primo stadio intermedio 620, e avente un terminale di controllo o di gate collegato al primo nodo di interconnessione W1. Il primo transistore NMOS di commutazione MNB2 e il primo transistore NMOS di commutazione aggiuntivo MNBAUX2 della seconda struttura di transistori di commutazione 624B sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 6, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Il secondo transistore PMOS di commutazione aggiuntivo MPBAUX2 della seconda struttura di transistori di commutazione 624B ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica. Il primo nodo circuitale interno Y2a ? ad una prima tensione di controllo Vg1 e il secondo nodo circuitale interno Y2b ? ad una prima tensione di controllo invertita Vgb1.

Inoltre, il primo transistore NMOS MNA2 della prima struttura di transistori di commutazione 624A fornisce al primo condensatore C2a della seconda coppia una terza tensione elevata invertita Vboost2b in corrispondenza del primo nodo circuitale X2a del primo stadio intermedio 620 e il secondo transistore NMOS MNB2 della seconda struttura di transistori di commutazione 624B fornisce al secondo condensatore C2b della seconda coppia una quarta tensione elevata Vboost2 in corrispondenza del secondo nodo circuitale X2b del primo stadio intermedio 620.

Analogamente, il secondo stadio intermedio 630 comprende un blocco di commutazione di uscita 634 inserito tra la seconda coppia di condensatori C2a, C2b e la terza coppia di condensatori C3a, C3b e collegato al primo nodo circuitale X2a e al secondo nodo circuitale X2b del primo stadio intermedio 620 e a un primo nodo circuitale X3a e un secondo nodo circuitale X3b del secondo stadio intermedio 630. Pi? in particolare, il blocco di commutazione di uscita 634 include una prima struttura di transistori di commutazione 634A inserita tra il primo nodo circuitale X2a dello stadio intermedio 620 e il primo nodo circuitale X3a del secondo stadio intermedio 630 e una seconda struttura di transistori di commutazione 634B inserita tra il secondo nodo circuitale X2b del primo stadio intermedio 620 e il secondo nodo circuitale X3b del secondo stadio intermedio 630.

La prima struttura di transistori di commutazione 634A comprende un primo transistore NMOS di commutazione MNA3 inserito tra il primo nodo circuitale X2a del primo stadio intermedio 620 e il primo nodo circuitale X3a del secondo stadio intermedio 630 e avente un terminale di controllo o di gate collegato a un primo nodo circuitale interno Y3a, un primo transistore NMOS di commutazione aggiuntivo MNAAUX3 inserito tra il terzo nodo di interconnessione W3 e il primo nodo circuitale interno Y3a e avente un terminale di controllo o di gate collegato al quarto nodo di interconnessione W4 e un secondo transistore PMOS di commutazione aggiuntivo MPAAUX3 inserito tra il primo nodo circuitale interno Y3a e il secondo nodo circuitale X3b del secondo stadio intermedio 630, e avente un terminale di controllo o di gate collegato al quarto nodo di interconnessione W4. Il primo transistore NMOS di commutazione MNA3 e il primo transistore NMOS di commutazione aggiuntivo MNAAUX3 della prima struttura di transistori di commutazione 634A sono transistori NMOS a triplo well avente i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 6, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Un secondo transistore PMOS di commutazione aggiuntivo MPAAUX3 della prima struttura di transistori di commutazione 634A ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica.

Simmetricamente, la seconda struttura di transistori di commutazione 634B comprende un primo transistore NMOS di commutazione MNB3 inserito tra il secondo nodo circuitale X2b del primo stadio intermedio 620 e il secondo nodo circuitale X3b del secondo stadio intermedio 630 e avente un terminale di controllo o di gate collegato a un secondo nodo circuitale interno Y3b, un primo transistore NMOS di commutazione aggiuntivo MNBAUX3 inserito tra il quarto nodo di interconnessione W4 e un secondo nodo circuitale interno Y3b e avente un terminale di controllo o di gate collegato al terzo nodo di interconnessione W3 e un secondo transistore PMOS di commutazione aggiuntivo MPBAUX3 inserito tra il secondo nodo circuitale interno Y3b e il primo nodo circuitale X3a del secondo stadio intermedio 630, e avente un terminale di controllo o di gate collegato al terzo nodo di interconnessione W3. Il primo transistore NMOS di commutazione MNB3 e il primo transistore NMOS di commutazione aggiuntivo MNBAUX3 della seconda struttura di transistori di commutazione 623B sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source nella forma di realizzazione della Fig. 6, tuttavia altri schemi noti nello stato dell?arte possono essere utilizzati per cambiare il collegamento del terminale di bulk secondo le fasi della pompa di carica al fine di evitare una polarizzazione diretta bulk-drain durante l?elevazione o la caduta dell?uscita della pompa di carica. Il secondo transistore PMOS di commutazione aggiuntivo MPBAUX3 della seconda struttura di transistori di commutazione 634B ? d?altro canto un transistore PMOS con il bulk collegato al suo source. Anche per questo transistore PMOS uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica. Il primo nodo circuitale interno Y3a ? ad una seconda tensione di controllo Vg2 e il secondo nodo circuitale interno Y3b ? ad una prima tensione di controllo invertita Vg2b.

Il primo nodo circuitale X3a e il secondo nodo circuitale X3b del secondo stadio intermedio 630 sono quindi rispettivamente il primo e il secondo nodo elevatore interno del secondo stadio intermedio 630.

L?architettura di pompa di carica 600 comprende ulteriormente uno stadio di uscita 640 inserito tra la terza coppia di condensatori C3a, C3b e il terminale di uscita OUT. Pi? in particolare, lo stadio di uscita 640 include un primo transistore PMOS MPA3 inserito tra il primo nodo circuitale X3a, collegato a sua volta a un primo condensatore C3a della terza coppia, e il terminale di uscita OUT e un secondo transistore PMOS MPB3 inserito tra il secondo nodo circuitale X3b, collegato a sua volta a un secondo condensatore C3b della terza coppia e il terminale di uscita OUT. Inoltre, il primo transistore PMOS MPA3 ha un terminale di controllo o di gate collegato al secondo nodo circuitale X3b e il secondo transistore PMOS MPB3 ha un terminale di controllo o di gate collegato al primo nodo circuitale X3a. Il primo transistore PMOS MPA3 e il secondo transistore PMOS MPB3 hanno i loro terminali di bulk collegati ai loro terminali di source, tuttavia uno schema pi? complesso potrebbe essere implementato per gestire il collegamento di bulk per evitare una polarizzazione diretta drain-bulk durante l?elevazione o la caduta dell?uscita della pompa di carica. Il primo transistore NMOS MNA3 della prima struttura di transistori di commutazione 634A fornisce al primo condensatore C3a della terza coppia una quinta tensione elevata Vboost3 in corrispondenza del primo nodo circuitale X3a e il secondo transistore NMOS MNB3 della prima struttura di transistori di commutazione 634A fornisce al secondo condensatore C3b della terza coppia una sesta tensione elevata invertita Vboost3b in corrispondenza del secondo nodo circuitale X3b.

Secondo questa forma di realizzazione, l?architettura di pompa di carica 600 comprende:

un terminale di ingresso IN e un terminale di uscita OUT; il primo stadio o stadio di ingresso 610 che riceve la tensione di ingresso Vin come una prima tensione in corrispondenza del suo terminale di ingresso, che ? anche il terminale di ingresso IN della pompa di carica e che emette la prima tensione elevata Vboost1 e la seconda tensione elevata Vboost1b in corrispondenza del suo primo e secondo terminale di uscita X1a, X1b;

il primo stadio intermedio 620 collegato al primo e al secondo terminale di ingresso X1a, X1b del primo stadio 610, che ? una prima coppia di nodi elevatori interni e che riceve da essi la prima tensione elevata Vboost1 e la seconda tensione elevata Vboost1b dello stadio di ingresso 610 e che emette una terza tensione elevata Vboost2b e una quarta tensione elevata Vboost2 in corrispondenza del suo primo e secondo terminale di uscita X2a, X2b,

il secondo stadio intermedio 630 collegato al primo e al secondo terminale di uscita X2a, X2b del primo stadio intermedio 620, che ? una seconda coppia di nodi elevatori interni e che riceve da essi la terza tensione elevata Vboost2b e la quarta tensione elevata Vboost2 del primo stadio intermedio 620 e che emette la quinta tensione elevata Vboost3 e la sesta tensione elevata Vboost3b in corrispondenza del suo primo e secondo terminale di uscita X3a, X3b, e

lo stadio finale o stadio di uscita 640 collegato al primo e al secondo terminale di uscita X3a, X3b del secondo stadio intermedio 630, che ? una terza coppia di nodi elevatori interni e che riceve da essi la quinta tensione elevata Vboost3 e la sesta tensione elevata Vboost3b del secondo stadio intermedio 630 e che emette la tensione di uscita Vout in corrispondenza del suo terminale di uscita, che ? anche il terminale di uscita OUT della pompa di carica,

in cui il primo stadio 610 comprende una prima coppia di condensatori C1a, C1b collegata alla prima coppia di nodi elevatori X1a, X1b, il primo stadio intermedio 620 comprende una seconda coppia di condensatori C2a, C2b collegata alla seconda coppia di nodi elevatori interni X2a, X2b e il secondo stadio intermedio 630 comprende una terza coppia di condensatori C3a, C3b collegata a una rispettiva terza coppia di nodi elevatori interni X3a, X3b.

Il primo stadio 610 include anche un primo tipo di transistori MOS, in particolare transistori NMOS MNA1, MNB1 che trasferiscono la tensione di ingresso Vin al suo primo e secondo terminale di uscita X1a, X1b.

Ulteriormente, il primo stadio intermedio 620 include:

una coppia di terminali di ingresso accoppiati ai terminali di uscita X1a e X1b del primo stadio 610 e una coppia di terminali di uscita X2a, X2b

un secondo tipo di transistori MOS, in particolare transistori NMOS MNA2, MNB2 che trasferiscono la prima tensione elevata Vboost1 e la seconda tensione elevata Vboost1b in corrispondenza del primo e secondo terminale di ingresso X1a, X1b al primo e secondo terminale di uscita X2a, X2b del primo stadio intermedio 620; e

un terzo tipo di transistori MOS, in particolare transistori NMOS MNAAUX2, MNBAUX2 che collegano i gate del secondo tipo di transistori MOS MNA2, MNB2 ai terminali di ingresso; e un quarto tipo di transistori MOS, in particolare transistori PMOS MPAAUX2, MPBAUX2 che collegano il gate del secondo tipo di transistori MOS MNA2, MNB2 rispettivamente al secondo e primo terminale di uscita X2b, X2a, collegati a loro volta allo stadio successivo, in particolare il secondo stadio intermedio 630.

Analogamente, il secondo stadio intermedio 630 include:

una coppia di terminali di ingresso accoppiati ai terminali di uscita X2a e X2b del primo stadio intermedio 620 e una coppia di terminali di uscita X3a, X3b;

un secondo tipo di transistori MOS, in particolare transistori NMOS MNA3, MNB3 che trasferiscono la terza tensione elevata Vboost2b e la quarta tensione elevata Vboost2 in corrispondenza dei terminali di ingresso al primo e secondo terminale di uscita X3a, X3b del secondo stadio intermedio 630;

un terzo tipo di transistori MOS, in particolare transistori NMOS MNAAUX3 che collegano il gate del secondo tipo di transistori MOS MNA3, MNB3 ai terminali di ingresso; e

un quarto tipo di transistori MOS, in particolare transistori PMOS MPAAUX3, MPBAUX3 che collegano il gate del secondo tipo di transistori MOS MNA3, MNB3 rispettivamente ai terminali di uscita X3b, X3a, collegati a loro volta allo stadio successivo, in particolare lo stadio finale o stadio di uscita 640.

Infine, lo stadio finale o stadio di uscita 640 include:

una coppia di terminali di ingresso accoppiati ai terminali di uscita X3a, X3b del secondo stadio intermedio 630 e un terminale di uscita OUT, che ? anche il terminale di uscita della pompa di carica;

un quinto tipo di transistori MOS, in particolare transistori PMOS accoppiati in modo incrociato MPA3, MPB3 che trasferiscono la quinta tensione elevata Vboost3 e la sesta tensione elevata Vboost3b in corrispondenza dei terminali di ingresso al terminale di uscita OUT.

L?architettura di pompa di carica 600 della Fig. 6 ? una pompa di carica a 3 stadi, i suoi stadi costituenti essendo lo stadio di ingresso 610, il primo stadio intermedio 620, il secondo stadio intermedio 630 e lo stadio di uscita 640, tuttavia un numero qualsiasi di stadi pu? essere inserito al fine di realizzare una pompa di carica a N stadi.

I segnali di tensione e di clock dell?architettura di pompa di carica 600 sono mostrati nella Fig. 7.

In particolare, lo stadio di ingresso 610 riceve la tensione di ingresso Vin in corrispondenza del suo terminale di ingresso IN avente un valore uguale a VCC ed ? comandato dal segnale di clock CK e dal segnale di clock invertito CKb che vanno da 0 a VCC. Inoltre, la prima tensione elevata Vboost1 e la seconda tensione elevata Vboost1b rispettivamente in corrispondenza del primo nodo circuitale X1a e del secondo nodo circuitale X1b dello stadio di ingresso 610, vanno da VCC a 2VCC.

La prima tensione elevata Vboost1 e la seconda tensione elevata Vboost1b sono fornite al primo nodo di interconnessione W1 e al secondo nodo di interconnessione W2 collegati al primo stadio intermedio 620.

Nel primo stadio intermedio 620, la prima tensione di controllo Vg1 e la prima tensione di controllo invertita Vgb1 rispettivamente in corrispondenza del primo nodo circuitale interno Y2a e del secondo nodo circuitale interno Y2b del primo stadio intermedio 620, vanno da VCC a 3VCC e la terza tensione elevata Vboostb2 e la quarta tensione elevata Vboost2 rispettivamente in corrispondenza del primo nodo circuitale X2a e del secondo nodo circuitale X2b del primo stadio intermedio 620, vanno da 2VCC a 3VCC e sono fornite rispettivamente al terzo nodo di interconnessione W3 e al quarto nodo di interconnessione W4.

Analogamente, nel secondo stadio intermedio 630, la quinta tensione elevata Vboost3 e la sesta tensione elevata Vboost3b rispettivamente in corrispondenza del primo nodo circuitale X3a e del secondo nodo circuitale X3b del secondo stadio intermedio 630, vanno da 3VCC a 4VCC e la seconda tensione di controllo Vg2 e la seconda tensione di controllo invertita Vgb2 rispettivamente in corrispondenza del primo nodo circuitale interno Y3a e del secondo nodo circuitale interno Y3b del secondo stadio intermedio 630, vanno da 2VCC a 4VCC.

In questo modo, l?architettura di pompa di carica 600 fornisce in corrispondenza del terminale di uscita OUT una tensione di uscita Vout avente un valore di 4VCC.

L?andamento dei segnali mostrato nella Fig. 7 nell?architettura di pompa di carica 600 della Fig. 6 realizza fasi di accensione (ON) alternate dei transistori ivi inclusi.

Pi? in particolare, come mostrato nella Fig. 8A, in un primo periodo temporale T1, corrispondente a una prima salita del segnale di clock CK a un valore uguale a VCC, come indicato nella Fig. 7, nello stadio di ingresso 610, il secondo transistore NMOS MNB1 del primo blocco di commutazione 612 ? ON. Inoltre, nel primo stadio intermedio 620, il primo transistore NMOS di commutazione MNA2 e il secondo transistore PMOS di commutazione aggiuntivo MPAAUX2 della prima struttura di transistori di commutazione 624A nonch? il primo transistore NMOS di commutazione aggiuntivo MNBAUX2 della seconda struttura di transistori di commutazione 624B sono ON. Simmetricamente, nel secondo stadio intermedio 630, il primo transistore NMOS di commutazione aggiuntivo MNAAUX3 della prima struttura di transistori di commutazione 634A nonch? il primo transistore NMOS di commutazione MNB3 e il secondo transistore PMOS di commutazione aggiuntivo MPBAUX3 della seconda struttura di transistori di commutazione 634B sono ON. Infine, anche il primo transistore PMOS MPA3 dello stadio di uscita 640 ? ON.

Come mostrato nella Fig. 8B, in un secondo periodo temporale T2, corrispondente a una prima discesa del segnale di clock CK a un valore uguale a 0, come indicato nella Fig. 7, nello stadio di ingresso 610, il primo transistore NMOS MNA1 del primo blocco di commutazione 612 ? ON. Inoltre, nel primo stadio intermedio 620, il primo transistore NMOS di commutazione aggiuntivo MNAAUX2 della prima struttura di transistori di commutazione 624A nonch? il primo transistore NMOS di commutazione MNB2 e il secondo transistore PMOS di commutazione aggiuntivo MPBAUX2 della seconda struttura di transistori di commutazione 624B sono ON. Simmetricamente, nel secondo stadio intermedio 630, il primo transistore NMOS di commutazione MNA3 e il secondo transistore PMOS di commutazione aggiuntivo MPAAUX3 della prima struttura di transistori di commutazione 634A nonch? il primo transistore NMOS di commutazione aggiuntivo MNBAUX3 della seconda struttura di transistori di commutazione 324B sono ON. Infine, anche il secondo transistore NMOS MNB3 dello stadio di uscita 640 ? ON.

Secondo un?altra forma di realizzazione, il segnale di clock e il segnale di clock invertito collegati a ciascuno stadio dell?architettura di pompa di carica sono opportunamente sfasati l?uno rispetto all?altro. In particolare, un periodo di ritardo Tdelay ? inserito nel segnale di clock e nel segnale di clock invertito che comandano uno stadio in modo da anticiparli rispetto al segnale di clock e al segnale di clock invertito di uno stadio precedente, come indicato nella Fig. 9 per una sequenza di tre stadi comandati rispettivamente da un primo segnale di clock M1 e un primo segnale di clock invertito M1-N, un secondo segnale di clock M2 e un secondo segnale di clock invertito M2-N e un terzo segnale di clock M3 e un terzo segnale di clock invertito M3-N, , il secondo segnale di clock M2 e il secondo segnale di clock invertito M2-N essendo anticipati di un periodo di ritardo Tdelay rispetto al primo segnale di clock M1 e al primo segnale di clock invertito M1-N e il terzo segnale di clock M3 e il terzo segnale di clock invertito M3-N essendo anticipati di un periodo di ritardo Tdelay rispetto al secondo segnale di clock M2 e al secondo segnale di clock invertito M2-N.

Si pu? verificare che lo sfasamento tra il segnale di clock e il segnale di clock invertito dei diversi stadi ? in grado di ridurre il cosiddetto effetto di conduzione di carica riflessa, migliorando cos? l?efficienza dell?architettura di pompa di carica comandata da questi segnali di clock e segnali di clock invertiti sfasati.

L?architettura di pompa di carica secondo le forme di realizzazione, che utilizza transistori NMOS aventi una conduttanza superiore rispetto ai transistori PMOS, consente di ridurre l?area dei blocchi di commutazione e delle strutture di transistori di commutazione ivi inclusi a parit? di conduttanza, riducendo quindi l?area di silicio e la capacit? parassita dell?architettura nel suo complesso. In alternativa, a parit? di area, la potenza dissipata pu? essere ridotta.

Inoltre, utilizzando lo sfasamento tra il segnale di clock e il segnale di clock invertito per comandare diversi stadi, l?architettura di pompa di carica secondo le forme di realizzazione mostra un effetto ridotto di conduzione di carica riflessa.

Da quanto precede si comprender? che, sebbene forme di realizzazione specifiche dell?invenzione siano state qui descritte a scopi di illustrazione, varie modifiche possono essere apportate senza allontanarsi dallo spirito e dall?ambito dell?invenzione. Di conseguenza, l?invenzione non ? limitata se non dalle rivendicazioni allegate.

Claims

RIVENDICAZIONI

1. Architettura di pompa di carica comprendente:

un terminale di ingresso e un terminale di uscita;

in cui

il primo stadio e il secondo stadio comprendono:

un terminale di ingresso e un terminale di uscita;

2. Architettura di pompa di carica secondo la rivendicazione 1, in cui lo stadio supplementare include primi tipi di transistori MOS che trasferiscono una tensione da un terminale di ingresso a una coppia di nodi elevatori interni e che sono accoppiati in modo incrociato.

3. Architettura di pompa di carica secondo la rivendicazione 1, in cui il primo stadio e il secondo stadio comprendono:

una coppia di condensatori in cui un condensatore della coppia ? comandato da un segnale di clock e l?altro condensatore della coppia ? comandato da un segnale di clock invertito;

un primo nodo elevatore interno, collegato a un primo condensatore della coppia e un secondo nodo elevatore interno, collegato a un secondo condensatore della coppia;

un primo blocco di commutazione collegato tra il terminale di ingresso dello stadio e il primo e secondo nodo elevatore interno; e un secondo blocco di commutazione collegato tra il primo e il secondo nodo elevatore interno e il terminale di uscita dello stadio.

4. Architettura di pompa di carica secondo la rivendicazione 3, in cui il primo blocco di commutazione include:

un primo transistore NMOS del primo tipo inserito tra il terminale di ingresso dello stadio e il primo nodo elevatore interno; e un secondo transistore NMOS del primo tipo inserito tra il terminale di ingresso dello stadio, e il secondo nodo elevatore interno;

il primo transistore NMOS avendo un terminale di controllo collegato al secondo nodo elevatore interno e il secondo transistore NMOS avendo un terminale di controllo collegato al primo nodo elevatore interno.

5. Architettura di pompa di carica secondo la rivendicazione 4, in cui il primo transistore NMOS e il secondo transistore NMOS del primo blocco di commutazione sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source.

6. Architettura di pompa di carica secondo la rivendicazione 3, in cui il secondo blocco di commutazione include:

una prima struttura di transistori di commutazione inserita tra il primo nodo elevatore interno e il terminale di uscita dello stadio; e una seconda struttura di transistori di commutazione inserita tra il secondo nodo elevatore interno e il terminale di uscita dello stadio, la prima struttura di transistori di commutazione e la seconda struttura di transistori di commutazione essendo intercollegate tra loro in corrispondenza del terminale di uscita dello stadio.

7. Architettura di pompa di carica secondo la rivendicazione 6, in cui la prima struttura di transistori di commutazione include:

un primo nodo circuitale interno;

un primo nodo di interconnessione;

un primo transistore NMOS di commutazione del secondo tipo inserito tra il primo nodo elevatore interno e il terminale di uscita dello stadio e avente un terminale di controllo collegato al primo nodo circuitale interno;

un primo transistore NMOS di commutazione aggiuntivo del terzo tipo inserito tra il primo nodo elevatore interno e il primo nodo circuitale interno e avente un terminale di controllo collegato al terminale di uscita dello stadio; e

un secondo transistore PMOS di commutazione aggiuntivo del quarto tipo inserito tra il primo nodo circuitale interno e il primo nodo di interconnessione e avente un terminale di controllo collegato al terminale di uscita dello stadio;

e in cui la seconda struttura di transistori di commutazione include:

un secondo nodo circuitale interno:

un secondo nodo di interconnessione;

un primo transistore NMOS di commutazione del secondo tipo inseriti tra il secondo nodo elevatore interno e il terminale di uscita dello stadio, e avente un terminale di controllo collegato al secondo nodo circuitale interno;

un primo transistore NMOS di commutazione aggiuntivo del terzo tipo inserito tra il secondo nodo elevatore interno e il secondo nodo circuitale interno e avente un terminale di controllo collegato al terminale di uscita dello stadio; e

un secondo transistore PMOS di commutazione aggiuntivo del quarto tipo inserito tra il secondo nodo circuitale interno e il secondo nodo di interconnessione e avente un terminale di controllo collegato al terminale di uscita dello stadio.

8. Architettura di pompa di carica secondo la rivendicazione 7, in cui il primo transistore NMOS di commutazione e il primo transistore NMOS di commutazione aggiuntivo della prima struttura di transistori di commutazione nonch? il primo transistore NMOS di commutazione e il primo transistore NMOS di commutazione aggiuntivo della seconda struttura di transistori di commutazione sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source, mentre il secondo transistore PMOS di commutazione aggiuntivo della prima struttura di transistori di commutazione e il secondo transistore PMOS di commutazione aggiuntivo della seconda struttura di transistori di commutazione sono transistori PMOS con il bulk collegato al loro source.

9. Architettura di pompa di carica secondo la rivendicazione 7, in cui il primo nodo di interconnessione del primo stadio ? accoppiato al secondo nodo elevatore interno del secondo stadio e il secondo nodo di interconnessione del primo stadio ? accoppiato al primo nodo elevatore interno del secondo stadio.

10. Architettura di pompa di carica secondo la rivendicazione 9, in cui la terza coppia di condensatori dello stadio supplementare ? comandata rispettivamente dal segnale di clock e dal segnale di clock invertito.

11. Architettura di pompa di carica secondo la rivendicazione 10, in cui lo stadio supplementare comprende:

un primo nodo elevatore interno collegato a un primo condensatore della terza coppia e un secondo nodo elevatore interno collegato a un secondo condensatore della terza coppia;

un blocco di commutazione supplementare includente: un primo transistore NMOS del primo tipo inserito tra il terminale di ingresso dello stadio e il primo nodo elevatore interno; e

un secondo transistore NMOS del primo tipo inserito tra il terminale di ingresso dello stadio e il secondo nodo elevatore interno;

12. Architettura di pompa di carica secondo la rivendicazione 11, in cui il primo transistore NMOS e il secondo transistore NMOS del blocco di commutazione supplementare sono transistori a triplo well aventi i terminali di bulk collegati ai terminali di source.

13. Architettura di pompa di carica secondo la rivendicazione 11, in cui il primo nodo di interconnessione del secondo stadio ? accoppiato al secondo nodo elevatore interno dello stadio supplementare e il secondo nodo di interconnessione del secondo stadio ? accoppiato al primo nodo elevatore interno dello stadio supplementare.

14. Architettura di pompa di carica secondo la rivendicazione 9 in cui un numero qualsiasi di stadi sono collegati in serie avendo il primo nodo di interconnessione di uno stadio collegato al secondo nodo elevatore interno di uno stadio successivo e il secondo nodo di interconnessione di uno stadio collegato al primo nodo elevatore interno dello stadio successivo.

15. Architettura di pompa di carica comprendente:

un terminale di ingresso e un terminale di uscita;

un primo stadio intermedio che riceve la prima e la seconda tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di ingresso, dal primo stadio e che emette una terza e quarta tensione elevata rispettivamente in corrispondenza del suo primo e secondo terminale di uscita, il primo stadio intermedio comprendendo una seconda coppia di condensatori collegati al suo primo e secondo terminale di uscita,

in cui

il primo stadio comprende:

il primo e il secondo stadio intermedio comprendono:

due terminali di ingresso e due terminali di uscita; e un secondo tipo di transistori MOS che trasferiscono tensioni elevate dai terminali di ingresso ai terminali di uscita;

un quarto tipo di transistori MOS che collegano il gate del secondo tipo di transistori MOS ai terminali di uscita; e

lo stadio finale comprende:

due terminali di ingresso e un terminale di uscita;

un quinto tipo di transistori MOS che trasferiscono tensioni elevate dai terminali di ingresso al terminale di uscita e che sono accoppiati in modo incrociato.

16. Architettura di pompa di carica secondo la rivendicazione 15, in cui lo stadio finale include quinti tipi di transistori MOS che trasferiscono le tensioni elevate emesse da uno stadio precedente al nodo di uscita e che sono accoppiati in modo incrociato.

17. Architettura di pompa di carica secondo la rivendicazione 16, in cui il primo stadio comprende:

un terminale di ingresso;

una prima coppia di condensatori rispettivamente comandati da un segnale di clock e da un segnale di clock invertito;

un primo terminale di uscita, collegato a un primo condensatore della prima coppia e un secondo terminale di uscita, collegato a un secondo condensatore della prima coppia;

un primo transistore NMOS del primo tipo inserito tra il terminale di ingresso e il primo terminale di uscita e avente un terminale di controllo collegato al secondo terminale di uscita; e

un secondo transistore NMOS del primo tipo inserito tra il terminale di ingresso e il secondo terminale di uscita e avente un terminale di controllo collegato al primo terminale di uscita.

18. Architettura di pompa di carica secondo la rivendicazione 17, in cui il primo transistore NMOS e il secondo transistore NMOS sono transistori NMOS a triplo well aventi i terminali di bulk collegati ai loro terminali di source.

19. Architettura di pompa di carica secondo la rivendicazione 17, in cui ciascuno degli stadi intermedi comprende:

una coppia di terminali di ingresso;

una coppia di condensatori, che ? la seconda coppia di condensatori per il primo stadio intermedio o la terza coppia di condensatori per il secondo stadio intermedio, rispettivamente comandati dal segnale di clock invertito e dal segnale di clock;

un primo terminale di uscita collegato a un primo condensatore della coppia e un secondo terminale di uscita collegato a un secondo condensatore della coppia;

un blocco di commutazione intermedio inserito tra la coppia di terminali di ingresso e il primo e secondo terminale di uscita, includente a sua volta:

una prima struttura di transistori di commutazione inserita tra il primo terminale di ingresso e il primo terminale di uscita; e

una seconda struttura di transistori di commutazione inserita tra il terminale di ingresso e il secondo terminale di uscita;

la prima struttura di transistori di commutazione e la seconda struttura di transistori di commutazione essendo anche collegate tra loro in corrispondenza del primo e secondo terminale circuitale di ingresso.

20. Architettura di pompa di carica secondo la rivendicazione 19, in cui la prima struttura di transistori di commutazione comprende:

un primo nodo circuitale interno;

un primo transistore NMOS di commutazione del secondo tipo inserito tra il primo terminale di ingresso e il primo terminale di uscita e avente un terminale di controllo collegato al primo nodo circuitale interno;

un primo transistore NMOS di commutazione aggiuntivo del terzo tipo inserito tra il primo terminale di ingresso e il primo nodo circuitale interno e avente un terminale di controllo collegato al secondo terminale di ingresso; e

un secondo transistore PMOS di commutazione aggiuntivo del quarto tipo inserito tra il primo nodo circuitale interno e il secondo terminale di uscita e avente un terminale di controllo collegato al secondo terminale di ingresso;

e in cui la seconda struttura di transistori di commutazione comprende:

un secondo nodo circuitale interno;

un primo transistore NMOS di commutazione del secondo tipo inserito tra il secondo terminale di ingresso e il secondo terminale di uscita e avente un terminale di controllo collegato al secondo nodo circuitale interno;

un primo transistore NMOS di commutazione aggiuntivo del terzo tipo inserito tra il secondo terminale di ingresso e il secondo nodo circuitale interno e avente un terminale di controllo collegato al primo terminale di ingresso; e

un secondo transistore PMOS di commutazione aggiuntivo del quarto tipo inserito tra il secondo nodo circuitale interno e il primo terminale di uscita e avente un terminale di controllo collegato al primo terminale di ingresso.

21. Architettura di pompa di carica secondo la rivendicazione 20, in cui il primo transistore NMOS di commutazione, il primo transistore NMOS di commutazione aggiuntivo della prima struttura di transistori di commutazione nonch? il primo transistore NMOS di commutazione e il primo transistore NMOS di commutazione aggiuntivo della seconda struttura di transistori di commutazione sono transistori a triplo well aventi i terminali di bulk collegati ai terminali di source; e il secondo transistore PMOS di commutazione aggiuntivo della prima struttura di transistori di commutazione nonch? il secondo transistore PMOS di commutazione aggiuntivo della seconda struttura di transistori di commutazione hanno i terminali di bulk collegati ai terminali di source.

22. Architettura di pompa di carica secondo la rivendicazione 20, in cui lo stadio di uscita comprende:

una coppia di terminali di ingresso;

un primo transistore PMOS del quinto tipo inserito tra il primo terminale di ingresso e il nodo di uscita; e

un secondo transistore PMOS del quinto tipo inserito tra il secondo terminale di ingresso e il nodo di uscita,

il primo transistore PMOS avendo un terminale di controllo collegato al secondo terminale di ingresso e il secondo transistore PMOS avendo un terminale di controllo collegato al primo terminale di ingresso.

23. Architettura di pompa di carica secondo la rivendicazione 16 in cui un numero qualsiasi di stadi intermedi sono collegati in serie.

24. Architettura di pompa di carica secondo la rivendicazione 2, in cui il segnale di clock e il segnale di clock invertito collegati a ciascuno stadio sono sfasati l?uno rispetto all?altro di un periodo di ritardo, inserito nel segnale di clock e nel segnale di clock invertito che comandano uno stadio in modo da anticiparli rispetto al segnale di clock e al segnale di clock invertito di uno stadio precedente.

25. Architettura di pompa di carica secondo la rivendicazione 16, in cui il segnale di clock e il segnale di clock invertito collegati a ciascuno stadio sono sfasati l?uno rispetto all?altro di un periodo di ritardo, inserito nel segnale di clock e nel segnale di clock invertito che comandano uno stadio in modo da anticiparli rispetto al segnale di clock e al segnale di clock invertito di uno stadio precedente.