JP4969322B2 - 電圧発生回路およびそれを備える画像表示装置 - Google Patents

Description

本発明は、単一導電型のトランジスタで構成されたチャージポンプ回路を用いた電圧発生回路に関し、特に出力電圧損失の少ない電圧発生回路に関する。

液晶素子や電界発光素子（エレクトロルミネッセンス（electroluminescence））等の表示素子が画素に用いられた画像表示装置（以下「表示装置」）は広く知られている（例えば下記の特許文献３，７）。そのような表示装置は、画素を駆動するための駆動回路を有している。当該駆動回路は、複数の画素が接続したゲート線（走査線）単位で画素を駆動するため「ゲート線駆動回路」とも称される。

表示装置の製造プロセスにおける工程数を少なくし、製造コストを低減させるため、各画素ごとに設けられるトランジスタ（画素トランジスタ）は、Ｎ型またはＰ型の同一導電型の電界効果トランジスタ（以下「トランジスタ」）のみが用いられる。よって、ゲート線駆動回路も画素と同じ基板上に形成する場合には、それも同一導電型のトランジスタのみを用いて構成されるのが望ましい。このためゲート線駆動回路を構成するシフトレジスタとして、同一導電型のトランジスタのみを用いたものが種々提案されている（例えば特許文献３，４）。

またゲート線駆動回路には、正極性あるいは負極性の高電圧を生成する電源回路（電圧発生回路）が必要である。もちろん電源回路も、それを画素と同一の基板上に設ける場合には、同一導電型のトランジスタのみを用いて構成されていることが望ましい。それにより、製造工程数の削減および製造コストの低減がさらに容易になる（例えば特許文献１，２，５）。

また、ゲート線駆動回路を高電圧の電源を用いて駆動する場合には、当該ゲート線駆動回路の動作を規定するための信号（スタートパルスやクロック信号等）の振幅も大きくする必要が生じるが、そのための回路（「レベルシフタ」と呼ばれる）も同一導電型のトランジスタで形成することができる（例えば特許文献６）。

特開平１１−２７３３７９号公報（図１，図８） 米国特許第６６６１６８２号明細書（図３） 特開２００１−３５０４３８号公報（図１３） 特開２００４−２４６３５８号公報（図１） 特開２００５−６４８９号公報（図１８） 特開２００５−１２３５６号公報（図１３） 特表２００２−５１７８０６号公報（図２）

例えば特許文献１の図１に、同一導電型のトランジスタのみを用いて構成された電圧発生回路が開示されている。当該電圧発生回路は、８つのチャージポンプ回路（ｓｔｇ１〜ｓｔｇ８）が縦続接続して構成される多段のチャージポンプ回路である（以下、多段のチャージポンプ回路を構成する各段のチャージポンプ回路を「単位チャージポンプ回路」と称す）。多段のチャージポンプ回路は、それぞれの単位チャージポンプ回路が自己の前段の出力電圧を昇圧することにより、最終段の出力として非常に高い電圧を得ることができる。

同図の如く、単位チャージポンプ回路は２つのＮ型トランジスタ（Ｎ１，Ｎ２）と２つの容量素子（Ｃ１，Ｃ２）により構成することができる。そのうち単位チャージポンプ回路の出力ノードに接続した容量素子（Ｃ２）は「ポンピングキャパシタ」とも称される。ポンピングキャパシタは、単位チャージポンプ回路の出力ノードとクロック信号（ＣＬＫ２）とを容量結合させ、当該出力ノードの電圧をクロック信号の立ち上がりに応じて昇圧させることで単位チャージポンプ回路の出力電圧を高めている。

一方、ポンピングキャパシタに供給される上記のクロック信号が立ち下がるときには、ポンピングキャパシタを介する容量結合のため、出力電圧は引き下げられることになる。このとき電圧の出力先（負荷）から電流が逆流してこないように、最終段の単位チャージポンプ回路の出力段には、一方向性素子（ダイオード）が設けられる。

特許文献１の図１のチャージポンプ回路では、この一方向性素子としてダイオード接続したＮ型トランジスタ（Ｎｏｕｔ）を採用している。つまりこのチャージポンプ回路は、出力段の一方向性素子も含めて全て同一導電型のトランジスタで形成される点で、製造工程数およびコストの削減に寄与できる。

このように出力段の一方向性素子としてダイオード接続させたトランジスタを用いた場合、チャージポンプ回路の出力電圧は当該トランジスタ（出力トランジスタ）のしきい値電圧分だけ低下することになる。この電圧損失は、単位チャージポンプ回路の段数が多く出力電圧が極めて高い場合には殆ど無視できるが、段数が少ない場合には出力電圧に対する損失分の割合が大きく、その電圧低下が問題となる。さらに、出力トランジスタ毎のしきい値電圧のばらつきによって出力電圧の値にばらつきが生じるため、その出力電圧を電源として動作する他の回路の動作マージンがばらつくという問題も生じる。

また例えば特許文献３の図１３のように、ゲート線駆動回路を構成するシフトレジスタとしては、その電源となる電圧信号（Ｖ１，Ｖ２）の正負の極性を反転することによって信号のシフト方向（即ち画面の走査方向）を反転可能なものが提案されている。そのようなゲート線駆動回路を搭載する表示装置には、出力電圧の極性を容易に反転することが可能な電圧発生回路が望まれている。

本発明は以上のような課題を解決するためになされたものであり、チャージポンプ回路を用いた電源生成回路において、出力電圧の損失およびそのばらつきを抑えることを第１の目的とし、さらに出力電圧の正負の極性の電圧切り換えを容易にすることを第２の目的とする。

本発明に係る電圧発生回路は、第１チャージポンプ回路と、前記第１チャージポンプ回路の出力電圧を整流し、それにより得られる実質的に一定の電圧を所定の出力端子に出力する第１出力回路と、前記第１出力回路を制御する第１出力制御回路とを備え、前記第１出力回路は、前記第１チャージポンプ回路の出力ノードと前記出力端子との間に接続した第１出力トランジスタを有し、前記第１出力制御回路は、第１および第２制御端子と、前記第１チャージポンプ回路の出力ノードと前記第１出力トランジスタの制御電極が接続する第１ノードとの間に接続した第１トランジスタと、前記第１チャージポンプ回路の出力ノードと前記第１トランジスタの制御電極が接続する第２ノードとの間に接続し、前記第１ノードに接続した制御電極を有する第２トランジスタと、前記第１ノードと前記第１制御端子との間に接続した第１容量素子と、前記第２ノードと前記第２制御端子との間に接続した第２容量素子とを備え、前記第１チャージポンプ回路の出力電圧が昇圧される期間内に、前記第１制御端子に入力される信号に応じて、前記第１出力トランジスタを非飽和領域でオンにするものである。

本発明によれば、単一導電型のトランジスタで、しきい値電圧損失のない高電圧電源を実現できるので、高電圧電源を基板上に一体形成した表示装置の製造コストを低減できるという効果がある。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は本発明の実施の形態１に係る電圧発生回路である。当該電圧発生回路は、チャージポンプ回路と、その出力電圧を出力端子ＯＵＴに供給するための出力回路と、当該出力回路を制御する出力制御回路とから成っている。チャージポンプ回路の出力電圧は一定周期で昇圧されるが、出力回路を介することにより出力端子ＯＵＴからは実質的に一定な出力電圧ＶＯＵＴが出力される（詳細は後述する）。当該出力電圧ＶＯＵＴは、所定の負荷に供給される。また、この電圧発生回路を構成するトランジスタは、何れもＮ型の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）である。

ここでは説明の簡単のため、上記のチャージポンプ回路として、単位チャージポンプ回路ＣＰの１段のみから成るものを用いている。単位チャージポンプ回路ＣＰは、２つのトランジスタＱＡ，ＱＢと、２つの容量素子ＣＡ，ＣＢとから成っており、２つの制御端子ＳＡ，ＳＢにそれぞれ入力される所定の制御信号により駆動される。

トランジスタＱＡは、単位チャージポンプ回路ＣＰの入力ノードである入力端子ＶＩと出力ノード（「ノードＮＡ」と定義）との間に接続する。入力端子ＶＩには、高電位側電源電位ＶＤＤが低インピーダンスで供給されている。トランジスタＱＢは、入力端子ＶＩとトランジスタＱＡのゲートが接続するノード（「ノードＮＢ」と定義）との間に接続し、そのゲートはノードＮＡに接続している。即ち、トランジスタＱＡ，ＱＢは交差接続（各々の片方の主電極が、たすき掛けに互いのゲートに接続）されている。また容量素子ＣＡは、ノードＮＡと制御端子ＳＢとの間に接続され、容量素子ＣＢはノードＮＢと制御端子ＳＡとの間に接続される。

出力回路は、単位チャージポンプ回路ＣＰの出力ノード（ノードＮＡ）と出力端子ＯＵＴとの間に接続した出力トランジスタＱＯＵＴ、並びに出力端子ＯＵＴと電源端子ＳＳとの間に接続した容量素子ＣＯＵＴとから成っている。電源端子ＳＳには、低電位側電源電位ＶＳＳが低インピーダンスで供給される。本実施の形態では、この電位ＶＳＳを基準電位（ＶＳＳ＝０Ｖ）として説明し、電源端子ＳＳを「基準電源端子」と称する。

出力トランジスタＱＯＵＴは、チャージポンプ回路ＣＰにより生成されたノードＮＡの電荷を出力端子ＯＵＴへ供給すると共に、出力端子ＯＵＴ側（負荷側）からノードＮＡ側に電荷が逆流することを防止するよう機能するものである。

容量素子ＣＯＵＴは、出力電圧ＶＯＵＴを安定化させるためのものである。図１の容量素子ＣＯＵＴにおいて、出力端子ＯＵＴに接続しない側の一端の接続先は基準電源端子ＳＳになっているが、当該一端には低インピーダンスで一定の電位が供給されていればよい。図１の回路では、例えば、低インピーダンスで電位ＶＤＤが供給されている入力端子ＶＩに接続させてもよい。

図１から分かるように、出力制御回路は単位チャージポンプ回路ＣＰに類似した回路構成を有している。即ち出力制御回路は、２つのトランジスタＱＸ，ＱＹと、２つの容量素子ＣＸ，ＣＹとから成っており、２つの制御端子ＳＸ，ＳＹにそれぞれ入力される所定の制御信号により駆動される。

トランジスタＱＸは、単位チャージポンプ回路ＣＰの出力ノード（ノードＮＡ）と出力トランジスタＱＯＵＴのゲートが接続するノード（「ノードＮＸ」と定義）との間に接続する。トランジスタＱＹは、ノードＮＡとトランジスタＱＸのゲートが接続するノード（「ノードＮＹ」と定義）との間に接続し、そのゲートはノードＮＸに接続している。即ち、トランジスタＱＸ，ＱＹもまた交差接続されている。また容量素子ＣＸは、ノードＮＸと制御端子ＳＸとの間に接続され、容量素子ＣＹはノードＮＹと制御端子ＳＹとの間に接続される。

この出力制御回路は、出力回路の出力トランジスタＱＯＵＴを制御するものであるが、以上の構成から分かるように、出力トランジスタＱＯＵＴはノードＮＸの電位によって制御されることとなる。

なお図１の例では、電圧発生回路を薄膜トランジスタを用いて構成しているが、もちろんそれに代えて単結晶シリコン基板上に形成されたＭＯＳトランジスタを用いることも可能である。上記の特許文献２にも述べられているが、その場合には、トランジスタのバックゲートバイアス効果によるしきい値電圧の増大を軽減するために、トランジスタのウェル（即ちバックゲート）を電気的にフローティング状態にすることが好ましい。

ここで、単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢおよび出力制御回路の制御端子ＳＸ，ＳＹに供給される制御信号について説明する。これら制御端子ＳＡ，ＳＢ，ＳＸ，ＳＹには、制御信号として、それぞれ活性化するタイミングにずれがあるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４が入力される。当該クロック信号ＣＬＫ１〜ＣＬＫ４の波形を図２に示す。

Ｎ型ＴＦＴは、そのゲートがＬ（Low）レベルの間は非活性状態（オフ状態）になり、それがＨ（High）レベルになると活性状態（オン状態）になる。よって、本実施の形態のように電圧発生回路をＮ型ＴＦＴを用いて構成した場合には、制御信号（クロック信号ＣＬＫ１〜ＣＬＫ４）の活性期間は、それがＨレベルになる期間として定義される。

図２に示すように、クロック信号ＣＬＫ１〜ＣＬＫ４の活性期間は以下のような関係になる。即ち、クロック信号ＣＬＫ１（第１制御信号）とクロック信号ＣＬＫ２（第２制御信号）とは互いに活性期間が重ならず、クロック信号ＣＬＫ３（第３制御信号）とクロック信号ＣＬＫ４（第４制御信号）とは互いに活性期間が重ならない。そしてクロック信号ＣＬＫ１の活性期間はクロック信号ＣＬＫ４の活性期間内に含まれ、クロック信号ＣＬＫ３の活性期間はクロック信号ＣＬＫ２の活性期間内に含まれる。即ち、本実施の形態のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４は、特許文献２のＦｉｇ．２（ｂ）に示されているＣＬＫ２，ＣＬＫ３，ＣＬＫ４，ＣＬＫ１にそれぞれ対応するものである。

以下の説明で明らかになるが、制御信号としてのクロック信号ＣＬＫ１〜ＣＬＫ４は、全て容量素子ＣＡ，ＣＢ，ＣＸ，ＣＹを介して入力されており、電圧発生回路の動作はそれらの電圧振幅によって規定される。つまり、クロック信号ＣＬＫ１〜ＣＬＫ４では、ＨレベルおよびＬレベル個々の電位よりも両者間の電位差（振幅）が重要である。よってクロック信号ＣＬＫ１〜ＣＬＫ４に一定以上の振幅が得られれば、それらのＨ，Ｌレベルの電位はそれぞれ任意でよい。またクロック信号ＣＬＫ１〜ＣＬＫ４の振幅は全て同一である必要はない。

図３は当該動作を説明するためのタイミング図である。以下、同図に基づいて図１の電圧発生回路の動作を説明する。ここでは、クロック信号ＣＬＫ１〜ＣＬＫ４全てのＨレベルは電源電位ＶＤＤであり、Ｌレベルは基準電位ＶＳＳ（＝０Ｖ）であるとする。即ちクロック信号ＣＬＫ１〜ＣＬＫ４の振幅は全てＶＤＤとなる。また電圧発生回路を構成するトランジスタのしきい値電圧は全てＶｔｈであるとする。上記のＶＤＤは、このＶｔｈ以上の値に設定される（ＶＤＤ≧Ｖｔｈ）。

クロック信号ＣＬＫ１〜ＣＬＫ４が所定回数入力された後の定常状態を想定する。定常状態では、図３の如く、クロック信号ＣＬＫ１が立ち上がる時刻ｔ₁の直前では、単位チャージポンプ回路ＣＰのノードＮＡの電位レベル（以下、単に「レベル」と称することもある）はＶＤＤ−ΔＶ、ノードＮＢの電位はＶＤＤになる。ΔＶは、負荷電流（出力端子ＯＵＴから負荷に流出した電流）に伴う電荷の流出分に相当する電圧である。このときトランジスタＱＡ，ＱＢは、ゲート・ソース間が同電位になるのでオフ状態である。

そして時刻ｔ₁でクロック信号ＣＬＫ１がＨレベルになると、容量素子ＣＢを介した結合によりノードＮＢのレベルが上昇する。ノードＮＢの寄生容量（不図示）の値が、容量素子ＣＢの容量値に対して無視できる程度に小さいと仮定すると、上昇後のノードＮＢの電位ＶＮＢは、次の（１）式で表される。

ＶＮＢ＝［入力端子ＶＩの電位］＋［クロック信号ＣＬＫ１の振幅］ …（１）
上記のように本実施の形態では、入力端子ＶＩの電位およびクロック信号ＣＬＫ１の振幅は共にＶＤＤであるので、（１）式より、ＶＮＢ＝２・ＶＤＤとなる。その結果、トランジスタＱＡのゲート・ソース間電圧（ノードＮＡとノードＮＢとの間の電圧）がＶＤＤ＋ΔＶとなり、トランジスタＱＡがオンになる。このときトランジスタＱＡが次の（２）式の条件を満たしていれば、当該それは非飽和領域で動作することとなる。

ＶＧＳ−Ｖｔｈ≧ＶＤＳ …（２）
ＶＧＳ，ＶＤＳはそれぞれトランジスタのゲート・ソース間電圧およびドレイン・ソース間電圧である。このときのトランジスタＱＡにおいては、（２）式の左辺および右辺はそれぞれ、
（左辺）＝｛２・ＶＤＤ−（ＶＤＤ−ΔＶ）｝−Ｖｔｈ＝ＶＤＤ＋ΔＶ−Ｖｔｈ
（右辺）＝ＶＤＤ−（ＶＤＤ−ΔＶ）＝ΔＶ
となる。ＶＤＤ≧Ｖｔｈであるので、（左辺）＞（右辺）の関係が成り立ち、トランジスタＱＡは非飽和領域で動作する。従ってノードＮＡのレベルは、ＶＤＤ−ΔＶからＶＤＤに上昇する。即ち、負荷電流に伴う電圧低下分ΔＶを補償する電荷がトランジスタＱＡを通して容量素子ＣＡに充電される。

一方トランジスタＱＢは、ゲート・ソース間電圧（ノードＮＡと入力端子ＶＩとの間の電圧）が０になるのでオフを維持し、ノードＮＢのレベルは２・ＶＤＤに維持される。またこのとき、ノードＮＹのレベルは３・ＶＤＤ−ΔＶになっており（詳細は後述する）、トランジスタＱＸは非飽和領域でオンしているので、ノードＮＸはトランジスタＱＸを通して充電され、そのレベルはＶＤＤ−ΔＶからＶＤＤに上昇する。

時刻ｔ₂でクロック信号ＣＬＫ１がＬレベルになると、容量素子ＣＢを介した結合によりノードＮＢのレベルは２・ＶＤＤからＶＤＤに引き下げられる。応じてトランジスタＱＡはオフに戻る。トランジスタＱＢはオフ状態のままである。

時刻ｔ₃でクロック信号ＣＬＫ２がＨレベルになると、容量素子ＣＡを介した結合により、ノードＮＡすなわち単位チャージポンプ回路ＣＰの出力ノードのレベルが、ＶＤＤから２・ＶＤＤにまで昇圧される（ノードＮＡの寄生容量が、容量素子ＣＡの値に比べて充分小さいと仮定）。このときもノードＮＹのレベルは３・ＶＤＤ−ΔＶになっており、トランジスタＱＸは非飽和領域ではオンしている。この結果、トランジスタＱＸを通してノードＮＸが充電され、そのレベルはＶＤＤから２・ＶＤＤに上昇する。

またノードＮＡのレベルが２・ＶＤＤになったとき、トランジスタＱＢのゲート・ソース間電圧がＶＤＤになるので当該トランジスタＱＢはオンし、ノードＮＢを低インピーダンスでＶＤＤに固定する。このトランジスタＱＢの動作は、ノードＮＢが高インピーダンスになってその電圧レベルが不安定になることを防止している。

時刻ｔ₄で、クロック信号ＣＬＫ４がＬレベルになると、容量素子ＣＹを介した結合によりノードＮＹのレベルが３・ＶＤＤ−ΔＶから２・ＶＤＤ−ΔＶに下降する（ノードＮＹの寄生容量が容量素子ＣＹの値に比べて充分小さいと仮定）。応じてトランジスタＱＸはオフになり、ノードＮＸと、ノードＮＡとの間は電気的に分離され、ノードＮＸはフローティング状態になる。

時刻ｔ₅でクロック信号ＣＬＫ３がＨレベルになると、フローティング状態のノードＮＸは、容量素子ＣＸを介した結合によりそのレベルが２・ＶＤＤから３・ＶＤＤに上昇する（ノードＮＸの寄生容量が容量素子ＣＸの値に比べて充分小さいと仮定）。

すると出力回路の出力トランジスタＱＯＵＴが、非飽和領域の動作条件でオンするので、チャージポンプ回路の出力ノード（ノードＮＡ）の電圧が出力端子ＯＵＴに供給される際、当該出力トランジスタＱＯＵＴのしきい値電圧分の損失が生じない。よって出力端子ＯＵＴのレベル（出力電圧ＶＯＵＴ）は、ノードＮＡのレベルと同じになる。但し、ノードＮＡから出力端子ＯＵＴに流れた負荷電流により、容量素子ＣＡに蓄積されていた電荷が放出され、応じてノードＮＡのレベルは２・ＶＤＤからΔＶだけ低下する。

また時刻ｔ₅にてノードＮＸが３・ＶＤＤに上昇したとき、トランジスタＱＹもオンするので、ノードＮＹのレベルは２・ＶＤＤ−ΔＶからノードＮＡのレベル（２・ＶＤＤ）に上昇する。しかしその後はノードＮＡのレベルがΔＶだけ低下するのに追随して、同じようにレベルが低下し、２・ＶＤＤ−ΔＶに戻る。

時刻ｔ₆でクロック信号ＣＬＫ３がＬレベルになると、容量素子ＣＸを介した結合によりノードＮＸのレベルが３・ＶＤＤから２・ＶＤＤに下降する。応じて、出力トランジスタＱＯＵＴはオフになる。よってノードＮＡから出力端子ＯＵＴへの負荷電流の供給は遮断されるので、ノードＮＡのレベルの低下は停止し、このとき当該レベルは２・ＶＤＤ−ΔＶとなっている。またこのときトランジスタＱＹもオフし、ノードＮＹのレベルも２・ＶＤＤ−ΔＶとなる。

なお出力トランジスタＱＯＵＴが非飽和領域で動作したときに出力端子ＯＵＴのレベルがほぼノードＮＡと同じになるのは上述のとおりであるが、実際には出力トランジスタＱＯＵＴのオン抵抗による電圧降下が生じるので、２・ＶＤＤ−ΔＶよりも若干低くなる。

時刻ｔ₇でクロック信号ＣＬＫ４がＨレベルになると、容量素子ＣＹを介した結合によりノードＮＹのレベルが２・ＶＤＤ−ΔＶから３・ＶＤＤ−ΔＶに上昇し、トランジスタＱＸがオンする。この結果、ノードＮＸのレベルはノードＮＡと同じ２・ＶＤＤ−ΔＶとなる。

時刻ｔ₈でクロック信号ＣＬＫ２がＬレベルになると、容量素子ＣＡを介した結合によりノードＮＡのレベルが２・ＶＤＤ−ΔＶからＶＤＤ−ΔＶに下降する。トランジスタＱＸがオンしているので、ノードＮＸのレベルもノードＮＡに追随してＶＤＤ−ΔＶになる。この結果、上記した時刻ｔ₁の直前の状態に戻る。

時刻ｔ₉以降は、上で説明した時刻ｔ₁〜ｔ₈における動作が繰り返される。

以上説明したように、出力制御回路は、チャージポンプ回路の出力電圧（ノードＮＡの電圧）がクロック信号ＣＬＫ２によって昇圧される期間（時刻ｔ₃〜ｔ₈）内の一定期間（時刻ｔ₅〜ｔ₆）、出力トランジスタＱＯＵＴを非飽和領域でオンにする。従って出力端子ＯＵＴには、出力トランジスタＱＯＵＴのしきい値電圧分の損失を伴わない出力電圧ＶＯＵＴが得られる。

また出力トランジスタをダイオード接続して用いる従来技術に比べ、出力トランジスタをオンさせるときのゲート電圧はＶＤＤだけ高くなるので、そのオン抵抗は小さくなる。よってそのオン抵抗による電圧降下も小さくなり、その点においても損失の少ない出力電圧ＶＯＵＴを得ることができる。

また、出力電圧ＶＯＵＴの値が出力トランジスタＱＯＵＴのしきい値電圧の損失を伴わないので、出力トランジスタＱＯＵＴのしきい値電圧の値にばらつきがあっても、それが出力電圧ＶＯＵＴの値に影響することはない。つまり値のばらつきが抑えられた安定した出力電圧ＶＯＵＴを得ることができる。

さらに本実施の形態の電圧発生回路は、トランジスタとしてＮ型のもののみを用いて構成されているので、製造工程の簡略化および製造コストの削減に寄与できることは言うまでもない。

＜実施の形態２＞
実施の形態１においては、電圧発生回路が備えるチャージポンプ回路として、１段の単位チャージポンプ回路ＣＰのみから成るものを示したが、本発明は多段のチャージポンプ回路に対しても適用可能である。本実施の形態では、その構成例を示す。

図４は、実施の形態２に係る電圧発生回路の回路図である。図４のように当該電圧発生回路が有するチャージポンプ回路は、複数（ｎ個）の単位チャージポンプ回路ＣＰ₁〜ＣＰ_nが縦続接続した多段のチャージポンプ回路である。なお図４は、チャージポンプ回路の段数ｎは奇数の例を示している。つまりこのチャージポンプ回路は、クロック信号ＣＬＫ１〜ＣＬＫ４の振幅をＶＤＤとすると、（ｎ＋１）・ＶＤＤ（但し、ｎ＝１，３，５，…）の高電圧を発生することができる。

図４から分かるように、縦続接続した単位チャージポンプ回路ＣＰ₁〜ＣＰ_nは全て図１に示した単位チャージポンプ回路ＣＰと同じ回路構成を有している。但し、単位チャージポンプ回路ＣＰ₁〜ＣＰ_nの中には、その制御端子ＳＡ，ＳＢにそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力されるものと、それぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力されるものとが含まれており、両者が交互に縦続接続される。

つまり図４のように、最終段である単位チャージポンプ回路ＣＰ_nに、クロック信号ＣＬＫ１，ＣＬＫ２が入力されるのであれば、その最終段から遡って奇数段目のものには、クロック信号ＣＬＫ３，ＣＬＫ４が入力され、偶数段目のものにはクロック信号ＣＬＫ１，ＣＬＫ２が入力される。ここではｎが奇数であるので、最前段の単位チャージポンプ回路ＣＰ₁にはクロック信号ＣＬＫ１，ＣＬＫ２が入力される。

そうすることにより、各段の単位チャージポンプ回路は、自己の前段の出力電圧をＶＤＤ（クロック信号ＣＬＫ１〜ＣＬＫ４の振幅をＶＤＤと仮定）だけ大きくして、次段に供給することができる。その結果、最終段である単位チャージポンプ回路ＣＰ_nの出力ノード（ノードＮＡ_n）に、（ｎ＋１）・ＶＤＤの高電圧を得ることができる。

なお、図４のように最終段の単位チャージポンプ回路ＣＰ_nにクロック信号ＣＬＫ１，ＣＬＫ２が入力される場合には、出力制御回路の制御端子ＳＸ，ＳＹにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。出力制御回路および出力回路については、その構成および動作とも、実施の形態１と同様であるので、ここでの説明は省略する。

本実施の形態においても、チャージポンプ回路の出力電圧（単位チャージポンプ回路ＣＰ_nの出力電圧）が昇圧される期間内に、出力トランジスタＱＯＵＴが非飽和領域でオンするように動作するので、実施の形態１と同様の効果が得られる。

また図５は、チャージポンプ回路の段数ｎが偶数の場合における電圧発生回路の回路図である。つまりこのチャージポンプ回路は、クロック信号ＣＬＫ１〜ＣＬＫ４の振幅をＶＤＤとすると、（ｎ＋１）・ＶＤＤ（但し、ｎ＝２，４，６，…）の高電圧を発生することができる。

この場合も、図５のように最終段である単位チャージポンプ回路ＣＰ_nに、クロック信号ＣＬＫ１，ＣＬＫ２が入力されるのであれば、その最終段から遡って奇数段目のものには、クロック信号ＣＬＫ３，ＣＬＫ４が入力され、偶数段目のものにはクロック信号ＣＬＫ１，ＣＬＫ２が入力される。ここではｎが偶数であるので、最前段の単位チャージポンプ回路ＣＰ₁にはクロック信号ＣＬＫ３，ＣＬＫ４が入力される。そうすることにより、最終段である単位チャージポンプ回路ＣＰ_nの出力ノード（ノードＮＡ_n）において、（ｎ＋１）・ＶＤＤの高電圧を得ることができる。

なお図５のように最終段の単位チャージポンプ回路ＣＰ_nにクロック信号ＣＬＫ１，ＣＬＫ２が入力される場合には、出力制御回路の制御端子ＳＸ，ＳＹにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。

＜実施の形態３＞
図１の電圧発生回路が負荷に供給する電流（負荷電流）は、出力トランジスタＱＯＵＴがオンになる時刻ｔ₅〜ｔ₆（図２）には、容量素子ＣＡと容量素子ＣＯＵＴの両方から供給されるが、それ以外の期間では出力トランジスタＱＯＵＴがオフであるため容量素子ＣＯＵＴからのみ供給される。このため、出力トランジスタＱＯＵＴがオンの期間とオフの期間とで、出力電圧に一定の差が生じる。「リップル電圧」と呼ばれる出力電圧の変動が生じる。本実施の形態ではこの出力電圧変動を低減するための電圧発生回路について説明する。

図６は実施の形態３に係る電圧発生回路の回路図である。ここでも説明の簡単のため、チャージポンプ回路が、単位チャージポンプ回路ＣＰの１段のみで構成された例を示す。同図に示すように当該電圧発生回路は、図１のものと同様の出力制御回路および出力回路を２つ有している。即ち、単位チャージポンプ回路ＣＰのノードＮＡに接続した第１出力制御回路および第１出力回路と、ノードＮＢに接続した第２出力制御回路および第２出力回路とを備えている。図６の回路においては、容量素子ＣＢはノードＮＢの昇圧容量として働くだけでなく、容量素子ＣＡと同様にポンピング容量としても働く。

第１出力制御回路および第１出力回路は、図１の出力制御回路および出力回路と全く同じであるので説明は省略する。なお、図６においては、第２出力制御回路ならびに第２出力回路との区別を容易にするために、第１出力制御回路および第１出力回路の構成要素の参照符号には添え字「ａ」を付している（第２出力制御回路および第２出力回路の構成要素の参照符号には添え字「ｂ」を付している）。なお、出力端子ＯＵＴに接続される容量素子ＣＯＵＴは、第１および第２出力回路で共有されている。

第２出力制御回路および第２出力回路は、ノードＮＢに接続されていることを除いては、図１の出力制御回路および出力回路と同様の構成を有している。即ち、第２出力回路は、ノードＮＢと出力端子ＯＵＴとの間に接続した出力トランジスタＱＯＵＴ_bを備えている。

また第２出力制御回路のトランジスタＱＸ_bは、単位チャージポンプ回路ＣＰのノードＮＢと出力トランジスタＱＯＵＴ_bのゲートが接続するノード（「ノードＮＸ_b」と定義）との間に接続する。トランジスタＱＹ_bは、ノードＮＢとトランジスタＱＸ_bのゲートが接続するノード（「ノードＮＹ_b」と定義）との間に接続し、そのゲートはノードＮＸ_bに接続している。容量素子ＣＸ_bは、ノードＮＸ_bと制御端子ＳＸ_bとの間に接続され、容量素子ＣＹ_bはノードＮＹ_bと制御端子ＳＹ_bとの間に接続される。このように第２出力回路の出力トランジスタＱＯＵＴ_bは、ノードＮＸ_bの電位によって制御されることとなる。

但し、本実施の形態の電圧発生回路を駆動する制御信号としては、それぞれ活性化するタイミングにずれがある６つのクロック信号ＣＬＫ１〜ＣＬＫ６が用いられる。当該クロック信号ＣＬＫ１〜ＣＬＫ６の波形を図７に示す。

図７に示すように、クロック信号ＣＬＫ１〜ＣＬＫ６の活性期間は以下のような関係になる。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは互いに活性期間が重ならず、クロック信号ＣＬＫ３とクロック信号ＣＬＫ４とは互いに活性期間が重ならないのは実施の形態１と同様であるが、さらにクロック信号ＣＬＫ５とクロック信号ＣＬＫ６とも互いに活性期間が重ならない。またクロック信号ＣＬＫ１の活性期間はクロック信号ＣＬＫ４の活性期間内に含まれ、クロック信号ＣＬＫ３の活性期間はクロック信号ＣＬＫ２の活性期間内に含まれるのは実施の形態１と同様であるが、さらにクロック信号ＣＬＫ５の活性期間はクロック信号ＣＬＫ１の活性期間内に含まれる。以下、簡単のため、クロック信号ＣＬＫ１〜ＣＬＫ６の振幅は全てＶＤＤであると仮定して説明する。

図６のように、単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢにはそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力され、第１電圧制御回路の制御端子ＳＸ_a，ＳＹ_aにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力され、第２電圧制御回路の制御端子ＳＸ_b，ＳＹ_bにはそれぞれクロック信号ＣＬＫ５，ＣＬＫ６が入力される。

以上の構成から分かるように、第１出力制御回路および第１出力回路は、図１の出力制御回路および出力回路と全く同じ動作を行う。

一方、第２出力制御回路および第２出力回路の動作もそれとほぼ同じであるが、動作タイミングが異なっている。即ち、第２出力制御回路は、単位チャージポンプ回路ＣＰのノードＮＢの電圧がクロック信号ＣＬＫ１に応じて２・ＶＤＤに昇圧されている期間（図３の時刻ｔ₁〜ｔ₂）内に、クロック信号ＣＬＫ５に応じてノードＮＸ_bのレベルを３・ＶＤＤに上昇させ、それにより第２出力回路の出力トランジスタＱＯＵＴ_bを非飽和領域でオンにする。

つまり本実施の形態によれば、クロック信号ＣＬＫ３の活性期間には、第１出力回路の出力トランジスタＱＯＵＴ_aが非飽和領域でオンになり、容量素子ＣＯＵＴと容量素子ＣＡの２つから負荷電流が供給される。またクロック信号ＣＬＫ５の活性期間には、第２出力回路の出力トランジスタＱＯＵＴ_bが非飽和領域でオンになり、容量素子ＣＯＵＴと容量素子ＣＢの２つから負荷電流が供給される。つまり、実施の形態１に比べ、出力端子ＯＵＴからのみ負荷電流が供給される期間すなわち出力電圧の低下が生じ易い期間が短くなるので、出力電圧変動を低減することができる。

＜実施の形態４＞
本実施の形態では、多段のチャージポンプ回路を有する電圧発生回路に対して、実施の形態３を適用する。

図８は、実施の形態４に係る電圧発生回路の回路図である。図４のように当該電圧発生回路では、第１出力制御回路および第１出力回路は、クロック信号ＣＬＫ１〜ＣＬＫ４により駆動される単位チャージポンプ回路ＣＰ_1a〜ＣＰ_naから成るｎ段のチャージポンプ回路に接続している。ここでチャージポンプ回路の段数ｎは奇数であり、その最終段である単位チャージポンプ回路ＣＰ_naからは、（ｎ＋１）・ＶＤＤ（但し、ｎ＝１，３，５，…）の高電圧が出力される。

また第２出力制御回路および第２出力回路は、クロック信号ＣＬＫ３〜ＣＬＫ６により駆動される単位チャージポンプ回路ＣＰ_2b〜ＣＰ_nbから成るｎ−１段のチャージポンプ回路に接続している。その最前段の単位チャージポンプ回路ＣＰ_2bはクロック信号ＣＬＫ５，ＣＬＫ６で駆動されており、その入力ノードは、クロック信号ＣＬＫ１，ＣＬＫ２で駆動される単位チャージポンプ回路ＣＰ_1aのノードＮＢ₁に接続される。単位チャージポンプ回路ＣＰ_1aのノードＮＢ₁は、２・ＶＤＤに昇圧されるので、実質的には単位チャージポンプ回路ＣＰ_1a，ＣＰ_2b〜ＣＰ_nbによりｎ段のチャージポンプ回路が構成されている。

図８の如く、第１出力回路が接続する多段チャージポンプ回路の最終段である単位チャージポンプ回路ＣＰ_naは、その制御端子ＳＡ_na，ＳＢ_naにそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力される。一方、第２出力制御回路が接続する多段チャージポンプ回路の最終段である単位チャージポンプ回路ＣＰ_nbは、その制御端子ＳＡ_nb，ＳＢ_nbにそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。つまり、両者は出力電圧が昇圧されるタイミングが互いに異なるものである。

第１出力制御回路は、図６と同様にクロック信号ＣＬＫ３，ＣＬＫ４により駆動され、単位チャージポンプ回路ＣＰ_naの出力電圧が昇圧される期間内に第１出力回路の出力トランジスタＱＯＵＴ_aを非飽和領域でオンにする。また第２出力制御回路は、クロック信号ＣＬＫ５，ＣＬＫ６により駆動され、単位チャージポンプ回路ＣＰ_nbの出力電圧が昇圧される期間内に第２出力回路の出力トランジスタＱＯＵＴ_bを非飽和領域でオンにする。

よって出力端子ＯＵＴには、クロック信号ＣＬＫ３の活性期間には容量素子ＣＯＵＴと容量素子ＣＡ_naの２つから負荷電流が供給され、クロック信号ＣＬＫ５の活性期間には、容量素子ＣＯＵＴと容量素子ＣＡ_nbの２つから負荷電流が供給される。つまり実施の形態３と同様に、出力端子ＯＵＴからのみ負荷電流が供給される期間すなわち出力電圧の低下が生じ易い期間が短くなるので、出力電圧変動を低減することができる。

またこの場合、第１出力回路が接続する多段チャージポンプ回路では、最終段である単位チャージポンプ回路ＣＰ_naから遡って奇数段目の単位チャージポンプ回路の制御端子ＳＡ，ＳＢにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力され、同じく遡って偶数段目の単位チャージポンプ回路の制御端子ＳＡ，ＳＢにはそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力される。ここではｎは奇数であるので、最前段の単位チャージポンプ回路ＣＰ_1aにはクロック信号ＣＬＫ１，ＣＬＫ２が入力される。

また第２出力回路が接続する多段チャージポンプ回路では、最終段である単位チャージポンプ回路ＣＰ_nbから遡って奇数段目の単位チャージポンプ回路の制御端子ＳＡ，ＳＢにはそれぞれクロック信号ＣＬＫ５，ＣＬＫ６が入力され、同じく遡って偶数段目の単位チャージポンプ回路の制御端子ＳＡ，ＳＢにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。

先に述べたように、第２出力回路が接続する多段チャージポンプ回路の最前段は、最終段である単位チャージポンプ回路ＣＰ_nbから遡って奇数段目となる単位チャージポンプ回路ＣＰ_2bであり、図８の如くその入力ノードは単位チャージポンプ回路ＣＰ_1a（単位チャージポンプ回路ＣＰ_naから遡って偶数段目）のノードＮＡ_1aに接続される。このように構成可能な理由は、図７に示したように、単位チャージポンプ回路ＣＰ_2bのノードＮＢ_2bを昇圧するクロック信号ＣＬＫ５の活性期間が、単位チャージポンプ回路ＣＰ_1aのノードＮＡ_1aを昇圧するクロック信号ＣＬＫ１の活性期間内に含まれる関係にあるからである。

また図９は、第１出力回路および第２出力回路のそれぞれに、互いに出力電圧が昇圧されるタイミングの異なる段数ｎが偶数の多段チャージポンプ回路を接続させた場合の電圧発生回路の回路図である。つまりこのチャージポンプ回路は、（ｎ＋１）・ＶＤＤ（但し、ｎ＝２，４，６，…）の高電圧を発生することができる。

図９の構成はほぼ図８と同様であるが、ｎが偶数であるため、第１出力回路に接続したクロック信号ＣＬＫ１〜ＣＬＫ４で駆動される多段チャージポンプ回路の最前段である単位チャージポンプ回路ＣＰ_1aの制御端子ＳＡ_1a，ＳＢ_1aには、それぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力されることとなる。一方、第２出力回路に接続したクロック信号ＣＬＫ３〜ＣＬＫ６で駆動される多段チャージポンプ回路の最前段である単位チャージポンプ回路ＣＰ_1bの制御端子ＳＡ_1b，ＳＢ_1bには、それぞれクロック信号ＣＬＫ５，ＣＬＫ６が入力されることとなる。

上で説明したように、ｎが奇数の場合（図８）には、単位チャージポンプ回路ＣＰ_2bの入力端を単位チャージポンプ回路ＣＰ_1aのノードＮＡ_1aに接続させ、２つの多段チャージポンプ回路の最前段を単位チャージポンプ回路ＣＰ_1aに共通化することが可能であった。しかし図９のようにｎが偶数の場合には、単位チャージポンプ回路ＣＰ_2bも単位チャージポンプ回路ＣＰ_1aも共にクロック信号ＣＬＫ３，ＣＬＫ４により駆動されるため、単位チャージポンプ回路ＣＰ_2bのノードＮＢ_2bを昇圧するクロック信号の活性期間が、単位チャージポンプ回路ＣＰ_1aのノードＮＢ_1aを昇圧するクロック信号の活性期間内に含まれる関係にならず（それらは共にクロック信号ＣＬＫ３である）、そのようにはできない。そのため図９の如く、単位チャージポンプ回路ＣＰ_2bの前段には、単位チャージポンプ回路ＣＰ_1aとは別に、入力ノードが入力端子ＶＩに接続しクロック信号ＣＬＫ５，ＣＬＫ６により駆動される単位チャージポンプ回路ＣＰ_1bが設けられる。

＜実施の形態５＞
例えば特許文献１の図８に、Ｐ型トランジスタを用いて構成された、負極性の高電圧を発生する電圧発生回路が開示されている。正極性の高電圧発生回路の場合と同様に、チャージポンプ回路の最終段の出力ノードと出力端子との間には、電流の逆流を防止する目的でダイオード接続されたＰ型トランジスタが接続されており、このため出力電圧にしきい値電圧分の損失が生じていた。本発明はそのようなＰ型トランジスタを用いて形成される電圧発生回路に対しても適用可能であり、本実施の形態ではその一例を示す。

図１０は、実施の形態５に係る電圧発生回路の回路図であり、本発明を、Ｐ型トランジスタで構成された負極性の電圧発生回路に適用した例を示している。この場合も電圧発生回路は、チャージポンプ回路と、その出力電圧を出力端子ＯＵＴに供給する出力回路と、当該出力回路を制御する出力制御回路とから成っている。ここでは簡単のため、チャージポンプ回路として、単位チャージポンプ回路ＣＰの１段のみから成るものを用いている。

図１と比較して分かるように、図１０のチャージポンプ回路、出力回路および出力制御回路は、トランジスタとしてＰ型ＴＦＴに変更されていることを除いては、図１に示したものとほぼ同様の回路構成を有している。

単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢにはそれぞれ制御信号としてクロック信号ＣＬＫ１，ＣＬＫ２が入力され、出力制御信号の制御端子ＳＸ，ＳＹにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。

クロック信号ＣＬＫ１〜ＣＬＫ４の活性期間の相互関係は、Ｎ型トランジスタを用いた場合と同じである。但しＰ型ＴＦＴは、そのゲートがＨレベルの間は非活性状態（オフ状態）になり、それがＬレベルになると活性状態（オン状態）になるので、本実施の形態のようにＰ型ＴＦＴを用いてチャージポンプ回路を構成した場合には、制御信号（クロック信号ＣＬＫ１〜ＣＬＫ４）の活性期間は、Ｌレベルになる期間として定義される。従って本実施の形態では図１１に示すように、クロック信号ＣＬＫ１〜ＣＬＫ４のそれぞれは、図２に対して反転した波形になる。

なお、入力端子ＶＩに供給する電位は、トランジスタＱＡ，ＱＢが、図１に示したトランジスタＱＡ，ＱＢと逆特性の電圧で同じ動作をする範囲内のものであれば任意であるが、ここでは基準電位ＶＳＳ（＝０Ｖ）が供給されるものとする。この場合、クロック信号ＣＬＫ１〜ＣＬＫ４の振幅が全てＶＤＤであると仮定すると、単位チャージポンプ回路ＣＰは−ＶＤＤの出力電圧を発生することができる。

図１０の電圧発生回路は、各ノードの電圧の極性が逆になるものの、図１の回路と同様に動作する（ここでの説明は省略する）。即ち本実施の形態においては、単位チャージポンプ回路ＣＰの出力電圧が、クロック信号ＣＬＫ２によって負方向に昇圧される期間（ノードＮＡの電位がクロック信号ＣＬＫ２に応じて引き下げられる期間）内に、出力制御回路が、出力回路の出力トランジスタＱＯＵＴを非飽和領域でオンにする。よって、出力端子ＯＵＴには、出力トランジスタＱＯＵＴのしきい値電圧分の損失を伴わない負極性の電圧が出力され、実施の形態１と同様の効果が得られる。

図示は省略するが、実施の形態２〜４の電圧発生回路に対しても、Ｎ型トランジスタをＰ型トランジスタに置き換えると共に、制御信号（クロック信号ＣＬＫ１〜ＣＬＫ６）の極性を反転させれば、負極性の高電圧を発生する電圧発生回路とすることができる。

＜実施の形態６＞
上記したように、例えば特許文献３の図１３に示されているシフトレジスタは、その電源となる電圧信号（Ｖ１，Ｖ２）の正負の極性を反転することによって、信号のシフト方向を反転可能なものである。電源の極性の変更は、機械的なスイッチ等を用いたハードウェア的な手法で可能であるが、制御信号の波形を変更する電気的（ソフトウェア的）な手法の方が、容易に実行可能であり、またその自動化も行い易いという利点がある。

図１２および図１３は、実施の形態６に係る電圧発生回路の回路図である。当該電圧発生回路は、それに入力する制御信号の波形を変更することによって、正極性の電圧（正電圧）と負極性の電圧（負電圧）とを切り換えて生成することができるものである。両図は同じ回路を示しているが、図１２には正電圧の発生を行う場合（第１の動作モード）における制御信号入力を示しており、図１３には負電圧の発生を行う場合（第２の動作モード）における制御信号入力を示している。

図１２および図１３に示すように当該電圧発生回路も、チャージポンプ回路、出力回路および出力制御回路を備えている。ここでも簡単のため、チャージポンプ回路としては、単位チャージポンプ回路ＣＰの１段のみから成るものを用いている。

単位チャージポンプ回路ＣＰの回路構成は、図１に示したものに対し、ノードＮＡとＮＢとの間に接続し、ゲートが当該チャージポンプの入力ノード（入力端子ＶＩ）に接続したトランジスタＱＣが設けられる。また出力制御回路には、ノードＮＸとノードＮＹとの間に接続し、ゲートがチャージポンプ回路の出力ノード（ノードＮＡ）に接続したトランジスタＱＺが設けられている。

まず図１２を参照し、正電圧を生成する第１の動作モードについて説明する。第１の動作モードでは、図１と同様に、単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢにそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力され、出力制御回路の制御端子ＳＸ，ＳＹにはそれぞれクロック信号ＣＬＫ３，ＣＬＫ４が入力される。

この場合、上述のΔＶ（負荷電流（出力端子ＯＵＴから負荷へ流れた電流）に伴う電圧の下降分）が、トランジスタＱＣ，ＱＺのしきい値電圧Ｖｔｈよりも小さければ、トランジスタＱＣ、ＱｎＺはオフとなり、この電圧発生回路の動作は図１のものと同じになる。

次に図１３を参照し、負電圧を生成する第２の動作モードについて説明する。上記の第１の動作モード（図１２）に対して、単位チャージポンプ回路ＣＰおよび出力制御回路に供給する制御信号を変更している。

即ち単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢには、それぞれクロック信号ＣＬＫ１，ＣＬＫ４が入力される。出力制御回路の制御端子ＳＸにはクロック信号ＣＬＫ３が入力される。また出力制御回路の制御端子ＳＹは一定電位に固定されるが、この例ではそれを基準電位ＶＳＳに固定している。そして入力端子ＶＩには、クロック信号ＣＬＫ２が入力される。

図１４は、実施の形態６に係る電圧発生回路の第２の動作モードにおける動作を示す図である。同図を参照して、負電圧の発生動作について説明する。

ここでは、クロック信号ＣＬＫ１〜ＣＬＫ４全てのＨレベルは電源電位ＶＤＤであり、Ｌレベルは基準電位ＶＳＳ（＝０Ｖ）であるとする。また電圧発生回路を構成するトランジスタのしきい値電圧は全てＶｔｈであるとする。

クロック信号ＣＬＫ１〜ＣＬＫ４が所定回数入力された後の定常状態を想定する。定常状態では、図１４の如く、クロック信号ＣＬＫ１が立ち上がる時刻ｔ₁の直前では、単位チャージポンプ回路ＣＰのノードＮＡ，ＮＢのレベルは共にＶＳＳ＋ΔＶとなる。ΔＶは、負荷電流（ここでは負荷から流入してきた電流）に伴う電荷の流入分に相当する電圧である。このときトランジスタＱＡ，ＱＢは、ゲート・ソース間が同電位になるのでオフ状態である。時刻ｔ₁の直前では、トランジスタＱＣのゲートに入力されるクロック信号ＣＬＫ２のレベルはＶＳＳであるので、トランジスタＱＣはオフしている。

また出力制御回路では、このときノードＮＸ，ＮＹのレベルは共に−ＶＤＤ＋ΔＶとなっており（詳細は後述する）、トランジスタＱＸ，ＱＹはオフ状態である。

そして時刻ｔ₁でクロック信号ＣＬＫ１がＨレベルになると、容量素子ＣＢを介した結合によりノードＮＢのレベルはＶＤＤ＋ΔＶに上昇する。その結果、トランジスタＱＡのゲート・ソース間電圧（ノードＮＡとノードＮＢとの間の電圧）がＶＤＤ＋ΔＶとなり、トランジスタＱＡがオンになる。このときのトランジスタＱＡは、上記（２）式の条件を満たすこととなり、非飽和領域で動作する。そのためノードＮＡのレベルは、ＶＳＳ＋ΔＶからＶＳＳ（このときのクロック信号ＣＬＫ２のレベル）に下降する。即ち、負荷電流に伴う電圧上昇分＋ΔＶを補償する電荷がトランジスタＱＡを通して容量素子ＣＡから入力端子ＶＩに放電される。

また、トランジスタＱＢはゲート・ソース間電圧（ノードＮＡと入力端子ＶＩとの間の電圧）が最大でΔＶ（＜Ｖｔｈ）なのでオフを維持し、ノードＮＢのレベルに影響を与えない。

時刻ｔ₂でクロック信号ＣＬＫ１がＬレベルになると、容量素子ＣＢを介した結合によりノードＮＢのレベルがＶＤＤ＋ΔＶからＶＳＳ＋ΔＶに降下し、トランジスタＱＡがオフになる。トランジスタＱＢはゲート・ソース間電圧（ノードＮＡと入力端子ＶＩとの間の電圧）が０なので、オフが維持される。

時刻ｔ₃で、クロック信号ＣＬＫ２がＨレベルになると、トランジスタＱＣがオンになり、ノードＮＡとノードＮＢとの間が電気的に接続される。トランジスタＱＣがオンする直前はノードＮＡのレベルはＶＳＳ、ノードＮＢのレベルはＶＳＳ＋ΔＶであるが、トランジスタＱＣがオンになるとノードＮＢのレベルがノードＮＡのレベル（ＶＳＳ）へと遷移する。何故なら、ノードＮＡに接続した容量素子ＣＡは、チャージポンプ回路の出力ノードを昇圧するチャージポンプ容量（ポンピングキャパシタ）として設けられているので、専らトランジスタＱＡのゲート電圧を昇圧するための容量素子ＣＢよりも容量値が充分大きく設定されているためである。

なお、負電圧の生成はこの後のステップで行われるが、クロック信号ＣＬＫ２の活性期間である時刻ｔ₃〜ｔ₈の間はトランジスタＱＣはオン状態に維持される。その間はノードＮＡ，ＮＢは同電位となるのでトランジスタＱＢのゲート・ソース間電圧は０であり、トランジスタＱＢはオフに維持される。即ち、トランジスタＱＢは負電圧の生成過程には寄与しない。

時刻ｔ₄で、クロック信号ＣＬＫ４がＬレベルになると、容量素子ＣＡを介した結合によりノードＮＡのレベルがＶＳＳから−ＶＤＤに下降する（ノードＮＡの寄生容量が容量素子ＣＡに比べて充分小さいと仮定）。このノードＮＡのレベル変化はトランジスタＱＣを通してノードＮＢに伝達され、ノードＮＢのレベルも−ＶＤＤになる。また上記のようにこのときノードＮＸ，ＮＹは−ＶＤＤ＋ΔＶであるので、トランジスタＱＺはオフになる。つまりノードＮＸとノードＮＹとが、電気的に分離される。

そして時刻ｔ₅でクロック信号ＣＬＫ３がＨレベルになると、容量素子ＣＸを介した結合によりノードＮＸのレベルが−ＶＤＤ＋ΔＶからＶＳＳ＋ΔＶに上昇する（ノードＮＸの寄生容量がＣＸＡに比べて充分小さいと仮定）。それにより出力トランジスタＱＯＵＴがオンし、単位チャージポンプ回路ＣＰが生成した負電圧（−ＶＤＤ）が出力電圧として出力端子ＯＵＴに供給される。このとき出力トランジスタＱＯＵＴは非飽和領域で動作するので、しきい値電圧分の損失を伴わない。また時刻ｔ₅では、トランジスタＱＹもオンするので、ノードＮＹのレベルはノードＮＡと同じ−ＶＤＤとなる。

但しその後は、出力端子ＯＵＴからノードＮＡへ負荷電流が流入し、それにより容量素子ＣＡが充電されるため、ノードＮＡのレベルは応じて−ＶＤＤから上昇する。またノードＮＹのレベルもノードＮＡに追随して上昇する。

そして時刻ｔ₆でクロック信号ＣＬＫ３がＬレベルになると、容量素子ＣＸを介した結合によりノードＮＸのレベルがＶＳＳ＋ΔＶから−ＶＤＤ＋ΔＶに下降する。応じてトランジスタＱＯＵＴがオフとなりノードＮＡの電圧上昇は停止する。この時刻ｔ₅〜ｔ₆間のノードＮＡの上昇分が上述してきたΔＶとなる。つまり時刻ｔ₆におけるノードＮＡのレベルは、−ＶＤＤ＋ΔＶである。

なお出力端子ＯＵＴのレベルはほぼノードＮＡと同じになるが、実際には出力トランジスタＱＯＵＴのオン抵抗による電圧上昇が生じるので、−ＶＤＤ＋ΔＶよりも若干高くなる。

また時刻時刻ｔ₆ではトランジスタＱＹもオフになるが、ノードＮＹのレベルはノードＮＡと同じ−ＶＤＤ＋ΔＶとなっている。

そして時刻ｔ₇でクロック信号ＣＬＫ４がＨレベルになると、チャージポンプ回路の容量素子ＣＡを介した結合により、ノードＮＡのレベルが−ＶＤＤ＋ΔＶからＶＳＳ＋ΔＶに上昇する。このときトランジスタＱＣがオンしているので、ノードＮＢのレベルもノードＮＡと同じＶＳＳ＋ΔＶになる。応じて、出力制御回路のトランジスタＱＺがオンになり、ノードＮＸがノードＮＹと同じレベル（−ＶＤＤ＋ΔＶ）に再び設定される（リフレッシュされる）。

時刻ｔ₈でクロック信号ＣＬＫ２がＬレベルになると、トランジスタＱＣがオフになりノードＮＡとノードＮＢとの間は電気的に分離される。この結果、上記した時刻ｔ₁の直前の状態に戻る。

時刻ｔ₉以降は、上で説明した時刻ｔ₁〜ｔ₈における動作が繰り返される。なお、図１４より明らかなように、トランジスタＱＸのゲート（ノードＮＹ）の電位はほぼ−ＶＤＤ＋ΔＶに維持されるので、当該トランジスタＱＸは第２の動作モードには働かない。

以上のように、負電圧を発生する第２の動作モード時においても、チャージポンプ回路の出力電圧が負方向に昇圧される期間（ノードＮＡの電位がクロック信号ＣＬＫ４に応じて引き下げられる期間）内に、出力制御回路が、出力回路の出力トランジスタＱＯＵＴを非飽和領域でオンにする。よって、出力端子ＯＵＴには、出力トランジスタＱＯＵＴのしきい値電圧分の損失を伴わない負極性の電圧が出力され、実施の形態１と同様の効果が得られる。

また本実施の形態によれば、１つの電圧発生回路を用いて、チャージポンプ回路および出力制御回路に供給する制御信号（クロック信号ＣＬＫ１〜ＣＬＫ４）の波形を変更することにより、正電圧および負電圧を切り替えて発生することができる。また上記のように、正電圧の発生時（第１の動作モード）でも負電圧の発生時（第２の動作モード）でも、実施の形態１と同様の効果が得られる。即ち、電気的（ソフトウェア的）な手法により出力電圧の極性を変更可能であり、且つ、その出力電圧に出力トランジスタのしきい値電圧の損失を伴わない電圧発生回路が得られる。

なお、制御信号（クロック信号ＣＬＫ１〜ＣＬＫ４）の変更は、単結晶シリコン基板に形成される半導体集積回路（図示せず）を用いて、電気的（ソフトウェア的）に行うことができる。

図１２および図１３においては、説明の簡単のため、チャージポンプ回路として単位チャージポンプ回路ＣＰの１段のみから成るものを用いていたが、もちろん多段のチャージポンプ回路とすることもできる。

図１５および図１６に、本実施の形態を多段のチャージポンプ回路を有する電圧発生回路に適用した例を示す。ここでは負電圧を発生する第２の動作モードにおける制御信号入力のみを示しており、図１５はチャージポンプ回路の段数ｎが奇数、図１６は段数ｎが偶数の場合の例である。上記したように、正電圧を発生する第１の動作モードではトランジスタＱＣ，ＱＺはオフしたままであるため、実質的に実施の形態１の電圧発生回路と等価になり、多段のチャージポンプ回路を適用した場合も図４および図５で示したものと同様でよいのでここでの図示は省略する。

第２の動作モードにおいて、チャージポンプ回路の段数ｎが奇数の場合、図１５のように最終段である単位チャージポンプ回路ＣＰ_nに、クロック信号ＣＬＫ１，ＣＬＫ４が入力されるのであれば、その最終段から遡って奇数段目のものには、クロック信号ＣＬＫ３，ＣＬＫ２が入力され、偶数段目のものにはクロック信号ＣＬＫ１，ＣＬＫ４が入力される。そして最前段の単位チャージポンプ回路ＣＰ₁には、クロック信号ＣＬＫ１，ＣＬＫ４が入力されると共に、その入力ノード（入力端子ＶＩ）にはクロック信号ＣＬＫ２が供給される。

一方、チャージポンプ回路の段数ｎが偶数の場合も、図１６のように最終段である単位チャージポンプ回路ＣＰ_nに、クロック信号ＣＬＫ１，ＣＬＫ４が入力されるのであれば、その最終段から遡って奇数段目のものには、クロック信号ＣＬＫ３，ＣＬＫ２が入力され、偶数段目のものにはクロック信号ＣＬＫ１，ＣＬＫ４が入力される。但し最前段の単位チャージポンプ回路ＣＰ₁には、クロック信号ＣＬＫ３，ＣＬＫ２が入力されることになるので、その入力ノード（入力端子ＶＩ）にはクロック信号ＣＬＫ４が供給される。

また、本実施の形態に係る電圧発生回路は、Ｐ型トランジスタを用いて構成することも可能である。即ち図１２および図１３に示した回路に対し、図１７のようにＮ型トランジスタをＰ型トランジスタに置き換えると共に、制御信号（クロック信号ＣＬＫ１〜ＣＬＫ６）の極性を反転させればよい。

但し、Ｐ型トランジスタにより構成された電圧発生回路は、各ノードの極性がＮ型トランジスタを用いた場合と逆になる。つまり正電圧を発生させる場合には、図１３と同じように、単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢにそれぞれクロック信号ＣＬＫ１，ＣＬＫ４を入力すると共にその入力ノードにクロック信号ＣＬＫ２を入力し、出力制御回路の制御端子ＳＸにクロック信号ＣＬＫ３を入力すると共に制御端子ＳＹを一定電位に固定する。逆に、負電圧を発生させる場合には、図１２と同じように、単位チャージポンプ回路ＣＰの制御端子ＳＡ，ＳＢにそれぞれクロック信号ＣＬＫ１，ＣＬＫ４を入力し、出力制御回路の制御端子ＳＸ，ＳＹにそれぞれクロック信号ＣＬＫ３，ＣＬＫ４を入力する（図１７参照）。

図示は省略するが、もちろん図１７の電圧発生回路についても、多段のチャージポンプ回路を適用することは可能である。

＜実施の形態７＞
本実施の形態では、本発明の電圧発生回路を画像表示装置のゲート線駆動回路の電源として適用した例を示す。

図１８は当該表示装置の構成を示す図であり、Ｎ型トランジスタを用いて形成された液晶表示装置を示している。当該表示装置は、画素アレイ部２０、ゲート線駆動回路（走査線駆動回路）１１０、ソースドライバ１００とを備える。さらに、ゲート線駆動回路にその動作を規定する駆動制御信号や電源を供給するための、正電圧発生回路１２０、負電圧発生回路１３０、レベルシフタ１４０が設けられる。

画素アレイ部２０は、行列状に配設された複数の画素２５により構成される。画素の行（画素ライン）の各々にはそれぞれゲート線ＧＬが配設され、また、画素の列（画素列）の各々にはそれぞれデータ線ＤＬがそれぞれ設けられる。

図１８の如く、画素２５は、液晶素子２８、当該液晶素子２８を選択するためのＮ型トランジスタ２６、および表示データを保持するための容量素子２７から構成されている。トランジスタ２６は、データ線ＤＬと画素ノードＮｐとの間に接続され、そのゲートはゲート線ＧＬに接続される。液晶素子２８および容量素子２７は、それぞれ画素ノードＮｐと共通電極ノードＮｃとの間に接続される。

ソースドライバ１００は、単結晶シリコン基板に形成され、画素２５に書き込むための表示データを出力する半導体集積回路（ＩＣ）である。ゲート線駆動回路１１０は、画素２５を選択するための信号（選択信号）を出力し、ゲート線を走査するものであり、例えば特許文献４の図１に開示されているような、Ｎ型トランジスタで構成されたものが使用される。

正電圧発生回路１２０および負電圧発生回路１３０は、それぞれゲート線駆動回路１００に高圧側、低圧側の電源を供給するものである。本発明のＮ型トランジスタで構成される電圧発生回路は、正電圧発生回路１２０に適用される。よって、当該電圧発生回路１２０には制御信号としてのクロック信号ＣＬＫ１ｐ〜ＣＬＫ４ｐが入力される。

また負電圧発生回路１３０は、例えば特許文献５の図１８に開示されたものが使用可能である。これも４相のクロック信号ＣＬＫ１ｎ〜ＣＬＫ４ｎを用いて駆動される。ＣＬＫ１ｎ〜ＣＬＫ４ｎは、それぞれ特許文献５の図１９に示される４つの制御信号φＰ，φＣＰ，φＣＴ，φＣＦＴに対応するものであるが、それらの波形と図２のクロック信号ＣＬＫ１〜ＣＬＫ４とを比較すると、φＰ＝ＣＬＫ１，φＣＰ＝ＣＬＫ４，φＣＴ＝ＣＬＫ３，φＣＦＴ＝ＣＬＫ２に相当することが分かる。

従って、クロック信号ＣＬＫ１ｐ〜ＣＬＫ４ｐをそれぞれ図２のクロック信号ＣＬＫ１〜ＣＬＫ４とすると共に、それを基準にしてクロック信号ＣＬＫ１ｎ〜ＣＬＫ４ｎをそれぞれ、ＣＬＫ１ｎ＝ＣＬＫ１ｐ、ＣＬＫ２ｎ＝ＣＬＫ４ｐ、ＣＬＫ３ｎ＝ＣＬＫ３ｐ、ＣＬＫ４ｎ＝ＣＬＫ２ｐとすれば、正電圧発生回路１２０と負電圧発生回路１３０とを、同一の４相のクロック信号（図２のクロック信号ＣＬＫ１〜ＣＬＫ４）を用いて駆動することができる。つまりクロック信号の発生回路の数を最小限に抑えることができ、また表示装置の外部入力端子数を削減することができる。

もちろん、クロック信号ＣＬＫ１ｐ〜ＣＬＫ４ｐおよびクロック信号ＣＬＫ１ｎ〜ＣＬＫ４ｎを、正電圧発生回路１２０および負電圧発生回路１３０にそれぞれ独立の制御信号として入力し、正負の電圧はそれぞれ独立に発生可能なようにしてもよい。

またレベルシフタ１４０は、ゲート線駆動回路１１０の動作を規定する２相のクロック信号φｉｎ，／φｏｕｔおよびスタートパルスＳＴｉｎのＨレベルおよびＬレベルのそれぞれを所定の電位にシフトするためのものである。当該レベルシフタとしても、例えば特許文献６の図１３に開示されるような、Ｎ型トランジスタを用いて構成されたものが用いられる。正電圧発生回路１２０および負電圧発生回路１３０は、このレベルシフタ１４０の電源としても使用されている。

以上のように、画素アレイ部２０、ゲート線駆動回路１１０、ソースドライバ１００、正電圧発生回路１２０、負電圧発生回路１３０およびレベルシフタ１４０を全て同一導電型（ここではＮ型）のトランジスタを用いて構成することによって、表示装置の製造工程の簡略化および製造コストの削減に寄与できる。

簡単のため、正電圧発生回路１２０および負電圧発生回路１３０それぞれの出力電圧に負荷電流による電圧降下が生じないものとし、正電圧発生回路１２０からは２・ＶＤＤの正電圧が、負電圧発生回路１３０からは−ＶＤＤの負電圧が発生されるとする。これらの電圧はそれぞれゲート線駆動回路１１０およびレベルシフタ１４０の高電位側電源、低電位側電源として供給される。その場合、レベルシフタ１４０の出力信号（レベルシフト後のスタート信号ＳＴｏｕｔ、クロック信号φｏｕｔ，／φｏｕｔ）のＨレベルは、２・ＶＤＤ、Ｌレベルは−ＶＤＤとなる。

クロック信号φｏｕｔ，／φｏｕｔのＨレベルは、画素２５のトランジスタを駆動するゲート線駆動信号のＨレベルとなる。それぞれの画素２８および容量素子２７には、対応するトランジスタ２６がオンにされたときに、ソースドライバ１００からの表示信号が書き込まれる。同様にクロック信号φｏｕｔ，／φｏｕｔのＬレベルはトランジスタ２６をオフし、表示信号を保持する。

図示は省略するが、複数（３あるいは６）の表示データを、時分割で出力するソースドライバＩＣを用いる場合、時分割された表示データを各データ線ＤＬに分配するためのデマルチプレクサが、表示装置にさらに備えられる。その場合デマルチプレクサへの（３あるいは６の）入力信号のレベルをシフトするためのレベルシフタの電源としても、上記正電圧発生回路１２０および負電圧発生回路１３０を用いることができる。

本実施の形態のように、画像表示装置のゲート線駆動回路１１０およびレベルシフタ１４０の電源回路として本発明の電圧発生回路を適用すれば、高電圧で、安定した電源を得ることができる。それによりゲート線駆動回路１１０の動作信頼性が向上し、表示不具合の発生を防止できる効果が得られる。

またゲート線駆動回路１１０として、電源として供給される電圧信号の極性に応じて走査方向が変わる双方向走査型のもの（即ち特許文献３の図１８のような双方向型のシフトレジスタで構成されたもの）を用いる場合には、その走査方向の切り換えに、実施の形態６に示した出力電圧の正負の極性を電気的（ソフトウェア的）な手法により切り換え可能な電圧発生回路を回路を用いてもよい。そうすることにより、走査方向の切り換えを容易に行うことができる。

＜実施の形態８＞
図１９は、実施の形態８に係る画像表示装置を説明するための図であり、電界発光素子（エレクトロルミネッセンス素子）ＥＬを用いた画素回路を示している。同図は、特許文献７の図２に開示されているものであり、スイッチ素子（３２、３３、３７）として、表示電流を設定するトランジスタＱ３０と同じ導電型のＮ型トランジスタＱ３２、Ｑ３３、Ｑ３７を用いた回路である。

この例においては、１画素あたり３つのゲート線駆動信号ＧｎＷ１，ＧｎＷ２，ＧｎＲ）が供給されるが、それらの信号のＨレベル（画素がＰ型トランジスタで形成されている場合はＬレベル）を規定する回路の電源として、本発明の電圧発生回路を用いることができる。

信号ＧＲＷ１のＨレベルは、トランジスタＱ３７をオンにして当該画素回路に流す表示電流の大きさを規定する。信号ＧｎＷ２のＨレベルはトランジスタＱ３２をオンにして、トランジスタＱ３０のゲートに表示電流に相当する電圧を印加する。信号ＧｎＲのＨレベルはトランジスタＱ３３をオンして電界発光素子ＥＬに表示電流を流す。

また信号ＧｎＷ１のＬレベルはトランジスタＱ３７をオフにして画素回路と表示電流線とを分離する。信号ＧｎＷ２のＬレベルはトランジスタＱ３２をオフにし、容量素子Ｃ３８にトランジスタＱ３０のゲートに表示電流に相当する電圧を所定の時間保持させる。信号ＧｎＲのＬレベルはトランジスタＱ３３をオフにして電界発光素子ＥＬに流れる表示電流を遮断する。

このように、電界発光素子を用いた表示回路も同一導電型のトランジスタで形成可能であるので、その電源として本発明に係る電圧発生回路を適用することにより、表示装置の製造工程の簡略化および製造コストの削減に寄与できる。

実施の形態１に係る電圧発生回路の回路図である。 実施の形態１に係る電圧発生回路の動作を規定するクロック信号の波形図である。 実施の形態１に係る電圧発生回路の動作を説明するためのタイミング図である。 実施の形態２に係る電圧発生回路の回路図である。 実施の形態２に係る電圧発生回路の回路図である。 実施の形態３に係る電圧発生回路の回路図である。 実施の形態３に係る電圧発生回路の動作を規定するクロック信号の波形図である。 実施の形態４に係る電圧発生回路の回路図である。 実施の形態４に係る電圧発生回路の回路図である。 実施の形態５に係る電圧発生回路の回路図である。 実施の形態５に係る電圧発生回路の動作を規定するクロック信号の波形図である。 実施の形態６に係る電圧発生回路の回路図である。 実施の形態６に係る電圧発生回路の回路図である。 実施の形態６に係る電圧発生回路の動作を説明するためのタイミング図である。 実施の形態６に係る電圧発生回路の回路図である。 実施の形態６に係る電圧発生回路の回路図である。 実施の形態６に係る電圧発生回路の回路図である。 実施の形態７に係る表示装置の構成を示す図である。 実施の形態８に係る画像表示装置を説明するための図である。

符号の説明

ＣＡ，ＣＢ，ＣＸ，ＣＹ 容量素子、ＣＰ 単位チャージポンプ回路、ＱＡ，ＱＢ，ＱＣ，ＱＸ，ＱＹ，ＱＺ トランジスタ、ＳＡ，ＳＢ，ＳＸ，ＳＹ 制御端子、ＳＳ 基準電源端子。

Claims (27)

1. 第１チャージポンプ回路と、
   前記第１チャージポンプ回路の出力電圧を整流し、それにより得られる実質的に一定の電圧を所定の出力端子に出力する第１出力回路と、
   前記第１出力回路を制御する第１出力制御回路とを備え、
   前記第１出力回路は、
   前記第１チャージポンプ回路の出力ノードと前記出力端子との間に接続した第１出力トランジスタを有し、
   前記第１出力制御回路は、
   第１および第２制御端子と、
   前記第１チャージポンプ回路の出力ノードと前記第１出力トランジスタの制御電極が接続する第１ノードとの間に接続した第１トランジスタと、
   前記第１チャージポンプ回路の出力ノードと前記第１トランジスタの制御電極が接続する第２ノードとの間に接続し、前記第１ノードに接続した制御電極を有する第２トランジスタと、
   前記第１ノードと前記第１制御端子との間に接続した第１容量素子と、
   前記第２ノードと前記第２制御端子との間に接続した第２容量素子とを備え、
   前記第１チャージポンプ回路の出力電圧が昇圧される期間内に、前記第１制御端子に入力される信号に応じて、前記第１出力トランジスタを非飽和領域でオンにする
   ことを特徴とする電圧発生回路。
2. 請求項１記載の電圧発生回路であって、
   前記第１チャージポンプ回路は、
   第３および第４制御端子と、
   当該第１チャージポンプ回路の入力ノードと出力ノードとの間に接続した第３トランジスタと、
   当該第１チャージポンプ回路の入力ノードと前記第３トランジスタの制御電極が接続する第３ノードとの間に接続し、当該第１チャージポンプ回路の出力ノードに接続した制御電極を有する第４トランジスタと、
   前記第３ノードと前記第３制御端子との間に接続した第３容量素子と、
   当該第１チャージポンプ回路の出力ノードと前記第４制御端子との間に接続した第４容量素子とを備える
   ことを特徴とする電圧発生回路。
3. 請求項１または請求項２記載の電圧発生回路であって、
   前記第１チャージポンプ回路を最終段とするように当該第１チャージポンプ回路に縦続接続した少なくとも１つの第２チャージポンプ回路をさらに備える
   ことを特徴とする電圧発生回路。
4. 請求項２記載の電圧発生回路であって、
   前記第１チャージポンプ回路の第３および第４制御端子および前記第１出力制御回路の前記第１および第２制御端子に入力される制御信号を、それぞれ第１〜第４制御信号とすると、
   前記第１制御信号と前記第２制御信号とは互いに活性期間が重ならず、
   前記第３制御信号と前記第４制御信号とは互いに活性期間が重ならず、
   前記第１制御信号の活性期間は前記第４制御信号の活性期間内に含まれ、
   前記第３制御信号の活性期間は前記第２制御信号の活性期間内に含まれている
   ことを特徴とする電圧発生回路。
5. 請求項４記載の電圧発生回路であって、
   前記第１チャージポンプ回路を最終段とするように当該第１チャージポンプ回路に縦続接続し、前記第１チャージポンプ回路と同様の回路構成を有する少なくとも１つの第２チャージポンプ回路をさらに備え、
   前記第１チャージポンプ回路から遡って奇数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第３および第４制御信号が入力され、
   前記第１チャージポンプ回路から遡って偶数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第１および第２制御信号が入力される
   ことを特徴とする電圧発生回路。
6. 請求項２記載の電圧発生回路であって、
   前記第１チャージポンプ回路の前記第３ノードの電圧を整流し、それにより得られる実質的に一定の電圧を前記出力端子に出力する第２出力回路と、
   前記第２出力回路を制御する第２出力制御回路とをさらに備え、
   前記第２出力回路は、
   前記第１チャージポンプ回路の第３ノードと前記出力端子との間に接続した第２出力トランジスタを有し、
   前記第２出力制御回路は、
   前記第２出力トランジスタを、前記第１チャージポンプ回路の前記第３ノードが前記第３制御端子の信号により昇圧される期間内に非飽和領域でオンにする
   ことを特徴とする電圧発生回路。
7. 請求項６記載の電圧発生回路であって、
   前記第２出力制御回路は、
   第５および第６制御端子と、
   前記第１チャージポンプ回路の前記第３ノードと前記第２出力トランジスタの制御電極が接続する第４ノードとの間に接続した第５トランジスタと、
   前記第１チャージポンプ回路の前記第３ノードと前記第５トランジスタの制御電極が接続する第５ノードとの間に接続し、前記第４ノードに接続した制御電極を有する第６トランジスタと、
   前記第４ノードと前記第５制御端子との間に接続した第５容量素子と、
   前記第５ノードと前記第６制御端子との間に接続した第６容量素子とを備える
   ことを特徴とする電圧発生回路。
8. 請求項７記載の電圧発生回路であって、
   前記第１チャージポンプ回路の前記第３および第４制御端子、前記第１出力制御回路の前記第１および第２制御端子、並びに前記第２出力制御回路の前記第５および第６制御端子に入力される制御信号を、それぞれ第１〜第６制御信号とすると、
   前記第１制御信号と前記第２制御信号とは互いに活性期間が重ならず、
   前記第３制御信号と前記第４制御信号とは互いに活性期間が重ならず、
   前記第５制御信号と前記第６制御信号とは互いに活性期間が重ならず、
   前記第１制御信号の活性期間は前記第４制御信号の活性期間内に含まれ、
   前記第３制御信号の活性期間は前記第２制御信号の活性期間内に含まれ、
   前記第５制御信号の活性期間は前記第１制御信号の活性期間内に含まれている
   ことを特徴とする電圧発生回路。
9. 請求項１記載の電圧発生回路であって、
   出力電圧が昇圧されるタイミングが前記第１チャージポンプ回路とは異なる第２チャージポンプ回路と、
   前記第２チャージポンプ回路の出力電圧を整流し、それにより得られる実質的に一定の電圧を前記出力端子に出力する第２出力回路と、
   前記第２出力回路を制御する第２出力制御回路とをさらに備え、
   前記第２出力回路は、
   前記第２チャージポンプ回路の出力ノードと前記出力端子との間に接続した第２出力トランジスタを有し、
   前記第２出力制御回路は、
   前記第２出力トランジスタを、前記第２チャージポンプ回路の出力電圧が昇圧される期間内に非飽和領域でオンにする
   ことを特徴とする電圧発生回路。
10. 請求項２記載の電圧発生回路であって、
    前記第１チャージポンプ回路と同様の回路構成を有する第２チャージポンプ回路と、
    前記第２チャージポンプ回路の出力電圧を整流し、それにより得られる実質的に一定の電圧を前記出力端子に出力する第２出力回路と、
    前記第２出力回路を制御する第２出力制御回路とをさらに備え、
    前記第２出力回路は、
    前記第２チャージポンプ回路の出力ノードと前記出力端子との間に接続した第２出力トランジスタを有し、
    前記第２出力制御回路は、
    第５および第６制御端子と、
    前記第２チャージポンプ回路の前記第３ノードと前記第２出力トランジスタの制御電極が接続する第４ノードとの間に接続した第５トランジスタと、
    前記第２チャージポンプ回路の前記第３ノードと前記第５トランジスタの制御電極が接続する第５ノードとの間に接続し、前記第４ノードに接続した制御電極を有する第６トランジスタと、
    前記第４ノードと前記第５制御端子との間に接続した第５容量素子と、
    前記第５ノードと前記第６制御端子との間に接続した第６容量素子とを備える
    ことを特徴とする電圧発生回路。
11. 請求項１０記載の電圧発生回路であって、
    前記第１チャージポンプ回路を最終段とするように当該第１チャージポンプ回路に縦続接続した少なくとも１つの第３チャージポンプ回路と、
    前記第２チャージポンプ回路を最終段とするように当該第２チャージポンプ回路に縦続接続した少なくとも１つの第４チャージポンプ回路をさらに備える
    ことを特徴とする電圧発生回路。
12. 請求項１０記載の電圧発生回路であって、
    前記第１チャージポンプ回路の前記第３および第４制御端子、前記第１出力制御回路の前記第１および第２制御端子、並びに前記第２出力制御回路の前記第５および第６制御端子に入力される制御信号を、それぞれ第１〜第６制御信号とすると、
    前記第２チャージポンプ回路の前記第３および第４制御端子には、それぞれ前記第３および第４制御信号が入力され、
    前記第１制御信号と前記第２制御信号とは互いに活性期間が重ならず、
    前記第３制御信号と前記第４制御信号とは互いに活性期間が重ならず、
    前記第５制御信号と前記第６制御信号とは互いに活性期間が重ならず、
    前記第１制御信号の活性期間は前記第４制御信号の活性期間内に含まれ、
    前記第３制御信号の活性期間は前記第２制御信号の活性期間内に含まれ、
    前記第５制御信号の活性期間は前記第１制御信号の活性期間内に含まれている
    ことを特徴とする電圧発生回路。
13. 請求項１２記載の電圧発生回路であって、
    前記第１チャージポンプ回路を最終段とするように当該第１チャージポンプ回路に縦続接続し、前記第１チャージポンプ回路と同様の回路構成を有する少なくとも１つの第３チャージポンプ回路と、
    前記第２チャージポンプ回路を最終段とするように当該第２チャージポンプ回路に縦続接続し、前記第１チャージポンプ回路と同様の回路構成を有する少なくとも１つの第４チャージポンプ回路とをさらに備え、
    前記第１チャージポンプ回路から遡って奇数段目の前記第３チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第３および第４制御信号が入力され、
    前記第１チャージポンプ回路から遡って偶数段目の前記第３チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第１および第２制御信号が入力され、
    前記第２チャージポンプ回路から遡って奇数段目の前記第４チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第５および第６制御信号が入力され、
    前記第２チャージポンプ回路から遡って偶数段目の前記第４チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第３および第４制御信号が入力される
    ことを特徴とする電圧発生回路。
14. 請求項１３記載の電圧発生回路であって、
    縦続接続した第４チャージポンプ回路の最前段は、
    前記第２チャージポンプ回路から遡って奇数段目のものであり、その入力ノードは、前記第１チャージポンプ回路から遡って偶数段目の特定の前記第３チャージポンプ回路の前記第３ノードに接続している
    ことを特徴とする電圧発生回路。
15. 請求項１記載の電圧発生回路であって、
    前記第１チャージポンプ回路は、その出力電圧の正負を所定の制御信号により切り替え可能である
    ことを特徴とする電圧発生回路。
16. 請求項１５記載の電圧発生回路であって、
    前記第１チャージポンプ回路は、
    第３および第４制御端子と、
    当該第１チャージポンプ回路の入力ノードと出力ノードとの間に接続した第３トランジスタと、
    当該第１チャージポンプ回路の入力ノードと前記第３トランジスタの制御電極が接続する第３ノードとの間に接続し、当該第１チャージポンプ回路の出力ノードに接続した制御電極を有する第４トランジスタと、
    当該第１チャージポンプ回路の出力ノードと前記第３ノードとの間に接続し、当該第１チャージポンプ回路の入力ノードに接続した制御電極を有する第５トランジスタと、
    前記第３ノードと前記第３制御端子との間に接続した第３容量素子と、
    当該第１チャージポンプ回路の出力ノードと前記第４制御端子との間に接続した第４容量素子とを備え、
    前記第１出力制御回路は、
    前記第１ノードと前記第２ノードとの間に接続し、前記第１チャージポンプ回路の出力ノードに接続した制御電極を有する第６トランジスタをさらに備える
    ことを特徴とする電圧発生回路。
17. 請求項１６記載の電圧発生回路であって、
    制御信号として、第１〜第４制御信号が規定されており、
    当該第１〜第４制御信号は、
    前記第１制御信号と前記第２制御信号とは互いに活性期間が重ならず、
    前記第３制御信号と前記第４制御信号とは互いに活性期間が重ならず、
    前記第１制御信号の活性期間は前記第４制御信号の活性期間内に含まれ、
    前記第３制御信号の活性期間は前記第２制御信号の活性期間内に含まれる、
    の条件を満たし、
    当該電圧発生回路は、
    前記第１チャージポンプ回路の前記第３および第４制御端子、並びに前記第１出力制御回路の前記第１および第２制御端子にそれぞれ前記第１〜第４制御信号が入力される第１の動作モード、
    あるいは、前記第１チャージポンプ回路の入力ノードに前記第４制御信号、前記第３制御端子に前記第１制御信号、前記第４制御端子に前記第４制御信号、前記第１制御端子に前記第３制御信号がそれぞれ入力され、前記第２制御端子は一定電位に固定される第２の動作モードにて駆動される
    ことを特徴とする電圧発生回路。
18. 請求項１６記載の電圧発生回路であって、
    前記第１チャージポンプ回路を最終段とするように当該第１チャージポンプ回路に縦続接続し、前記第１チャージポンプ回路と同様の回路構成を有する少なくとも１つの第２チャージポンプ回路をさらに備える
    ことを特徴とする電圧発生回路。
19. 請求項１８記載の電圧発生回路であって、
    制御信号として、第１〜第４制御信号が規定されており、
    当該第１〜第４制御信号は、
    前記第１制御信号と前記第２制御信号とは互いに活性期間が重ならず、
    前記第３制御信号と前記第４制御信号とは互いに活性期間が重ならず、
    前記第１制御信号の活性期間は前記第４制御信号の活性期間内に含まれ、
    前記第３制御信号の活性期間は前記第２制御信号の活性期間内に含まれる、
    の条件を満たし、
    当該電圧発生回路は、
    前記第１チャージポンプ回路の前記第３および第４制御端子、並びに前記第１出力制御回路の前記第１および第２制御端子にそれぞれ前記第１〜第４制御信号が入力され、
    前記第１チャージポンプ回路から遡って奇数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第３および第４制御信号が入力され、
    前記第１チャージポンプ回路から遡って偶数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第１および第２制御信号が入力される第１の動作モード、あるいは、
    前記第１チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第１および第４制御信号が入力され、
    前記第１出力制御回路の第１制御端子に第３制御信号が入力されると共に前記第２制御端子は一定電位に固定され、
    前記第１チャージポンプ回路から遡って奇数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第３および第２制御信号が入力され、
    前記第１チャージポンプ回路から遡って偶数段目の前記第２チャージポンプ回路の前記第３および第４制御端子にそれぞれ前記第１および第４制御信号が入力され、
    最前段の前記第２チャージポンプ回路が前記第１チャージポンプ回路から遡って奇数段目であればその入力ノードに前記第４制御信号が入力され、それが偶数段目であればその入力ノードに前記第２制御信号が入力される第２の動作モードにて駆動される
    ことを特徴とする電圧発生回路。
20. 当該電圧発生回路を構成するトランジスタが、全て同一導電型のトランジスタであることを特徴とする請求項１から請求項１９のいずれか記載の電圧発生回路。
21. 当該電圧発生回路を構成するトランジスタの各々が、薄膜トランジスタであることを特徴とする請求項２０記載の電圧発生回路。
22. 当該電圧発生回路を構成するトランジスタの各々が、単結晶シリコン基板に形成されたフローティング状態のウェル内に形成されたＭＯＳ（Metal-Oxide Semiconductor）トランジスタであることを特徴とする請求項２０記載の電圧発生回路。
23. 請求項１から請求項２２のいずれか記載の電圧発生回路を、表示パネルのゲート線を駆動するゲート線駆動回路の電源として備える画像表示装置。
24. 前記ゲート線駆動回路が、それに供給される電源の極性に応じて前記ゲート線を選択するための信号のシフト方向が変更される双方向シフトレジスタにより構成されている請求項２３記載の画像表示装置。
25. 前記電圧発生回路が、信号のレベルを変化させるレベルシフタの電源としても用いられている請求項２３または請求項２４記載の画像表示装置。
26. 前記表示パネルの前記ゲート線に接続した画素が液晶素子を含む請求項２３から請求項２５のいずれか記載の画像表示装置。
27. 前記表示パネルの前記ゲート線に接続した画素がＥＬ（electroluminescence）素子を含む請求項２３から請求項２５のいずれか記載の画像表示装置。

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