CN112802422A - 移位寄存器、栅极驱动电路和显示面板 - Google Patents

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Abstract

本发明实施例公开了一种移位寄存器、栅极驱动电路和显示面板。移位寄存器包括：第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；第一输入模块用于根据第一起始信号和第一时钟信号控制第一节点的电位；第二输入模块用于根据第二起始信号和第一时钟信号控制第二节点的电位；第一输出控制模块用于控制第二节点的电位；第一输出模块用于根据第一节点的电位和第二节点的电位将第一电位信号或第二电位信号传输至移位寄存器的第一输出端；第二输出控制模块用于控制第三节点的电位；第二输出模块用于根据第一输出端的电位和第三节点的电位将第一电位信号或第二电位信号传输至移位寄存器的第二输出端。

Description

移位寄存器、栅极驱动电路和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示面板。
背景技术
随着显示技术的发展，人们对于显示面板的性能要求越来越高。
显示面板通常包括栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器，现有移位寄存器结构存在输出信号不稳定以及输出信号的脉宽较短等问题，影响了显示面板的显示效果。
发明内容
本发明实施例提供一种移位寄存器、栅极驱动电路和显示面板，以实现延长移位寄存器输出的有效信号的脉宽，并提升移位寄存器的输出信号的稳定性。
第一方面，本发明实施例提供了一种移位寄存器，包括：第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；
所述第一输入模块用于根据第一起始信号和第一时钟信号控制第一节点的电位；所述第二输入模块用于根据第二起始信号和所述第一时钟信号控制第二节点的电位，所述第二起始信号与所述第一起始信号的电位相反；
所述第一输出控制模块用于根据所述第一节点的电位、第一电位信号和第二时钟信号控制所述第二节点的电位；所述第一输出模块用于根据所述第一节点的电位和所述第二节点的电位将所述第一电位信号或第二电位信号传输至所述移位寄存器的第一输出端；
所述第二输出控制模块用于根据所述第一输出端的电位、所述第一电位信号和所述第二时钟信号控制第三节点的电位，所述第三节点与所述第一节点连接；所述第二输出模块用于根据所述第一输出端的电位和所述第三节点的电位将所述第一电位信号或所述第二电位信号传输至所述移位寄存器的第二输出端。
第二方面，本发明实施例还提供了一种栅极驱动电路，包括多个如第一方面所述的移位寄存器，多个所述移位寄存器级联连接；
第一级所述移位寄存器的第一起始信号输入端接入第一起始信号，第一级所述移位寄存器的第二起始信号输入端接入第二起始信号，第一级所述移位寄存器的第一输出端与下一级所述移位寄存器的第二起始信号输入端电连接，第一级所述移位寄存器的第二输出端与下一级所述移位寄存器的第一起始信号输入端电连接。
第三方面，本发明实施例还提供一种显示面板，包括如第二方面所述的栅极驱动电路，还包括：第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；
所述第一时钟信号线用于向所述移位寄存器传输第一时钟信号；所述第二时钟信号线用于向所述移位寄存器传输第二时钟信号；所述第一电位信号线用于向所述移位寄存器传输第一电位信号；所述第二电位信号线用于向所述移位寄存器传输第二电位信号。
本发明实施例提供的移位寄存器、栅极驱动电路和显示面板，实现了通过调整第一起始信号的有效信号的脉宽来调整移位寄存器的第一输出端和第二输出端的输出信号的有效信号的脉宽，在设置第一起始信号的有效信号的脉宽大于第一时钟信号和第二时钟信号的有效信号的脉宽时，移位寄存器的输出信号的有效信号的脉宽也大于时钟信号的有效信号的脉宽，并且通过第一输出控制模块和第二输出控制模块还能减少移位寄存器的输出信号的电平损失。与现有技术相比，本发明实施例的技术方案能够延长移位寄存器输出的有效信号的脉宽，并提升移位寄存器的输出信号的稳定性。当移位寄存器的输出信号作为对驱动晶体管的栅极和发光器件的阳极进行初始化的晶体管的栅极驱动信号时，能够增加驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。另外，由于该移位寄存器的输出信号的有效信号的脉宽较宽，并且输出信号的稳定性较好，该移位寄存器的输出信号还可作为发光控制晶体管的栅极驱动信号，同样有助于提升显示效果。
附图说明
图1是本发明实施例提供的一种移位寄存器的模块结构示意图；
图2是本发明实施例提供的一种移位寄存器的驱动时序图；
图3是本发明实施例提供的另一种移位寄存器的模块结构示意图；
图4是本发明实施例提供的另一种移位寄存器的模块结构示意图；
图5是本发明实施例提供的另一种移位寄存器的模块结构示意图；
图6是本发明实施例提供的另一种移位寄存器的模块结构示意图；
图7是本发明实施例提供的另一种移位寄存器的结构示意图；
图8是本发明实施例提供的一种栅极驱动电路的模块结构示意图；
图9是本发明实施例提供的一种显示面板的结构示意图；
图10是本发明实施例提供的一种像素电路的结构示意图；
图11是本发明实施例提供的另一种显示面板的结构示意图；
图12是现有技术中的一种移位寄存器的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，现有移位寄存器结构存在输出信号不稳定以及输出信号的脉宽较短等问题，影响了显示面板的显示效果。经发明人研究发现，出现上述问题的原因在于：显示面板包括发光器件和驱动发光器件工作的像素电路，像素电路包括驱动晶体管、对发光器件的阳极进行初始化的晶体管以及对驱动晶体管的栅极进行初始化的晶体管，由移位寄存器构成的栅极驱动电路能够向像素电路中的各晶体管提供栅极驱动信号。现有技术中的移位寄存器的输出有效信号的脉宽通常取决于其输入的时钟信号的脉宽，显示面板工作在高刷新频率的工况下时，驱动像素电路工作的行扫描时间非常短，移位寄存器输入的时钟信号受限于行扫描时间，使得时钟信号的脉宽较短，进而导致移位寄存器的输出信号也是短脉冲信号，因此像素电路中的初始化晶体管的栅极驱动信号的脉宽也较短，这样一方面会导致发光器件的初始化时间不足，使显示画面出现残影，另一方面会导致驱动晶体管栅极的初始化时间不足，从而引起显示画面显示不均，甚至出现显示异常。并且，现有技术中的移位寄存器的输出信号不稳定，存在电平损失问题，同样会影响显示面板的显示效果。
基于上述问题，本发明实施例提供了一种移位寄存器。图1是本发明实施例提供的一种移位寄存器的模块结构示意图，如图1所示，该移位寄存器包括：第一输入模块10、第二输入模块20、第一输出模块30、第二输出模块40、第一输出控制模块50和第二输出控制模块60；
第一输入模块10用于根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位；第二输入模块20用于根据第二起始信号INB和第一时钟信号CLK1控制第二节点N2的电位，第二起始信号INB与第一起始信号IN的电位相反；
第一输出控制模块50用于根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2控制第二节点N2的电位；第一输出模块30用于根据第一节点N1的电位和第二节点N2的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第一输出端O1；
第二输出控制模块60用于根据第一输出端O1的电位、第一电位信号VGH和第二时钟信号CLK2控制第三节点N3的电位，第三节点N3与第一节点N1连接；第二输出模块40用于根据第一输出端O1的电位和第三节点N3的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第二输出端O2。
其中，第一起始信号IN可以是脉宽可调的脉冲信号，例如第一起始信号IN的有效信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽。第二起始信号INB与第一起始信号IN的电位相反，例如第一起始信号IN为低电平时，第二起始信号INB为高电平，反之，第一起始信号IN为高电平时，第二起始信号INB为低电平。移位寄存器可通过其内部结构根据接收到的第一起始信号IN生成第一起始信号IN的反信号，以得到第二起始信号INB，例如移位寄存器中可包括反相器，移位寄存器可通过反相器得到第一起始信号IN的反信号，即第二起始信号INB，并将第二起始信号INB输入至第二输入模块20。
第一时钟信号CLK1、第二时钟信号CLK2、第一节点N1的电位信号、第二节点N2的电位信号、第三节点N3的电位信号和第一输出端O1的电位信号中的有效电平信号可以是低电平信号，也可以是高电平信号。第一电位信号VGH与第二电位信号VGL的电位相反，例如第一电位信号VGH为高电平信号时，第二电位信号VGL为低电平信号，或者第一电位信号VGH为低电平信号时，第二电位信号VGL为高电平信号。本实施例及下文的各实施例中，均以第一时钟信号CLK1、第二时钟信号CLK2、第一节点N1的电位信号、第二节点N2的电位信号、第三节点N3的电位信号和第一输出端O1的电位信号中的有效电平信号为低电平信号，第一电位信号VGH为高电平信号，第二电位信号VGL为低电平信号为例进行示意性说明。
第三节点N3与第一节点N1连接，可以是直接电连接，也可以是间接电连接，本发明实施例在此不做具体限定。
具体地，第一输入模块10根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位，是指第一输入模块10能够响应于第一时钟信号CLK1的有效电平信号将第一起始信号IN传输至第一节点N1。第二输入模块20根据第二起始信号INB和第一时钟信号CLK1控制第二节点N2的电位，是指第二输入模块20能够响应于第一时钟信号CLK1的有效电平信号将第二起始信号INB传输至第二节点N2。
第一输出模块30根据第一节点N1的电位和第二节点N2的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第一输出端O1，是指第一输出模块30能够响应于第一节点N1的有效电平信号将第一电位信号VGH传输至第一输出端O1，并响应于第二节点N2的有效电平信号将第二电位信号VGL传输至第一输出端O1。由于第一输入模块10能够根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位，第一节点N1的电位影响第一输出端O1输出第一电位信号VGH的时长，因此可通过调整第一起始信号IN的脉宽并结合第一时钟信号CLK1的控制来调整第一输出端O1输出的第一电位信号VGH的脉宽。由于第二输入模块20根据第二起始信号INB和第一时钟信号CLK1控制第二节点N2的电位，第二节点N2的电位影响第一输出端O1输出第二电位信号VGL的时长，因此可通过调整第二起始信号INB的脉宽并结合第一时钟信号CLK1的控制来调整第一输出端O1输出的第二电位信号VGL的脉宽。而第二起始信号INB的脉宽取决于第一起始信号IN的脉宽，因此，本实施例的方案能够通过调整第一起始信号IN的有效信号的脉宽来实现调整移位寄存器的第一输出端O1的输出信号的有效信号的脉宽，当设置第一起始信号IN的有效信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽时，第一输出端O1的输出信号的有效信号的脉宽也大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽。
第一输出控制模块50根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2控制第二节点N2的电位，是指第一输出控制模块50能够在第二时钟信号CLK2的电位发生跳变时，根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2控制第二节点N2的电位，例如第一输出控制模块50能够将第二节点N2的电位下拉至相对于第二电位信号VGL所对应电位更低的电位。由于第一输出模块30可响应于第二节点N2的有效电平信号(如低电平信号)将第二电位信号VGL传输至第一输出端O1，若第二节点N2的电位不够低时(即第二节点N2的电位与第二电位信号VGL的差值的绝对值大于设定阈值时)，则第一输出模块30向第一输出端O1传输的第二电位信号VGL会出现电平损失。本实施例可通过设置第一输出模块30响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1时，利用第一输出控制模块50将第二节点N2的电位下拉至低于第二电位信号VGL的电位，以使第二节点N2的电位能够达到足够低的电位(该足够低的电位满足：第二节点N2的电位与第二电位信号VGL的差值的绝对值小于设定阈值)，从而减少第一输出端O1输出的低电平信号的电平损失。当第一输出模块30包括栅极连接第二节点N2、第一极接入第二电位信号VGL，第二极连接第一输出端O1的晶体管时，设定阈值可以等于该晶体管的阈值电压。
第二输出模块40根据第一输出端O1的电位和第三节点N3的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第二输出端O2，是指第二输出模块40能够响应于第一输出端O1的有效电平信号将第一电位信号VGH传输至第二输出端O2，并响应于第三节点N3的有效电平信号将第二电位信号VGL传输至第二输出端O2。由于第一输出端O1的电位影响第二输出端O2输出第一电位信号VGH的时长，第一输出端O1的电位受到第一起始信号IN的控制，因此在通过调整第一起始信号IN的有效信号的脉宽来调整第一输出端O1的输出信号的有效信号的脉宽时，也能够调整第二输出端O2输出的第一电位信号VGH的脉宽。由于第三节点N3的电位影响第二输出端O2输出第二电位信号VGL的时长，第三节点N3的电位与第一节点N1的电位相同，且第一输入模块10能够根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位，因此在调整第一起始信号IN的脉宽时，也能够调整第二输出端O2输出的第二电位信号VGL的脉宽。因此，本实施例的方案能够通过调整第一起始信号IN的有效信号的脉宽来实现调整移位寄存器的第二输出端O2的输出信号的有效信号的脉宽，当设置第一起始信号IN的有效信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽时，第二输出端O2的输出信号的有效信号的脉宽也大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽。
第二输出控制模块60根据第一输出端O1的电位、第一电位信号VGH和第二时钟信号CLK2控制第三节点N3的电位，是指第二输出控制模块60能够在第二时钟信号CLK2的电位发生跳变时，根据第一输出端O1的电位、第一电位信号VGH和第二时钟信号CLK2控制第三节点N3的电位，例如第二输出控制模块60能够将第三节点N3的电位下拉至相对于第二电位信号VGL所对应电位更低的电位。由于第二输出模块40可响应于第三节点N3的有效电平信号(如低电平信号)将第二电位信号VGL传输至第二输出端O2，若第三节点N3的电位不够低时(即第三节点N3的电位与第二电位信号VGL的差值的绝对值大于设定阈值时)，则第二输出模块40向第二输出端O2传输的第二电位信号VGL会出现电平损失。本实施例可通过设置第二输出模块40响应于第三节点N3的低电平信号将第二电位信号VGL传输至第二输出端O2时，利用第二输出控制模块60将第三节点N3的电位下拉至低于第二电位信号VGL的电位，以使第三节点N3的电位能够达到足够低的电位(该足够低的电位满足：第三节点N3的电位与第二电位信号VGL的差值的绝对值小于设定阈值)，从而减少第二输出端O2输出的低电平信号的电平损失。当第二输出模块40包括栅极连接第三节点N3、第一极接入第二电位信号VGL，第二极连接第二输出端O2的晶体管时，设定阈值可以等于该晶体管的阈值电压。
本发明实施例的技术方案，实现了通过调整第一起始信号的有效信号的脉宽来调整第一输出端和第二输出端的输出信号的有效信号的脉宽，在设置第一起始信号的有效信号的脉宽大于第一时钟信号和第二时钟信号的有效信号的脉宽时，移位寄存器的第一输出端和第二输出端的输出信号的有效信号的脉宽也大于时钟信号的有效信号的脉宽，并且通过第一输出控制模块和第二输出控制模块还能减少移位寄存器的输出信号的电平损失。现有技术中的移位寄存器的输出信号的脉宽取决于时钟信号的脉宽，与现有技术相比，本发明实施例的技术方案能够延长移位寄存器输出的有效信号的脉宽，并提升移位寄存器的输出信号的稳定性。本发明实施例提供的移位寄存器可应用于显示面板的栅极驱动电路中，通过移位寄存器向显示面板的像素电路中的晶体管提供栅极驱动信号，例如移位寄存器的第二输出端的输出信号可作为栅极驱动信号。当移位寄存器的输出信号作为像素电路中对驱动晶体管的栅极和发光器件的阳极进行初始化的晶体管的栅极驱动信号时，能够增加驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。另外，像素电路还包括对发光器件的发光阶段进行控制的发光控制晶体管，由于本方案的移位寄存器的输出信号的有效信号的脉宽较宽，并且输出信号的稳定性较好，该移位寄存器的输出信号还可作为发光控制晶体管的栅极驱动信号，同样有助于提升显示效果。
图2是本发明实施例提供的一种移位寄存器的驱动时序图，该驱动时序可用于驱动图1所示的移位寄存器，下面将结合图1和图2，对本发明实施例提供的移位寄存器的工作原理进行说明。示例性地，该移位寄存器的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5和第六阶段t6。可选地，第一起始信号IN的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的脉宽。
在第一阶段t1，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为高电平，第二起始信号INB为低电平。第一输入模块10响应于第一时钟信号CLK1的低电平信号将第一起始信号IN传输至第一节点N1，使得第一节点N1的电位为高电位。第二输入模块20响应于第一时钟信号CLK1的低电平信号将第二起始信号INB传输至第二节点N2，使得第二节点N2的电位为低电位。第一输出模块30响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。第三节点N3的电位与第一节点N1的电位相同，为高电平。第二输出模块40响应于第一输出端O1的低电平信号将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第一阶段t1，第一输出信号OUTB与第二起始信号INB一致，第二输出信号OUT与第一起始信号IN一致。
在第二阶段t2，第一时钟信号CLK1为高电平，第二时钟信号CLK2由高电平跳变为低电平，第一起始信号IN为低电平，第二起始信号INB高电平。第一输入模块10停止传输第一起始信号IN，第一节点N1的电位保持为上一阶段的高电平。第二输入模块20停止传输第二起始信号INB，第二节点N2的电位保持为上一阶段的低电平。第一输出控制模块50在第二时钟信号CLK2发生跳变时，根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2将第二节点N2的电位下拉至低于低电平信号的电位，以保证第一输出模块30继续响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB仍为低电平信号。第三节点N3的电位与第一节点N1的电位相同，为高电平。第二输出模块40继续响应于第一输出端O1的低电平信号将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第二阶段t2，第一输出信号OUTB仍然与第二起始信号INB一致，第二输出信号OUT仍然与第一起始信号IN一致。
在第三阶段t3，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为低电平，第二起始信号INB高电平。第一输入模块10将第一起始信号IN传输至第一节点N1，使得第一节点N1的电位为低电位。第二输入模块20将第二起始信号INB传输至第二节点N2，使得第二节点N2的电位为高电位。第一输出模块30响应于第一节点N1的低电平信号将第一电位信号VGH传输至第一输出端O1，使得第一输出信号OUTB为高电平信号。第三节点N3的电位与第一节点N1的电位相同，为低电平。第二输出模块40响应于第三节点N3的低电平信号将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号。在第三阶段t3，第一输出信号OUTB发生反转，与已经反转后的第二起始信号INB一致，第二输出信号OUT发生反转，与已经反转后的第一起始信号IN一致。
在第四阶段t4，第一起始信号IN保持为低电平，第二起始信号INB保持为高电平。在第一时钟信号CLK1由第三阶段t3的低电平跳变为高电平，第二时钟信号CLK2由第三阶段t3的高电平跳变为低电平时，第一输入模块10停止传输第一起始信号IN，第一节点N1的电位保持为上一阶段的低电平。第二输入模块20停止传输第二起始信号INB，第二节点N2的电位保持为上一阶段的高电平。第二输入模块20停止传输第二起始信号INB，第二节点N2的电位保持为上一阶段的高电平。第三节点N3的电位与第一节点N1的电位相同，为低电平。第一输出模块30继续将第一电位信号VGH传输至第一输出端O1，使得第一输出信号OUTB为高电平信号。第二输出控制模块60在第二时钟信号CLK2的电位发生跳变时，根据第一输出端O1的电位、第一电位信号VGH和第二时钟信号CLK2将第三节点N3的电位下拉至低于低电平信号的电位(如图2所示，第三节点N3的电位在由第三阶段t3进入第四阶段t4时变得更低)，以保证第二输出模块40继续响应于第三节点N3的低电平信号将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号，以减少第二输出端O2输出的低电平信号的电平损失。在第四阶段t4，第一输出信号OUTB保持为高电平信号，第二输出信号OUT保持为低电平信号。
在第五阶段t5，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为高电平，第二起始信号INB低电平。第一输入模块10将第一起始信号IN传输至第一节点N1，使得第一节点N1的电位为高电位。第二输入模块20将第二起始信号INB传输至第二节点N2，使得第二节点N2的电位为低电位。第一输出模块30响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。第三节点N3的电位与第一节点N1的电位相同，为高电平。第二输出模块40响应于第一输出端O1的低电平信号将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第五阶段t5，第一输出信号OUTB发生反转，与已经反转后的第二起始信号INB一致，第二输出信号OUT发生反转，与已经反转后的第一起始信号IN一致。
在第六阶段t6，第一起始信号IN保持为高电平，第二起始信号INB保持为低电平。在第一时钟信号CLK1由第五阶段t5的低电平跳变为高电平，第二时钟信号CLK2由第五阶段t5的高电平跳变为低电平时，第一输入模块10停止传输第一起始信号IN，第一节点N1的电位保持为上一阶段的高电平。第二输入模块20停止传输第二起始信号INB，第二节点N2的电位保持为上一阶段的低电平。第一输出控制模块50在第二时钟信号CLK2发生跳变时，根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2将第二节点N2的电位下拉至低于低电平信号的电位(如图2所示，第二节点N2的电位在由第五阶段t5进入第六阶段t6时变得更低)，以保证第一输出模块30继续响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB仍为低电平信号，以减少第一输出端O1输出的低电平信号的电平损失。第三节点N3的电位与第一节点N1的电位相同，为高电平。第二输出模块40继续响应于第一输出端O1的低电平信号将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第六阶段t6，第一输出信号OUTB维持与第二起始信号INB一致，第二输出信号OUT维持与第一起始信号IN一致。
本实施例的技术方案，在设置第一起始信号IN的低电平信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的低电平信号的脉宽时，可实现通过移位寄存器将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB。与现有技术相比，移位寄存器的第一输出信号OUTB和第二输出信号OUT的低电平信号的脉宽大于时钟信号的低电平信号的脉宽，并且通过第一输出控制模块50减少了移位寄存器的第一输出信号OUTB的低电平损失，通过第二输出控制模块60减少了移位寄存器的第二输出信号OUT的低电平损失，有利于延长移位寄存器的输出信号的低电平时间，并且在将移位寄存器的输出信号作为像素电路中的初始化晶体管的栅极驱动信号时，有利于延长驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。在将移位寄存器的输出信号作为像素电路中的发光控制晶体管的栅极驱动信号时，同样有助于提升显示效果。另外，由于显示面板中的栅极驱动电路通常包括多个级联连接的移位寄存器，且本实施例中的移位寄存器能够实现将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB，因此，将该移位寄存器应用于栅极驱动电路时，本级移位寄存器输出的第二输出信号OUT还可作为下一级移位寄存器输入的第一起始信号IN，本级移位寄存器输出的第一输出信号OUTB还可作为下一级移位寄存器输入的第二起始信号INB，这样有助于本级移位寄存器的输出信号向下一级移位寄存器传递。并且通过第一输出控制模块50和第二输出控制模块60还能减少移位寄存器的输出信号的低电平损失，进而减少本级移位寄存器传递至下一级移位寄存器的信号的电平损失。
图3是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图3所示，可选地，设置第一输出控制模块50还用于在第二时钟信号CLK2由第一电位跳变至第二电位时，将第二节点N2的电位下拉至低于第二电位信号VGL的电位。第一输出控制模块50包括：第一晶体管M1、第二晶体管M2和第一电容C1；第一晶体管M1的栅极连接第二节点N2和第一电容C1的第二端，第一晶体管M1的第一极输入第二时钟信号CLK2，第一晶体管M1的第二极连接第一电容C1的第一端和第二晶体管M2的第二极；第二晶体管M2的栅极连接第一节点N1，第二晶体管M2的第一极输入第一电位信号VGH。
图2所示的移位寄存器的驱动时序图，同样能够用于驱动图3所示的移位寄存器工作，结合图2和图3，示例性地，第二时钟信号CLK2的第一电位可以是高电平的电位，第二电位可以是低电平的电位，在移位寄存器的驱动时序由第五阶段t5进入第六阶段t6时，第二时钟信号CLK2由第一电位跳变至第二电位，第一输出控制模块50可根据第一节点N1的电位、第一电位信号VGH和第二时钟信号CLK2将第二节点N2的电位下拉至低于第二电位信号VGL的电位，即低于低电平信号的电位，以保证第一输出模块30继续响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB仍为低电平信号，以减少第一输出端O1输出的低电平信号的电平损失。
第一输出控制模块50中的第一晶体管M1和第二晶体管M2可以是P型晶体管，也可以是N型晶体管，本实施例及下文的各实施例中，以移位寄存器中的各晶体管均是P型晶体管为例进行示意性说明。
具体地，第一晶体管M1响应于第二节点N2的低电平信号导通，并在导通时将第二时钟信号CLK2传输至第一晶体管M1和第二晶体管M2之间的第四节点N4。第二晶体管M2响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至第四节点N4。结合图2和图3，在第五阶段t5，第一节点N1的电位为高电位，第二节点N2的电位为低电位，第二晶体管M2关断，第一晶体管M1导通，并将第二时钟信号CLK2传输至第四节点N4，使第四节点N4的电位为高电位，第一电容C1的两端形成电位差，第一电容C1被充电。在由第五阶段t5进入至第六阶段t6时，第二时钟信号CLK2由第一电位跳变至第二电位，第二节点N2的电位接近低电位，第一晶体管M1继续导通，并将第二时钟信号CLK2传输至第四节点N4，使第四节点N4的电位由高电位变为低电位，由于第一电容C1的耦合作用，第一电容C1能够将第二节点N2的电位耦合至低于低电位的极低电位，以保证第一输出模块30继续响应于第二节点N2的低电平信号将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB仍为低电平信号，以减少第一输出端O1输出的低电平信号的电平损失。
图4是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图4所示，可选地，设置第二输出控制模块60还用于在第二时钟信号CLK2由第一电位跳变至第二电位时，将第三节点N3的电位下拉至低于第二电位信号VGL的电位；第二输出控制模块60包括：第三晶体管M3、第四晶体管M4和第二电容C2；第三晶体管M3的栅极连接第三节点N3和第二电容C2的第二端，第三晶体管M3的第一极输入第二时钟信号CLK2，第三晶体管M3的第二极连接第二电容C2的第一端和第四晶体管M4的第二极；第四晶体管M4的栅极连接第一输出端O1，第四晶体管M4的第一极输入第一电位信号VGH。
图2所示的移位寄存器的驱动时序图，同样能够用于驱动图4所示的移位寄存器工作，结合图2和图4，示例性地，在移位寄存器的驱动时序由第三阶段t3进入第四阶段t4时，第二时钟信号CLK2由第一电位跳变至第二电位，第二输出控制模块60可根据第一输出端O1的电位、第一电位信号VGH和第二时钟信号CLK2将第三节点N3的电位下拉至低于第二电位信号VGL的电位，即低于低电平信号的电位，以保证第二输出模块40继续响应于第三节点N3的低电平信号将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号，以减少第二输出端O2输出的低电平信号的电平损失。
具体地，第三晶体管M3响应于第三节点N3的低电平信号导通，并在导通时将第二时钟信号CLK2传输至第三晶体管M3和第四晶体管M4之间的第五节点N5。第四晶体管M4响应于第一输出端O1的低电平信号导通，并在导通时将第一电位信号VGH传输至第五节点N5。结合图2和图4，在第三阶段t3，第三节点N3的电位为低电位，第一输出端O1的电位为高电位，第四晶体管M4关断，第三晶体管M3导通，并将第二时钟信号CLK2传输至第五节点N5，使第五节点N5的电位为高电位，第二电容C2的两端形成电位差，第二电容C2被充电。在由第三阶段t3进入第四阶段t4时，第二时钟信号CLK2由第一电位跳变至第二电位，第三节点N3的电位接近低电位，第三晶体管M3继续导通，并将第二时钟信号CLK2传输至第五节点N5，使第五节点N5的电位由高电位变为低电位，由于第二电容C2的耦合作用，第二电容C2能够将第三节点N3的电位耦合至低于低电位的极低电位，以保证第二输出模块40继续响应于第三节点N3的低电平信号将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号，以减少第二输出端O2输出的低电平信号的电平损失。
图5是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图5所示，可选地，设置第一输入模块10包括第五晶体管M5，第五晶体管M5的栅极输入第一时钟信号CLK1，第五晶体管M5的第一极输入第一起始信号IN，第五晶体管M5的第二极连接第一节点N1；第二输入模块20包括第六晶体管M6，第六晶体管M6的栅极输入第一时钟信号CLK1，第六晶体管M6的第一极输入第二起始信号INB，第六晶体管M6的第二极连接第二节点N2。
具体地，第五晶体管M5可响应于第一时钟信号CLK1的低电平信号导通，并在导通时将第一起始信号IN传输至第一节点N1，以使第一节点N1的电位与第一起始信号IN的电位相同，进而通过控制第一节点N1的电位来控制第一输出模块30的第一输出端O1输出的信号。第六晶体管M6可响应于第一时钟信号CLK1的低电平信号导通，并在导通时将第二起始信号INB传输至第二节点N2，以使第二节点N2的电位与第二起始信号INB的电位相同，进而通过控制第二节点N2的电位来控制第一输出模块30的第一输出端O1输出的信号。
图6是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图6所示，可选地，设置第一输出模块30包括第一输出单元31和第二输出单元32；第一输出单元31用于根据第一节点N1的电位导通或关断，并在导通时将第一电位信号VGH传输至第一输出端O1；第二输出单元32用于根据第二节点N2的电位导通或关断，并在导通时将第二电位信号VGL传输至移位寄存器的第一输出端O1。
示例性地，第一输出单元31可响应于第一节点N1的低电平信号而导通，并在导通时将第一电位信号VGH传输至第一输出端O1。第二输出单元32可响应于第二节点N2的低电平信号而导通，并在导通时将第二电位信号VGL传输至第一输出端O1。这样设置的好处在于，能够通过调整第一起始信号IN的脉宽并结合第一时钟信号CLK1来控制第一节点N1的电位，进而调整第一输出端O1输出的第一电位信号VGH的脉宽，而第二起始信号INB的脉宽取决于第一起始信号IN的脉宽，因此，本方案通过调整第一起始信号IN的脉宽并结合第一时钟信号CLK1还能控制第二节点N2的电位，进而调整第一输出端O1输出的第二电位信号VGL的脉宽，以使移位寄存器的第一输出端O1的输出信号为脉宽可调的脉冲信号。
参见图6，可选地，设置第一输出单元31包括第七晶体管M7，第七晶体管M7的栅极连接第一节点N1，第七晶体管M7的第一极输入第一电位信号VGH，第七晶体管M7的第二极连接第一输出端O1；第二输出单元32包括第八晶体管M8，第八晶体管M8的栅极连接第二节点N2，第八晶体管M8的第一极输入第二电位信号VGL，第八晶体管M8的第二极连接第一输出端O1。
具体地，第七晶体管M7可响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至第一输出端O1。第八晶体管M8可响应于第二节点N2的低电平信号导通，并在导通时将第二电位信号VGL传输至第一输出端O1。本实施例可通过控制第七晶体管M7和第八晶体管M8的导通时序，将第一电位信号VGH和第二电位信号VGL交替传输至第一输出端O1，以使移位寄存器的第一输出端O1的输出信号形成脉宽可调的脉冲信号。
图7是本发明实施例提供的另一种移位寄存器的结构示意图，如图7所示，可选地，设置第二输出模块40包括第三输出单元41和第四输出单元42；第三输出单元41用于根据第三节点N3的电位导通或关断，并在导通时将第二电位信号VGL传输至第二输出端O2；第四输出单元42用于根据第一输出端O1的电位导通或关断，并在导通时将第一电位信号VGH传输至移位寄存器的第二输出端O2。
示例性地，第三输出单元41可响应于第三节点N3的低电平信号导通，并在导通时将第二电位信号VGL传输至第二输出端O2。第四输出单元42可响应于第一输出端O1的低电平信号导通，并在导通时将第一电位信号VGH传输至移位寄存器的第二输出端O2。这样设置的好处在于，能够通过调整第一起始信号IN的脉宽来调整第一输出端O1的输出信号的脉宽，进而调整第二输出端O2输出的第一电位信号VGH的脉宽，由于第三节点N3的电位与第一节点N1的电位相同，在调整第一起始信号IN的脉宽并结合第一时钟信号CLK1还能控制第三节点N3的电位，进而调整第二输出端O2输出的第二电位信号VGL的脉宽，以使移位寄存器的第二输出端O2的输出信号为脉宽可调的脉冲信号。
参见图7，可选地，设置第三输出单元41包括第九晶体管M9，第九晶体管M9的栅极连接第三节点N3，第九晶体管M9的第一极输入第二电位信号VGL，第九晶体管M9的第二极连接第二输出端O2；第四输出单元42包括第十晶体管M10，第十晶体管M10的栅极连接第一输出端O1，第十晶体管M10的第一极输入第一电位信号VGH，第十晶体管M10的第二极连接第二输出端O2。
具体地，第九晶体管M9可响应于第三节点N3的低电平信号导通，并在导通时将第二电位信号VGL传输至第二输出端O2。第十晶体管M10可响应于第一输出端O1的低电平信号导通，并在导通时将第一电位信号VGH传输至第二输出端O2。本实施例可通过控制第九晶体管M9和第十晶体管M10的导通时序，将第一电位信号VGH和第二电位信号VGL交替传输至第二输出端O2，以使移位寄存器的第二输出端O2的输出信号形成脉宽可调的脉冲信号。
参见图7，可选地，设置第四输出单元42还包括第三电容C3，第三电容C3的第一端连接第十晶体管M10的第一极，第三电容C3的第二端连接第十晶体管M10的栅极。第三电容C3能够起到对第十晶体管M10的栅极电位进行保持的作用，例如使得移位寄存器的第二输出端O2在输出高电平信号期间，保持第十晶体管M10的栅极电位为低电位，以保证第十晶体管M10在导通时将第一电位信号VGH传输至第二输出端O2。
继续参见图7，可选地，设置移位寄存器还包括第十一晶体管M11，第十一晶体管M11连接于第一节点N1与第三节点N3之间，第十一晶体管M11的栅极输入第二电位信号VGL。第十一晶体管M11可响应于第二电位信号VGL而处于常导通状态，参见图2，在由第三阶段t3进入第四阶段t4时，第二时钟信号CLK2由第一电位跳变至第二电位，第二输出控制模块60能够将第三节点N3的电位耦合至低于低电位的极低电位，本实施例设置第十一晶体管M11，有助于隔断第三节点N3出现的极低电位，避免第三节点N3的极低电位传输至第一节点N1，从而影响移位寄存器的正常工作。
图2所示的移位寄存器的驱动时序图，同样能够用于驱动图7所示的移位寄存器工作。下面将结合图2和图7，对本发明实施例提供的移位寄存器的工作原理进行说明。示例性地，该移位寄存器的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5和第六阶段t6。
在第一阶段t1，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为高电平，第二起始信号INB为低电平。第五晶体管M5和第六晶体管M6导通，第十一晶体管M11常导通，第五晶体管M5将第一起始信号IN传输至第一节点N1，使得第一节点N1的电位为高电位，第三节点N3的电位与第一节点N1的电位相同，第六晶体管M6将第二起始信号INB传输至第二节点N2，使得第二节点N2的电位为低电位。第二晶体管M2、第七晶体管M7、第三晶体管M3和第九晶体管M9关断，第一晶体管M1和第八晶体管M8导通。第一晶体管M1将第二时钟信号CLK2传输至第四节点N4，使得第四节点N4的电位为高电位。第一电容C1的两端形成电位差，第一电容C1被充电。第八晶体管M8将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。第四晶体管M4和第十晶体管M10导通，第四晶体管M4将第一电位信号VGH传输至第五节点N5，以使第五节点N5的电位为高电位，第十晶体管M10将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第一阶段t1，第一输出信号OUTB与第二起始信号INB一致，第二输出信号OUT与第一起始信号IN一致。
在第二阶段t2，第一时钟信号CLK1为高电平，第二时钟信号CLK2由高电平跳变为低电平，第一起始信号IN为低电平，第二起始信号INB高电平。第五晶体管M5和第六晶体管M6关断，第一节点N1的电位为高电位，第三节点N3的电位与第一节点N1的电位相同，第二节点N2的电位为低电位。第二晶体管M2、第七晶体管M7、第三晶体管M3和第九晶体管M9关断，第一晶体管M1和第八晶体管M8导通。第一晶体管M1将第二时钟信号CLK2传输至第四节点N4，使得第四节点N4的电位由高电位变为低电位，由于第一电容C1的耦合作用，第一电容C1能够将第二节点N2的电位耦合至低于低电位的极低电位，以增大第八晶体管M8的导通程度，使第八晶体管M8全开，以保证第八晶体管M8将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。第四晶体管M4和第十晶体管M10导通，第四晶体管M4将第一电位信号VGH传输至第五节点N5，以使第五节点N5的电位为高电位，第十晶体管M10将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第二阶段t2，第一输出信号OUTB仍然与第二起始信号INB一致，第二输出信号OUT仍然与第一起始信号IN一致。
在第三阶段t3，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为低电平，第二起始信号INB高电平。第五晶体管M5和第六晶体管M6导通，第五晶体管M5将第一起始信号IN传输至第一节点N1，使得第一节点N1的电位为低电位，第三节点N3的电位与第一节点N1的电位相同，第六晶体管M6将第二起始信号INB传输至第二节点N2，使得第二节点N2的电位为高电位。第一晶体管M1和第八晶体管M8关断，第二晶体管M2、第七晶体管M7、第三晶体管M3和第九晶体管M9导通。第七晶体管M7将第一电位信号VGH传输至第一输出端O1，使得第一输出信号OUTB为高电平信号，第四晶体管M4和第十晶体管M10关断。第三晶体管M3将第二时钟信号CLK2传输至第五节点N5，使得第五节点N5的电位为高电位。第二电容C2的两端形成电位差，第二电容C2被充电。第九晶体管M9将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号。在第三阶段t3，第一输出信号OUTB发生反转，与已经反转后的第二起始信号INB一致，第二输出信号OUT发生反转，与已经反转后的第一起始信号IN一致。
在第四阶段t4，第一起始信号IN保持为低电平，第二起始信号INB保持为高电平。在第一时钟信号CLK1由第三阶段t3的低电平跳变为高电平，第二时钟信号CLK2由第三阶段t3的高电平跳变为低电平时，第五晶体管M5和第六晶体管M6关断，第一节点N1的电位为低电位，第三节点N3的电位与第一节点N1的电位相同，第二节点N2的电位为高电位。第一晶体管M1和第八晶体管M8关断，第二晶体管M2、第七晶体管M7、第三晶体管M3和第九晶体管M9导通。第七晶体管M7继续将第一电位信号VGH传输至第一输出端O1，使得第一输出信号OUTB为高电平信号，第四晶体管M4和第十晶体管M10关断。第三晶体管M3将第二时钟信号CLK2传输至第五节点N5，使得第五节点N5的电位由高电位跳变为低电位。由于第二电容C2的耦合作用，第二电容C2能够将第三节点N3的电位耦合至低于低电位的极低电位，以增大第九晶体管M9的导通程度，使第九晶体管M9全开，进而保证第九晶体管M9将第二电位信号VGL传输至第二输出端O2，使得第二输出信号OUT为低电平信号。如图2所示，由第三阶段t3进入第四阶段t4之后，第二输出端O2输出的低电平信号变得更低，因此本方案通过设置由第三晶体管M3、第四晶体管M4和第二电容C2构成的第二输出控制模块60，实现了减少第二输出端O2输出的低电平信号在第三阶段t3的电平损失，有利于延长移位寄存器的输出信号的低电平时间。在第四阶段t4，第一输出信号OUTB保持为高电平信号，第二输出信号OUT保持为低电平信号。
在第五阶段t5，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为高电平，第二起始信号INB低电平。第一晶体管M1、第四晶体管M4、第五晶体管M5、第六晶体管M6、第八晶体管M8、第十晶体管M10和第十一晶体管M11导通，其余晶体管关断。第一节点N1和第三节点N3的电位为高电位，第二节点N2的电位为低电位，第四节点N4的电位为高电位。第一电容C1的两端形成电位差，第一电容C1被充电。第八晶体管M8将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。第十晶体管M10将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第五阶段t5，第一输出信号OUTB发生反转，与已经反转后的第二起始信号INB一致，第二输出信号OUT发生反转，与已经反转后的第一起始信号IN一致。
在第六阶段t6，第一起始信号IN保持为高电平，第二起始信号INB保持为低电平。在第一时钟信号CLK1由第五阶段t5的低电平跳变为高电平，第二时钟信号CLK2由第五阶段t5的高电平跳变为低电平时，第五晶体管M5和第六晶体管M6关断，第一节点N1的电位为高电位，第三节点N3的电位与第一节点N1的电位相同，第二节点N2的电位为低电位。第二晶体管M2、第七晶体管M7、第三晶体管M3和第九晶体管M9关断，第一晶体管M1和第八晶体管M8导通。第一晶体管M1将第二时钟信号CLK2传输至第四节点N4，使得第四节点N4的电位由高电位变为低电位，由于第一电容C1的耦合作用，第一电容C1能够将第二节点N2的电位耦合至低于低电位的极低电位，以增大第八晶体管M8的导通程度，使第八晶体管M8全开，进而保证第八晶体管M8将第二电位信号VGL传输至第一输出端O1，使得第一输出信号OUTB为低电平信号。如图2所示，由第五阶段t5进入第六阶段t6之后，第一输出端O1输出的低电平信号变得更低，因此本方案通过设置由第一晶体管M1、第二晶体管M2和第一电容C1构成的第一输出控制模块50，实现了减少第一输出端O1输出的低电平信号在第五阶段t5的电平损失，有利于延长移位寄存器的输出信号的低电平时间。在第六阶段t6，第四晶体管M4和第十晶体管M10导通，第四晶体管M4将第一电位信号VGH传输至第五节点N5，以使第五节点N5的电位为高电位，第十晶体管M10将第一电位信号VGH传输至第二输出端O2，使得第二输出信号OUT为高电平信号。在第六阶段t6，第一输出信号OUTB维持与第二起始信号INB一致，第二输出信号OUT维持与第一起始信号IN一致。
本发明实施例中，第一输出控制模块50中的第一晶体管M1和第二晶体管M2、第二输出控制模块60中的第三晶体管M3和第四晶体管M4、第一输入模块10中的第五晶体管M5、第二输入模块20中的第六晶体管M6、第一输出单元31中的第七晶体管M7、第二输出单元32中的第八晶体管M8、第三输出单元41中的第九晶体管M9、第四输出单元42中的第十晶体管M10以及第十一晶体管M11均可以是薄膜晶体管，显示面板中还包括由薄膜晶体管构成的像素电路，移位寄存器中的各个晶体管可以与像素电路中的晶体管在同一道工艺流程中制作，这样有助于简化显示面板的制作工艺。
本发明实施例还提供了一种栅极驱动电路，本发明实施例提供的栅极驱动电路，包括本发明上述任意实施例提供的移位寄存器。图8是本发明实施例提供的一种栅极驱动电路的模块结构示意图，如图8所示，该栅极驱动电路包括多个级联连接的移位寄存器100；第一级移位寄存器100的第一起始信号输入端I1接入第一起始信号IN，第一级移位寄存器100的第二起始信号输入端I2接入第二起始信号INB，第一级移位寄存器100的第一输出端O1与下一级移位寄存器100的第二起始信号输入端I2电连接，第一级移位寄存器100的第二输出端O2与下一级移位寄存器100的第一起始信号输入端I1电连接。
结合图1和图8，栅极驱动电路包括多个级联连接的移位寄存器100，且本实施例中的移位寄存器能够实现将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB，因此，将该移位寄存器应用于栅极驱动电路时，本级移位寄存器输出的第二输出信号OUT还可作为下一级移位寄存器输入的第一起始信号IN，本级移位寄存器输出的第一输出信号OUTB还可作为下一级移位寄存器输入的第二起始信号INB，这样有助于本级移位寄存器的输出信号向下一级移位寄存器传递。并且通过移位寄存器中的第一输出控制模块50和第二输出控制模块60还能减少移位寄存器的输出信号的低电平损失，进而减少本级移位寄存器传递至下一级移位寄存器的有效信号的电平损失。
本发明实施例提供的栅极驱动电路，包括本发明上述任意实施例提供的移位寄存器，因此该栅极驱动电路具有移位寄存器相应的功能模块和有益效果，这里不再赘述。
本发明实施例还提供了一种显示面板，图9是本发明实施例提供的一种显示面板的结构示意图，结合图1和图9，该显示面板200包括上述实施例提供的栅极驱动电路，还包括：第一时钟信号线210、第二时钟信号线220、第一电位信号线230和第二电位信号线240；第一时钟信号线210用于向移位寄存器100传输第一时钟信号CLK1；第二时钟信号线220用于向移位寄存器100传输第二时钟信号CLK2；第一电位信号线230用于向移位寄存器100传输第一电位信号VGH；第二电位信号线240用于向移位寄存器100传输第二电位信号VGL。
其中，该显示面板例如可以为有机发光二极管显示面板或液晶显示面板等。可选地，显示面板还可以包括用于向栅极驱动电路中的第一级移位寄存器100传输第一起始信号IN的第一起始信号线，移位寄存器还可通过其内部结构根据接收到的第一起始信号IN生成第一起始信号IN的反信号，以得到第二起始信号INB，并输入至第一级移位寄存器100的第一起始信号输入端I1。第一级移位寄存器能够将第一起始信号IN和第二起始信号INB移位输出至下一级移位寄存器，相邻的两级移位寄存器中，后一级移位寄存器能够将前一级移位寄存器输出的信号进行移位并输出，且每一级移位寄存器的第二输出端O2的输出信号均可作为显示面板中像素电路的晶体管的栅极驱动信号。因此，本发明实施例提供的显示面板实现了逐行输出栅极驱动信号(例如栅极驱动信号可以是扫描信号或发光控制信号)的功能，各级移位寄存器输出的栅极驱动信号的脉宽可调，且稳定性良好。
本发明实施例提供的显示面板，包括本发明上述任意实施例提供的栅极驱动电路及栅极驱动电路中的移位寄存器，因此该显示面板具有栅极驱动电路及栅极驱动电路中的移位寄存器相应的功能模块和有益效果，这里不再赘述。
图10是本发明实施例提供的一种像素电路的结构示意图，图10示意性地示出了该像素电路包括七个薄膜晶体管和一个存储电容的情况。结合图9和图10，可选地，显示面板200还包括发光控制信号线250，移位寄存器100的第二输出端O2连接发光控制信号线250，移位寄存器100的第二输出端O2输出的信号作为发光控制信号EM。
具体地，显示面板中的像素电路与发光器件D1连接，该像素电路可包括存储电容Cst、驱动晶体管DT、用于向驱动晶体管DT的栅极G传输初始化信号Vref的第一初始化晶体管T1、用于向发光器件D1的阳极传输初始化信号Vref的第二初始化晶体管T2、用于将数据电压Vdata写入存储电容Cst的数据写入晶体管T3、用于对驱动晶体管DT进行阈值电压补偿的阈值补偿晶体管T4以及用于控制发光器件D1的发光阶段的第一发光控制晶体管T5和第二发光控制晶体管T6。
发光控制信号线250用于向第一发光控制晶体管T5和第二发光控制晶体管T6的栅极传输发光控制信号EM。结合图1、图9和图10，当设置移位寄存器的第一起始信号IN的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的脉宽时，可实现通过移位寄存器将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB。与现有技术相比，移位寄存器的第一输出信号OUTB和第二输出信号OUT的脉宽大于时钟信号的脉宽，并且通过第一输出控制模块50减少了移位寄存器输出的第一输出信号OUTB的低电平损失，通过第二输出控制模块60减少了移位寄存器输出的第二输出信号OUT的低电平损失，有利于延长移位寄存器的输出信号的低电平时间，并提升移位寄存器的输出信号的稳定性。在将移位寄存器的输出信号作为像素电路中的发光控制晶体管的栅极驱动信号时，同样有助于提升显示效果。
图11是本发明实施例提供的另一种显示面板的结构示意图，结合图10和图11，可选地，显示面板200还包括扫描线260，移位寄存器100的第二输出端O2连接扫描线260，移位寄存器100的第二输出端O2输出的信号作为扫描信号。扫描线260用于向像素电路中的晶体管的栅极提供扫描信号，例如向第一初始化晶体管T1和第二初始化晶体管T2的栅极提供扫描信号。
结合图10和图11，可选地，显示面板200包括像素电路，像素电路包括驱动晶体管DT、发光器件D1、第一初始化晶体管T1和第二初始化晶体管T2，第一初始化晶体管T1用于对驱动晶体管DT的栅极G的电位进行初始化，第二初始化晶体管T2用于对发光器件D1的阳极进行初始化；扫描线260连接第一初始化晶体管T1和/或第二初始化晶体管T2的栅极。当设置移位寄存器的第一起始信号IN的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的脉宽时，与现有技术相比，本发明实施例提供的移位寄存器的第一输出信号OUTB和第二输出信号OUT的脉宽大于时钟信号的脉宽，并且还能够减少移位寄存器的输出信号的低电平损失，有利于延长移位寄存器的输出信号的低电平时间。在将移位寄存器的第二输出端O2输出的信号作为驱动第一初始化晶体管T1和第二初始化晶体管T2的扫描信号时，有利于延长驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。
图12是现有技术中的一种移位寄存器的结构示意图，结合图1、图10至图12，可选地，设置显示面板中的栅极驱动电路包括本发明上述任意实施例所提供的多个级联连接的移位寄存器100，还可以包括现有技术中的移位寄存器300。其中，移位寄存器100的第二输出端O2和移位寄存器300的输出端Gout的输出端均可连接扫描线260，具体地，移位寄存器100连接第一扫描线261，第一扫描线261可以向像素电路中的第一初始化晶体管T1的栅极传输第一扫描信号Scan1，或者也可以向像素电路中的第二初始化晶体管T2的栅极传输第三扫描信号Scan3。移位寄存器300的输出端Gout连接第二扫描线262，第二扫描线262可以向像素电路中的数据写入晶体管T3和阈值补偿晶体管T4的栅极传输第二扫描信号Scan2。
具体地，移位寄存器300包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第四电容C4以及第五电容C5。移位寄存器300具有一路输入信号SIN和一路输出的第二扫描信号Scan2。现有技术中的移位寄存器300的输出端Gout输出的有效信号脉宽通常取决于第一时钟信号CLK1和第二时钟信号CLK2的有效信号脉宽，在设置移位寄存器100的第一起始信号IN的有效信号脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号脉宽时，移位寄存器100的第二输出端O2输出的有效信号脉宽大于移位寄存器300的输出端Gout输出的有效信号脉宽，因此，移位寄存器100的输出信号的有效脉冲宽度不再受到显示面板的行扫描时间的限制。
在驱动显示面板中像素电路工作时，可将本发明实施例提供的移位寄存器100和现有技术中的移位寄存器300配合使用，使移位寄存器100的第二输出端O2输出的信号作为驱动第一初始化晶体管T1工作的第一扫描信号Scan1，和/或作为驱动第二初始化晶体管T2工作的第三扫描信号263，并使移位寄存器300的输出端Gout输出的信号作为驱动数据写入晶体管T3和阈值补偿晶体管T4工作的第二扫描信号Scan2。这样设置的好处在于，一方面，能够通过移位寄存器300驱动数据写入晶体管T3和阈值补偿晶体管T4正常工作，另一方面，由于移位寄存器100的输出信号的脉冲宽度可调，将移位寄存器100的第二输出端O2输出的信号作为第一扫描信号Scan1和/或第三扫描信号Scan3，有利于延长驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。并且，移位寄存器100的第二输出端O2连接的扫描线260可同时连接多行像素电路中的初始化晶体管(包括第一初始化晶体管T1和/或第二初始化晶体管T2)，以使显示面板能够同时对数行像素电路进行初始化，同时又不会引起逻辑错误，移位寄存器100的第二输出端O2输出的宽脉冲信号，不再受到像素电路的行扫描时间的限制。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存器，其特征在于，包括：第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；
所述第一输入模块用于根据第一起始信号和第一时钟信号控制第一节点的电位；所述第二输入模块用于根据第二起始信号和所述第一时钟信号控制第二节点的电位，所述第二起始信号与所述第一起始信号的电位相反；
所述第一输出控制模块用于根据所述第一节点的电位、第一电位信号和第二时钟信号控制所述第二节点的电位；所述第一输出模块用于根据所述第一节点的电位和所述第二节点的电位将所述第一电位信号或第二电位信号传输至所述移位寄存器的第一输出端；
所述第二输出控制模块用于根据所述第一输出端的电位、所述第一电位信号和所述第二时钟信号控制第三节点的电位，所述第三节点与所述第一节点连接；所述第二输出模块用于根据所述第一输出端的电位和所述第三节点的电位将所述第一电位信号或所述第二电位信号传输至所述移位寄存器的第二输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块还用于在所述第二时钟信号由第一电位跳变至第二电位时，将所述第二节点的电位下拉至低于所述第二电位信号的电位；
所述第一输出控制模块包括：第一晶体管、第二晶体管和第一电容；
所述第一晶体管的栅极连接所述第二节点和所述第一电容的第二端，所述第一晶体管的第一极输入所述第二时钟信号，所述第一晶体管的第二极连接所述第一电容的第一端和所述第二晶体管的第二极；所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的第一极输入所述第一电位信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出控制模块还用于在所述第二时钟信号由第一电位跳变至第二电位时，将所述第三节点的电位下拉至低于所述第二电位信号的电位；
所述第二输出控制模块包括：第三晶体管、第四晶体管和第二电容；
所述第三晶体管的栅极连接所述第三节点和所述第二电容的第二端，所述第三晶体管的第一极输入所述第二时钟信号，所述第三晶体管的第二极连接所述第二电容的第一端和所述第四晶体管的第二极；所述第四晶体管的栅极连接所述第一输出端，所述第四晶体管的第一极输入所述第一电位信号。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括第五晶体管，所述第五晶体管的栅极输入所述第一时钟信号，所述第五晶体管的第一极输入所述第一起始信号，所述第五晶体管的第二极连接所述第一节点；
所述第二输入模块包括第六晶体管，所述第六晶体管的栅极输入所述第一时钟信号，所述第六晶体管的第一极输入所述第二起始信号，所述第六晶体管的第二极连接所述第二节点。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括第一输出单元和第二输出单元；
所述第一输出单元用于根据所述第一节点的电位导通或关断，并在导通时将所述第一电位信号传输至所述第一输出端；所述第二输出单元用于根据所述第二节点的电位导通或关断，并在导通时将所述第二电位信号传输至所述移位寄存器的第一输出端；
优选地，所述第一输出单元包括第七晶体管，所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的第一极输入所述第一电位信号，所述第七晶体管的第二极连接所述第一输出端；
优选地，所述第二输出单元包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的第一极输入所述第二电位信号，所述第八晶体管的第二极连接所述第一输出端。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出模块包括第三输出单元和第四输出单元；
所述第三输出单元用于根据所述第三节点的电位导通或关断，并在导通时将所述第二电位信号传输至所述第二输出端；所述第四输出单元用于根据所述第一输出端的电位导通或关断，并在导通时将所述第一电位信号传输至所述移位寄存器的第二输出端；
优选地，所述第三输出单元包括第九晶体管，所述第九晶体管的栅极连接所述第三节点，所述第九晶体管的第一极输入所述第二电位信号，所述第九晶体管的第二极连接所述第二输出端；
优选地，所述第四输出单元包括第十晶体管，所述第十晶体管的栅极连接所述第一输出端，所述第十晶体管的第一极输入所述第一电位信号，所述第十晶体管的第二极连接所述第二输出端；
优选地，所述第四输出单元还包括第三电容，所述第三电容的第一端连接所述第十晶体管的第一极，所述第三电容的第二端连接所述第十晶体管的栅极。
7.根据权利要求1所述的移位寄存器，其特征在于，还包括第十一晶体管，所述第十一晶体管连接于所述第一节点与所述第三节点之间，所述第十一晶体管的栅极输入所述第二电位信号。
8.一种栅极驱动电路，其特征在于，包括多个如权利要求1-7中任一项所述的移位寄存器，多个所述移位寄存器级联连接；
第一级所述移位寄存器的第一起始信号输入端接入第一起始信号，第一级所述移位寄存器的第二起始信号输入端接入第二起始信号，第一级所述移位寄存器的第一输出端与下一级所述移位寄存器的第二起始信号输入端电连接，第一级所述移位寄存器的第二输出端与下一级所述移位寄存器的第一起始信号输入端电连接。
9.一种显示面板，其特征在于，包括权利要求8所述的栅极驱动电路，还包括：第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；
所述第一时钟信号线用于向所述移位寄存器传输第一时钟信号；所述第二时钟信号线用于向所述移位寄存器传输第二时钟信号；所述第一电位信号线用于向所述移位寄存器传输第一电位信号；所述第二电位信号线用于向所述移位寄存器传输第二电位信号。
10.根据权利要求9所述的显示面板，其特征在于，还包括发光控制信号线，所述移位寄存器的第二输出端连接所述发光控制信号线，所述移位寄存器的第二输出端输出的信号作为发光控制信号；
或者，所述显示面板还包括扫描线，所述移位寄存器的第二输出端连接所述扫描线，所述移位寄存器的第二输出端输出的信号作为扫描信号；
优选地，所述显示面板包括像素电路，所述像素电路包括驱动晶体管、发光器件、第一初始化晶体管和第二初始化晶体管，所述第一初始化晶体管用于对所述驱动晶体管的栅极电位进行初始化，所述第二初始化晶体管用于对所述发光器件的阳极进行初始化；所述扫描线连接所述第一初始化晶体管和/或所述第二初始化晶体管的栅极。
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