CN112687229B - 移位寄存器和栅极驱动电路 - Google Patents

Abstract

本发明公开了一种移位寄存器和栅极驱动电路，通过设置下拉输出控制模块包括第一自举单元和拖尾抑制单元，第一自举单元用于根据第二时钟信号的电位跳变耦合第一节点的电位，拖尾抑制单元用于根据第二时钟信号控制第一节点与第三节点之间的连通状态，下拉输出模块用于根据第三节点的电位控制第二电位信号向移位寄存器的输出端的传输。由于第一自举单元的存在，第二时钟信号由高电平信号向低电平信号跳变时，第一节点的电位被耦合至足够低，该足够低的电位通过拖尾抑制单元传输至第三节点，充分控制下拉输出模块导通，使得下拉输出模块将第二电位信号充分传输至移位寄存器的输出端，进而避免的拖尾现象的发生，提高了移位寄存器输出信号的稳定性。

Description

移位寄存器和栅极驱动电路

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种移位寄存器和栅极驱动电路。

背景技术

随着显示技术的发展，对显示质量的要求也越来越高。

现有显示面板中通常包括栅极驱动电路，栅极驱动电路包括多级移位寄存器，移位寄存器将输入信号移位后输出至显示面板的像素电路，进而实现对像素电路的驱动。

然而，现有移位寄存器输出由高电平向低电平跳变时，下降沿会出现两个台阶，输出信号存在拖尾，造成对像素电路的驱动异常，影响显示效果。

发明内容

本发明提供一种移位寄存器和栅极驱动电路，以实现消除移位寄存器输出信号下降沿的拖尾现象，提升显示面板的显示效果。

第一方面，本发明实施例提供了一种移位寄存器，包括：上拉输出模块、下拉输出模块、输入模块、公共节点电位控制模块、上拉输出控制模块、下拉输出控制模块；

输入模块用于根据第一时钟信号、第一起始信号控制第一节点的电位；

公共节点电位控制模块用于至少根据第一时钟信号、第一节点的电位和第二电位信号或第二时钟信号控制公共节点的电位；

上拉输出控制模块用于至少根据公共节点的电位、第一电位信号控制第二节点的电位；上拉输出模块用于根据第二节点的电位控制第一电位信号向移位寄存器输出端的传输；

下拉输出控制模块用于至少根据第二时钟信号、第一电位信号控制第一节点的电位；其中，下拉输出控制模块包括第一自举单元和拖尾抑制单元，第一自举单元用于根据第二时钟信号的电位跳变耦合第一节点的电位，拖尾抑制单元用于根据第二时钟信号控制第一节点与第三节点之间的连通状态，下拉输出模块用于根据第三节点的电位控制第二电位信号向移位寄存器的输出端的传输。

第二方面，本发明实施例还提供了一种栅极驱动电路，多级第一方面的移位寄存器，各级移位寄存器级联连接。

本发明实施例提供的移位寄存器和栅极驱动电路，包括上拉输出模块、下拉输出模块、输入模块、公共节点电位控制模块、上拉输出控制模块、下拉输出控制模块；通过设置下拉输出控制模块包括第一自举单元和拖尾抑制单元，第一自举单元用于根据第二时钟信号的电位跳变耦合第一节点的电位，拖尾抑制单元用于根据第二时钟信号控制第一节点与第三节点之间的连通状态，下拉输出模块用于根据第三节点的电位控制第二电位信号向移位寄存器的输出端的传输，使得在第二时钟信号没有由高电平信号向低电平信号跳变之前，拖尾抑制单元关断，因此第一节点未达到足够低的电位时，第一节点的电位不会被传输至第三节点。而只有第二时钟信号由高电平向低电平跳变时，第一节点的电位才会传输至第三节点。由于第一自举单元的存在，第二时钟信号由高电平信号向低电平信号跳变时，第一节点的电位被耦合至足够低，该足够低的电位通过拖尾抑制单元传输至第三节点，进而可以充分控制下拉输出模块导通，使得下拉输出模块将第二电位信号充分传输至移位寄存器的输出端，进而避免的拖尾现象的发生，提高了移位寄存器输出信号的稳定性。

附图说明

图1是现有技术中移位寄存器的结构示意图；

图2是现有技术中输出信号的时序图；

图3是本发明实施例提供的一种移位寄存器的结构示意图；

图4是本发明实施例提供的另一种移位寄存器的结构示意图；

图5是本发明实施例提供的另一种移位寄存器的结构示意图；

图6是本发明实施例提供的一种移位寄存器的驱动时序图；

图7是本发明是实施例提供的另一种移位寄存器的结构示意图；

图8是本发明实施例提供的另一种移位寄存器的结构示意图；

图9是本发明实施例提供的另一种移位寄存器的结构示意图；

图10是本发明实施例提供的另一种移位寄存器的驱动时序图；

图11是本发明实施例提供的一种栅极驱动电路的结构示意图；

图12是本发明实施例提供的另一种栅极驱动电路的结构示意图；

图13是本发明实施例提供的一种显示面板的结构示意图；

图14是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，现有移位寄存器输出由高电平向低电平跳变时，下降沿会出现两个台阶，输出信号存在拖尾，造成对像素电路的驱动异常，影响显示效果。经发明人研究发现，出现上述问题的原因在于，现有移位寄存器通常包括低电平输出控制单元和低电平输出单元。图1是现有技术中移位寄存器的结构示意图，其中图1中仅示出了现有技术移位寄存器的部分结构；图2是现有技术中输出信号的时序图。参考图1，低电平输出控制单元包括输出控制晶体管T01，低电平输出单元包括输出晶体管T02。因由于输出控制晶体管T01自身阈值电压的存在，当输出控制晶体管T01为P型晶体管时，输出控制晶体管T01传输低电平时会存在低电平损失，使得到达输出晶体管T02的栅极G1的低电平信号的电压大于输出控制晶体管T01输入端的起始信号EIN0中低电平信号的电压，示例性的，起始信号EIN0中低电平信号的电压为-7V，输出控制晶体管T01的阈值电压为-2V时，受制于晶体管的导通条件，到达输出晶体管T02栅极的低电平信号的电位为-5V。而由于输出晶体管T02自身阈值电压的存在，输出晶体管T02为P型晶体管时，输出晶体管T02传输低电平信号时也会存在低电平损失，导致输出端Gout输出的低电平信号的电压更高。示例性的，当到达输出晶体管T02的栅极的电压为-5V，输出晶体管T02的输入端输入的低电平信号VGL的电压为-7V，输出晶体管T02的阈值电压为-2V，受制于晶体管的导通条件，则输出晶体管T02输出的电压为-3V。由此可见，由于输出控制晶体管T01和输出晶体管T02自身阈值电压的存在，在输出低电平信号的电压值较高。为解决上述问题，现有技术通常设置移位寄存器包括自举单元，图1中示出了自举单元包括自举电容的C0的情况，在移位寄存器需要输出低电平信号时，通过自举单元在自举作用来降低输出晶体管T02的栅极电压，进而保证低电平信号的电压值足够低来满足对像素电路的驱动需求。然而现有技术中，自举单元的自举作用发生在低电平信号输出一定时段后，因此高电平信号向低电平信号的跳变时，会出现图2所示第一输出阶段t01的台阶和第二输出阶段t02的台阶，即输出信号由高电平向低电平跳变时，会出现两个台阶，造成信号拖尾。

基于上述原因，本发明实施例提供了一种移位寄存器。在介绍本发明实施例的具体实施方案之前，首先对本发明各实施例移位寄存器用到的信号进行简要介绍。

其中，一帧内，第一时钟信号为包括多个高电平脉冲和多个低电平脉冲的信号，且高电平脉冲和低电平脉冲交替变换；一帧内，第二时钟信号也为包括多个高电平脉冲和多个低电平脉冲的信号，且高电平脉冲和低电平脉冲交替变换；其中第一时钟信号的高电平脉冲与第二时钟信号的低电平脉冲交叠，第一时钟信号的低电平脉冲和第二时钟信号的高电平脉冲信号交叠。可选的，第一时钟信号的高电平脉冲宽度与第二时钟信号的高电平脉冲宽度相等；第一时钟信号的低电平脉冲宽度与第二时钟信号的低电平脉冲宽度相等。

一帧内，第一起始信号为包括一个高电平脉冲和一个低电平脉冲的信号，其中高电平脉冲和低电平脉冲交替；一帧内，第二起始信号也为包括一个高电平脉冲和一个低电平脉冲的信号，其中高电平脉冲和低电平脉冲交替；其中第一起始信号的高电平脉冲与第二起始信号的低电平脉冲重叠，第一起始信号的低电平脉冲和第二起始信号的高电平脉冲信号重叠。

将上述第一时钟信号、第二时钟信号、第一起始信号和第二起始信号统称为控制信号。其中，对于任一控制信号，控制信号中有效电平信号由控制信号所控制的移位寄存器中模块的器件类型决定，具体的，控制信号的有效电平信号为可以控制器件导通的信号。示例性的，控制信号用于控制P型晶体管时，有效电平信号为低电平信号，控制信号用于控制N型晶体管时，有效电平信号为高电平信号。

第一电位信号和第二电位信号均可以为固定不变的信号，第一电位信号和第二电位信号的电平相反，可选的，第一电位信号为高电平信号，第二电位信号为低电平信号；也可以是第一电位信号为低电平信号，第二电位信号为高电平信号。

可选的，对于各控制信号、第一电位信号、第二电位信号来说，高电平信号的电压大小可以相等，例如可以是+7V，低电平信号的电压大小也可以相等，例如可以是-7V。

图3是本发明实施例提供的一种移位寄存器的结构示意图。参考图3，该移位寄存器包括上拉输出模块110、下拉输出模块120、输入模块130、公共节点电位控制模块140、上拉输出控制模块150、下拉输出控制模块160；

输入模块130用于根据第一时钟信号CLK1、第一起始信号SIN控制第一节点N1的电位；

公共节点电位控制模块140用于至少根据第一时钟信号CLK1、第一节点N1的电位和第二电位信号VGL或第二时钟信号CLK2控制公共节点NC的电位；

上拉输出控制模块150用于至少根据公共节点NC的电位、第一电位信号VGH控制第二节点N2的电位；上拉输出模块110用于根据第二节点N2的电位控制第一电位信号VGH向移位寄存器输出端OUT的传输；

下拉输出控制模块160用于至少根据第二时钟信号CLK2、第一电位信号VGH控制第一节点N1的电位；其中，下拉输出控制模块160包括第一自举单元161和拖尾抑制单元162，第一自举单元161用于根据第二时钟信号CLK2的电位跳变耦合第一节点N1的电位，拖尾抑制单元162用于根据第二时钟信号CLK2控制第一节点N1与第三节点N3之间的连通状态，下拉输出模块120用于根据第三节点N3的电位控制第二电位信号VGL向移位寄存器的输出端OUT的传输。

具体的，输入模块130用于根据第一时钟信号CLK1、第一起始信号SIN控制第一节点N1的电位，可以指输入模块130根据第一时钟信号CLK1控制第一起始信号SIN向第一节点N1的传输。例如对于输入模块130来说低电平信号有效，则第一时钟信号CLK1为低电平时，输入模块130将第一起始信号SIN传输至第一节点N1。

公共节点电位控制模块140用于至少根据第一时钟信号CLK1、第一节点N1的电位和第二电位信号VGL或第二时钟信号CLK2控制公共节点NC的电位，可以指公共节点电位控制模块140至少根据第一时钟信号CLK1、第一节点N1的电位和第二电位信号VGL控制公共节点NC的电位，或者公共节点电位控制模块140至少根据第一时钟信号CLK1、第一节点N1的电位和第二时钟信号CLK2控制公共节点NC的电位。其中图3中示意性地示出了公共节点电位控制模块140分别接入第一时钟信号CLK1、第二时钟信号CLK2、第二起始信号SINB，并连接第一节点N1的情况，对于图3所示移位寄存器，公共节点电位控制模块140用于在第一时钟信号CLK1、第二时钟信号CLK2、第一节点N1的电位和第二起始信号SINB的控制下对公共节点NC的电位进行控制。可选的，第一时钟信号CLK1为有效电平信号时，公共节点电位控制模块140将第二起始信号SINB传输至公共节点NC。可选的，公共节点电位控制模块140还根据第一节点N1电位、第一电位信号VGH和公共节点NC的电位，在第二时钟信号CLK2发生跳变时，对公共节点电位进行耦合，进而控制公共节点NC的电位。

上拉输出控制模块150用于至少根据公共节点NC的电位、第一电位信号VGH和第一节点N1的电位控制第二节点N2的电位，可以包括多种情况。对于图3所示移位寄存器，上拉输出控制模块150根据公共节点NC的电位、第一电位信号VGH、第一节点N1的电位和第二电位信号VGL控制第二节点N2的电位。具体的，在公共节点NC的电位为有效电位信号时，第二电位信号VGL传输至第二节点N2；在第一节点N1的电位为有效电位信号时，第一电位信号VGH传输至第二节点N2。其中，本发明各实施例中，有效电位信号与有效电平信号意义相同。

在本发明其他可选实施例中，上拉输出控制模块150还可根据公共节点NC的电位、第一电位信号VGH和第二时钟信号CLK2对第二节点N2的电位进行控制。

上拉输出模块110用于根据第二节点N2的电位控制第一电位信号VGH向移位寄存器输出端OUT的传输，可以指上拉输出模块110在第二节点N2的电位为有效电位信号时，将第一电位信号VGH传输至移位寄存器的输出端OUT。

下拉输出控制模块160用于至少根据第二时钟信号CLK2、第一电位信号VGH控制第一节点N1的电位，可以包括多种情况，其中对于图3所示出移位寄存器，下拉输出控制模块160用于根据第二时钟信号CLK2、第一电位信号VGH、第二节点N2的电位控制第一节点N1的电位。具体的，下拉输出控制模块160可以根据第一电位信号VGH、第二节点N2的电位以及第一节点N1的电位，在第二时钟信号CLK2发生跳变时，对第一节点N1的电位进行耦合。参考图3，下拉输出控制模块160包括第一自举单元161和拖尾抑制单元162，第一自举单元161用于根据第二时钟信号CLK2的电位跳变耦合第一节点N1的电位(对于图3所示移位寄存器，第一自举单元161根据第一电位信号VGH、第二节点N2的电位以及第一节点N1的电位，在第二时钟信号CLK2发生跳变时，对第一节点N1的电位进行耦合)。拖尾抑制单元162用于根据第二时钟信号CLK2控制第一节点N1与第三节点N3之间的连通状态，可以指拖尾抑制单元162在第二时钟信号CLK2为有效电平信号时，控制第一节点N1和第三节点N3连通。

本实施例的移位寄存器设置了拖尾抑制单元162，该拖尾抑制单元162可以根据第二时钟信号CLK2控制第一节点N1和第三节点N3的连通状态。可选的，第一起始信号SIN和第二时钟信号CLK2均为低电平信号为有效电平信号，第一起始信号SIN的低电平信号在第一时钟信号CLK1的控制下传输至第一节点N1，根据关于背景技术中存在的问题所解释的原因所描述的，由于低电平传输的损失，此时第一节点N1的电位不能达到足够低的电位。通过设置拖尾抑制单元162，使得在第二时钟信号CLK2由高电平信号向低电平信号跳变之前，拖尾抑制单元162关断，因此第一节点N1未达到足够低的电位时，第一节点N1的电位不会被传输至第三节点N3。而只有第二时钟信号CLK2由高电平向低电平跳变时，第一节点N1的电位才会传输至第三节点N3。由于第一自举单元161的存在，第二时钟信号CLK2由高电平信号向低电平信号跳变时，第一节点N1的电位被耦合至足够低，该足够低的电位通过拖尾抑制单元162传输至第三节点N3。

下拉输出模块120用于根据第三节点N3的电位控制第二电位信号VGL向移位寄存器的输出端OUT的传输，可以指下拉输出模块120在第三节点N3的电位为有效电位信号时，将第二电位信号VGL传输至移位寄存器的输出端OUT。在本发明任意实施例中，可选的，第二电位信号VGL的电压值小于第一电位信号VGH的电压值，即第一电位信号VGH为高电平信号，第二电位信号VGL为低电平信号。可选的，下拉输出模块120包括P型晶体管。通过设置拖尾抑制单元162，只有第一节点N1的电位足够低时，才能传输至第三节点N3，因此到达第三节点N3的足够低的电位(第三节点N3足够低的电位满足第三节点N3的电压与第二电位信号VGL的电压差值小于下拉输出模块120所包括的P型晶体管的阈值电压)可以充分控制下拉输出模块120导通(也即下拉输出模块120包括的P型晶体管充分打开)，使得下拉输出模块120将第二电位信号VGL充分传输至移位寄存器的输出端OUT，进而避免的拖尾现象的发生，提高了移位寄存器输出信号的稳定性。

本实施例提供的移位寄存器，包括上拉输出模块、下拉输出模块、输入模块、公共节点电位控制模块、上拉输出控制模块、下拉输出控制模块；通过设置下拉输出控制模块包括第一自举单元和拖尾抑制单元，第一自举单元用于根据第二时钟信号的电位跳变耦合第一节点的电位，拖尾抑制单元用于根据第二时钟信号控制第一节点与第三节点之间的连通状态，下拉输出模块用于根据第三节点的电位控制第二电位信号向移位寄存器的输出端的传输，使得在第二时钟信号没有由高电平信号向低电平信号跳变之前，拖尾抑制单元关断，因此第一节点未达到足够低的电位时，第一节点的电位不会被传输至第三节点，使得移位寄存器的输出端不会输出图2所示第一输出阶段的较高电位的低电平信号。而只有第二时钟信号由高电平向低电平跳变时，第一节点的电位才会传输至第三节点。由于第一自举单元的存在，第二时钟信号由高电平信号向低电平信号跳变时，第一节点的电位被耦合至足够低，该足够低的电位通过拖尾抑制单元传输至第三节点，进而可以充分控制下拉输出模块导通，使得下拉输出模块将第二电位信号充分传输至移位寄存器的输出端，即下拉输出模块可直接输出图2所示第二输出阶段较低电位的低电平信号，进而避免的拖尾现象的发生，提高了移位寄存器输出信号的稳定性。

图4是本发明实施例提供的另一种移位寄存器的结构示意图，参考图4，可选的，输入模块130的控制端接入第一时钟信号CLK1，输入模块130的第一端接入第一起始信号SIN，输入模块130的第二端与第一节点N1电连接；

拖尾抑制单元162用于在第一起始信号SIN中第二电位信号VGL传输至第一节点N1后，在第二时钟信号CLK2由第一电位信号跳变为第二电位信号后导通，以使第一节点N1与第三节点N3连通。

可选的，输入模块130包括第一晶体管M1，第一晶体管M1的栅极作为输入模块130的控制端，第一晶体管M1的第一极作为输入模块130的第一端，第一晶体管M1的第二极作为输入模块130的第二端。

具体的，第一时钟信号CLK1、第二时钟信号CLK2、第一起始信号SIN均包括高电平信号和低电平信号，而第一电位信号VGH和第二电位信号VGL本身均为固定不变的信号，并且一者为高电平信号，另一者为低电平信号。因此，第一时钟信号CLK1、第二时钟信号CLK2和第一起始信号SIN中均包括第一电位信号和第二电位信号。

其中，第一晶体管M1可以是P型晶体管，也可以是N型晶体管。以第一晶体管M1为P型晶体管为例，在第一时钟信号CLK1的为低电平信号且第一起始信号SIN也为低电平信号时，第一起始信号SIN的低电平信号通过输入模块130传输至第一节点N1，因P型晶体管传输低电平时存在低电平损失，使得第一节点N1的电压会高于第一起始信号SIN中的低电平信号对应的电压。拖尾抑制单元162在第一起始信号SIN中第二电位信号(低电平信号)传输至第一节点N1后，在第二时钟信号CLK2未发生高电平向低电平的跳变时关断，进而截断第一节点N1和第三节点N3，使得高于第一起始信号SIN中的低电平信号对应的电压不会传输至第三节点N3。在第二时钟信号CLK2由第一电位信号(高电平信号)跳变为第二电位信号(低电平信号)后导通，才会控制第一节点N1与第三节点N3连通，因第二时钟信号CLK2由高电平信号跳变为低电平信号后，第一节点N1在第一自举单元161的耦合作用下被耦合至足够低的电位，该足够低的电位传输至第三节点N3后，使得下拉输出模块120可以在该足够低的电位控制下直接输出第二电位信号VGL(低电平信号)，即通过设置拖尾抑制单元162，可以使得移位寄存器输出的高电平信号直接跳变为低电平信号，输出信号只有一个台阶，避免现有技术中高电平跳变为低电平时出现两个台阶的拖尾现象，保证输出信号的稳定性。

继续参考图4，可选的，拖尾抑制单元162包括第二晶体管M2，第二晶体管M2的栅极接入第二时钟信号CLK2，第二晶体管M2的第一极与第一节点N1电连接，第二晶体管M2的第二极与第三节点N3电连接。

其中，第二晶体管M2可以是P型晶体管，也可以是N型晶体管。以第二晶体管M2为P型晶体管为例进行说明。在第一起始信号SIN中低电平信号传输至第一节点N1后，在第二时钟信号CLK2由高电平信号跳变为低电信号后导通，使得第一节点N1与第三节点N3连通。

以下以低电平信号为-7V，高电平信号为+7V为例对图4所示移位寄存器输出低电平信号为例进行说明。在第一时钟信号CLK1和第一起始信号SIN均为低电平信号时，第一晶体管M1在-7V的第一时钟信号CLK1的控制下导通，受制与P型晶体管的导通条件(Vgs<Vth，其中Vgs表示晶体管的栅源电压差，Vth表示晶体管的阈值电压)，第一节点N1的电位最低为-5V(低于-5V则第一晶体管M1无法导通)。在第二时钟信号CLK2由高电平跳变为低电平(由+7V跳变为-7V，第二时钟信号CLK2的电位降低了14V)时，由于第一自举单元161的耦合作用，第一节点N1的电位也会降低14V，则第一节点N1的电位由-5V被耦合至-19V。且第二时钟信号CLK2跳变为低电平(-7V)后，第二晶体管M2导通，第一节点N1的电位-19V可以通过第二晶体管M2完全被传输至第三节点N3(因-19V完全传输至第三节点N3后，仍然可以满足第二晶体管M2的导通条件)，下拉输出控制模块也可包括P型晶体管，该晶体管的栅极连接第三节点N3，晶体管的第一极接入第二电位信号VGL，晶体管的第二极连接移位寄存器的输出端OUT。相应的，下拉输出模块120可以在该第三节点N3的-19V的电位的控制下，将第二电位信号VGL(低电平信号-7V)完全传输至移位寄存器的输出端OUT，进而避免拖尾现象。

对于第一自举单元161的具体结构可以包括多种，图5是本发明实施例提供的另一种移位寄存器的结构示意图，图5示出了第一自举单元161的一种具体结构，参考图5，可选的，第一自举单元161包括第一电容C1、第三晶体管M3和第四晶体管M4；

第三晶体管M3的第一极接入第一电位信号VGH，第三晶体管M3的第二极与第一电容C1的第一端电连接，第三晶体管M3用于根据自身栅极接入的电位控制自身第一极与第二极之间的连通状态，第一电容C1的第二端与第一节点N1电连接；第四晶体管M4的第一极接入第二时钟信号CLK2，第四晶体管M4的第二极与第一电容C1的第一端电连接，第四晶体管M4的栅极与第一节点N1电连接。

具体的，在移位寄存器的工作过程中，在移位寄存器输出低电平信号之前，包括如下工作阶段：第三晶体管M3在自身栅极接入电位信号的控制下导通，第一电位信号VGH通过第三晶体管M3传输至第一电容C1的第一端，同时第一起始信号SIN的低电平信号通过第一晶体管M1传输至第一节点N1，第四晶体管M4可在第一节点N1的低电平信号的控制下导通。在第二时钟信号CLK2由高电平向低电平跳变时，第一电容C1的第一端的电位发生跳变，通过第一电容C1的耦合作用，使得第一节点N1的电位也会发生相同的电位跳变，进而使得第一节点N1的电位被耦合至足够低，使得该足够低的电位通过第二晶体管M2(在第二时钟信号CLK2的控制下导通)传输至第三节点N3后，可以控制下拉输出模块120充分打开，进而改善拖尾现象。

继续参考图5，可选的，第三晶体管M3的栅极与第二节点N2连接，公共节点电位控制模块140包括第一输入单元141、第二自举单元142，其中，第一输入单元141用于根据第二起始信号SINB和第一时钟信号CLK1控制公共节点NC的电位，第二起始信号SINB与第一起始信号SIN的电位相反；第二自举单元142用于根据第一节点N1的电位、第一电位信号VGH和公共节点NC电位，在第二时钟信号CLK2跳变时对公共节点电位进行耦合。

具体的，第一输入单元141用于根据第二起始信号SINB和第一时钟信号CLK1控制公共节点NC的电位可以指，第一输入单元141在第一时钟信号CLK1为有效电平信号时，将第二起始信号SINB传输至公共节点NC。

第二自举单元142用于根据第一节点N1的电位、第一电位信号VGH和公共节点电位，在第二时钟信号CLK2跳变时对公共节点电位进行耦合，具体可以是第二自举单元142在第一节点N1的电位、第一电位信号VGH和公共节点NC的电位的控制下，在第二时钟信号CLK2由高电平向低电平跳变时，将公共节点NC耦合至低于第二电位信号VGL的电位，进而保证后续上拉输出控制模块150根据公共节点NC控制第二电位信号VGL的输出时的低电平损失可以被减小。

继续参考图5，可选的，第一输入单元141包括第五晶体管M5，第五晶体管M5的栅极接入第一时钟信号CLK1，第五晶体管M5的第一极接入第二起始信号SINB，第五晶体管M5的第二极与公共节点NC电连接。

具体的，在第一时钟信号CLK1为有效电平信号时，第五晶体管M5导通，将此时输入的第二起始信号SINB传输至公共节点NC。

继续参考图5，可选的，第二自举单元142包括第六晶体管M6、第七晶体管M7和第二电容C2，第六晶体管M6的栅极连接公共节点NC，第六晶体管M6的第一极接入第二时钟信号CLK2，第六晶体管M6的第二极连接第二电容C2的第一端，第二电容C2的第二端连接公共节点NC；第七晶体管M7的栅极连接第一节点N1，第七晶体管M7的第一极接入第一电位信号VGH，第七晶体管M7的第二极连接第二电容C2的第一端。

其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7均可以是P型晶体管，也可以是N型晶体管，以下实施例中以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7均为P型晶体管为例进行说明。

具体的，第七晶体管M7的导通状态由第一节点N1的电位进行控制，第六晶体管M6的导通状态由公共节点NC的电位进行控制。在第二时钟信号CLK2为高电平时，第一时钟信号CLK1为低电平(第一晶体管M1导通，第五晶体管M5导通)，若此时第一起始信号SIN可选为高电平，则第二起始信号SINB为低电平，高电平的第一起始信号SIN传输至第一节点N1，低电平的第二起始信号SINB传输至公共节点NC，使得第六晶体管M6导通，第二电容C2的第一端为高电平信号。由于低电平信号传输过程中存在低电平损失，因此公共节点NC的电压高于第二起始信号SINB中的低电平信号。第二时钟信号CLK2由高电平跳变为低电平后，第二电容C2的第一端的电位由高电平向低电平跳变，由于第二电容C2的耦合作用，公共节点NC的电位也被耦合下拉，进而使得公共节点NC的电位可以被下拉至低于第二电位信号VGL，进而降低上拉输出控制模块150中第二电位信号VGL输出时的低电平损失。

继续参考图5，可选的，上拉输出控制模块150包括反相输出单元151；反相输出单元151用于根据第一节点N1的电位以及公共节点NC的电位将第一电位信号VGH或第二电位信号VGL传输至第二节点N2，第二节点N2作为移位寄存器的反相输出端OUTB。

反相输出单元151根据第一节点N1的电位和公共节点NC的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第二节点N2，是指反相输出单元151能够响应于第一节点N1的有效电平信号将第一电位信号VGH传输至第二节点N2，并响应于公共节点NC的有效电平信号将第二电位信号VGL传输至第二节点N2。由于输入模块130能够根据第一起始信号SIN和第一时钟信号CLK1控制第一节点N1的电位，第一节点N1的电位影响公共节点NC(也即反相输出端OUTB)输出第一电位信号VGH的时长，因此可通过调整第一起始信号SIN的脉宽并结合第一时钟信号CLK1的控制来调整公共节点NC输出的第一电位信号VGH的脉宽。由于第一输入单元141根据第二起始信号SINB和第一时钟信号CLK1控制公共节点NC的电位，公共节点NC的电位影响公共节点NC输出第二电位信号VGL的时长，因此可通过调整第二起始信号SINB的脉宽并结合第一时钟信号CLK1的控制来调整公共节点NC输出的第二电位信号VGL的脉宽。而第二起始信号SINB的脉宽取决于第一起始信号SIN的脉宽，因此，本实施例的方案能够通过调整第一起始信号SIN的有效信号的脉宽来实现调整移位寄存器的公共节点NC的输出信号的有效信号的脉宽，当设置第一起始信号SIN的有效信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽时，公共节点NC的输出信号的有效信号的脉宽也大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽。

同理，由于反相输出端OUTB的电位影响输出端OUT输出第一电位信号VGH的时长，反相输出端OUTB的电位受到第一起始信号SIN的控制，因此在通过调整第一起始信号SIN的有效信号的脉宽来调整反相输出端OUTB的输出信号的有效信号的脉宽时，也能够调整输出端OUT输出的第一电位信号VGH的脉宽。由于第三节点N3的电位影响输出端OUT输出第二电位信号VGL的时长，第三节点N3的电位与第一节点N1的电位正相关，且输入模块130能够根据第一起始信号SIN和第一时钟信号CLK1控制第一节点N1的电位，因此在调整第一起始信号SIN的脉宽时，也能够调整输出端OUT输出的第二电位信号VGL的脉宽。因此，本实施例的方案能够通过调整第一起始信号SIN的有效信号的脉宽来实现调整移位寄存器的输出端OUT的输出信号的有效信号的脉宽，当设置第一起始信号SIN的有效信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽时，输出端OUT的输出信号的有效信号的脉宽也大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号的脉宽。

参考图5，可选的，移位寄存器还包括第一隔断晶体管MC1，第一隔断晶体管MC1响应于第二电位信号VGL处于常开状态，由于第一自举单元161的耦合作用，在部分工作阶段，第一节点N1的电位会极低，第一隔断晶体管MC1连接在第一附加阶段与第一节点N1之间，用于隔断第一节点N1的极低电位向第一附加节点N10的传输，进而有利于保证移位寄存器的正常工作。

现有技术中的移位寄存器的输出信号的脉宽取决于时钟信号的脉宽，与现有技术相比，本发明实施例的技术方案能够延长移位寄存器输出的有效信号的脉宽，并提升移位寄存器的输出信号的稳定性。本发明实施例提供的移位寄存器可应用于显示面板的栅极驱动电路中，通过移位寄存器向显示面板的像素电路中的晶体管提供栅极驱动信号，例如移位寄存器的输出端OUT的输出信号可作为栅极驱动信号。当移位寄存器的输出信号作为像素电路中对驱动晶体管的栅极和发光器件的阳极进行初始化的晶体管的栅极驱动信号时，能够增加驱动晶体管的栅极和发光器件的阳极的初始化时间，从而减轻由初始化时间不充足带来的显示画面出现残影及显示异常等问题，有助于提升显示效果。另外，像素电路还包括对发光器件的发光阶段进行控制的发光控制晶体管，由于本方案的移位寄存器的输出信号的有效信号的脉宽较宽，并且输出信号的稳定性较好，该移位寄存器的输出信号还可作为发光控制晶体管的栅极驱动信号，同样有助于提升显示效果。

继续参考图5，可选的，反相输出单元151包括第八晶体管M8和第九晶体管M9，第八晶体管M8的栅极连接公共节点NC，第八晶体管M8的第一极接入第二电位信号VGL，第八晶体管M8的第二极连接第二节点N2；第九晶体管M9的栅极连接第一节点N1，第九晶体管M9的第一极接入第一电位信号VGH，第八晶体管M8的第二极连接第二节点N2。

具体地，第九晶体管M9可响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至反相输出端OUTB。第八晶体管M8可响应于公共节点NC的低电平信号导通，并在导通时将第二电位信号VGL传输至反相输出端OUTB。本实施例可通过控制第八晶体管M8和第九晶体管M9的导通时序，将第一电位信号VGH和第二电位信号VGL交替传输至反相输出端OUTB，以使移位寄存器的反相输出端OUTB的输出信号形成脉宽可调的脉冲信号。

继续参考图5，可选的，上拉输出模块110包括上拉晶体管D1，上拉晶体管D1的栅极连接第二节点N2，上拉晶体管D1的第一极接入第一端电位信号，上拉晶体管D1的第二极连接移位寄存器的输出端OUT；可选的，上拉输出模块110还包括第四电容C4，第四电容C4的两端分别连接上拉晶体管D1的栅极和第一极。

可选的，下拉输出模块120包括下拉晶体管D2，下拉晶体管D2的栅极连接第三节点N3，下拉晶体管D2的第一极接入第二电位信号VGL，下拉晶体管D2的第二极连接移位寄存器的输出端OUT。

图6是本发明实施例提供的一种移位寄存器的驱动时序图，图6所示驱动时序可用于驱动图3-图5所示的移位寄存器。以下以图5所示移位寄存器，且各晶体管均为P型晶体管为例的工作过程为例对移位寄存器的工作原理进行说明。参考图5和图6，该移位寄存器的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5和第六阶段t6。

在第一阶段t1，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号SIN为高电平，第二起始信号SINB为低电平。第一晶体管M1和第五晶体管M5导通，第一晶体管M1将第一起始信号SIN传输至第一节点N1，使得第一节点N1的电位为高电位。第二时钟信号CLK2为高电平，第二晶体管M2关断。第五晶体管M5将第二起始信号SINB传输至公共节点NC，使得公共节点NC的电位为低电位。第七晶体管M7、第九晶体管M9、第四晶体管M4关断，第六晶体管M6和第八晶体管M8导通。第六晶体管M6将第二时钟信号CLK2传输至第一电容C1的第一端，使得第一电容C1的第一端的电位为高电位。第二电容C2的两端形成电位差，第二电容C2被充电。第八晶体管M8将第二电位信号VGL传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为低电平信号。第三晶体管M3和上拉晶体管D1导通，第三晶体管M3将第一电位信号VGH传输至第一电容C1的第一端，以使第一电容C1的第一端的电位为高电位，上拉晶体管D1将第一电位信号VGH传输至输出端OUT，使得移位寄存器的输出端OUT的输出信号为高电平信号。在第一阶段t1，反相输电端的输出信号与第二起始信号SINB一致，输出端OUT的输出信号与第一起始信号SIN一致。

在第二阶段t2，第一时钟信号CLK1为高电平，第二时钟信号CLK2由高电平跳变为低电平，第一起始信号SIN为低电平，第二起始信号SINB高电平。第一晶体管M1和第五晶体管M5关断，第一节点N1的电位为高电位，公共节点NC的电位为低电位。第二晶体管M2在第二时钟信号CLK2的控制下导通，第一节点N1的高电位传输至第三节点N3，使得下拉输出晶体管关断。第七晶体管M7、第九晶体管M9、第四晶体管M4关断，第六晶体管M6和第八晶体管M8导通。第六晶体管M6将第二时钟信号CLK2传输至第四节点，使得第四节点的电位由高电位变为低电位，由于第二电容C2的耦合作用，第二电容C2能够将公共节点NC的电位耦合至低于低电位的极低电位，以增大第八晶体管M8的导通程度，使第八晶体管M8全开，以保证第八晶体管M8将第二电位信号VGL传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为低电平信号。第三晶体管M3和上拉晶体管D1导通，第三晶体管M3将第一电位信号VGH传输至第二电容C2的第一端，以使第二电容C2的第一端的电位为高电位，上拉晶体管D1将第一电位信号VGH传输至输出端OUT，使得移位寄存器的出端的输出信号为高电平信号。在第二阶段t2，反相输出端OUTB的输出信号与第二起始信号SINB一致，输出端OUT的输出信号与第一起始信号SIN一致。

在第三阶段t3，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号SIN为低电平，第二起始信号SINB高电平。第一晶体管M1和第五晶体管M5导通，第一晶体管M1将第一起始信号SIN传输至第一节点N1，使得第一节点N1的电位为低电位。第二时钟信号CLK2为高电平，第二晶体管M2关断，第三节点N3电位为上一阶段的高电位，下拉晶体管D2关断。第五晶体管M5将第二起始信号SINB传输至公共节点NC，使得公共节点NC的电位为高电位。第六晶体管M6和第八晶体管M8关断，第七晶体管M7、第九晶体管M9、第四晶体管M4导通，第九晶体管M9将第一电位信号VGH传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为高电平信号，第三晶体管M3和上拉晶体管D1关断。第四晶体管M4将第二时钟信号CLK2传输至第一电容C1的第一端，使得第一电容C1的第一端的电位为高电位。第一电容C1的两端形成电位差，第一电容C1被充电。在第三阶段t3，上拉晶体管D1和下拉晶体管D2均关断，由于与移位寄存器连接的信号线与移位寄存器应用在的显示面板中其他膜层结构中存在电容，在第三阶段t3，移位寄存器的输出端OUT仍维持上一阶段的高电位。

在第四阶段t4，第一起始信号SIN保持为低电平，第二起始信号SINB保持为高电平。在第一时钟信号CLK1由第三阶段t3的低电平跳变为高电平，第二时钟信号CLK2由第三阶段t3的高电平跳变为低电平时，第一晶体管M1和第五晶体管M5关断，第一节点N1的电位为低电位，公共节点NC的电位为高电位。第六晶体管M6和第八晶体管M8关断，第七晶体管M7、第九晶体管M9、第四晶体管M4导通。第九晶体管M9继续将第一电位信号VGH传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为高电平信号，第三晶体管M3和上拉晶体管D1关断。第四晶体管M4将第二时钟信号CLK2传输至第一电容C1的第一端，使得第一电容C1的第一端由高电位跳变为低电位。由于第一电容C1的耦合作用，第一电容C1能够将第一节点N1的电位耦合至低于低电位的极低电位，第二晶体管M2在第二时钟信号CLK2的控制下导通，进而将第一节点N1的极低电位传输至第三节点N3，使得下拉晶体管D2响应该第三节点N3的极低电位充分导通，进而保证下拉晶体管D2将第二电位信号VGL传输至输出端OUT，使得移位寄存器的输出信号为低电平信号。通过对移位寄存器的第三阶段和第四阶段工作过程的分析可知，通过设置移位寄存器包括拖尾抑制单元162(第二晶体管M2)，使得在第三阶段t3，第一节点N1未达到极低电位时，第二晶体管M2关断，保证第三阶段t3下拉晶体管D2无法输出信号。而在第四阶段t4，第一节点N1被耦合至极低电位后，第二晶体管M2在第二时钟信号CLK2下的控制下导通，进而使得第一节点N1的极低电位传输至第三节点N3，保证下拉晶体管D2充分打开，进而将低电平信号充分传输至移位寄存器的输出端OUT，防止第三阶段下拉晶体管D2导通造成的拖尾现象。从图6可知，第四阶段t4，移位寄存器的输出端OUT的输出信号由高电平向低电平跳变时，只有一个台阶(图6中虚线框出位置)，消除了拖尾现象。

在第五阶段t5，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号SIN为高电平，第二起始信号SINB低电平。第六晶体管M6、第三晶体管M3、第一晶体管M1、第五晶体管M5、第八晶体管M8、上拉晶体管D1导通，其余晶体管关断。第一节点N1的电位为高电位，公共节点NC的电位为低电位，第二电容C2的第一端的电位为高电位。第二电容C2的两端形成电位差，第二电容C2被充电。第八晶体管M8将第二电位信号VGL传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为低电平信号。上拉晶体管D1将第一电位信号VGH传输至输出端OUT，使得移位寄存器的输出端OUT的输出信号为高电平信号。在第五阶段t5，反相输出端OUTB的输出信号发生反转，与已经反转后的第二起始信号SINB一致，输出端OUT输出信号发生反转，与已经反转后的第一起始信号SIN一致。

在第六阶段t6，第一起始信号SIN保持为高电平，第二起始信号SINB保持为低电平。在第一时钟信号CLK1由第五阶段t5的低电平跳变为高电平，第二时钟信号CLK2由第五阶段t5的高电平跳变为低电平时，第一晶体管M1和第五晶体管M5关断，第一节点N1的电位为高电位，公共节点NC的电位为低电位。第七晶体管M7、第九晶体管M9、第四晶体管M4关断，第六晶体管M6和第八晶体管M8导通。第六晶体管M6将第二时钟信号CLK2传输至第二电容C2的第一端，使得第二电容C2的第一端的电位由高电位变为低电位，由于第二电容C2的耦合作用，第二电容C2能够将公共节点NC的电位耦合至低于低电位的极低电位，以增大第八晶体管M8的导通程度，使第八晶体管M8全开，进而保证第八晶体管M8将第二电位信号VGL传输至反相输出端OUTB，使得反相输出端OUTB的输出信号为低电平信号。如图2所示，由第五阶段t5进入第六阶段t6之后，反相输出端OUTB输出的低电平信号变得更低，因此本方案通过设置由第六晶体管M6、第七晶体管M7和第二电容C2构成的第一输出控制模块50，实现了减少反相输出端OUTB输出的低电平信号在第五阶段t5的电平损失，有利于延长移位寄存器的输出信号的低电平时间。在第六阶段t6，反相输出端OUTB的输出信号维持与第二起始信号SINB一致，输出端OUT的输出信号维持与第一起始信号SIN一致。

本发明实施例中，各晶体管均可以是薄膜晶体管，显示面板中还包括由薄膜晶体管构成的像素电路，移位寄存器中的各个晶体管可以与像素电路中的晶体管在同一道工艺流程中制作，这样有助于简化显示面板的制作工艺。

图7是本发明是实施例提供的另一种移位寄存器的结构示意图，参考图7，第一自举单元161包括的结构与图5所示移位寄存器的第一自举单元161的结构相同，即包括第三晶体管M3、第四晶体管M4和第一电容C1，不同的是图7所示移位寄存器中第一自举单元161的第三晶体管M3的栅极与公共节点NC连接，其他连接关系与图5中第一自举单元161的连接关系相同。

图8是本发明实施例提供的另一种移位寄存器的结构示意图，图8示出了另一种第一自举单元161的可选结构。参考图8，可选的，第一自举单元161包括第一电容C1，第一电容C1的第一端与接入第二时钟信号CLK2，第一电容C1的第二端与第一节点N1电连接。

具体的，对于图8所示移位寄存器结构，第一电容C1可以根据第一端接入的第二时钟信号CLK2的跳变对第一节点N1的电位进行耦合。在第一起始信号SIN的低电平信号传输至第一节点N1后，第二时钟信号CLK2由高电平向低电平跳变时，第一节点N1的电位可以被耦合至极低，同时拖尾抑制单元162(可以包括图8所示的第二晶体管M2)在第二时钟信号CLK2的低电平的作用下导通，进而使得第三节点N3达到极低电位，最终使得下拉输出模块120(可以包括图8所示的下拉晶体管D2)可以完全导通，进而可以将第二电位信号VGL(低电平信号)充分传输至移位寄存器的输出端OUT，防止拖尾现象的发生。

继续参考图7和图8，可选的，公共节点电位控制模块140包括第十晶体管M10和第十一晶体管M11，第十晶体管M10的栅极接入第一时钟信号CLK1，第十晶体管M10的第一极接入第二电位信号VGL，第十晶体管M10的第二极连接公共节点NC；第十一晶体管M11的栅极连接第一节点N1，第十一晶体管M11的第一极接入第一时钟信号CLK1，第十一晶体管M11的第二极连接公共节点NC。

具体的，第一时钟信号CLK1为有效电平信号时，第十晶体管M10导通，第二电位信号VGL通过第十晶体管M10传输至公共节点NC。第一时钟信号CLK1为有效电平信号时，第一晶体管M1导通，若同时第一起始信号SIN为有效电平信号，该有效电平信号传输至第一节点N1，使得第十一晶体管M11导通，第一时钟信号CLK1通过第十一晶体管M11传输至公共节点NC。

继续参考图7和图8，可选的，上拉输出控制模块150包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第三电容C3，第十二晶体管M12的栅极连接公共节点NC，第十二晶体管M12的第一极接入第二时钟信号CLK2，第十二晶体管M12的第二极连接第十三晶体管M13的第一极，第十三晶体管M13的栅极接入第二时钟信号CLK2，第十三晶体管M13的第二极连接第二节点N2；第十四晶体管M14的栅极连接第一节点N1，第十四晶体管M14的第一极接入第一电位信号VGH，第十四晶体管M14的第二极连接第二节点N2；第三电容C3连接在第十二晶体管M12的栅极和第二极之间。

仍以各节点的有效电位信号均为低电平信号，且各控制信号的有效信号均为低电平信号为例进行说明。具体的，在公共节点NC的电位为有效电位信号时，第十二晶体管M12导通，将第二时钟信号CLK2传输至第十三晶体管M13的第一极和第三电容C3的第一端，当第二时钟信号CLK2为有效电平信号时，由于第三电容C3的耦合作用，公共节点NC的电位可以被耦合至极低，进而保证第十二晶体管M12的充分打开，减少低电平信号的传输损失。同时第十三晶体管M13可以在第二时钟信号CLK2的有效电平信号的控制下打开，将第十三晶体管M13第一极的电位传输至第二节点N2，上拉输出模块110根据该第二节点N2的电位导通或关断。

继续参考图8，可选的，下拉输出控制模块还包括下拉控制单元163，下拉控制单元163用于根据公共节点NC的电位、第二时钟信号CLK2、第一电位信号VGH控制第一节点N1的电位。

可选的，在公共节点NC的电位为有效电位信号，且第二时钟信号CLK2为有效电平信号时，下拉控制单元163将第一电位信号VGH传输至第一节点N1。

继续参考图8，可选的，下拉控制单元163包括第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的栅极与公共节点NC电连接，第十五晶体管M15的第一极接入第一电位信号VGH，第十五晶体管M15的第二极与第十六晶体管M16的第一极电连接，第十六晶体管M16的第二极连接第一节点N1，第十六晶体管M16的栅极接入第二时钟信号CLK2。

具体的，公共节点NC的电位为有效电位信号时，第十五晶体管M15导通，第一电位信号VGH传输至第十五晶体管M15的第二极。第二时钟信号CLK2为有效电平信号时，第十六晶体管M16导通，第十六晶体管M16的第一极电位传输至第一节点N1。公共节点NC的电位为有效电位信号且第二时钟信号CLK2为有效电平信号时，第十五晶体管M15和第十六晶体管M16均导通，第一电位信号VGH通过第十五晶体管M15和第十六晶体管M16传输至第一节点N1。

图9是本发明实施例提供的另一种移位寄存器的结构示意图，参考图9，在图8所示出移位寄存器的基础之上，可选的，移位寄存器还包括第一隔断晶体管MC1、第二隔断晶体管MC2和第三隔断晶体管MC3。其中第一隔断晶体管MC1响应于第二电位信号VGL处于常开状态，由于第一自举单元161的耦合作用，在部分工作阶段，第一节点N1的电位会极低，第一隔断晶体管MC1连接在第一附加阶段与第一节点N1之间，用于隔断第一节点N1的极低电位向第一附加节点N10的传输，进而有利于保证移位寄存器的正常工作。第二隔断晶体管MC2用于隔断公共节点NC的极低电位向第十晶体管M10的第二极的以及第十一晶体管M11的第二极的传输，第三隔断晶体管MC3用于隔断公共节点NC的电位向第十五晶体管M15的第一极的传输，进而有利于保证移位寄存器的正常工作。

同理，参考图5和图7，也可设置第一隔断晶体管MC1，进而隔断第一节点N1的电位向第一附加节点N10。继续参考图7，移位寄存器还可包括第二隔断晶体管MC2。

以上实施例示出了基于本发明核心思想的移位寄存器的几种不同结构。以下基于图7所示移位寄存器(以移位寄存器中各晶体管均为P型晶体管为例)进行工作原理的说明。图10是本发明实施例提供的另一种移位寄存器的驱动时序图，该驱动时序可用于驱动图7所示移位寄存器。参考图7和图10，该移位寄存器的工作过程包括第七阶段t7和第八阶段t8。

在第七阶段t7，第一时钟信号CLK1下跳到低电平，第一起始信号SIN为低电平，第一晶体管M1和第十晶体管M10导通，低电平的第一起始信号SIN传输至第一附加节点N10和第一节点N1，第一附加节点N10和第一节点N1的电位为低电平，由于传输过程中的低电平损失，第一节点N1和第一附加节点N10的低电平的电压值小于第一时钟信号CLK1的低电平的电压值。附加公共节点NC和公共节点NC的电位为低电平，第三晶体管M3导通，第一电容C1的第一端的电位为高电位，因此第一电容C1被充电。第十四晶体管M14响应第一附加节点N10的电位导通，高电平的第一电位信号VGH传输至第二节点N2，上拉输出模块110(包括上拉晶体管D1)关断。由于第二时钟信号CLK2为高电平，拖尾抑制单元162(第二晶体管M2)关断，第一节点N1的电位无法传输至第三节点N3，下拉输出模块120(包括下拉晶体管D2)关断。因此，第七阶段t7移位寄存器的输出信号为高电平信号。

在第八阶段t8，第一起始信号SIN保持低电平不变，第一时钟信号CLK1上跳到高电平，第二时钟信号CLK2下跳到低电平。第四晶体管M4响应第一节点N1的低电平导通，低电平的第二时钟信号CLK2传输至第一电容C1的第一端，使得第一电容C1的第一端由第七阶段t7的高电平下跳到第八阶段t8的低电平，由于第一电容C1的耦合作用，第一节点N1的电位被耦合至足够低(本发明各实施例中，足够低与极低的意义相同)，并且由于第二时钟信号CLK2为低电平，第二晶体管M2导通，第一节点N1足够低的电位传输至第三节点N3，使得下拉晶体管D2在第三节点N3足够低的电位的控制下充分导通，进而将第二电位信号VGL完全传输至移位寄存器的公共端，不会出现拖尾现象。

本发明实施例还提供了一种栅极驱动电路，图11是本发明实施例提供的一种栅极驱动电路的结构示意图，参考图11，该栅极驱动电路包括本发明上述任意实施例提供的移位寄存器100，各级移位寄存器100级联连接。

具体的，如图11所示，第一级移位寄存器的第一起始信号输入端I1输入第一起始信号SIN。对于i级移位寄存器(2≤i≤n，其中n表示移位寄存器的总级数)，第(i-1)级移位寄存器的输出端OUT与第i级移位寄存器的第一起始信号SIN输入端连接，第(i-1)级移位寄存器输出端OUT的输出信号作为第i级移位寄存器的第一起始信号SIN。

图12是本发明实施例提供的另一种栅极驱动电路的结构示意图，参考图12，当移位寄存器为图3-图5所示移位寄存器时，第一级移位寄存器的第一起始信号输入端I1输入第一起始信号SIN，第一级移位寄存器的第二起始信号I2输入端输入第二起始信号SINB。对于第i级移位寄存器(2≤i≤n，其中n表示移位寄存器的总级数)，第(i-1)级移位寄存器的输出端OUT与第i级移位寄存器的第一起始信号输入端I1电连接，第(i-1)级移位寄存器输出端OUT的输出信号作为第i级移位寄存器的第一起始信号SIN；第(i-1)级移位寄存器的反相输出端OUTB与第i级移位寄存器的第二起始信号输入端I2电连接，第(i-1)级移位寄存器的反相输出端OUTB的输出信号作为第i级移位寄存器的第二起始信号SINB。

栅极驱动电路包括多个级联连接的移位寄存器100，且本实施例中的移位寄存器能够实现将第一级移位寄存器输入的第一起始信号的逐级移位并通过各级移位寄存器的输出端输出；将第一级移位寄存器输入的第二起始信号逐级移位并通过各级移位寄存器的反相输出端输出。

本发明实施例提供的栅极驱动电路，包括本发明上述任意实施例提供的移位寄存器，因此该栅极驱动电路具有移位寄存器相应的功能模块和有益效果，这里不再赘述。

本发明实施例还提供了一种显示面板，图13是本发明实施例提供的一种显示面板的结构示意图，参考图13，该显示面板200包括上述实施例提供的栅极驱动电路，还包括：第一时钟信号线210、第二时钟信号线220、第一电位信号线230和第二电位信号线240；第一时钟信号线210用于向移位寄存器100传输第一时钟信号CLK1；第二时钟信号线220用于向移位寄存器100传输第二时钟信号CLK2；第一电位信号线230用于向移位寄存器100传输第一电位信号VGH；第二电位信号线240用于向移位寄存器100传输第二电位信号VGL。

其中，该显示面板例如可以为有机发光二极管显示面板或液晶显示面板等。可选地，显示面板还可以包括用于向栅极驱动电路中的第一级移位寄存器传输第一起始信号的第一起始信号线，第一起始信号线连接至第一级移位寄存器的第一起始信号输入端。

图14是本发明实施例提供的一种显示面板的结构示意图，参考图14，当栅极驱动电路包括的移位寄存器为图3-图5所述移位寄存器时，移位寄存器还可通过其内部结构根据接收到的第一起始信号SIN生成第一起始信号SIN的反信号，以得到第二起始信号SINB，显示面板还可包括第二起始信号线，第二起始信号线连接栅极驱动电路的第一级移位寄存起到的第二起始信号输入端。

继续参考图13和图14，示例性地，每一级移位寄存器的输出端OUT均连接显示面板200中的信号线250，该信号线可以是发光控制信号线，也可以是扫描线。当移位寄存器连接发光控制信号线时，移位寄存器输出的栅极驱动信号可作为发光控制信号，以控制像素电路中的发光控制晶体管的导通或关断。当移位寄存器连接扫描线时，移位寄存器输出的栅极驱动信号可作为扫描信号，以驱动像素电路中的开关晶体管导通或关断，上述开关晶体管可包括数据电压写入晶体管、阈值电压补偿晶体管、对驱动晶体管的栅极进行初始化的初始化晶体管，以及对发光器件的阳极进行初始化的初始化晶体管等。

本发明实施例提供的显示面板，包括本发明上述任意实施例提供的栅极驱动电路及栅极驱动电路中的移位寄存器，因此该显示面板具有栅极驱动电路及栅极驱动电路中的移位寄存器相应的功能模块和有益效果，这里不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (18)

1.一种移位寄存器，其特征在于，包括：上拉输出模块、下拉输出模块、输入模块、公共节点电位控制模块、上拉输出控制模块、下拉输出控制模块；

所述输入模块用于根据第一时钟信号、第一起始信号控制第一节点的电位；

所述公共节点电位控制模块用于至少根据所述第一时钟信号、所述第一节点的电位和第二电位信号或第二时钟信号控制公共节点的电位；

所述上拉输出控制模块用于至少根据所述公共节点的电位、第一电位信号控制第二节点的电位；所述上拉输出模块用于根据所述第二节点的电位控制所述第一电位信号向所述移位寄存器输出端的传输；

所述下拉输出控制模块用于至少根据所述第二时钟信号、第一电位信号控制第一节点的电位；其中，所述下拉输出控制模块包括第一自举单元和拖尾抑制单元，所述第一自举单元用于根据所述第二时钟信号的电位跳变耦合所述第一节点的电位，所述拖尾抑制单元用于根据第二时钟信号控制所述第一节点与第三节点之间的连通状态，所述下拉输出模块用于根据所述第三节点的电位控制第二电位信号向所述移位寄存器的输出端的传输；

所述拖尾抑制单元用于在所述第二时钟信号由第一电位信号跳变为第二电位信号后导通，以使所述第一节点与所述第三节点连通。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块的控制端接入第一时钟信号，所述输入模块的第一端接入第一起始信号，所述输入模块的第二端与所述第一节点电连接；

所述拖尾抑制单元用于在所述第一起始信号中第二电位信号传输至所述第一节点后，在所述第二时钟信号由第一电位信号跳变为第二电位信号后导通，以使所述第一节点与所述第三节点连通。

3.根据权利要求2所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极作为所述输入模块的控制端，所述第一晶体管的第一极作为所述输入模块的第一端，所述第一晶体管的第二极作为所述输入模块的第二端。

4.根据权利要求1-3任一项所述的移位寄存器，其特征在于，所述拖尾抑制单元包括第二晶体管，所述第二晶体管的栅极接入第二时钟信号，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第三节点电连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一自举单元包括第一电容、第三晶体管和第四晶体管；

所述第三晶体管的第一极接入所述第一电位信号，所述第三晶体管的第二极与所述第一电容的第一端电连接，所述第三晶体管用于根据自身栅极接入的电位控制自身第一极与第二极之间的连通状态，所述第一电容的第二端与所述第一节点电连接；所述第四晶体管的第一极接入所述第二时钟信号，所述第四晶体管的第二极与所述第一电容的第一端电连接，所述第四晶体管的栅极与所述第一节点电连接。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第三晶体管的栅极与所述第二节点连接，所述公共节点电位控制模块包括第一输入单元、第二自举单元，其中，所述第一输入单元用于根据第二起始信号和所述第一时钟信号控制所述公共节点的电位，所述第二起始信号与所述第一起始信号的电位相反；

所述第二自举单元用于根据所述第一节点的电位、所述第一电位信号和所述公共节点电位，在所述第二时钟信号跳变时对所述公共节点电位进行耦合。

7.根据权利要求6所述的移位寄存器，其特征在于所述第一输入单元包括第五晶体管，所述第五晶体管的栅极接入第一时钟信号，所述第五晶体管的第一极接入所述第二起始信号，所述第五晶体管的第二极与所述公共节点电连接。

8.根据权利要求6所述的移位寄存器，其特征在于，所述第二自举单元包括第六晶体管、第七晶体管和第二电容，所述第六晶体管的栅极连接所述公共节点，所述第六晶体管的第一极接入所述第二时钟信号，所述第六晶体管的第二极连接所述第二电容的第一端，所述第二电容的第二端连接所述公共节点；所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的第一极接入所述第一电位信号，所述第七晶体管的第二极连接所述第二电容的第一端。

9.根据权利要求6所述的移位寄存器，其特征在于，所述上拉输出控制模块包括反相输出单元；所述反相输出单元用于根据所述第一节点的电位以及所述公共节点的电位将所述第一电位信号或所述第二电位信号传输至所述第二节点，所述第二节点作为所述移位寄存器的反相输出端。

10.根据权利要求9所述的移位寄存器，其特征在于，所述反相输出单元包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述公共节点，所述第八晶体管的第一极接入所述第二电位信号，所述第八晶体管的第二极连接所述第二节点；所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的第一极接入所述第一电位信号，所述第八晶体管的第二极连接所述第二节点。

11.根据权利要求5所述的移位寄存器，其特征在于，所述第三晶体管的栅极与所述公共节点连接。

12.根据权利要求1所述的移位寄存器，其特征在于，所述第一自举单元包括第一电容，所述第一电容的第一端与接入所述第二时钟信号，所述第一电容的第二端与所述第一节点电连接。

13.根据权利要求11或12所述的移位寄存器，其特征在于，所述公共节点电位控制模块包括第十晶体管和第十一晶体管，所述第十晶体管的栅极接入所述第一时钟信号，所述第十晶体管的第一极接入所述第二电位信号，所述第十晶体管的第二极连接所述公共节点；所述第十一晶体管的栅极连接所述第一节点，所述第十一晶体管的第一极接入所述第一时钟信号，所述第十一晶体管的第二极连接所述公共节点。

14.根据权利要求13所述的移位寄存器，其特征在于，所述上拉输出控制模块包括第十二晶体管、第十三晶体管、第十四晶体管和第三电容，所述第十二晶体管的栅极连接所述公共节点，所述第十二晶体管的第一极接入所述第二时钟信号，所述第十二晶体管的第二极连接所述第十三晶体管的第一极，所述第十三晶体管的栅极接入所述第二时钟信号，所述第十三晶体管的第二极连接所述第二节点；所述第十四晶体管的栅极连接所述第一节点，所述第十四晶体管的第一极接入所述第一电位信号，所述第十四晶体管的第二极连接所述第二节点；所述第三电容连接在所述第十二晶体管的栅极和第二极之间。

15.根据权利要求12所述的移位寄存器，其特征在于，所述下拉输出控制模块还包括下拉控制单元，所述下拉控制单元用于根据所述公共节点的电位、所述第二时钟信号、所述第一电位信号控制所述第一节点的电位。

16.根据权利要求15所述的移位寄存器，其特征在于，所述下拉控制单元包括第十五晶体管和第十六晶体管，所述第十五晶体管的栅极与所述公共节点电连接，所述第十五晶体管的第一极接入所述第一电位信号，所述第十五晶体管的第二极与所述第十六晶体管的第一极电连接，所述第十六晶体管的第二极连接所述第一节点，所述第十六晶体管的栅极接入所述第二时钟信号。

17.根据权利要求1所述的移位寄存器，其特征在于，所述第二电位信号的电压值小于所述第一电位信号的电压值。

18.一种栅极驱动电路，其特征在于，包括多级权利要求1-17任一项所述的移位寄存器，各级所述移位寄存器级联连接。

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