CN115148140A - 移位寄存器、显示面板及其显示驱动方法 - Google Patents

移位寄存器、显示面板及其显示驱动方法 Download PDF

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Abstract

本申请公开了一种移位寄存器、显示面板及其显示驱动方法，移位寄存器包括：输入模块，输入模块用于基于输入信号，输出第一控制信号；下拉控制模块，下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、第一控制信号，控制第一节点电位；上拉控制模块，上拉控制模块用于基于第一时钟信号、第二时钟信号、高电平信号、第一控制信号，控制第二节点的电位；保持模块，保持模块用于基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位；下拉输出模块，下拉输出模块基于第一节点的电位，控制移位寄存器的输出端输出低电平信号；上拉输出模块，上拉输出模块基于第二节点的电位，控制移位寄存器的输出端输出高电平信号。

Description

移位寄存器、显示面板及其显示驱动方法
技术领域
本申请涉及显示设备技术领域，更具体的说，涉及一种移位寄存器、显示面板及其显示驱动方法。
背景技术
随着科学技术的不断进步，越来越多的具有显示功能的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
显示面板是电子设备实现显示功能的主要部件，其中，OLED显示面板为当前主流显示面板之一。OLED显示面板中，通过像素电路驱动子像素进行图像显示，而像素电路需要通过移位寄存器进行扫描控制以及提供发光控制信号。
现有的移位寄存器存在输出信号拖尾问题，从而影响显示面板的图像显示质量。
发明内容
有鉴于此，本申请提供了一种移位寄存器、显示面板及其显示驱动方法，方案如下：
一种移位寄存器，包括：
输入模块，输入模块用于基于输入信号，输出第一控制信号；
下拉控制模块，下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、第一控制信号，控制第一节点的电位；
上拉控制模块，上拉控制模块用于基于第一时钟信号、第二时钟信号、高电平信号、第一控制信号，控制第二节点的电位；
保持模块，保持模块用于基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位；
下拉输出模块，下拉输出模块基于第一节点的电位，控制移位寄存器的输出端输出低电平信号；
上拉输出模块，上拉输出模块基于第二节点的电位，控制移位寄存器的输出端输出高电平信号。
本申请还提供了一种显示面板，包括：
显示阵列，包括用于图像显示的子像素；
与子像素连接的像素电路，用于基于扫描信号生成驱动电流，以控制子像素进行发光显示；
与像素电路连接的移位寄存器，用于为像素电路提供扫描信号；
其中，移位寄存器为上述移位寄存器，移位寄存器的输出信号作为扫描信号。
本申请还提供了一种显示面板的显示驱动方法，显示面板包括子像素及其连接的像素电路，显示驱动方法包括：
通过移位寄存器输出扫描信号；其中，移位寄存器包括：输入模块，用于基于输入信号，输出第一控制信号；下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、第一控制信号，控制第一节点的电位；上拉控制模块，用于基于第一时钟信号、第二时钟信号、高电平信号、第一控制信号，控制第二节点的电位；保持模块，用于基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位；下拉输出模块，用于基于第一节点的电位，控制移位寄存器的输出端输出低电平信号；上拉输出模块，用于基于第二节点的电位，控制移位寄存器的输出端输出高电平信号；
基于扫描信号，控制像素电路生成驱动电流，以控制子像素进行发光显示。
本申请技术方案提供的移位寄存器、显示面板及其显示驱动方法中，在移位寄存器中集成了保持模块，通过保持模块能够基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位，从而可以在移位寄存器的输出信号为低电平信号时，保持低电平信号输出的稳定性，而且在由高电平信号向低电平信号跳变时，通过保持模块能够避免电容直接连接第一节点，使得输出信号由高电平信号向低电平信号快速跳变，解决输出信号拖尾问题，从而解决由于移位寄存器输出信号的拖尾问题导致的显示问题。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
图1为一种显示面板中像素电路的结构示意图；
图2为一种常规移位寄存器的电路图；
图3为图2所示移位寄存器的输出信号时序图；
图4为本申请实施例提供的一种移位寄存器的电路模块图；
图5为本申请实施例提供的一种移位寄存器的电路图；
图6为本申请实施例提供的一种显示面板的结构示意图；
图7为本申请实施例中提供的一种第一扫描电路中移位寄存器和像素电路的连接关系示意图；
图8为本申请实施例提供的另一种第一扫描电路中移位寄存器和像电路的连接关系示意图；
图9为本申请实施例提供的一种第二扫描电路中扫描单元和像素电路的连接关系示意图；
图10为本申请实施例提供的一种显示面板显示驱动方法的流程示意图；
图11为本申请实施例提供的一种移位寄存器的信号时序图；
图12为本申请实施例移位寄存器中仿真信号时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图1所示，图1为一种显示面板中像素电路的结构示意图，显示面板为OLED显示面板，显示面板中子像素为OLED，通过像素电路对子像素进行发光显示控制。像素电路图为7T1C像素电路，包括7个晶体管和1个存储电容Cst。其中，7个晶体管依次为第1晶体管M1至第7晶体管M7。
第1晶体管M1的栅极输入发光控制信号E1，第1晶体管M1的第一极接入第一电源电压PVDD。第2晶体管M2的栅极输入控制信号SP，第2晶体管M2的第一极接入数据电压DATA。第2晶体管M2的第二极、第1晶体管M1的第二极以及第3晶体管M3的第一极均连接节点D2。第3晶体管M3的栅极连接节点D1，第3晶体管M3的第二极连接节点D3。第4晶体管M4的栅极输入第一扫描信号S1，第4晶体管M4的第一极接入参考电压VREF，第4晶体管M4的第二极连接节点D1。第5晶体管M5的栅极接入第二扫描信号S2，第5晶体管M5的第一极连接节点D1，第5晶体管M5的第二极连接节点D3。第6晶体管M6的栅极接入发光控制信号E1，第6晶体管M6的第一极连接节点D3，第6晶体管M5的第二极、第7晶体管M7的第二极和OLED的阳极均连接节点D4。第7晶体管M7栅极接入控制信号SP，第7晶体管M7的第一极接入参考电压VREF。存储电容Cst连接在节点D1和第1晶体管M1的第一极之间。OLED的阴极接入第二电源电压PVEE。其中，第一电源电压PVDD和第二电源电压PVEE均为直流电压，且第二电源电压PVEE小于第一电源电压PVDD。
第4晶体管M4和第5晶体管M5为IGZO(铟镓锌氧化物)晶体管，高电平时开启，低电平时关闭，其他晶体管均为PMOS，低电平时开启，高电平时关闭。
第3晶体管M3为驱动晶体管，第4晶体管M4为驱动晶体管的栅极复位晶体管，用于节点D1的电压复位，第5晶体管M5为补偿晶体管，用于对驱动晶体管进行电压补偿。
需要说明的是，本申请实施例中，像素电路不局限于图1所示的7T1C电路，还可以为6T1C或是8T1C电路，可以为任意包括驱动晶体管、驱动晶体管的栅极复位晶体管、动晶体管的补偿晶体管的像素电路。
像素电路需要通过移位寄存器提供扫描信号。
参考图2所示，图2为一种常规移位寄存器的电路图，包括：开关管T1至T10、电容C1至C3。各个开关管均为PMOS。开关管T1的第二极和开关管T2的第一极连接移位寄存器的输出端OUT。图2所示移位寄存器的输出信号存在如图3所示的输出信号拖尾问题。
参考图3所示，图3为图2所示移位寄存器的输出信号时序图，图3中示出了连续三级移位寄存器输出信号的时序图，基于图3可知，移位寄存器的输出信号在高电平信号向低电平信号切换的过程中不能直接从高电平信号跳变到低电平信号，需要经过一个处于高电平信号和低电平信号之间的台阶阶段。经过对电路性能的可靠性验证，根据开关管T2阈值电压Vth的不同，台阶过程中拖尾高度不同。
发明人研究发现，高电平信号无法直接跳变为低电平信号的关键是电容C1和节点N1直接连接，由于电容C1的影响，导致在高电平信号向低电平信号切换的过程中，开关管T2的第一极与其栅极的耦合作用很小，不能有效拉低节点N1的电位，从而导致存在输出信号拖尾问题。
为了解决该问题，本申请实施例中，在移位寄存器中集成有保持模块，通过保持模块能够基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位，从而可以在移位寄存器的输出信号为低电平信号时，保持低电平信号输出的稳定性，而且在由高电平信号向低电平信号跳变时，通过保持模块能够避免电容直接连接第一节点，使得输出信号由高电平信号向低电平信号快速跳变，解决输出信号拖尾问题，从而解决由于移位寄存器输出信号的拖尾问题导致的显示问题。
参考图4所示，图4为本申请实施例提供的一种移位寄存器的电路模块图，包括：
输入模块11，输入模块11用于基于输入信号IN，输出第一控制信号；
下拉控制模块12，下拉控制模块用于基于第一时钟信号XCK、高电平信号VGH、低电平信号VGL、第一控制信号，控制第一节点N1的电位；
上拉控制模块13，上拉控制模块13用于基于第一时钟信号XCK、第二时钟信号CK、高电平信号VGH、第一控制信号，控制第二节点N2的电位；
保持模块14，保持模块14用于基于输入信号IN、第一时钟信号XCK、第二时钟信号CK、低电平信号VGL，拉低第一节点N1的电位；
下拉输出模块15，下拉输出模块15基于第一节点的电位N1，控制移位寄存器的输出端OUT输出低电平信号；
上拉输出模块16，上拉输出模块16基于第二节点N2的电位，控制移位寄存器的输出端OUT输出高电平信号。
图4所示移位寄存器中集成有保持模块14，通过保持模块14能够基于输入信号IN、第一时钟信号XCK、第二时钟信号CK、低电平信号VGL，拉低第一节点N1的电位，从而可以在移位寄存器的输出信号为低电平信号VGL时，保持低电平信号VGL输出的稳定性，而且在由高电平信号VGH向低电平信号VGL跳变时，通过保持模块14能够避免电容直接连接第一节点N1，使得输出信号由高电平信号VGH向低电平信号VGL快速跳变，解决输出信号拖尾问题，从而解决由于移位寄存器输出信号的拖尾问题导致的显示问题。
如图4所示，下拉控制模块12连接在输入模块11的输出端与第一节点N1之间；上拉控制模块13连接在输入模块11的输出端与第二节点N2之间；上拉控制模块13与下拉控制模块12连接；保持模块14与第一节点N1连接。
本申请实施例中，保持模块14用于基于输入信号IN、第一时钟信号XCK、第二时钟信号CK以及低电平信号VGL，控制第三节点电位；其中，在输出信号由高电平信号VGH跳变为低电平信号VGL时，通过移位寄存器的输出端OUT与第一节点N1的耦合，拉低第一节点N1的电位，使得移位寄存器的输出端OUT输出低电平信号VGL；在移位寄存器的输出端OUT输出低电平信号VGL后，通过第一电容耦合第三点电位，拉低第三节点电位，以通过第三节点N3电位拉低第一节点N1的电位，维持移位寄存器的输出端OUT输出低电平信号。
第一电容和第一节点N1之间连接有开关元件，以使得输出信号由高电平信号VGH向低电平信号VGL快速跳变，解决输出信号拖尾问题。其中，第一电容和第一节点N1之间所连接开关元件可以为如图5所示的一个二极管接法的晶体管(即第一开关管T12)，这样，相对于图2所示电路结构，第一节点N1不再直接耦合第一电容C1，第一电容C1通过一个开关元件接入第一时钟信号XCK，起到耦合作用，从而使得移位寄存器输出信号由高电平信号VGH向低电平信号VGL的快速跳变，实现输出信号的无拖尾输出。
保持模块14包括第一电容C1和第一开关管T12，第一电容C1和第三节点N3连接，第一开关管T12连接在第一节点N1和第三节点N3之间。这样，通过第一开关管T12隔离第一电容C1和第一节点N1，在移位寄存器的输出信号由高电平信号VGH向低电平信号VGL转换时，降低第一电容C1对第一节点N1电位的影响，从而能够基于移位寄存器的输出端OUT和第一节点N1的耦合使得移位寄存器的输出信号迅速由高电平信号VGH跳变为低电平信号VGL，解决输出信号拖尾问题。
参考图5所示，图5为本申请实施例提供的一种移位寄存器的电路图，如图5所示，本申请实施例提供的移位寄存器中，保持模块14包括：
第一开关管T12，第一开关管T12的栅极与第一极均连接第三节点N3，第一开关管T12的第二极连接第一节点N1；
第二开关管T11，第二开关管T11的栅极用于输入第二时钟信号CK，第二开关管T11的第一极用于输入输入信号IN；
第三开关管TC，第三开关管TC的栅极用于输入低电平信号VGL，第三开关管的第一极连接第二开关管T11的第二极，第三开关管TC的第二极连接第三节点N3；
其中，第一电容C1的一个极板用于输入第一时钟信号XCK，另一个极板连接第三节点N3。
基于如图5所示保持模块14，在移位寄存器的输出信号由高电平信号VGH跳变为低电平信号VGL时，通过移位寄存器的输出端OUT与第一节点N1的耦合，拉低第一节点N1的电位，使得移位寄存器的输出端OUT输出低电平信号VGL。而且此时由于采用第一开关管T12隔离第一电容C1和第一节点N1，有效降低了第一电容C1对第一节点N1电位的影响，从而能够基于移位寄存器的输出端OUT和第一节点N1的耦合使得移位寄存器的输出信号迅速由高电平信号VGH跳变为低电平信号VGL，解决输出信号拖尾问题。另外，在移位寄存器的输出端OUT输出低电平信号VGL后，通过第一电容C1耦合第三点N3电位，拉低第三节点N3电位，以通过第三节点N3电位拉低第一节点N1的电位，维持移位寄存器的输出端OUT输出低电平信号。
其中，第一开关管T12的栅极连接自身第一极，可以作为一个二极管，在输出信号由高电平信号VGH跳变为低电平信号VGL时，基于第一开关管T12维持第一节点N1的低电平稳定。其他方式中，还可以采用一个二极管代替第一开关T12。
如图5所示，下拉控制模块12包括：
第四开关管T7，第四开关管T7的栅极连接第四节点N4，第四开关管T7的第一极用于输入高电平信号VGH；
第五开关管T8，第五开关管T8的栅极用于输入第一时钟信号XCK，第五开关管T8的第一极连接第四开关管T7的第二极，第五开关管T8的第二极连接第五节点N5；输入模块11通过第五节点N5输出第一控制信号；
第六开关管T10，第六开关管T10的栅极用于输入第二时钟信号CK，第六开关管T10的第一极连接第四节点N4，第六开关管T10的第二极用于输入低电平信号VGL；
第七开关管TB，第七开关管TB的栅极用于输入低电平信号VGL，第七开关管TB的第一极连接第五节点N5，第七开关管TB的第二极连接第一节点N1。
下拉控制模块12能过基于第四开关管T7至第七开关管TB连接形成的电路结构，实现输出信号的下拉控制，以控制下拉输出模块15依时序输出低电平信号VGL。
如图5所示，上拉控制模块13包括：
第八开关管T6，第八开关管T6的第一极连接第四节点N4，第八开关管T6的第二极用于输入第二时钟信号CK，第八开关管T6的栅极连接第五节点N5；
第九开关管TA，第九开关管TA的栅极用于输入低电平信号VGL，第九开关管TA的第一极连接第四节点N4；
第十开关管T4，第十开关管T4的栅极用于输入第一时钟信号XCK，第十开关管T4的第一极通过第二电容C2连接第九开关管TA的第二极，第十开关管T4的第二极连接第二节点N2；
第十一开关管T5，第十一开关管T5的栅极连接第九开关管TA的第二极，且第十一开关管T5的栅极通过第二电容C2与自身第一极连接，第十一开关管T5的第一极连接第十开关管T4的第一极，第十一开关管T5的第二极用于输入第一时钟信号XCK；
第十二开关管T3，第十二开关管T3的栅极连接第五节点N5，第十二开关管T3的第一极用于输入高电平信号VGH，第十二开关管T3的第二极连接第二节点N2。
上拉控制模块13能过基于第八开关管T6至第十二开关管T3连接形成的电路结构，实现输出信号的上拉控制，以控制上拉输出模块16依时序输出高电平信号VGH。
如图5所示，下拉输出模块15包括：第十三开关管T2，第十三开关管T2的栅极连接第一节点N1，第十三开关管T2的第一极连接移位寄存器的输出端OUT，第十三开关管T2的第二极用于输入低电平信号VGL。下拉输出模块15通过一个开关管即可在下拉控制模块12的控制下，依时序输出低电平信号VGL，电路结构简单，控制时序简单。
如图5所示，上拉模块16包括：
第十四开关管T1，第十四开关管T1的栅极连接第二节点N2，第十四开关管T1的第一极用于输入高电平信号VGH，第十四开关管T1的第二极连接移位寄存器的输出端OUT；
第三电容C3，第三电容C3连接在第十四开关管T1的栅极与第一极之间。
上拉模块16通过第十四开关管T1与第三电容C3即可在上拉控制模块13的控制下，依时序输出高电平信号VGH，电路结构简单，控制时序简单。
如图5所示，输入模块11包括：第十五开关管T9，第十五开关管T9的栅极用于输入第二时钟信号CK，第十五开关管T9的第一极连接第五节点N5，第十五开关管T9的第一极用于输出第一控制信号，第十五开关管T9的第二极连接保持模块14且用于接入输入信号IN。输入模块11通过第十五开关管T9即可基于第二时钟信号CK控制依时序输出第一控制信号，电路结构简单，控制时序简单。
本申请实施例中，输入模块11、下拉控制模块12、上拉控制模块13、保持模块14、下拉输出模块15以及上拉输出模块16均包括至少一个开关管，各个开关管均为PMOS。具体的，如图5所示，第一开关管T12至第十五开关管T9均为PMOS。
各个电路模块中，电路结构不局限于图5所示方式，例如，下拉输出模块15还可以设置与第十三开关管T2并联或是串联的其他晶体管。
相对于图2所示方式，本申请实施例技术方案在第一节点N1不再设计直接连接耦合的第一电容C1，因为没有第一节点N1直接连接电容的影响，所以在下拉输出模块15由高电平信号VGH向低电平信号VGL变低过程中，输出端OUT可以耦合拉低第一节点N1，使得输出信号快速跳变为低电平信号VGL。而图2所示方式由于第一节点N1直接连接第一电容C1的影响，使得移位寄存器输出端OUT和第一接节点N1不足以将第一节点N1电位维持的很低，而本申请技术方案中，通过第一开关管T12隔离第一电容C1和第一节点N1，在下拉输出模块15由高电平信号VGH向低电平信号VGL变低过程中，可以充分发挥输出端OUT和第一节点N1的作用，将第一节点N1的电位拉的很低。
基于上述实施例，本申请另一实施例还提供了一种显示面板，显示面板如图6所示。
参考图6所示，图6为本申请实施例提供的一种显示面板的结构示意图，所示显示面板20包括：
显示阵列，包括用于图像显示的子像素；
与子像素连接的像素电路P，用于基于扫描信号生成驱动电流，以控制子像素进行发光显示；
第一扫描电路21，第一扫描电路21包括上述所述的移位寄存器，所述移位寄存器与像素电路P连接，用于为像素电路P提供扫描信号。
在图6中并未示出子像素，子像素为OLED器件，像素电路P以及子像素的电路连接结构可以参考图1所示，本申请实施例不再赘述。
显示面板20包括显示区201和边框区202，边框区202至少包围部分显示区201。子像素和像素电路P位于显示区201，第一扫描电路21位于边框区202。
参考图7所示，图7为本申请实施例中提供的一种第一扫描电路中移位寄存器和像素电路的连接关系示意图，第一扫描电路包括多个级联的移位寄存器SN。子像素与像素电路P一一对应连接，子像素阵列排布，子像素所连接像素电路P具有对应的阵列关系。在图7所示方式中仅示出了位于同一列的前四行子像素对应里连接的像素电路P，依次为像素电路P1-P4，对应的示意出了前五级移位寄存器SN，依次为移位寄存器SN1-SN5。
本申请实施例中，设定具有m行子像素，m为大于1的正整数。第一扫描电路具有m级移位寄存器SN，依次为第一级移位寄存器SN1-第N级移位寄存器SNm。
第一级移位寄存器SN1的输出端连接第一行子像素所连接像素电路P1，用于为第一行子像素所连接像素电路P1提供第一扫描信号S1。
第i级移位寄存器SNi的输出端连接第i行子像素所连接像素电路Pi，用于为第i行子像素所连接像素电路Pi提供第二扫描信号S2。其中，i为大于1且不大于N的正整数。
而且，前一行子像素所连接像素电路P的第二扫描信号S2作为后一行子像素所连接像素电路P的第一扫描信号S1。前一级移位寄存器SN的输出信号作为后一级移位寄存器SN的输入信号。
参考图8所示，图8为本申请实施例提供的另一种第一扫描电路中移位寄存器和像电路的连接关系示意图，第一扫描电路包括多个级联的移位寄存器SN，子像素与像素电路P一一对应连接，子像素阵列排布，子像素所连接像素电路P具有对应的阵列关系。
在图8所示方式中，每一行子像素所连接像素电路P分别连接两级移位寄存器，通过该两级移位寄存器分别输入第一扫描信号S1和第二扫描信号S2。当具有m行子像素时，对应具有2m级移位寄存器。
第2j-1级移位寄存器SN2j-1连接第j行子像素所连接像素电路P，用于为第j行子像素所连接像素电路P提供第一扫描信号S1。j为不大于m的正整数。
第2j级移位寄存器SN2j连接第j行子像素所连接像素电路P，用于为第j行子像素所连接像素电路P提供第二扫描信号S2。
第2j-1级移位寄存器SN2j-1的输出信号作为第2j+1级移位寄存器SN2j+1的输入信号。第2j级移位寄存器SN2j的输出信号作为第2j+2级移位寄存器SN2j+2的输入信号。
本申请实施例所述显示面板还包括第二扫描电路，用于为像素电路提供控制信号SP。第二扫描电路包括多个级联的扫描单元。
参考图9所示，图9为本申请实施例提供的一种第二扫描电路中扫描单元和像素电路的连接关系示意图。第二扫描电路中，具有多个级联的扫描单元ScnaP，扫描单元与子像素行一一对应连接。
当具有m行子像素时，对应具有m级扫描单元，该m级扫描单元依次为第一级扫描单元1-第m级级扫描单元m。第j级扫描单元ScnaPj和第j行子像素所连接的像素电路P连接，用于为第j行子像素所连接的像素电路P提供控制信号SP。前一级扫描单元ScnaP的输出信号作为下一级扫描单元ScnaP的输入信号。
本申请实施例所述显示面板的第一扫描电路21采用上述实施例中的移位寄存器，解决了移位寄存器输出信号在由高电平信号VGH向低电平信号VGL跳变时的拖尾问题，解决了由此导致的显示问题，提高了显示质量。
基于上述实施例，本申请另一实施例还提供了一种显示面板的显示驱动方法，显示面板包括子像素及其连接的像素电路，该显示驱动方法如图10所示。
参考图10所示，图10为本申请实施例提供的一种显示面板显示驱动方法的流程示意图，该显示驱动方法包括：
步骤S11：通过移位寄存器输出扫描信号。
其中，移位寄存器包括：输入模块，用于基于输入信号，输出第一控制信号；下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、第一控制信号，控制第一节点的电位；上拉控制模块，用于基于第一时钟信号、第二时钟信号、高电平信号、第一控制信号，控制第二节点的电位；保持模块，用于基于输入信号、第一时钟信号、第二时钟信号、低电平信号，拉低第一节点的电位；下拉输出模块，用于基于第一节点的电位，控制移位寄存器的输出端输出低电平信号；上拉输出模块，用于基于第二节点的电位，控制移位寄存器的输出端输出高电平信号。
移位寄存器的电路结构可以参考上述实施例描述，在显示驱动方法实施例中不再赘述。
步骤S12：基于扫描信号，控制像素电路生成驱动电流，以控制子像素进行发光显示。
本申请实施例中，显示驱动方法基于上述实施例中的移位寄存器，为子像素提供扫描信号，解决了由于移位寄存器输出信号由于拖尾问题导致的显示问题，提高了显示质量。
可选的，移位寄存器输出扫描信号的方法包括：
在输出信号由高电平信号跳变为低电平信号时，通过移位寄存器的输出端与第一节点的耦合，拉低第一节点的电位，使得移位寄存器的输出端输出低电平信号；
在移位寄存器的输出端输出低电平信号后，通过第一电容耦合第三点电位，拉低第三节点电位，以通过第三节点电位拉低第一节点的电位，维持移位寄存器的输出端输出低电平信号。
本申请实施例中，第一节点和第一电容之间连接有开关元件。这样，在输出信号由高电平信号跳变为低电平信号时，能够避免第一电容对第一节点电位的影响，保证移位寄存器的输出端与第一节点的耦合效果，从而能够使得第一节点的低电位，使得输出端快速跳变为低电平信号。而且在移位寄存器的输出端输出低电平信号后，还可以通过第一电容耦合第三点电位，拉低第三节点电位，进而进一步拉低第一节点电位，维持移位寄存器的输出端输出低电平信号，保证输出低电平信号的稳定性。
输入信号的一个时序周期包括基于时间顺序的第1时段至第9时段；第2时段至第4时段为输入信号的开启时段，其他时段为输入信号的关闭时段；第一时钟信号与第二时钟信号的周期相同；第一时钟信号在输入信号的第2i-1时段开启，在输入信号的第2i时段关闭；第二时钟信号在输入信号的第2i时段开启，在输入信号的第2i-1时段关闭。
在第6时段，输入信号关闭，第一时钟信号关闭，第二时钟信号开启，移位寄存器的输出端输出信号由高电平信号开始降低，耦合第一节点，拉低第一节点电位，使得移位寄存器的输出端输出低电平信号；输入信号的关闭电位通过第一开关管和第二开关管写入第三节点，进而使得第三开关管关闭。基于上述保持模块电路结构，可以在第6时段实现移位寄存器输出信号的快速跳变。
下面结合具体时序图，对本申请实施例中移位寄存器的工作过程进行进一步的说明。
参考图11所示，图11为本申请实施例提供的一种移位寄存器的信号时序图，结合图5和图11所示，由于第一节点N1没有直接连接第一电容C1，可以使得第十三开关管T2通过自身第一电极和栅极耦合作用，将第一节点N1电位拉低，同时增加保持模块14，通过保持模块14维持输出信号处于低电平信号VGL的稳定性。当输出低电平信号VGL时，第一电容C1通过第一开关管T12能够进一步拉低第一节点N1电位，以维持第一节点N1持续处于较低的电位，从而维持输出信号处于低电平信号VGL的稳定性。
具体的，在输入信号IN的一个时序周期内：
在第1时段，第一时钟信号XCK为低电平，第一电容C1将第三节点N3拉低，第一开关管T12导通，使得第一节点N1处于低电位，第十三开关管T2导通，输出低电平信号VGL。
在第2时段，第二时钟信号CK为低电平，输入信号IN为高电平，第一开关管T12关闭，低电平信号VGL基于导通的第六开关管T10，写入第四节点N4，故第四节点N4为低电平。该时段由于第十四开关管T1也关闭，输出信号维持前一时段的低电平信号VGL。
在第3时段，第一时钟信号XCK为低电平，第二节点N2电位被拉低，第十四开关管T1导通，输出端OUT输出高电平信号VGL。同时，第五开关管T8开启，高电平信号VGH通过第四开关管T7、第五开关管T8写入到第一节点N1，使得第一节点N1处于高电平，保持第十三开关管T2关闭。
在第4时段，第一时钟信号XCK为高电平，第十开关管T4关闭，第二时钟信号CK为低电平，第十五开关管T9导通，高电平的输入信号IN通过导通的第七开关管TB写入第一节点N1，维持第十三开关管T2的关闭。该时段维持输出高电平信号VGH。
在第5时段，第一时钟信号XCK为低电平，输入信号IN为低电平，第二时钟信号CK为高电平，低电平无法写入第一节点N1，维持第十三开关管T2的关闭。该时段维持输出高电平信号VGH。
在第6时段，输入信号IN为低电平，第二时钟信号CK为低电平，低电平的输入信号IN通过导通的第十五开关管T9、第七开关管TB写入第一节点N1，输出端OUT由高电平信号VGH开始向低电平信号VGL变低，由于输出信号电位变低，输出端OUT会耦合到第一节点N1，使得第一节点N1电位更低，使得第一节点N1电位远低于低电平信号VGL，使得第十三开关管T2完全导通，输出端OUT输出低电平信号VGL，实现无拖尾输出。同时，低电位的输入信号IN通过到导通的第二开关管T11和第三开关管TC，将低电位写入到第三节点N3，由于第一开关管T12的栅极连接第一电极，而第一节点N1的电位远低于低电平信号VGL，故此时第一开关管T12关闭。
在第7、9时段，第一时钟信号XCK由高电平变为低电平，第三节点N3通过第一电容C1耦合拉低，由低电平信号VGL变为远低于低电平信号VGL，从而使得第一开关管T12导通，将很低的电位写入第一节点N1，保持第十三开关管T2，保持低电位输出的稳定。
在第8时段，第二时钟信号CK先处于低电平，能够将低电平写入第七开关管TB、第三开关管TC的左侧。将低电平写入第三开关管TC的左侧第一极，能够防止第一时钟信号XCK高低切换时，耦合使得第三节点N3电位发生高低跳变，防止长时间之后第三节点N3漏流电位变高。在第二时钟信号CK变为高电平时，由于第八开关管T6的栅极连接第七开关管TB左侧第一极的低电平，第四节点N4写入处于高电平的第二时钟信号CK，使得第四开关管T7关闭。
本申请实施例中，各个信号的高电平可以等于VGH，低电平可以等于VGL。在上述描述中，以第一级移位寄存器的输出信号OUT1为例进行说明，其他级移位寄存器的输出原理相同，本申请实施例不再赘述。
参考图12所示，图12为本申请实施例移位寄存器中仿真信号时序图，基于仿真模拟可知，移位寄存器的输出信号在高低电平转换过程中无拖尾问题。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
需要说明的是，在本申请的描述中，需要理解的是，幅图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的幅图标记标识同样的结构。另外，处于理解和易于描述，幅图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (15)

1.一种移位寄存器，其特征在于，包括：
输入模块，所述输入模块用于基于输入信号，输出第一控制信号；
下拉控制模块，所述下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、所述第一控制信号，控制第一节点的电位；
上拉控制模块，所述上拉控制模块用于基于所述第一时钟信号、第二时钟信号、所述高电平信号、所述第一控制信号，控制第二节点的电位；
保持模块，所述保持模块用于基于所述输入信号、所述第一时钟信号、所述第二时钟信号、所述低电平信号，拉低所述第一节点的电位；
下拉输出模块，所述下拉输出模块基于所述第一节点的电位，控制所述移位寄存器的输出端输出所述低电平信号；
上拉输出模块，所述上拉输出模块基于所述第二节点的电位，控制所述移位寄存器的输出端输出所述高电平信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块连接在所述输入模块的输出端与所述第一节点之间；
所述上拉控制模块连接在所述输入模块的输出端与所述第二节点之间；
所述上拉控制模块与所述下拉控制模块连接；
所述保持模块与所述第一节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述保持模块用于基于所述输入信号、所述第一时钟信号、所述第二时钟信号以及所述低电平信号，控制第三节点电位；
其中，在所述输出信号由所述高电平信号跳变为所述低电平信号时，通过移位寄存器的输出端与所述第一节点的耦合，拉低所述第一节点的电位，使得所述移位寄存器的输出端输出所述低电平信号；在所述移位寄存器的输出端输出所述低电平信号后，通过第一电容耦合所述第三点电位，拉低所述第三节点电位，以通过所述第三节点电位拉低所述第一节点的电位，维持所述移位寄存器的输出端输出所述低电平信号。
4.根据权利要求3所述的移位寄存器，其特征在于，所述保持模块包括：
第一开关管，所述第一开关管的栅极与第一极均连接所述第三节点，所述第一开关管的第二极连接所述第一节点；
第二开关管，所述第二开关管的栅极用于输入所述第二时钟信号，所述第二开关管的第一极用于输入所述输入信号；
第三开关管，所述第三开关管的栅极用于输入所述低电平信号，所述第三开关管的第一极连接所述第二开关管的第二极，所述第三开关管的第二极连接所述第三节点；
其中，所述第一电容的一个极板用于输入所述第一时钟信号，另一个极板连接所述第三节点。
5.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块包括：
第四开关管，所述第四开关管的栅极连接第四节点，所述第四开关管的第一极用于输入所述高电平信号；
第五开关管，所述第五开关管的栅极用于输入所述第一时钟信号，所述第五开关管的第一极连接所述第四开关管的第二极，所述第五开关管的第二极连接第五节点；所述输入模块通过所述第五节点输出所述第一控制信号；
第六开关管，所述第六开关管的栅极用于输入所述第二时钟信号，所述第六开关管的第一极连接所述第四节点，所述第六开关管的第二极用于输入所述低电平信号；
第七开关管，所述第七开关管的栅极用于输入所述低电平信号，所述第七开关管的第一极连接所述第五节点，所述第七开关管的第二极连接所述第一节点。
6.根据权利要求1所述的移位寄存器，其特征在于，所述上拉控制模块包括：
第八开关管，所述第八开关管的第一极连接第四节点，所述第八开关管的第二极用于输入所述第二时钟信号，所述第八开关管的栅极连接第五节点；所述输入模块通过所述第五节点输出所述第一控制信号；
第九开关管，所述第九开关管的栅极用于输入所述低电平信号，所述第九开关管的第一极连接所述第四节点；
第十开关管，所述第十开关管的栅极用于输入所述第一时钟信号，所述第十开关管的第一极通过第二电容连接所述第九开关管的第二极，所述第十开关管的第二极连接所述第二节点；
第十一开关管，所述第十一开关管的栅极连接所述第九开关管的第二极，且所述第十一开关管的栅极通过所述第二电容与自身第一极连接，所述第十一开关管的第一极连接所述第十开关管的第一极，所述第十一开关管的第二极用于输入所述第一时钟信号；
第十二开关管，所述第十二开关管的栅极连接所述第五节点，所述第十二开关管的第一极用于输入所述高电平信号，所述第十二开关管的第二极连接所述第二节点。
7.根据权利要求1所述的移位寄存器，其特征在于，所述下拉输出模块包括：
第十三开关管，所述第十三开关管的栅极连接所述第一节点，所述第十三开关管的第一极连接所述移位寄存器的输出端，所述第十三开关管的第二极用于输入所述低电平信号。
8.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括：
第十四开关管，所述第十四开关管的栅极连接所述第二节点，所述第十四开关管的第一极用于输入所述高电平信号，所述第十四开关管的第二极连接所述移位寄存器的输出端；
第三电容，所述第三电容连接在所述第十四开关管的栅极与第一极之间。
9.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：
第十五开关管，所述第十五开关管的栅极用于输入所述第二时钟信号，所述第十五开关管的第一极用于输出所述第一控制信号，所述第十五开关管的第二极连接所述保持模块且用于接入所述输入信号。
10.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块、所述下拉控制模块、所述上拉控制模块、所述保持模块、所述下拉输出模块以及所述上拉输出模块均包括至少一个开关管，各个开关管均为PMOS。
11.一种显示面板，其特征在于，包括：
显示阵列，包括用于图像显示的子像素；
与所述子像素连接的像素电路，用于基于扫描信号生成驱动电流，以控制所述子像素进行发光显示；
第一扫描电路，包括如权利要求1所述的移位寄存器，所述移位寄存器与所述像素电路连接，用于为所述像素电路提供所述扫描信号。
12.一种显示面板的显示驱动方法，所述显示面板包括子像素及其连接的像素电路，其特征在于，所述显示驱动方法包括：
通过移位寄存器输出扫描信号；其中，所述移位寄存器包括：输入模块，用于基于输入信号，输出第一控制信号；下拉控制模块用于基于第一时钟信号、高电平信号、低电平信号、所述第一控制信号，控制第一节点的电位；上拉控制模块，用于基于所述第一时钟信号、第二时钟信号、所述高电平信号、所述第一控制信号，控制第二节点的电位；保持模块，用于基于所述输入信号、所述第一时钟信号、所述第二时钟信号、所述低电平信号，拉低所述第一节点的电位；下拉输出模块，用于基于所述第一节点的电位，控制所述移位寄存器的输出端输出所述低电平信号；上拉输出模块，用于基于所述第二节点的电位，控制所述移位寄存器的输出端输出所述高电平信号；
基于所述扫描信号，控制所述像素电路生成驱动电流，以控制所述子像素进行发光显示。
13.根据权利要求12所述的显示驱动方法，其特征在于，所述移位寄存器输出所述扫描信号的方法包括：
在所述输出信号由所述高电平信号跳变为所述低电平信号时，通过移位寄存器的输出端与所述第一节点的耦合，拉低所述第一节点的电位，使得所述移位寄存器的输出端输出所述低电平信号；
在所述移位寄存器的输出端输出所述低电平信号后，通过电容耦合所述第三点电位，拉低所述第三节点电位，以通过所述第三节点电位拉低所述第一节点的电位，维持所述移位寄存器的输出端输出所述低电平信号。
14.根据权利要求13所述的显示驱动方法，其特征在于，所述输入信号的一个时序周期包括基于时间顺序的第1时段至第9时段；第2时段至第4时段为所述输入信号的开启时段，其他时段为所述输入信号的关闭时段；
所述第一时钟信号与所述第二时钟信号的周期相同；所述第一时钟信号在所述输入信号的第2i-1时段开启，在所述输入信号的第2i时段关闭；所述第二时钟信号在所述输入信号的第2i时段开启，在所述输入信号的第2i-1时段关闭。
15.根据权利要求13所述的显示驱动方法，其特征在于，所述保持模块包括：第一开关管，所述第一开关管的栅极与第一极均连接所述第三节点，所述第一开关管的第二极连接所述第一节点；第二开关管，所述第二开关管的栅极用于输入所述第二时钟信号，所述第二开关管的第一极用于输入所述输入信号；第三开关管，所述第三开关管的栅极用于输入所述低电平信号，所述第三开关管的第一极连接所述第二开关管的第二极，所述第三开关管的第二极连接所述第三节点；其中，所述第一电容的一个极板用于输入所述第一时钟信号，另一个极板连接所述第三节点；
在第6时段，所述输入信号关闭，所述第一时钟信号关闭，所述第二时钟信号开启，所述移位寄存器的输出端输出信号由所述高电平信号开始降低，耦合所述第一节点，拉低所述第一节点电位，使得所述移位寄存器的输出端输出所述低电平信号；所述输入信号的关闭电位通过所述第一开关管和所述第二开关管写入所述第三节点，进而使得所述第三开关管关闭。
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