KR102643142B1 - 스캔 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

스캔 구동부는, 복수의 스테이지들을 포함한다. 스테이지들 중 제n(단, n은 자연수) 스테이지는, 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제2 입력부; 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부; 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부; 및 제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 제1 노드에 공급하는 샘플링부를 포함한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명의 실시예는 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 데이터 구동부, 스캔 구동부, 및 화소들을 포함한다. 데이터 구동부는 데이터 신호를 생성하며, 스캔 구동부는 스캔 신호를 생성한다. 스캔 구동부는 스캔 신호를 화소들에 순차적으로 공급하고, 이에 따라, 화소들은 순차적으로 선택되며, 선택된 화소에 데이터 신호가 제공되고, 선택된 화소는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
화소들 각각의 구동 트랜지스터의 이동도 정보 또는 문턱 전압 정보를 측정하기 위해, 특정 화소만을 선택할 수 있는 스캔 구동부가 요구된다.
본 발명의 일 목적은 스캔 신호를 선택적으로 생성하는 스캔 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 구동부는, 복수의 스테이지들을 포함하고, 상기 스테이지들 중 제n(단, n은 자연수) 스테이지는, 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부; 상기 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부; 상기 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 상기 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부; 및 제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 상기 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 상기 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 상기 제1 노드에 공급하는 샘플링부를 포함한다.
일 실시예에서, 상기 제1 입력부, 상기 제2 입력부, 상기 제1 출력부, 상기 제2 출력부, 및 상기 샘플링부 각각은 산화물 반도체 트랜지스터로 구성될 수 있다.
일 실시예에서, 상기 제어 전압은 상기 산화물 반도체 트랜지스터를 턴-온시키는 게이트 온 전압일 수 있다.
일 실시예에서, 상기 샘플링부는, 상기 제1 입력 단자 및 제1 제어 노드 사이에 연결되고 상기 제1 제어 단자에 연결되는 게이트 전극을 구비하는 제1 트랜지스터; 상기 제1 제어 노드 및 상기 기준 전원 단자 사이에 연결되는 커패시터; 상기 기준 전원 단자 및 제2 제어 노드 사이에 연결되고 상기 제1 제어 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및 상기 제2 제어 노드 및 상기 제1 노드 사이에 연결되고 상기 제2 제어 단자에 연결되는 게이트 전극을 구비하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 상호 직렬 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하고, 상기 제1 서브 트랜지스터의 일 전극 및 상기 제2 서브 트랜지스터의 일 전극은 상기 제2 제어 노드에 연결될 수 있다.
일 실시예에서, 상기 샘플링부는, 제3 제어 단자로 공급되는 스캔 개시 신호에 응답하여 상기 제1 노드를 방전시킬 수 있다.
일 실시예에서, 상기 샘플링부는, 제1 전원이 인가되는 제1 전원 단자 및 상기 제1 노드 사이에 연결되고 상기 제3 제어 단자에 연결되는 게이트 전극을 구비하는 제4 트랜지스터를 더 포함하고, 상기 제1 전원은 상기 제어 전압의 전압 레벨보다 낮은 전압 레벨을 가질 수 있다.
일 실시예에서, 상기 스테이지들 중 상기 제1 선택 신호의 펄스와 중첩하는 펄스를 가지는 이전 스테이지의 캐리 신호를 수신하는 스테이지가 선택되고, 상기 제2 선택 신호의 펄스가 인가된 이후에, 상기 선택된 스테이지는 상기 센싱 클럭 신호에 대응하는 상기 센싱 신호를 출력할 수 있다.
일 실시예에서, 상기 스테이지들은 상기 이전 스테이지의 캐리 신호에 대응하는 스캔 개시 신호에 응답하여 초기화될 수 있다.
일 실시예에서, 상기 스캔 구동부는, 상기 제1 노드의 전압에 응답하여 상기 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 피드백부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 입력부는, 상기 제1 입력 단자에 연결되는 제1 전극, 피드백 노드에 연결되는 제2 전극, 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제5 트랜지스터; 및 상기 피드백 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제6 트랜지스터를 포함하고, 상기 피드백부는, 상기 기준 전원 단자에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제7 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제2 입력부는, 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 제어하되, 상기 제2 입력부는, 상기 제1 노드에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제2 입력 단자에 연결되는 게이트 전극을 포함하는 제9 트랜지스터; 상기 피드백 노드에 연결되는 제1 전극, 제1 전원이 인가되는 제1 전원 단자에 연결되는 제2 전극, 및 상기 제2 입력 단자에 연결되는 게이트 전극을 포함하는 제10 트랜지스터; 상기 제1 노드에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 제2 노드에 연결되는 게이트 전극을 포함하는 제11 트랜지스터; 및 상기 피드백 노드에 연결되는 제1 전극, 제1 전원이 인가되는 제1 전원 단자에 연결되는 제2 전극, 및 상기 제2 노드에 연결되는 게이트 전극을 포함하는 제12 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스캔 구동부는, 상기 센싱 클럭 신호를 상기 제2 노드에 공급하되, 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제어부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 입력부는, 상기 기준 전원 단자에 연결되는 제1 전극, 피드백 노드에 연결되는 제2 전극, 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제5 트랜지스터; 및 상기 피드백 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제6 트랜지스터를 포함하고, 상기 피드백부는, 상기 기준 전원 단자에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제7 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스캔 구동부는 상기 제n 스캔 신호 또는 상기 제n 센싱 신호를 상기 제1 입력부 및 상기 제2 입력부에 공급하는 피드백부를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 스캔 라인들, 센싱 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들; 상기 스캔 라인들 및 상기 센싱 라인들에 스캔 신호 및 센싱 신호를 각각 공급하는 복수의 스테이지들을 포함하는 스캔 구동부; 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및 상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함하며, 상기 스테이지들 중 제n(단, n은 자연수) 스테이지는, 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부; 상기 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부; 상기 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 상기 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부; 및 제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 상기 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 상기 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 상기 제1 노드에 공급하는 샘플링부를 포함할 수 있다.
일 실시예에서, 상기 스캔 구동부는, 스캔 개시 신호에 대응하는 기준 캐리 신호를 생성하고, 상기 기준 캐리 신호를 상기 스테이지들 중 첫번째 스테이지에 상기 이전 스테이지의 캐리 신호로서 제공하는 더미 스테이지를 더 포함하고, 상기 더미 스테이지는 상기 스캔 라인들 및 상기 센싱 라인들과 전기적으로 분리될 수 있다.
일 실시예에서, 제1 구간에서 상기 데이터 신호가 상기 데이터 라인들에 제공되고, 상기 제1 구간에서 상기 제1 선택 신호는 상기 스테이지들에 제공되며, 제2 구간에서 데이터 신호는 상기 데이터 라인들에 제공되지 않으며, 상기 제2 구간에서 상기 제2 선택 신호는 상기 스테이지들에 제공될 수 있다.
일 실시예에서, 상기 스테이지들 중 상기 제1 선택 신호의 펄스와 중첩하는 펄스를 가지는 이전 스테이지의 캐리 신호를 수신하는 스테이지가 선택되고, 상기 제2 선택 신호의 펄스가 인가된 경우, 상기 선택된 스테이지는 상기 센싱 클럭 신호에 대응하는 상기 센싱 신호를 출력할 수 있다.
일 실시예에서, 상기 샘플링부는, 제3 제어 단자로 공급되는 스캔 개시 신호에 응답하여 상기 제1 노드를 방전시킬 수 있다.
본 발명의 실시예들에 따른 스캔 구동부 및 표시 장치는 각각 캐리 신호, 스캔 신호, 및 센싱 신호를 출력하는 복수의 스테이지들을 포함하되, 스테이지들 각각은 제1 신호에 응답하여 이전 캐리 신호를 저장하는 샘플링부를 포함할 수 있다. 따라서, 제1 신호와 중첩하는 이전 캐리 신호(예를 들어, 게이트 온 전압의 이전 캐리 신호)를 수신하는 스테이지만이 선택되고, 선택된 스테이지를 통해 스캔 신호 및 센싱 신호를 출력할 수 있다.
또한, 상기 샘플링부는 이전 캐리 신호를 제1 제어 노드에 저장하되, 제1 제어 노드에 연결되는 트랜지스터의 일 전극을 제2 제어 노드에 연결하여 게이트 온 전압을 인가할 수 있다. 따라서, 해당 트랜지스터를 통한 제1 제어 노드의 누설이 방지되며, 스캔 구동부 및 표시 장치는 보다 안정적으로 선택적인 스캔/센싱 동작을 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3는 도 1의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 도면이다.
도 4는 도 1의 스캔 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 5는 도 4의 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다.
도 6은 도 4의 스테이지에서 측정된 신호들의 다른 예를 나타내는 파형도이다.
도 7은 도 4의 스테이지에서 측정된 신호들의 또 다른 예를 나타내는 파형도이다.
도 8은 도 4의 스테이지에 포함된 트랜지스터의 전압-전류 특성을 나타내는 도면이다.
도 9는 도 1의 스캔 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 10은 도 1의 스캔 구동부에 포함된 스테이지의 또 다른 예를 나타내는 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 스캔 구동부(13)(또는, 게이트 구동부), 센싱부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 계조 값들, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 스캔 구동부(13) 및 센싱부(14) 각각에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 라인들(D1 내지 Dq, 단, q는 양의 정수)로 제공할 데이터 신호들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 신호들을 화소행 단위로 데이터 라인들(D1 내지 Dq)에 제공할 수 있다.
스캔 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 스캔 라인들(SC1 내지 SCp)에 제공할 스캔 신호들을 생성할 수 있다. 예를 들어, 스캔 구동부(13)는 스캔 라인들(SC1 내지 SCp, 단, p는 양의 정수)에 순차적으로 게이트 온 전압(또는, 게이트 온 전압 레벨, 턴-온 전압 레벨)의 펄스를 갖는 스캔 신호들을 제공할 수 있다. 예를 들어, 스캔 구동부(13)는 클록 신호에 따라 게이트 온 전압의 펄스를 다음 스테이지로 순차적으로 전달하는 방식으로 스캔 신호들을 생성할 수 있다. 예를 들어, 스캔 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있다.
또한, 스캔 구동부(13)는 센싱 라인들(SS1 내지 SSp)에 제공할 센싱 신호들을 생성할 수 있다. 예를 들어, 스캔 구동부(13)는 스캔 라인들(SC1 내지 SCp)에 순차적으로 게이트 온 전압의 펄스를 갖는 센싱 신호들을 제공할 수 있다. 예를 들어, 스캔 구동부(13)는 클록 신호에 따라 게이트 온 전압의 펄스를 다음 스테이지로 순차적으로 전달하는 방식으로 센싱 신호들을 생성할 수 있다.
다만, 상술한 스캔 구동부(13)의 동작은 표시 구간(또는, active period, 데이터 라인들(D1 내지 Dq)에 데이터 신호들이 제공되는, 데이터 기록 구간)에서의 동작과 연관되며, 센싱 구간(또는, 블랭크 구간, vertical blank period, porch period)에서의 동작에 대해서는 도 6을 참조하여 후술하기로 한다. 표시 구간 및 센싱 구간은 하나의 프레임 구간(또는, 하나의 프레임)에 포함될 수 있다.
센싱부(14)는 수신 라인들(R1 내지 Rq)을 통해서 수신되는 전류 또는 전압에 따라 화소들의 열화 정보를 측정할 수 있다. 예를 들어, 화소들의 열화 정보는 구동 트랜지스터들의 이동도 정보, 문턱 전압 정보, 발광 소자의 열화 정보 등일 수 있다. 또한, 센싱부(14)는 수신 라인들(R1 내지 Rq)을 통해서 수신되는 전류 또는 전압에 따라 환경에 따른 화소들의 특성 정보를 측정할 수 있다. 예를 들어, 센싱부(14)는 온도나 습도에 따른 화소들의 변화된 특성 정보를 측정할 수도 있다.
화소부(15)는 화소(PXij)(또는, 화소들)을 포함할 수 있다. 화소(Pxij, 단, i 및 j 각각은 양의 정수)는 대응하는 데이터 라인, 스캔 라인, 센싱 라인, 및 수신 라인에 연결될 수 있다. 예를 들어, 화소(PXij)는 i 번째 스캔 라인과 연결되고, j 번째 데이터 라인과 연결될 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PXij)는 스위칭 소자들(M1, M2, M3), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다. 스위칭 소자들(M1, M2, M3) 각각은 N형 트랜지스터로 구현될 수 있다.
제1 스위칭 소자(M1)(또는, 구동 트랜지스터)는 제1 전원(VDD)(또는, 제1 전원(VDD)이 인가되는 제1 전원 라인)에 연결되는 제1 전극, 제2 노드(Nb)에 연결되는 제2 전극, 및 제1 노드(Na)에 연결되는 게이트 전극을 포함할 수 있다.
제2 스위칭 소자(M2)(또는, 스위칭 트랜지스터)는 데이터 라인(Dj)에 연결되는 제1 전극, 제1 노드(Na)에 연결되는 제2 전극, 및 스캔 라인(SCi)에 연결되는 게이트 전극을 포함할 수 있다.
제3 스위칭 소자(M3)(또는, 센싱 트랜지스터)는 수신 라인(Ri)에 연결되는 제1 전극, 제2 노드(Nb)에 연결되는 제2 전극, 및 센싱 라인(SSi)에 연결되는 게이트 전극을 포함할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(Na) 및 제2 노드(Nb) 사이에 연결될 수 있다.
발광 소자(LD)는 애노드가 제2 노드(Nb)에 연결되고, 캐소드가 제2 전원(VSS)(또는, 제2 전원(VSS)이 인가되는 제2 전원 라인)에 연결될 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode) 등으로 구성될 수 있다.
한 프레임 기간 중 표시 구간에서, 스캔 라인(SCi) 및 센싱 라인(SSi)에 게이트 온 전압(또는, 게이트 온 전압 레벨, 턴-온 전압 레벨)의 펄스가 인가될 수 있다. 여기서, 데이터 라인(Dj)에는 대응하는 데이터 신호가 인가된 상태이고, 수신 라인(Ri)에는 제1 기준 전압이 인가된 상태일 수 있다. 이 경우, 제2 및 제3 스위칭 소자들(M2, M3)은 턴-온되고, 스토리지 커패시터(Cst)는 데이터 신호와 제1 기준 전압의 차이에 해당하는 전압을 저장할 수 있다. 이후, 제2 및 제3 스위칭 소자들(M2, M3)이 턴-오프되면, 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 제1 스위칭 소자(M1)를 통해 흐르는 구동 전류량이 결정되고, 구동 전류량에 대응하여 발광 소자(LD)가 발광할 수 있다.
도 3는 도 1의 표시 장치에 포함된 스캔 구동부의 일 예를 나타내는 도면이다.
도 3을 참조하면, 스캔 구동부(13)는 복수의 스테이지들(ST1, ST2, ST3)을 포함할 수 있다. 또한, 스캔 구동부(13)는 더미 스테이지(ST0)를 더 포함할 수 있다.
더미 스테이지(ST0) 및 스테이지들(ST1, ST2, ST3)에는 클럭 신호들(CLKs), 제1 신호(S1)(또는, 제1 선택 신호), 제2 신호(S2)(또는, 제2 선택 신호), 제어 전압(VON)(또는, 게이트 온 전압, 고전압), 제1 전원(Vss1)(또는, 게이트 오프 전압, 제1 저전압), 및 제2 전원(Vss2)(또는, 제2 저전압)이 인가될 수 있다. 클럭 신호들(CLKs), 제1 신호(S1) 및 제2 신호(S2)는 제어 신호에 포함되고, 타이밍 제어부(11)로부터 제공될 수 있다. 제어 전압(VON), 제1 전원(Vss1), 및 제2 전원(Vss2)은 타이밍 제어부(11), 데이터 구동부(12), 또는 별도의 전원 공급부로부터 제공될 수 있다.
클럭 신호들(CLKs)은 제1 클럭 신호(CR_CK)(또는, 캐리 클럭 신호), 제2 클럭 신호(SC_CK)(또는, 스캔 클럭 신호), 및 제3 클럭 신호(SS_CK)(또는, 센싱 클럭 신호)를 포함할 수 있다.
제1 클럭 신호(CR_CK), 제2 클럭 신호(SC_CK), 및 제3 클럭 신호(SS_CK) 각각은 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다.
일 실시예에서, 홀수 번째 스테이지들(ST1, ST3)에는 클럭 신호들(CLKs)이 제공되고, 짝수 번째 스테이지들(ST2)(및 더미 스테이지(ST0)에는 반전 클럭 신호들이 제공될 수 있다. 반전 클럭 신호들은 클럭 신호들(CLKs)의 주기와 동일한 주기를 가지며, 클럭 신호들(CLKs)을 기준으로 반전된 위상을 가지거나, 반주기만큼 지연된 위상을 가질 수 있다. 다른 실시예에서, 홀수 번째 스테이지들(ST1, ST3)에는 반전 클럭 신호들이 제공되고, 짝수 번째 스테이지들(ST2)(및 더미 스테이지(ST0)에는 클럭 신호들(CLKs)이 제공될 수도 있다.
제1 신호(S1) 및 제2 신호(S2) 각각은 논리 하이 레벨을 가지는 펄스를 포함할 수 있다. 제1 신호(S1) 및 제2 신호(S2)는 스테이지들(S1, S2, S3) 중 하나를 선택하는데 이용될 수 있다. 제1 신호(S1) 및 제2 신호(S2)를 이용하여 스테이지들(S1, S2, S3) 중 하나를 선택하는 구성에 대해서는 도 6을 참조하여 후술하기로 한다.
제어 전압(VON)은 게이트 온 전압에 대응하고, 제1 전원(Vss1) 및 제2 전원(Vss2) 각각은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 제어 전압(VON)은 약 10V 내지 약 30V 사이의 전압 값을 가질 수 있다. 일 실시예에서, 제1 전원(Vss1) 및 제2 전원(Vss2)은 동일할 수 있다. 다른 실시예에서, 제2 전원(Vss2)은 제1 전원(Vss1)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 제1 전원(Vss1)은 약 -14V 내지 약 -1V의 범위 내에서 설정되고, 제2 전원(Vss2)은 약 -16V 내지 약 -3V의 범위 내에서 설정될 수 있다.
더미 스테이지(ST0)는 스캔 개시 신호(STVP)(또는, 스타트 펄스)에 응답하여 기준 캐리 신호(CR[0])를 생성하고, 기준 캐리 신호(CR[0])를 제1 스테이지(ST1)에 제공할 수 있다. 여기서, 스캔 개시 신호(STVP)는 제어 신호에 포함되고, 타이밍 제어부(11)로부터 제공될 수 있다. 더미 스테이지(STO)는 스캔 라인들 및 센싱 라인들과 연결되지 않고, 전기적으로 분리될 수 있다.
스테이지들(ST1, ST2, ST3) 각각은 이전 스테이지로부터 제공되는 캐리 신호에 응답하여 스캔 신호들(SC[1], SC[2], SC[3]) 및 캐리 신호들(CR[1], CR[2], CR[3])을 각각 출력할 수 있다. 예를 들어, 제1 스테이지(ST1)는 기준 캐리 신호(CR[0])에 응답하여 제1 스캔 라인(SC1)으로 제1 스캔 신호(SC[1])를 출력하고, 또한, 제1 캐리 신호(CR[1])를 제2 스테이지(ST2)로 제공할 수 있다. 제1 캐리 신호(CR[1])는 더미 스테이지(ST0)에도 제공될 수 있다. 유사하게, 제2 스테이지(ST2)는 제1 캐리 신호(CR[1])에 응답하여 제2 스캔 라인(SC2)으로 제2 스캔 신호(SC[2])를 출력하고, 제2 캐리 신호(CR[2])를 제3 스테이지(ST3) 및 제1 스테이지(ST1)에 제공할 수 있다. 즉, 제n 스테이지(단, n은 양의 정수)는 제n-1 캐리 신호에 응답하여, 제n 스캔 라인으로 제n 스캔 신호를 출력하고, 제n+1 스테이지 및 제n-1 스테이지에 제n 캐리 신호를 제공할 수 있다.
도 4는 도 1의 스캔 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다. 도 3에 도시된 제1 내지 제3 스테이지들(ST1 내지 ST3)(및 더미 스테이지(ST0))는 상호 실질적으로 동일하므로, 제1 내지 제3 스테이지들(ST1 내지 ST3)을 포괄하여 스테이지(ST)를 설명하기로 한다.
도 4를 참조하면, 스테이지(ST)는 제1 클럭 단자(IN_CK1), 제2 클럭 단자(IN_CK2), 제3 클럭 단자(IN_CK3), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 제어 단자(IN_S1), 제2 제어 단자(IN_S2), 기준 전원 단자(IN_V0), 제1 전원 단자(IN_V1), 제2 전원 단자(IN_V2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 및 제3 출력 단자(OUT3)를 포함할 수 있다.
제1 클럭 단자(IN_CK1)에는 제1 클럭 신호(CR_CK)(또는, 캐리 클럭 신호)가 제공되고, 제2 클럭 단자(IN_CK2)에는 제2 클럭 신호(SC_CK)(또는, 스캔 클럭 신호)가 제공되며, 제3 클럭 단자(IN_CK3)에는 제3 클럭 신호(SS_CK)(또는, 센싱 클럭 신호)가 제공될 수 있다.
제1 입력 단자(IN1)에는 이전 스테이지의 캐리 신호, 즉, 전단 캐리 신호(CR[N-1])가 제공되고, 제2 입력 단자(IN2)에는 다음 스테이지의 캐리 신호, 즉, 후단 캐리 신호(CR[N+1])가 제공되며, 제3 입력 단자(IN3)에는 스캔 개시 신호(STVP)(또는, 스타트 펄스)가 제공될 수 있다.
제1 제어 단자(IN_S1)에는 제1 신호(S1)(또는, 제1 선택 신호)가 제공되고, 제2 제어 단자(IN_S2)에는 제2 신호(S2)(또는, 제2 선택 신호)가 제공될 수 있다.
기준 전원 단자(IN_V0)에는 제어 전압(VON)(또는, 게이트 온 전압)이 제공되며, 제1 전원 단자(IN_V1)에는 제1 전원(Vss1)이 인가되고, 제2 전원 단자(IN_V2)에는 제2 전원(Vss2)이 인가될 수 있다.
제1 출력 단자(OUT1)를 통해 캐리 신호(CR[N])가 출력되고, 제2 출력 단자(OUT2)를 통해 스캔 신호(SC[N])가 출력되며, 제3 출력 단자(OUT3)를 통해 센싱 신호(SS[N])가 출력될 수 있다.
스테이지(ST)는 제1 내지 제5 서브 스테이지들(SST1 내지 SST5)를 포함할 수 있다. 제1 내지 제5 서브 스테이지들(SST1 내지 SST5)은 제1 내지 제4 트랜지스터들(T1, T2, T3, T4), 제1 내지 제3 보조 트랜지스터들(T1-1, T2-1, T3-1), 제7 내지 제13 트랜지스터들(T7, T8, T9-1, T9-2, T10-1, T10-2, T11, T12, T13), 제15 내지 제21 트랜지스터들(T15, T16, T17, T18-1, T18-2, T19-1, T19-2, T20, T21), 제1 내지 제3 커패시터들(C1, C2, C3)을 포함할 수 있다. 트랜지스터들 각각은 산화물 반도체 트랜지스터 또는 N형 트랜지스터 일 수 있다.
제1 서브 스테이지(SST1)(또는, 샘플링부)는 제1 제어 단자(IN_S1)로 공급되는 제1 신호(S1)(또는, 제1 제어 신호)에 응답하여 이전 스테이지의 캐리 신호, 즉, 전단 캐리 신호(CR[N-1])를 저장하고, 제2 제어 단자(IN_S2)로 공급되는 제2 신호(S2)(또는, 제2 선택 신호) 및 저장된 전단 캐리 신호(CR[N-1])에 응답하여 기준 전원 단자(IN_V0)를 통해 공급되는 제어 전압(VON)을 제1 노드(N_Q)에 공급할 수 있다. 또한, 제1 서브 스테이지(SST1)는 제3 제어 단자(IN_S3)로 공급되는 스캔 개시 신호(STVP)에 응답하여 제1 노드(N_Q)를 방전시킬 수 있다.
제1 서브 스테이지(SST1)는 제18 트랜지스터(T18-1, T18-2), 제19 트랜지스터(T19-1, T19-2), 제20 트랜지스터(T20), 제21 트랜지스터(T21) 및 제3 커패시터(C3)를 포함할 수 있다. 제18 트랜지스터(T18-1, T18-2)는 제18-1 트랜지스터(T18-1) 및 제18-2 트랜지스터(T18-2)를 포함하는 듀얼 게이트 트랜지스터로 구현되고, 제19 트랜지스터(T19-1, T19-2)는 제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)를 포함하는 듀얼 게이트 트랜지스터로 구현될 수 있다.
제18-1 트랜지스터(T18-1) 및 제18-2 트랜지스터(T18-2)는 제1 노드(N_Q) 및 제2 전원 단자(IN_V2) 사이에 전기적으로 연결될 수 있다. 제18-1 트랜지스터(T18-1)는 제1 노드(N_Q)에 연결되는 제1 전극, 제3 노드(N_FB)(또는, 피드백 노드)에 연결되는 제2 전극, 및 제3 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다. 제18-2 트랜지스터(T18-2)는 제3 노드(N_FB)에 연결되는 제1 전극, 및 제2 전원(VSS)이 인가되는 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제3 입력 단자(IN3)에 연결되는 게이트 전극을 포함할 수 있다.
제18-1 트랜지스터(T18-1) 및 제18-2 트랜지스터(T18-2)는 스캔 개시 신호(STVP)에 응답하여 제1 노드(N_Q)를 제2 전원(VSS)으로 방전(discharging)시키거나 풀-다운(full-down) 시킬 수 있다.
제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)는 제1 입력 단자(IN1) 및 제1 제어 노드(N_S) 사이에 연결될 수 있다. 제19-1 트랜지스터(T19-1)는 제1 입력 단자(IN1)에 연결되는 제1 전극, 제2 제어 노드(N_SF)에 연결되는 제2 전극, 및 제1 제어 단자(IN_S1)에 연결되는 게이트 전극을 포함할 수 있다. 제19-2 트랜지스터(T19-2)는 제2 제어 노드(N_SF)에 연결되는 제1 전극, 및 제1 제어 노드(N_S)에 연결되는 제2 전극, 및 제1 제어 단자(IN_S1)에 연결되는 게이트 전극을 포함할 수 있다.
제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)는 제1 신호(S1)에 응답하여 전단 캐리 신호(CR[N-1])를 제1 제어 노드(N_S)에 전달할 수 있다.
제3 커패시터(C3)는 기준 전원 단자(IN_V0) 및 제1 제어 노드(N_S) 사이에 연결될 수 있다. 제3 커패시터(C3)는 제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)를 통해 전달되는 전단 캐리 신호(CR[N-1])에 의해 충전되거나, 전단 캐리 신호(CR[N-1])를 저장할 수 있다.
제20 트랜지스터(T20)는 기준 전원 단자(IN_V0)에 연결되는 제1 전극, 제2 제어 노드(N_SF)에 연결되는 제2 전극, 및 제1 제어 노드(N_S)에 연결되는 게이트 전극을 포함할 수 있다. 제20 트랜지스터(T20)는 제1 노드(N_SF)의 전압(예를 들어, 전단 캐리 신호(CR[N-1]))에 응답하여 제어 전압(VON)을 제2 제어 노드(N_SF)에 전달할 수 있다.
제21 트랜지스터(T21)는 제2 제어 노드(N_SF)에 연결되는 제1 전극, 제1 노드(N_Q)에 연결되는 제2 전극, 제2 제어 단자(IN_S2)에 연결되는 게이트 전극을 포함할 수 있다. 제21 트랜지스터(T21)는 제2 신호(S2)에 응답하여 제2 제어 노드(N_SF)의 전압(예를 들어, 제어 전압(VON))을 제1 노드(N_Q)에 전달할 수 있다.
일 실시예에서, 제1 서브 스테이지(SST1)는, 표시 구간(또는, 데이터 기입 구간)에서, 게이트 온 전압의 전단 캐리 신호(CR[n-1]) 및 게이트 온 전압의 제1 신호(S1)가 중첩하는 구간에서, 전단 캐리 신호(CR[n-1])를 이용하여 제3 커패시터(C3)를 충전함과 동시에, 제20 트랜지스터(T20)를 턴-온시킬 수 있다. 또한, 제1 서브 스테이지(SST1)는, 블랭크 구간(또는, 센싱 구간)에서 게이트 온 전압의 제2 신호(S2)가 인가되는 경우, 제20 트랜지스터(T20) 및 제21 트랜지스터(T21)를 통해 제1 노드(N_Q)에 제어 전압(VON)을 전달하거나 제1 노드(N_Q)를 충전시킬 수 있다.
제2 서브 스테이지(SST2)(또는, 충전부, 제1 입력부)는 제1 입력 단자(IN1)로 공급되는 이전 스테이지의 캐리 신호, 즉, 전단 캐리 신호(CR[N-1])에 응답하여 제1 노드(N_Q)의 전압을 제어할 수 있다.
제2 서브 스테이지(SST2)는 제4 트랜지스터(T4-1, T4-2)를 포함할 수 있다. 제4 트랜지스터(T4-1, T4-2)는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 포함하는 듀얼 게이트 트랜지스터로 구현될 수 있다.
제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제1 입력 단자(IN1) 및 제1 노드(N_Q) 사이에 연결될 수 있다. 제4-1 트랜지스터(T4-1)는 제1 입력 단자(IN1)에 연결되는 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 및 제1 입력 단자(IN1)에 연결되는 게이트 전극을 포함할 수 있다. 제4-2 트랜지스터(T4-2)는 제3 노드(N_FB)에 연결되는 제1 전극, 제1 노드(N_Q)에 연결되는 제2 전극, 및 제1 입력 단자(IN1)에 연결되는 게이트 전극을 포함할 수 있다.
제2 서브 스테이지(SST2)(또는, 제4 트랜지스터(T4-1, T4-2))는 전단 캐리 신호(CR[N-1])를 수신하여 제1 노드(N_Q)를 충전시킬 수 있다.
제3 서브 스테이지(SST3)(또는, 안정화부, 제2 입력부)는 제2 입력 단자(INS2)로 공급되는 다음 스테이지의 캐리 신호, 즉, 후단 캐리 신호(CR[N+1])에 응답하여 제1 노드(N_Q)의 전압을 제어할 수 있다.
제3 서브 스테이지(SST3)는 제9 트랜지스터(T9-1, T9-2) 및 제10 트랜지스터(T10-1, T10-2)를 포함할 수 있다. 제9 트랜지스터(T9-1, T9-2)는 제9-1 트랜지스터(T9-1) 및 제9-2 트랜지스터(T9-2)를 포함하는 듀얼 게이트 트랜지스터로 구현되고, 제10 트랜지스터(T10-1, T10-2)는 제10-1 트랜지스터(T10-1) 및 제10-2 트랜지스터(T10-2)를 포함하는 듀얼 게이트 트랜지스터로 구현될 수 있다.
제9 트랜지스터(T9-1, T9-2) 및 제10 트랜지스터(T10-1, T10-2)는 제1 노드(N_Q) 및 제2 전원 단자(IN_V2) 사이에 연결될 수 있다.
제9-1 트랜지스터(T9-1)는 제1 노드(N_Q)에 연결되는 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 및 제2 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다. 제9-2 트랜지스터(T9-2)는 제3 노드(N_FB)에 연결되는 제1 전극, 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제2 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
유사하게, 제10-1 트랜지스터(T10-1)는 제1 노드(N_Q)에 연결되는 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 및 제2 노드(N_QB)에 연결되는 게이트 전극을 포함할 수 있다. 제10-2 트랜지스터(T10-2)는 제3 노드(N_FB)에 연결되는 제1 전극, 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제2 노드(N_QB)에 연결되는 게이트 전극을 포함할 수 있다.
제9-1 트랜지스터(T9-1) 및 제9-2 트랜지스터(T9-2)는 후단 캐리 신호(CR[N+1])에 응답하여 제1 노드(N_Q)를 제2 전원(Vss2)으로 방전(discharging)시키거나 풀-다운(full-down) 시킬 수 있다. 유사하게, 제10-1 트랜지스터(T10-1) 및 제10-2 트랜지스터(T10-2)는 제2 노드(N_QB)의 전압에 응답하여 제1 노드(N_Q)를 방전시킬 수 있다.
즉, 제3 서브 스테이지(SST3)는 후단 캐리 신호(CR[N+1]) 및 제2 노드(N_QB)의 전압에 응답하여 제1 노드(N_Q)를 방전시킬 수 있다.
제4 서브 스테이지(SST4)(또는, 피드백부)는 제1 노드(N_Q)의 전압에 응답하여 제어 전압(VON)을 제2 서브 스테이지(SST2) 및 제3 서브 스테이지(SST3)에 공급할 수 있다.
제4 서브 스테이지(SST4)는 제16 트랜지스터(T16)를 포함할 수 있다.
제16 트랜지스터(T16)는 기준 전원 단자(IN_V0)에 연결되는 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제4 서브 스테이지(SST4)(또는, 제16 트랜지스터(T16))는, 제1 노드(N_Q)가 충전된 경우, 제3 노드(N_FB)를 제어 전압(VON)으로 충전시킬 수 있다.
제5 서브 스테이지(SST5)(또는, 인버터부, 제어부)는 제3 클럭 신호(SS_CK)(또는, 센싱 클럭 신호)를 제2 노드(N_QB)에 공급하되, 제1 노드(N_Q)의 전압에 응답하여 제2 노드(N_QB)를 방전시킬 수 있다.
제5 서브 스테이지(SST5)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제12 트랜지스터(T12), 및 제13 트랜지스터(T13)을 포함할 수 있다.
제7 트랜지스터(T7)는 제3 클럭 단자(IN_CK3)에 연결되는 제1 전극, 제2 노드(N_QB)에 연결되는 제2 전극, 및 제4 노드(N_C)에 연결되는 게이트 전극을 포함할 수 있다.
제8 트랜지스터(T8)는 제2 노드(N_QB)에 연결되는 제1 전극, 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제12 트랜지스터(T12)는 제3 클럭 단자(IN_CK3)에 연결되는 제1 전극, 제4 노드(N_C)에 연결되는 제2 전극, 및 제3 클럭 단자(IN_CK3)에 연결되는 게이트 전극을 포함할 수 있다.
제13 트랜지스터(T13)는 제4 노드(N_C)에 연결되는 제1 전극, 제1 전원 단자(IN_V1)에 연결되는 제2 전극, 및 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제5 서브 스테이지(SST5)는 제3 클럭 신호(SS_CK)에 동기화된 신호를 제2 노드(N_QB)에 제공하되, 제1 노드(N_Q)의 전압이 제1 전원(Vss1)의 전압 레벨보다 충분히 높아지는 경우, 제2 노드(N_QB)를 방전시킬 수 있다.
제6 서브 스테이지(SST6)(또는, 제1 출력부)는 제1 노드(N_Q)의 전압에 응답하여 제1 클럭 단자(IN_CK1)로 공급되는 제1 클럭 신호(CR_CK)(또는, 캐리 클럭 신호)에 대응하는 캐리 신호(CR[N])를 제1 출력 단자(OUT1)로 출력할 수 있다.
제6 서브 스테이지(SST6)(또는, 제1 출력부)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(C1)를 포함할 수 있다. 또한, 제6 서브 스테이지(SST6)는 제1 보조 트랜지스터(T1-1), 제2 보조 트랜지스터(T2-1), 제3 보조 트랜지스터(T3-1), 및 제2 커패시터(C2)를 더 포함할 수 있다.
제1 트랜지스터(T1)는 제3 클럭 단자(IN_CK3)에 연결되는 제1 전극, 제3 출력 단자(OUT3)에 연결되는 제2 전극, 및 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제3 출력 단자(OUT3)에 연결되는 제1 전극, 제1 전원 단자(IN_V1)에 연결되는 제2 전극, 및 제2 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 제3 출력 단자(OUT3)에 연결되는 제1 전극, 제1 전원 단자(IN_V1)에 연결되는 제2 전극, 및 제2 노드(N_QB)에 연결되는 게이트 전극을 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(N_Q) 및 제3 출력 단자(OUT3) 사이에 연결될 수 있다.
제1 커패시터(C1)는 제2 서브 스테이지(SST2) 및 제4 서브 스테이지(SST4)를 통해 전달되는 제어 전압(VON)을 저장하고, 제1 노드(N_Q)가 충전된 경우, 제1 트랜지스터(T1)는 제3 클럭 신호(SS_CK)를 제3 출력 단자(OUT3)로 전달하며, 센싱 신호(SS[N])로서 제3 클럭 신호(SS_CK)가 출력될 수 있다.
제2 트랜지스터(T2)는 후단 캐리 신호(CR[N+1])에 응답하여 제3 출력 단자(OUT3)의 출력을 방전시키거나 풀-다운(full-down) 시키며, 제3 트랜지스터(T3)는 제2 노드(N_QB)의 전압에 응답하여 제3 출력 단자(OUT3)의 출력을 방전시키거나 풀-다운 시킬 수 있다.
즉, 제6 서브 스테이지(SST6)는 제1 노드(N_Q)의 전압에 응답하여 제3 클럭 신호(SS_CK)를 센싱 신호(SS[N])로서 출력하고, 후단 캐리 신호(CR[N+1]) 및 제2 노드(N_QB)의 전압에 응답하여 센싱 신호(SS[N])를 풀다운 시킬 수 있다.
제1 보조 트랜지스터(T1-1)는 제2 클럭 단자(IN_CK2)에 연결되는 제1 전극, 제2 출력 단자(OUT2)에 연결되는 제2 전극, 및 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제2 보조 트랜지스터(T2-1)는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제1 전원 단자(IN_V1)에 연결되는 제2 전극, 및 제2 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제3 보조 트랜지스터(T3-1)는 제2 출력 단자(OUT2)에 연결되는 제1 전극, 제1 전원 단자(IN_V1)에 연결되는 제2 전극, 및 제2 노드(N_QB)에 연결되는 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)는 제1 노드(N_Q) 및 제2 출력 단자(OUT2) 사이에 연결될 수 있다.
제2 커패시터(C2)는 제2 서브 스테이지(SST2) 및 제4 서브 스테이지(SST4)를 통해 전달되는 제어 전압(VON)을 저장하고, 제1 노드(N_Q)가 충전된 경우, 제1 보조 트랜지스터(T1-1)는 제2 클럭 신호(SC_CK)를 제2 출력 단자(OUT2)로 전달하며, 스캔 신호(SC[N])로서 제2 클럭 신호(SC_CK)가 출력될 수 있다.
제2 보조 트랜지스터(T2-1)는 후단 캐리 신호(CR[N+1])에 응답하여 제2 출력 단자(OUT2)의 출력을 방전시키거나 풀-다운 시키며, 제3 보조 트랜지스터(T3-1)는 제2 노드(N_QB)의 전압에 응답하여 제2 출력 단자(OUT2)의 출력을 방전시키거나 풀-다운 시킬 수 있다.
즉, 제6 서브 스테이지(SST6)는 제1 노드(N_Q)의 전압에 응답하여 제2 클럭 신호(SC_CK)를 스캔 신호(SC[N])로서 출력하고, 후단 캐리 신호(CR[N+1]) 및 제2 노드(N_QB)의 전압에 응답하여 스캔 신호(SC[N])를 풀다운 시킬 수 있다.
제7 서브 스테이지(SST7)(또는, 제2 출력부)는 제1 노드(N_Q)의 전압에 응답하여 제2 클럭 단자(IN_CK2)로 공급되는 제2 클럭 신호(SC_CK)(또는, 스캔 클럭 신호)에 대응하는 스캔 신호(SC[N])를 제2 출력 단자(OUT2)로 출력하고, 제1 노드(N_Q)의 전압에 응답하여 제3 클럭 단자(IN_CK3)로 공급되는 제3 클럭 신호(SS_CK)(또는, 센싱 클럭 신호)에 대응하는 센싱 신호(SS[N])를 제3 출력 단자(OUT3)로 출력할 수 있다.
제7 서브 스테이지(SST7)는 제11 트랜지스터(T11), 제15 트랜지스터(T15), 및 제17 트랜지스터(T17)를 포함할 수 있다.
제11 트랜지스터(T11)는 제1 출력 단자(OUT1)에 연결되는 제1 전극, 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제2 노드(N_QB)에 연결되는 게이트 전극을 포함할 수 있다.
제15 트랜지스터(T15)는 제1 클럭 단자(IN_CK1)에 연결되는 제1 전극, 제1 출력 단자(OUT1)에 연결되는 제2 전극, 및 제1 노드(N_Q)에 연결되는 게이트 전극을 포함할 수 있다.
제17 트랜지스터(T17)는 제1 출력 단자(OUT1)에 연결되는 제1 전극, 제2 전원 단자(IN_V2)에 연결되는 제2 전극, 및 제2 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제1 노드(N_Q)가 충전된 경우, 제15 트랜지스터(T15)는 제1 클럭 신호(CR_CK)를 제3 출력 단자(CR[N])에 전달하고, 캐리 신호(CR[N])로서 제1 클럭 신호(CR_CK)가 출력될 수 있다.
제11 트랜지스터(T11)는 제2 노드(N_QB)의 전압에 응답하여 제2 출력 단자(OUT2)의 출력을 방전시키거나 풀-다운 시키며, 제17 트랜지스터(T17)는 후단 캐리 신호(CR[N+1])에 응답하여 제2 출력 단자(OUT2)의 출력을 방전시키거나 풀-다운 시킬 수 있다.
즉, 제7 서브 스테이지(SST7)는 제1 노드(N_Q)의 전압에 응답하여 제1 클럭 신호(CR_CK)를 캐리 신호(CR[N])로서 출력하고, 후단 캐리 신호(CR[N+1]) 및 제2 노드(N_QB)의 전압에 응답하여 캐리 신호(CR[N])를 풀다운 시킬 수 있다.
도 5는 도 4의 스테이지에서 측정된 신호들의 일 예를 나타내는 파형도이다. 하나의 프레임 구간은 데이터 신호가 데이터 라인들에 제공되거나 영상이 표시되는 표시 구간(또는, active period) 및 표시 구간 및 인접한 표시 구간 사이의 센싱 구간(또는, vertical blank period, 데이터 라인들에 유효한 데이터 신호가 제공되지 않는 구간)를 포함할 수 있다. 도 5에는 표시 구간에서 동작하는 스테이지에서 측정된 신호들이 도시되어 있다.
도 4 및 도 5를 참조하면, 제1 신호(S1), 제2 신호(S2), 스캔 개시 신호(STVP) 각각은 게이트 오프 전압(또는, 논리 로우 레벨)을 가질 수 있다. 예를 들어, 게이트 오프 전압은 도 4를 참조하여 설명한 제1 전원(Vss1)의 전압 레벨 또는 제2 전원(Vss2)의 전압 레벨과 같을 수 있다.
제어 전압(VON)은 게이트 온 전압(Von)과 같을 수 있다.
제1 클럭 신호(CR_CK), 제2 클럭 신호(SC_CK), 및 제3 클럭 신호(SS_CK) 각각은 논리 하이 레벨과 논리 로우 레벨을 반복적으로 가질 수 있다.
제1 시점(t1)에서, 제3 클럭 신호(SS_CK)는 게이트 오프 전압으로부터 게이트 온 전압(Von)으로 천이되고, 제1 시점(t1) 및 제2 시점(t2) 사이의 제1 구간(P1)에서 게이트 온 전압(Von)을 유지할 수 있다.
이 경우, 제5 서브 스테이지(SST5)는 게이트 온 전압(Von)의 제3 클럭 신호(SS_CK)를 제2 노드(N_QB)에 전달할 수 있다. 제12 트랜지스터(T12)가 턴-온되면서 제4 노드(N_C)의 전압이 상승하고, 제4 노드(N_C)의 전압에 응답하여 제7 트랜지스터(T7)가 턴-온되며, 제2 노드(N_QB)의 전압, 즉, 제2 노드 전압(V_QB)은 게이트 온 전압(Von)까지 상승할 수 있다.
제2 시점(t2)에서, 제3 클럭 신호(SS_CK)는 게이트 오프 전압으로 천이될 수 있다.
전단 캐리 신호(CR[N-1])는 게이트 오프 전압으로부터 게이트 온 전압(Von)으로 천이되고, 제2 시점(t2) 및 제3 시점(t3) 사이의 제2 구간(P2) 동안 게이트 온 전압(Von)을 유지할 수 있다.
이 경우, 제2 서브 스테이지(SST2)는 전단 캐리 신호(CR[N-1])를 수신하여 제1 노드(N_Q) 및 제3 노드(N_FB)를 충전시킬 수 있다. 제4 트랜지스터(T4-1, T4-2)는 게이트 온 전압(Von)의 전단 캐리 신호(CR[N-1])에 응답하여 턴-온되고, 제1 노드(N_Q) 및 제3 노드(N_FB)에 게이트 온 전압(Von)의 전단 캐리 신호(CR[N-1])가 전달될 수 있다. 이 경우, 제1 노드(N_Q)의 전압, 즉, 제1 노드 전압(V_Q)이 상승하고, 또한, 제3 노드(N_FB)의 전압, 즉, 제3 노드 전압(V_FB)이 상승할 수 있다. 제1 노드 전압(V_Q) 및 제3 노드 전압(V_FB) 각각은 게이트 온 전압(Von)까지 상승할 수 있다.
한편, 제5 서브 스테이지(SST5)의 제8 트랜지스터(T8)는 제1 노드 전압(V_Q)에 응답하여 턴-온되고, 제2 노드(N_QB)는 제2 전원(Vss2)으로 방전되거나 풀-다운되며, 제2 노드 전압(V_QB)은 게이트 오프 전압으로 천이될 수 있다.
또한, 제6 서브 스테이지(SST6)의 제1 트랜지스터(T1), 제1 보조 트랜지스터(T1-1), 및 제15 트랜지스터(T15) 각각은 턴-온될 수 있다. 다만, 제2 구간(P2)에서, 제3 클럭 신호(SS_CK), 제2 클럭 신호(SC_CK), 및 제1 클럭 신호(CR_CK) 각각은 게이트 오프 전압을 가지므로, 스캔 신호(SS[N]), 센싱 신호(SC[N]), 및 캐리 신호(CR[N]) 각각은 게이트 오프 전압을 가질 수 있다.
제3 시점(t3)에서, 제1 클럭 신호(CR_CK), 제2 클럭 신호(SC_CK), 및 제3 클럭 신호(SS_CK) 각각은 게이트 온 전압(Von)으로 천이될 수 있다. 또한, 제3 시점(t3) 및 제4 시점(t4) 사이의 제3 구간(P3) 동안, 제1 클럭 신호(CR_CK), 제2 클럭 신호(SC_CK), 및 제3 클럭 신호(SS_CK) 각각은 게이트 온 전압(Von)으로 유지될 수 있다.
제6 서브 스테이지(SST6)의 제1 트랜지스터(T1), 제1 보조 트랜지스터(T1-1), 및 제7 서브 스테이지(SST7)의 제15 트랜지스터(T15) 각각은 턴-온 상태를 유지하므로, 제3 클럭 신호(SS_CK), 제2 클럭 신호(SC_CK), 및 제1 클럭 신호(CR_CK)에 따라, 스캔 신호(SS[N]), 센싱 신호(SC[N]), 및 캐리 신호(CR[N]) 각각은 게이트 온 전압(Von)을 가질 수 있다.
한편, 제6 서브 스테이지(SST6)의 제1 커패시터(C1) 및 제2 커패시터(C2)의 커패시터 커플링(capacitive coupling)(또는, 커패시터 부스팅)에 의해, 제1 노드 전압(V_Q)은 게이트 온 전압(Von)보다 큰 전압 레벨(예를 들어, Von+ΔV)까지 상승할 수 있다.
제4-2 트랜지스터(T4-2), 제9-1 트랜지스터(T9-1), 제10-1 트랜지스터(T10-1), 및 제18-1 트랜지스터(T18-1) 각각의 게이트-소스 전압(예를 들어, Vgs)은 제2 전원(Vss2)의 전압 레벨 및 게이트 온 전압(Von) 간의 차이(즉, Vss2-Von)와 같을 수 있다. 따라서, 제1 노드(N_Q)로부터 제4-2 트랜지스터(T4-2), 제9-1 트랜지스터(T9-1), 제10-1 트랜지스터(T10-1), 및 제18-1 트랜지스터(T18-1)를 통해 누설되는 전류는 매우 작고, 이에 따라 누설 전류는 고려되지 않을 수 있다.
제4 시점(t4)에서, 후단 캐리 신호(CR[N+1])는 게이트 오프 전압으로부터 게이트 온 전압(Von)으로 천이될 수 있다. 제4 시점(t4) 및 제5 시점(t5) 사이의 제4 구간(P4) 동안, 후단 캐리 신호(CR[N+1])는 게이트 온 전압(Von)으로 유지될 수 있다.
이 경우, 제6 서브 스테이지(SST6) 및 제7 서브 스테이지(SST7)은 게이트 온 전압(Von)의 후단 캐리 신호(CR[N+1])에 응답하여 스캔 신호(SC[N]), 센싱 신호(SS[N]), 및 캐리 신호(CR[N])를 각각 풀다운 시킬 수 있다. 제6 서브 스테이지(SST6)의 제2 트랜지스터(T2), 제2 보조 트랜지스터(T2-1), 및 제7 서브 스테이지(SST7)의 제17 트랜지스터(T17) 각각은 게이트 온 전압(Von)의 후단 캐리 신호(CR[N+1])에 응답하여 턴-온되고, 스캔 신호(SC[N]), 센싱 신호(SS[N]), 및 캐리 신호(CR[N])는 제1 전원(Vss1), 즉, 게이트 오프 전압으로 천이될 수 있다.
또한, 제3 서브 스테이지(SST3)는 게이트 온 전압(Von)의 후단 캐리 신호(CR[N+1])에 응답하여 제1 노드(N_Q)를 방전시킬 수 있다. 제3 서브 스테이지(SST3)의 제9 트랜지스터(T9-1, T9-2)는 게이트 온 전압(Von)의 후단 캐리 신호(CR[N+1])에 응답하여 턴-온되고, 제1 노드 전압(V_Q)은 제2 전원(Vss2), 즉, 게이트 오프 전압으로 천이될 수 있다.
제5 시점(t5)에서, 제3 클럭 신호(SS_CK)는 게이트 오프 전압으로부터 게이트 온 전압(Von)으로 천이될 수 있다.
제5 시점(T5) 및 제6 시점(t6) 사이의 제5 구간(P5)에서의 스테이지(ST)의 동작은, 제1 구간(P1)에서의 스테이지(ST)의 동작과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 6은 도 4의 스테이지에서 측정된 신호들의 다른 예를 나타내는 파형도이다.
도 4 내지 도 6을 참조하면, 표시 구간(P_SCAN)에서 스테이지(ST)의 동작은 도 5를 참조하여 설명한 스테이지(ST)의 동작과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 6에서 도시된 바와 같이, 제1 시점(t1) 및 제2 시점(t2) 사이의 제1 서브 구간(PS1)에서, 제1 신호(S1)(또는, 제1 제어 신호)는 게이트 온 전압을 가질 수 있다.
이 경우, 스테이지들(ST1, ST2, ST3, 도 3 참조) 중 제1 신호(S1)의 펄스(즉, 게이트 온 전압의 펄스)와 중첩하는 펄스를 가지는 전단 캐리 신호(CR[N-1])(즉, 이전 스테이지의 캐리 신호)를 수신하는 스테이지가 선택될 수 있다. 즉, 전단 캐리 신호(CR[N-1])가 제1 신호(S1)와 중첩하는 스테이지가 선택될 수 있다.
선택된 스테이지에서, 제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)는 게이트 온 전압의 제1 신호(S1)에 응답하여 턴-온되고, 게이트 온 전압의 전단 캐리 신호(CR[N-1])에 의해 제1 제어 노드(N_S)가 충전되며, 제1 제어 노드(N_S)의 전압, 즉, 제1 제어 노드 전압(V_S)는 게이트 온 전압까지 상승하며, 제3 커패시터(C3)에 의해 제1 제어 노드 전압(V_S)은 게이트 온 전압으로 유지될 수 있다.
블랭크 구간(P_BLANK)(또는, 센싱 구간)은, 제2 서브 구간(PS2), 제3 서브 구간(PS3), 및 제4 서브 구간(PS4)을 포함할 수 있다.
제3 시점(t3) 및 제4 시점(t4) 사이의 제2 서브 구간(PS2)에서, 제2 신호(S2)(또는, 제2 제어 신호)는 게이트 온 전압을 가질 수 있다.
이 경우, 선택된 스테이지에서, 제21 트랜지스터(T21)는 게이트 온 전압의 제2 신호(S2)에 응답하여 턴-온될 수 있다. 한편, 제20 트랜지스터(T20)는 제1 제어 노드 전압(V_S)에 의해 턴-온 상태를 유지할 수 있다. 따라서, 제어 전압(VON)이 제1 노드(N_Q)에 제공되고, 제1 노드(N_Q)가 제어 전압(VON)으로 충전되며, 제1 노드(N_Q)의 전압, 즉, 제1 노드 전압(V_Q)는 게이트 온 전압까지 상승할 수 있다.
선택된 스테이지에서, 제1 트랜지스터(T1), 제1 보조 트랜지스터(T1-1), 제15 트랜지스터(T15) 각각은 제1 노드 전압(V_Q)에 응답하여 턴-온될 수 있다.
다만, 제1 클럭 신호(CR_CK), 제2 클럭 신호(SC_CK), 및 제3 클럭 신호(SS_CK) 각각은 게이트 오프 전압으로 유지되며, 이에 따라, 각각 게이트 오프 전압을 가지는 캐리 신호(CR[N]), 스캔 신호(SC[N]), 및 센싱 신호(SS[N])가 출력될 수 있다.
이후, 제5 시점(t5) 및 제6 시점(t6) 사이의 제3 서브 구간(PS3)에서, 제2 클럭 신호(SC_CK)은 게이트 온 전압을 가질 수 있다. 이 경우, 제1 보조 트랜지스터(T1-1)는 턴-온 상태를 유지하므로, 게이트 온 전압의 제2 클럭 신호(SC_CK)에 대응하는 스캔 신호(SC[N])가 제2 출력 단자(OUT2)를 통해 출력될 수 있다.
유사하게, 제3 클럭 신호(SS_CK)는 게이트 온 전압을 가질 수 있다. 이 경우, 제1 트랜지스터(T1)는 턴-온 상태를 유지하므로, 게이트 온 전압의 제3 클럭 신호(SS_CK)에 대응하는 센싱 신호(SS[N])가 제3 출력 단자(OUT3)를 통해 출력될 수 있다.
즉, 제2 신호(S2)(즉, 게이트 온 전압의 펄스)가 인가된 이후에, 선택된 스테이지는 제2 클럭 신호(SC_CK)에 대응하는 스캔 신호(SC[N])를 출력하고, 또한, 제3 클럭 신호(SS_CK)에 대응하는 센싱 신호(SS[N])를 출력할 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)의 커패시터 커플링에 의해, 제1 노드 전압(V_Q)은 게이트 온 전압보다 큰 전압 레벨(예를 들어, Von+ΔV, 도 4 참조)까지 상승할 수 있다.
제4-2 트랜지스터(T4-2), 제9-1 트랜지스터(T9-1), 제10-1 트랜지스터(T10-1), 및 제18-1 트랜지스터(T18-1) 각각의 게이트-소스 전압(예를 들어, Vgs)은 제2 전원(Vss2)의 전압 레벨 및 게이트 온 전압 간의 차이(즉, Vss2-Von)와 같을 수 있다. 따라서, 제1 노드(N_Q)로부터 제4-2 트랜지스터(T4-2), 제9-1 트랜지스터(T9-1), 제10-1 트랜지스터(T10-1), 및 제18-1 트랜지스터(T18-1)를 통해 누설되는 전류는 매우 작고, 이에 따라 제1 노드(N_Q)의 누설은 무시될 수 있다.
한편, 제1 클럭 신호(CR_CK)는 게이트 오프 전압으로 유지되며, 이에 따라, 각각 게이트 오프 전압을 가지는 캐리 신호(CR[N])가 출력되거나, 유효한 캐리 신호(CR[N])는 출력되지 않을 수 있다.
이후, 제7 시점(t7) 및 제8 시점(t8) 사이의 제4 서브 구간(PS4)에서, 스캔 개시 신호(STVP)는 게이트 온 전압을 가질 수 있다.
이 경우, 선택된 스테이지에서, 제18-1 트랜지스터(T18-1) 및 제18-2 트랜지스터(T18-2)는 게이트 온 전압의 스캔 개시 신호(STVP)에 응답하여 턴-온되고, 제1 노드(N_Q)가 제2 전원(VSS)으로 방전될 수 있다. 이에 따라, 제1 노드 전압(V_Q)는 게이트 오프 전압까지 하강할 수 있다.
도 3 내지 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부(13)(및 표시 장치(10))는 각각 캐리 신호, 스캔 신호, 및 센싱 신호를 출력하는 복수의 스테이지들(ST1, ST2, ST3)을 포함하되, 스테이지들(ST1, ST2, ST3) 각각은 제1 신호(S1)에 응답하여 이전 캐리 신호(CR[N-1])를 저장하는 제1 서브 스테이지(SST1)(또는, 샘플링부)를 포함할 수 있다. 따라서, 제1 신호(S1)와 중첩하는 이전 캐리 신호(CR[N-1])(예를 들어, 게이트 온 전압의 이전 캐리 신호(CR[N-1]))를 수신하는 스테이지만이 선택되고, 블랭크 구간(P_BLANK)에서 선택된 스테이지를 통해 스캔 신호(SC[N]) 및 센싱 신호(SS[N])를 출력할 수 있다.
도 7은 도 4의 스테이지에서 측정된 신호들의 또 다른 예를 나타내는 파형도이다. 도 7에는 도 4의 스테이지(ST) 내 제1 제어 노드(N_S)의 전압(즉, 제1 제어 노드 전압(V_S)), 제2 제어 노드(N_SF)의 전압(즉, 제2 제어 노드 전압(V_SF)), 제1 노드(N_Q)의 전압(즉, 제1 노드 전압(V_Q)), 및 제2 노드(N_QB)의 전압(즉, 제2 노드 전압(V_QB))을 중심으로 도시되어 있다.
도 4, 도 6 및 도 7을 참조하면, 제1 시점(t1) 및 제2 시점(t2) 사이의 구간에서 스테이지(ST)의 도 6을 참조하여 설명한 제1 서브 구간(PS1)에서 스테이지(ST)의 동작과 실질적으로 동일할 수 있다. 또한, 제3 시점(t3) 및 제4 시점(t4) 사이의 구간에서 스테이지(ST)의 도 6을 참조하여 설명한 제2 서브 구간(PS2)에서 스테이지(ST)의 동작과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 시점(t1) 및 제2 시점(t2) 사이에서, 제1 신호(S1)(또는, 제1 제어 신호)는 게이트 온 전압을 가질 수 있다.
이 경우, 스테이지들(ST1, ST2, ST3, 도 3 참조) 중에서, 전단 캐리 신호(CR[N-1])가 제1 신호(S1)와 중첩하는 스테이지가 선택될 수 있다.
선택된 스테이지에서, 제19-1 트랜지스터(T19-1) 및 제19-2 트랜지스터(T19-2)는 게이트 온 전압의 제1 신호(S1)에 응답하여 턴-온되고, 게이트 온 전압의 전단 캐리 신호(CR[N-1])에 의해 제1 제어 노드(N_S)가 충전되며, 제1 제어 노드(N_S)의 전압, 즉, 제1 제어 노드 전압(V_S)는 게이트 온 전압까지 상승하며, 제3 커패시터(C3)에 의해 제1 제어 노드 전압(V_S)은 게이트 온 전압으로 유지될 수 있다.
한편, 블랭크 구간(P_BLANK)(또는, 센싱 구간)에서, 선택된 스테이지가 게이트 온 전압의 제2 신호(S2)(또는, 제2 제어 신호)에 응답하여 정상적으로 동작하기 위해서는, 제2 시점(t2) 및 제3 시점(t3) 사이의 홀드 구간(P_HOLD)에서, 제1 제어 노드 전압(V_S)이 게이트 온 전압으로 유지되어야 하며, 누설이 발생하지 않아야 한다. 예를 들어, 홀드 구간은, 스캔 구동부(13)(또는, 표시 장치(10), 도 1 참조)가 60Hz로 구동하는 경우, 약 16ms 일 수 있다.
도 4를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 스테이지(ST)에서, 제19-2 트랜지스터(T19-2)의 제1 전극은 제2 제어 노드(N_SF)에 연결되고, 제2 노드(N_SF)에는 제20 트랜지스터(T20)의 제2 전극이 연결될 수 있다.
홀드 구간(P_HOLD)에서, 게이트 온 전압의 제1 제어 노드 전압(V_S)에 응답하여 제20 트랜지스터(T20)는 턴 온 상태를 유지하므로, 제2 제어 노드 전압(V_SF)는 제어 전압(VON)(또는, 게이트 온 전압)과 같을 수 있다. 이 경우, 제19-2 트랜지스터(T19-2)의 게이트-소스 전압은 제1 신호(S1)와 제2 제어 노드 전압(V_SF)간의 차이와 같을 수 있다. 예를 들어, 게이트 오프 전압의 제1 신호(S1)는 약 -16V 내지 약 -3V의 범위 이내이고, 제2 제어 노드 전압(V_SF)은 약 10V 내지 약 30V 사이의 범위 이내인 경우, 제19-2 트랜지스터(T19-2)의 게이트-소스 전압은 약 -30V 이하일 수 있다(즉, Vss2 - Von).
따라서, 홀드 구간(P_HOLD) 동안 제19-2 트랜지스터(T19-2)를 통해 흐르는 전류(또는, 누설 전류)가 보다 감소되거나 제1 제어 노드(N_S)의 누설이 방지되며, 제1 제어 노드 전압(V_S)이 게이트 온 전압으로 안정적으로 유지될 수 있다.
제19-2 트랜지스터(T19-2)의 누설 전류를 설명하기 위해 도 8이 참조될 수 있다.
도 8은 도 4의 스테이지에 포함된 트랜지스터의 전압-전류 특성을 나타내는 도면이다.
도 8을 참조하면, 제1 곡선(CURVE1)은 스테이지(ST)에 포함된 트랜지스터의 게이트-소스 전압(Vgs)에 따라 트랜지스터를 흐르는 전류(Ids)를 나타낸다. 여기서, 트랜지스터는 산화물 반도체 트랜지스터일 수 있다.
게이트-소스 전압(Vgs)이 0V인 경우(즉, 제1 지점(PT1)에서), 전류(Ids)는 이상적으로 0이어야 하나, 실제로는 약 1.E-08A (즉, 1nA 내지 10nA)일 수 있다. 즉, 게이트-소스 전압(Vgs)이 0V인 경우, 누설 전류가 존재할 수 있다.
게이트-소스 전압(Vgs)이 음의 방향으로 커짐에 따라, 전류(Ids)는 보다 작아질 수 있다.
게이트-소스 전압(Vgs)이 약 -30V인 경우(즉, 제2 지점(PT2)에서), 전류(Ids)는 약 1.E-14A (즉, 10fA)일 수 있으며, 게이트-소스 전압(Vgs)이 0V인 경우의 전류(Ids)에 비해, 약 1/100000 수준일 수 있다.
한편, 도 8에서 전류(Ids)는 약 1.E-14A (즉, 10fA)로 포화되는 것으로 도시되어 있으나, 이는 계측기의 성능에 한계에 의한 것으로, 게이트-소스 전압(Vgs)이 음의 방향으로 커짐에 따라 전류(Ids)(또는, 누설 전류)는 보다 감소될 수 있다.
다시 도 4 및 도 7을 참조하면, 제3 시점(t3) 및 제4 시점(t4) 사이의 구간에서, 제2 노드 전압(V_QB)은 게이트 오프 전압으로 유지될 수 있다.
도 4를 참조하여 설명한 바와 같이, 제5 서브 스테이지(SST5)는 제3 클럭 신호(SS_CK)(또는, 센싱 클럭 신호)에 동기화되어 동작하며, 게이트 오프 전압의 제3 클럭 신호(SS_CK)를 이용하여 제2 노드(N_QB)를 게이트 오프 전압으로 유지할 수 있다. 즉, 제2 노드(N_QB)는 제3 클럭 신호(SS_CK)를 이용하여 제어될 수 있다. 따라서, 블랭크 구간(P_BLANK)에서 제2 노드 전압(V_QB)을 제어하기 위한 별도의 회로 구성이 필요하지 않고, 블랭크 구간(P_BLANK)에서 스테이지(ST)를 동작시키는 제1 서브 스테이지(SST1)(또는, 샘플링부)의 면적이 상대적으로 축소될 수 있다.
도 7 및 도 8을 참조하여 설명한 바와 같이, 스테이지(ST)(또는, 제1 서브 스테이지(SST1), 샘플링부)는 이전 캐리 신호(CR[N-1])를 제1 제어 노드(N_S)에 저장하되, 제1 제어 노드(N_S)에 연결되는 트랜지스터(예를 들어, 19-2 트랜지스터(T19-2))의 제2 전극을 제2 제어 노드(N_SF)에 연결하여 게이트 온 전압을 인가할 수 있다. 따라서, 홀드 구간(P_HOLD)동안 해당 트랜지스터를 통한 제1 제어 노드(N_S)의 누설이 방지되며, 스테이지(ST)를 포함하는 스캔 구동부(13) 및 표시 장치(10)는 보다 안정적으로 선택적인 스캔/센싱 동작을 수행할 수 있다.
도 9는 도 1의 스캔 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다. 도 9에는 도 4의 스테이지(ST)에 대응하는 스테이지(ST-1)가 도시되어 있다.
도 4 및 도 9를 참조하면, 제2 서브 스테이지(SST2)의 제4-1 트랜지스터(T4-1)의 연결 구성을 제외하고, 도 9의 스테이지(ST-1)는 도 4의 스테이지(ST)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제4-1 트랜지스터(T4-1)는 기준 전원 단자(IN_V0)에 연결되는 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 및 제1 입력 단자(IN1)에 연결되는 게이트 전극을 포함할 수 있다.
이에 따라, 제2 서브 스테이지(SST2)(또는, 제4 트랜지스터(T4-1, T4-2))는 전단 캐리 신호(CR[N-1])에 응답하여 제어 전압(VON)을 수신하여 제1 노드(N_Q)를 충전시킬 수 있다.
도 10은 도 1의 스캔 구동부에 포함된 스테이지의 또 다른 예를 나타내는 회로도이다. 도 10에는 도 4의 스테이지(ST)에 대응하는 스테이지(ST-2)가 도시되어 있다.
도 4 및 도 10을 참조하면, 제4 서브 스테이지(SST4)를 제외하고, 도 10의 스테이지(ST-2)는 도 4의 스테이지(ST)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제4 서브 스테이지(SST4)(또는, 피드백부)는 스캔 신호(SC[N]) 또는 센싱 신호(SS[N])를 수신하여 제2 서브 스테이지(SST2) 및 제3 서브 스테이지(SST3)에 공급할 수 있다.
제4 서브 스테이지(SST4)는 제16 트랜지스터(T16)를 포함할 수 있다.
제16 트랜지스터(T16)는 스캔 신호(SC[N]) 또는 센싱 신호(SS[N])를 수신하는(또는, 제2 출력단(OUT2) 또는 제3 출력단(OUT3)에 연결되는) 제1 전극, 제3 노드(N_FB)에 연결되는 제2 전극, 스캔 신호(SC[N]) 또는 센싱 신호(SS[N])를 수신하는 게이트 전극을 포함할 수 있다.
제4 서브 스테이지(SST4)(또는, 제16 트랜지스터(T16))는, 게이트 온 전압의 스캔 신호(SC[N]) 또는 센싱 신호(SS[N])가 출력되는 경우, 제3 노드(N_FB)를 제어 전압(VON)으로 충전시킬 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시 장치 11: 타이밍 제어부
12: 데이터 구동부 13: 스캔 구동부
14: 센싱부 15: 표시부

Claims (20)

  1. 복수의 스테이지들을 포함하고,
    상기 스테이지들 중 제n(단, n은 자연수) 스테이지는,
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부;
    상기 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부;
    상기 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 상기 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부; 및
    제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 상기 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 상기 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 상기 제1 노드에 공급하는 샘플링부를 포함하고,
    상기 샘플링부는,
    상기 제1 입력 단자 및 제1 제어 노드 사이에 연결되고 상기 제1 제어 단자에 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 제1 제어 노드 및 상기 기준 전원 단자 사이에 연결되는 커패시터;
    상기 기준 전원 단자 및 제2 제어 노드 사이에 연결되고 상기 제1 제어 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제2 제어 노드 및 상기 제1 노드 사이에 연결되고 상기 제2 제어 단자에 연결되는 게이트 전극을 구비하는 제3 트랜지스터를 포함하는,
    스캔 구동부.
  2. 제1 항에 있어서, 상기 제1 입력부, 상기 제2 입력부, 상기 제1 출력부, 상기 제2 출력부, 및 상기 샘플링부 각각은 산화물 반도체 트랜지스터로 구성되는,
    스캔 구동부.
  3. 제2 항에 있어서, 상기 제어 전압은 상기 산화물 반도체 트랜지스터를 턴-온시키는 게이트 온 전압인,
    스캔 구동부.
  4. 삭제
  5. 제1 항에 있어서, 상기 제1 트랜지스터는 상호 직렬 연결된 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 포함하고,
    상기 제1 서브 트랜지스터의 일 전극 및 상기 제2 서브 트랜지스터의 일 전극은 상기 제2 제어 노드에 연결되는,
    스캔 구동부.
  6. 제1 항에 있어서, 상기 샘플링부는, 제3 제어 단자로 공급되는 스캔 개시 신호에 응답하여 상기 제1 노드를 방전시키는,
    스캔 구동부.
  7. 제6 항에 있어서, 상기 샘플링부는,
    제1 전원이 인가되는 제1 전원 단자 및 상기 제1 노드 사이에 연결되고 상기 제3 제어 단자에 연결되는 게이트 전극을 구비하는 제4 트랜지스터를 더 포함하고,
    상기 제1 전원은 상기 제어 전압의 전압 레벨보다 낮은 전압 레벨을 가지는,
    스캔 구동부.
  8. 제7 항에 있어서, 상기 스테이지들 중 상기 제1 선택 신호의 펄스와 중첩하는 펄스를 가지는 이전 스테이지의 캐리 신호를 수신하는 스테이지가 선택되고,
    상기 제2 선택 신호의 펄스가 인가된 이후에, 상기 선택된 스테이지는 상기 센싱 클럭 신호에 대응하는 상기 센싱 신호를 출력하는,
    스캔 구동부.
  9. 제7 항에 있어서, 상기 스테이지들은 상기 이전 스테이지의 캐리 신호에 대응하는 스캔 개시 신호에 응답하여 초기화되는,
    스캔 구동부.
  10. 제1 항에 있어서,
    상기 제1 노드의 전압에 응답하여 상기 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 피드백부를 더 포함하는,
    스캔 구동부.
  11. 복수의 스테이지들을 포함하고,
    상기 스테이지들 중 제n(단, n은 자연수) 스테이지는,
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부;
    상기 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부;
    상기 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 상기 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부;
    제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 상기 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 상기 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 상기 제1 노드에 공급하는 샘플링부; 및
    상기 제1 노드의 전압에 응답하여 상기 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 피드백부를 포함하고,
    상기 제1 입력부는,
    상기 제1 입력 단자에 연결되는 제1 전극, 피드백 노드에 연결되는 제2 전극, 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제5 트랜지스터; 및 상기 피드백 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제6 트랜지스터를 포함하고,
    상기 피드백부는, 상기 기준 전원 단자에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제7 트랜지스터를 포함하는,
    스캔 구동부.
  12. 제11 항에 있어서, 상기 제2 입력부는, 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 제어하되,
    상기 제2 입력부는,
    상기 제1 노드에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제2 입력 단자에 연결되는 게이트 전극을 포함하는 제9 트랜지스터;
    상기 피드백 노드에 연결되는 제1 전극, 제1 전원이 인가되는 제1 전원 단자에 연결되는 제2 전극, 및 상기 제2 입력 단자에 연결되는 게이트 전극을 포함하는 제10 트랜지스터;
    상기 제1 노드에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 제2 노드에 연결되는 게이트 전극을 포함하는 제11 트랜지스터; 및
    상기 피드백 노드에 연결되는 제1 전극, 제1 전원이 인가되는 제1 전원 단자에 연결되는 제2 전극, 및 상기 제2 노드에 연결되는 게이트 전극을 포함하는 제12 트랜지스터를 포함하는,
    스캔 구동부.
  13. 제12 항에 있어서,
    상기 센싱 클럭 신호를 상기 제2 노드에 공급하되, 상기 제1 노드의 전압에 응답하여 상기 제2 노드를 방전시키는 제어부를 더 포함하는,
    스캔 구동부.
  14. 제10 항에 있어서, 상기 제1 입력부는,
    상기 기준 전원 단자에 연결되는 제1 전극, 피드백 노드에 연결되는 제2 전극, 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제5 트랜지스터; 및
    상기 피드백 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 상기 제1 입력 단자에 연결되는 게이트 전극을 구비하는 제6 트랜지스터를 포함하고,
    상기 피드백부는, 상기 기준 전원 단자에 연결되는 제1 전극, 상기 피드백 노드에 연결되는 제2 전극, 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제7 트랜지스터를 포함하는,
    스캔 구동부.
  15. 제1 항에 있어서,
    상기 제n 스캔 신호 또는 상기 제n 센싱 신호를 상기 제1 입력부 및 상기 제2 입력부에 공급하는 피드백부를 더 포함하는,
    스캔 구동부.
  16. 스캔 라인들, 센싱 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들;
    상기 스캔 라인들 및 상기 센싱 라인들에 스캔 신호 및 센싱 신호를 각각 공급하는 복수의 스테이지들을 포함하는 스캔 구동부;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및
    상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함하며,
    상기 스테이지들 중 제n(단, n은 자연수) 스테이지는,
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부;
    상기 제1 노드의 전압에 응답하여 제1 클럭 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 제1 출력 단자로 출력하는 제1 출력부;
    상기 제1 노드의 전압에 응답하여 제2 클럭 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호를 제2 출력 단자로 출력하고, 상기 제1 노드의 전압에 응답하여 제3 클럭 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제3 출력 단자로 출력하는 제2 출력부; 및
    제1 제어 단자로 공급되는 제1 선택 신호에 응답하여 상기 이전 스테이지의 캐리 신호를 저장하고, 제2 제어 단자로 공급되는 제2 선택 신호 및 상기 저장된 이전 스테이지의 캐리 신호에 응답하여 기준 전원 단자를 통해 공급되는 제어 전압을 상기 제1 노드에 공급하는 샘플링부를 포함하고,
    상기 샘플링부는,
    상기 제1 입력 단자 및 제1 제어 노드 사이에 연결되고 상기 제1 제어 단자에 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 제1 제어 노드 및 상기 기준 전원 단자 사이에 연결되는 커패시터;
    상기 기준 전원 단자 및 제2 제어 노드 사이에 연결되고 상기 제1 제어 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제2 제어 노드 및 상기 제1 노드 사이에 연결되고 상기 제2 제어 단자에 연결되는 게이트 전극을 구비하는 제3 트랜지스터를 포함하는,
    표시 장치.
  17. 제16 항에 있어서, 상기 스캔 구동부는,
    스캔 개시 신호에 대응하는 기준 캐리 신호를 생성하고, 상기 기준 캐리 신호를 상기 스테이지들 중 첫번째 스테이지에 상기 이전 스테이지의 캐리 신호로서 제공하는 더미 스테이지를 더 포함하고,
    상기 더미 스테이지는 상기 스캔 라인들 및 상기 센싱 라인들과 전기적으로 분리된,
    표시 장치.
  18. 제16 항에 있어서, 제1 구간에서 상기 데이터 신호가 상기 데이터 라인들에 제공되고, 상기 제1 구간에서 상기 제1 선택 신호는 상기 스테이지들에 제공되며,
    제2 구간에서 데이터 신호는 상기 데이터 라인들에 제공되지 않으며, 상기 제2 구간에서 상기 제2 선택 신호는 상기 스테이지들에 제공되는,
    표시 장치.
  19. 제18 항에 있어서, 상기 스테이지들 중 상기 제1 선택 신호의 펄스와 중첩하는 펄스를 가지는 이전 스테이지의 캐리 신호를 수신하는 스테이지가 선택되고,
    상기 제2 선택 신호의 펄스가 인가된 경우, 상기 선택된 스테이지는 상기 센싱 클럭 신호에 대응하는 상기 센싱 신호를 출력하는,
    표시 장치.
  20. 제19 항에 있어서, 상기 샘플링부는, 제3 제어 단자로 공급되는 스캔 개시 신호에 응답하여 상기 제1 노드를 방전시키는,
    표시 장치.
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