KR102588078B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 픽셀 어레이, 게이트 구동부 및 구동전압 생성부를 포함한다. 픽셀 어레이네는 게이트라인들에 연결되는 픽셀들이 배치된다. 게이트 구동부는 종속적으로 접속되는 다수의 스테이지들을 이용하여, 게이트라인들에 순차적으로 스캔신호를 인가한다. 구동전압 생성부는 게이트 구동부에 제1 및 제2 구동전압을 공급하되, 소정기간 마다 제1 및 제2 구동전압의 전압을 서로 역위상으로 반전시킨다. 제n(n은 자연수) 스테이지는 스타트 제어부, 제1 노드 제어부, 제1 및 제2 출력제어 트랜지스터를 포함한다. 스타트 제어부는 제(n-1) 스캔신호와 제1 클럭신호가 동기되는 구간에 Q1 노드를 충전시키고, 제(n-1) 스캔신호에 대하여 반대 위상인 제(n-1) 캐리신호가 제1 클럭신호와 동기되는 구간에 Q1B 노드를 충전한다. 제1 노드 제어부는 Q1 노드의 전압에 응답하여, Q2 노드 또는 Q2B 노드를 충전한다. 제1 출력제어 트랜지스터는 Q2 노드의 전압에 응답하여, Q 노드를 통해서 제n 스캔신호를 출력한다. 제2 출력제어 트랜지스터는 Q2B 노드의 전압에 응답하여, Q 노드에 제2 구동전압을 충전한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 스캔신호가 순차적으로 공급된다. 스캔신호가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 스캔신호에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
표시장치에서 스캔신호를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하고, 각 스테이지는 일대일로 대응하는 게이트라인에 스캔신호를 출력한다.
도 1은 공지된 스테이지의 일례를 나타내는 도면이다.
도 1을 참조하면, 스테이지는 Q 노드 전압에 응답하여 클럭신호의 타이밍에 대응하는 스캔신호(Gout)를 출력하는 풀업 트랜지스터(Tpu), QB 노드 전압에 응답하여 출력단(Nout)의 전압을 방전시키는 풀다운 트랜지스터(Tpd)를 포함한다. 제1 트랜지스터(T1)는 스타트신호(VST)에 응답하여 Q 노드를 프리챠지 시킨다. 제2 트랜지스터(T2)는 후단신호(VNEXT)에 응답하여 Q 노드를 방전시키고, 제3 트랜지스터(T3)는 QB 노드 전압에 응답하여 Q 노드를 방전시킨다. 노드 제어부(NCON)는 Q 노드 및 QB 노드의 충전 및 방전을 안정적으로 할 수 있는 트랜지스터들의 조합으로 이루어진다.
Q 노드는 스캔신호(Gouti)가 출력되는 기간 동안 고전위전압을 유지하고, 그 이외의 구간에서는 QB 노드가 고전위전압을 유지하면서 제3 트랜지스터(T3) 및 풀다운 트랜지스터(Tpd)가 턴-온 상태를 유지한다. 1프레임 기간에서 스캔신호(Gouti)가 출력되는 기간은 매우 짧기 때문에, 1 프레임에서 거의 대부분 기간 동안 QB 노드는 고전위전압을 유지한다. 그 결과, 제3 트랜지스터(T3) 및 풀다운 트랜지스터(Tpu)는 다른 트랜지스터들에 비하여 장시간 DC 스트레스를 받아서 특성이 변한다. 이로 인해서, 스테이지 구동이 불안정해지는 문제점이 발생한다.
상술한 문제점을 해결하기 위해서 본 발명은 특정 트랜지스터들에 DC 스트레스가 집중되는 것을 방지하여, 게이트 구동부의 동작을 안정적으로 할 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로, 본 발명에 의한 표시장치는 픽셀 어레이, 게이트 구동부 및 구동전압 생성부를 포함한다. 픽셀 어레이네는 게이트라인들에 연결되는 픽셀들이 배치된다. 게이트 구동부는 종속적으로 접속되는 다수의 스테이지들을 이용하여, 게이트라인들에 순차적으로 스캔신호를 인가한다. 구동전압 생성부는 게이트 구동부에 제1 및 제2 구동전압을 공급하되, 소정기간 마다 제1 및 제2 구동전압의 전압을 서로 역위상으로 반전시킨다. 제n(n은 자연수) 스테이지는 스타트 제어부, 제1 노드 제어부, 제1 및 제2 출력제어 트랜지스터를 포함한다. 스타트 제어부는 제(n-1) 스캔신호와 제1 클럭신호가 동기되는 구간에 Q1 노드를 충전시키고, 제(n-1) 스캔신호에 대하여 반대 위상인 제(n-1) 캐리신호가 제1 클럭신호와 동기되는 구간에 Q1B 노드를 충전한다. 제1 노드 제어부는 Q1 노드의 전압에 응답하여, Q2 노드 또는 Q2B 노드를 충전한다. 제1 출력제어 트랜지스터는 Q2 노드의 전압에 응답하여, Q 노드를 통해서 제n 스캔신호를 출력한다. 제2 출력제어 트랜지스터는 Q2B 노드의 전압에 응답하여, Q 노드에 제2 구동전압을 충전한다.
본 발명에 따른 표시장치는 스테이지의 Q2 노드 및 Q2B 노드를 교번으로 충전시키면서, Q 노드를 통해서 스캔신호를 출력하기 때문에, 특정 노드에 연결되는 트랜지스터에 DC 스트레스가 집중되는 것을 방지할 수 있다. 그 결과, 스테이지의 구동을 안정적으로 할 수 있다.
도 1은 종래 기술에 의한 표시장치의 시프트 레지스터의 스테이지를 나타내는 도면이다.
도 2는 본 발명에 의한 표시장치를 나타내는 도면이다.
도 3은 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 4는 제1 및 제2 구동전압의 타이밍을 나타내는 도면이다.
도 5는 시프트 레지스터의 제n 스테이지를 나타내는 도면이다.
도 6은 도 4에 도시된 제1 기간에서의, 시프트 레지스터의 구동신호 및 출력을 나타내는 타이밍도이다.
도 7은 도 4에 도시된 제2 기간에서의, 시프트 레지스터의 구동신호 및 출력을 나타내는 타이밍도이다.
도 8은 제n 스테이지의 주요 노드의 전압 변화를 나타내는 타이밍도이다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 시프트 레지스터에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
또한, 본 명세에서 게이트 온 전압은 트랜지스터의 동작 전압을 지칭한다. 본 명세서는 n 타입 트랜지스터를 실시 예로 설명되고 있기 때문에, 게이트 하이전압을 게이트 온 전압으로 규정하고 있다.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2를 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 게이트 구동부(130,140) 등을 구비한다.
표시패널(100)은 데이터라인(DL) 및 게이트라인(GL)이 정의되고 화소들이 배치되는 화소 어레이(100A), 화소 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 생성한다. 또한, 타이밍 콘트롤러(110)는 소정기간 전압레벨이 가변되는 제1 및 제2 구동전압(GV1, GV2)을 생성한다. 제1 및 제2 구동전압(GV1, GV2)은 타이밍 콘트롤러(110) 이외의 별도의 구동전압 생성부(미도시)에서 생성될 수도 있다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
스캔 타이밍 제어신호는 제1 및 제2 스타트신호(VST1, VST2), 제1 및 제2 클럭신호(CLK1, CLK2) 등을 포함한다. 제1 및 제2 스타트신호(VST, VST2)는 시프트 레지스터(140)의 첫 번째 스테이지(STG1)에 입력되어, 쉬프트 스타트 타이밍을 제어한다. 제1 및 제2 클럭신호(CLK, CLK2)는 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 시프트 레지스터(140)에 입력된다.
데이터 구동부(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 데이터 구동부(120)는 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터라인들(DL)을 통해 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 제1 및 제2 스타트신호(VST1, VST2), 제1 및 제2 클럭신호(CLK1, CLK2) 등을 레벨 쉬프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 종속적으로 접속되는 다수의 스테이지들을 포함한다.
도 3은 본 발명에 의한 시프트 레지스터를 나타내는 도면이다.
도 3을 참조하면, 시프트 레지스터(140)는 표시패널(100)의 비표시영역(100B)에서 게이트-인-패널(Gate In Panel; 이하 GIP) 방식에 의해서 다수의 박막 트랜지스터(이하 TFT) 조합으로 형성되어서, 스캔신호를 순차적으로 출력한다. 이를 위해서 시프트 레지스터(140)는 서로 종속적으로 연결되는 다수의 스테이지들(STG)을 포함한다.
제1 스테이지(STG1)는 제1 및 제2 스타트신호(VST1, VST2)를 입력받아서, 제1 스캔신호(SCAN1) 및 제1 캐리신호(CARRY1)를 출력한다. 제n 스테이지(STG(n))는 제(n-1)(n은 2 이상의 자연수) 스캔신호(SCAN(n)) 및 제(n-1) 캐리신호(CARRY(n-1))를 입력받아서, 제n 스캔신호(SCAN(n)) 및 제n 캐리신호(CARRY(n))를 출력한다.
각 스테이지(STG)들은 스캔신호(SCAN)의 출력 타이밍과 방전 타이밍을 결정하기 위해서 제1 및 제2 클럭신호(CLK1, CLK2) 중에서 어느 하나를 입력받는다. 제(n-1) 스테이지(STG(n-1))에 제2 클럭신호(CLK2)가 입력되면, 제n 스테이지(STG(N))에는 제1 클럭신호(CLK1)가 입력된다.
각 스테이지(STG)들은 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)을 구동전압으로 이용한다. 그리고, 각 스테이지(STG)들은 제1 구동전압(GV1) 및 제2 구동전압(GV2)을 이용하여 주요 노드의 전압을 제어한다.
도 4는 도 3에 도시된 제1 및 제2 구동전압들(GV1, GV2)의 타이밍을 나타내는 도면이다.
도 4를 참조하면, 제1 및 제2 구동전압(GV1, GV2)은 서로 역위상이며, 소정기간 마다 반전된다. 제1 및 제2 구동전압(GV1, GV2)의 게이트 하이전압(VGH)은 게이트 온 전압이고, 게이트 로우전압(VGL)은 게이트 오프 전압이다.
제1 및 제2 구동전압(GV1, GV2)의 전압이 반전되는 제1 및 제2 기간(t1,t2)들은 수 초(s) 단위가 될 수 있고, 그 이상의 기간이 될 수 있다. 제1 및 제2 기간(t1,t2)들은 특정 트랜지스터에 DC 스트레스가 집중되는 것을 방지하기 위한 기간이기 때문에 제1 기간(t1)과 제2 기간(t2)이 동일한 간격으로 설정되는 것이 중요하고, 각 기간의 시간은 다양한 실시 예로 설정될 수 있다. 다만, 각 스테이지의 구동은 제1 및 제2 구동전압(GV1, GV2)의 전압레벨에 따라 달라지기 때문에, 제1 및 제2 구동전압(GV1, GV2)은 최소한 1프레임 내에서는 동일한 전압을 유지하여야 한다. 따라서, 제1 및 제2 기간(t1,t2)들 각각은 최소한 1프레임 기간 이상이 되도록 설정된다. 1프레임은 픽셀 어레이의 모든 픽셀들에 영상데이터를 기입하는 기간을 의미한다.
도 5는 도 3에 도시된 제n 스테이지를 나타내는 도면이다.
도 5를 참조하면, 본 발명에 의한 제n 스테이지(STG(n))는 스타트 제어부(T1, T1B), 제1 노드 제어부(T2, T2B) 및 제2 노드 제어부(T3, T3B), 제1 및 제2 출력제어 트랜지스터(T4, T4B) 및 인버터(T5, T6, T7, T8)를 구비한다.
스타트 제어부(T1, T1B)는 제(n-1) 스캔신호(SCAN(n-1))와 제1 클럭신호(CLK1)가 동기되는 구간에 Q1 노드를 충전시키고, 제(n-1) 캐리신호(CARRY(n-1))가 제1 클럭신호(CLK1)와 동기되는 구간에 Q1B 노드를 충전시킨다. 제(n-1) 캐리신호(CARRY(n-1))는 제(n-1) 스캔신호(SCAN(n-1))와 위상이 반대이다.
이를 위해서 스타트 제어부(T1, T1B)는 제1 및 제1B 트랜지스터들(T1,T1B)을 포함한다.
제1 트랜지스터(T1)는 제(n-1) 스캔신호(SCAN(n-1))를 공급하는 입력단에 연결되는 드레인전극, Q1 노드에 연결되는 소스전극, 및 제1 클럭신호(CLK1)를 공급하는 입력단에 연결되는 게이트전극을 포함한다.
제1B 트랜지스터(T1B)는 제(n-1) 캐리신호를 공급하는 입력단에 연결되는 드레인전극, Q1B 노드에 연결되는 소스전극, 및 제1 클럭신호(CLK1)를 공급하는 입력단에 연결되는 게이트전극을 포함한다.
제1 노드 제어부(T2, T2B)는 Q1 노드의 전압에 응답하여 Q2 노드를 충전시키거나, Q1B 노드의 전압에 응답하여 Q2B 노드를 충전시킨다. 이를 위해서 제1 노드 제어부(T2, T2B)는 제2 트랜지스터(T2) 및 제2B 트랜지스터(T2B)를 포함한다.
제2 트랜지스터(T2)는 Q1 노드에 연결되는 게이트전극, 제1 구동전압(GV1)을 공급하는 입력단에 연결되는 드레인전극, 및 Q2 노드에 연결되는 소스전극을 포함한다.
제2B 트랜지스터(T2B)는 Q1 노드에 연결되는 게이트전극, 제2 구동전압(GV2)을 공급하는 입력단에 연결되는 드레인전극, 및 Q2B 노드에 연결되는 소스전극을 포함한다.
제2 노드 제어부(T3, T3B)는 Q1B 노드의 전압에 응답하여 Q2B 노드를 충전시킨다. 이를 위해서 제2 노드 제어부(T3, T3B)는 제3 트랜지스터(T3) 및 제3B 트랜지스터(T3B)를 포함한다.
제3 트랜지스터(T3)는 Q1B 노드에 연결되는 게이트전극, 제2 구동전압(GV2)을 공급하는 입력단에 연결되는 드레인전극, 및 Q2 노드에 연결되는 소스전극을 포함한다.
제3B 트랜지스터(T3B)는 Q1B 노드에 연결되는 게이트전극, 제1 구동전압(GV1)을 공급하는 입력단에 연결되는 드레인전극, 및 Q2B 노드에 연결되는 소스전극을 포함한다.
제1 출력제어 트랜지스터(T4)는 Q2 노드의 전압에 응답하여, Q 노드에 제1 구동전압(GV1)을 충전시킨다. 제1 출력제어 트랜지스터(T4)는 Q2 노드에 연결되는 게이트전극, 제1 구동전압(GV1)을 공급하는 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 제1 구동전압(GV1)이 게이트 하이전압(VGH)인 제1 기간(T1) 내에서, 제1 출력제어 트랜지스터(T4)는 Q2 노드 전압에 응답하여, Q 노드를 통해서 제n 스캔신호(SCAN(n))를 출력한다. 또는 제1 구동전압(GV1)이 게이트 로우전압(VGL)인 제2 기간(T2) 내에서, 제1 출력제어 트랜지스터(T4)는 Q2 노드의 전압에 응답하여, Q 노드를 방전시킨다.
제2 출력제어 트랜지스터(T4B)는 Q2B 노드의 전압에 응답하여, Q 노드에 제2 구동전압(GV2)을 충전시킨다. 제2 출력제어 트랜지스터(T4B)는 Q2B 노드에 연결되는 게이트전극, 제2 구동전압(GV2)을 공급하는 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 제2 구동전압(GV2)이 게이트 하이전압(VGH)인 제2 기간(T2) 내에서, 제2 출력제어 트랜지스터(T4B)는 Q2B 노드 전압에 응답하여, Q 노드를 통해서 제n 스캔신호(SCAN(n))를 출력한다. 또는 제2 구동전압(GV2)이 게이트 로우전압(VGL)인 제1 기간(T1) 내에서, 제2 출력제어 트랜지스터(T4B)는 Q2B 노드의 전압에 응답하여, Q 노드를 방전시킨다.
인버터(T5,T6,T7,T8)는 Q 노드와 QB 노드 사이에 위치하고, Q 노드의 전압에 반대 위상을 갖는 제n 캐리신호(CARRY(n))를 출력한다. 이를 위해서 인버터(T5,T6,T7,T8)는 제5 내지 제8 트랜지스터들(T5,T6,T7,T8)을 포함한다.
제5 트랜지스터(T5)는 Q 노드에 연결되는 게이트전극, QB1 노드에 연결되는 드레인전극, 및 게이트 로우전압(VGL)을 공급하는 입력단에 연결되는 소스전극을 포함한다.
제6 트랜지스터(T6)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극, 및 게이트 로우전압(VGL)을 공급하는 입력단에 연결되는 소스전극을 포함한다.
제7 트랜지스터(T7)는 게이트전극과 드레인전극이 게이트 하이전압을 공급하는 입력단에 연결되고, 소스전극이 QB1 노드에 연결된다.
제8 트랜지스터(T8)는 QB1 노드에 연결되는 게이트전극, 게이트 하이전압(VGH)을 공급하는 입력단에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극을 포함한다.
도 6은 도 5에 도시된 제n 스테이지의 구동신호 및 출력신호를 나타내는 타이밍도이다. 도 6은 도 4에 도시된 제1 기간 내에서의 제n 스테이지의 동작을 나타내는 타이밍도이다. 즉, 도 6에서 제1 구동전압(GV1)은 게이트 하이전압(VGH)을 유지하고, 제2 구동전압(GV2)은 게이트 로우전압(VGL)을 유지한다.
도 4 내지 도 6을 참조하여, 제n 스테이지(STG(N))의 동작을 살펴보면 다음과 같다.
제1 타이밍(tm1)에서, 제(n-1) 스캔신호(SCAN(n-1))는 게이트 하이전압(VGH)을 유지하고, 제1 트랜지스터(T1)는 제1 클럭신호(CLK1)에 응답하여 턴-온된다. 그 결과, Q1 노드는 게이트 하이전압(VGH)으로 충전된다.
제1 노드 제어부(T2, T2B)는 게이트 하이전압(VGH)인 Q1 노드의 전압에 응답하여 턴-온된다. 제2 트랜지스터(T2)는 턴-온되어서 Q2 노드를 프리 챠징시킨다. 제1 출력제어 트랜지스터(T4)의 드레인전극은 게이트 하이전압(VGH)의 전압레벨을 갖는 제1 구동전압(GV1)을 입력받아서 전압레벨이 상승하고, 그 결과 제1 출력제어 트랜지스터(T4)의 게이트전극의 전압레벨은 부트스트래핑(bootstrapping) 된다. 제1 출력제어 트랜지스터(T4)의 게이트전극의 전압레벨이 상승하는 과정에서 게이트-소스 간의 전압은 문턱전압에 도달하고, 그 결과 제1 출력제어 트랜지스터(T4)는 턴-온되어서 Q 노드를 제1 구동전압(GV1)으로 충전시킨다. 제1 기간(T1) 동안 제1 구동전압(GV1)의 전압레벨은 게이트 하이전압(VGH)이기 때문에, Q 노드는 게이트 하이전압(VGH)의 전압레벨을 갖는 제n 스캔신호(SCAN(n))를 출력한다.
제2B 트랜지스터(T2B)는 Q1 노드의 전압에 응답하여 턴-온되어, Q2B 노드를 게이트 로우전압(VGL)으로 유지한다. 그 결과, 제2 출력제어 트랜지스터(T4B)는 턴-오프 상태를 유지한다.
Q 노드의 전압이 게이트 하이전압(VGH)일 때에 인버터의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-온되고, 제8 트랜지스터(T8)는 턴-오프된다. 그 결과, QB 노드는 게이트 로우전압(VGL)으로 방전된다.
제2 타이밍(tm2)에서 제1 클럭신호(CLK1)는 게이트 로우전압으로 반전되고, Q1 노드는 게이트 로우전압(VGL)이 된다. 그 결과 제2 트랜지스터(T2)는 턴-오프된다. 하지만, 제1 커패시터(C1)에 의해서, Q2 노드는 Q 노드의 전압에 커플링되어 일정기간 게이트 온 전압을 유지한다. 그 결과 제2 타이밍(tm2)부터 제3 타이밍(tm3)까지 Q 노드는 게이트 하이전압(VGH)을 유지한다.
제3 타이밍(tm3)에서, 제(n-1) 캐리신호(CARRY(n-1))는 게이트 하이전압(VGH)을 유지하고, 제1B 트랜지스터는 제1 클럭신호(CLK1)에 응답하여 턴-온된다. 그 결과, Q1B 노드는 게이트 하이전압(VGH)으로 충전되고, 제2 노드 제어부(T3, T3B)는 턴-온된다.
제3 트랜지스터(T3)는 턴-온되어서 제2 구동전압(GV2)을 Q2 노드에 충전시킨다. 제1 기간(T1) 동안 제2 구동전압(GV2)은 게이트 로우전압(VGL)이기 때문에, 제3 타이밍(tm3)에서 Q2 노드는 게이트 로우전압(VGL)이 된다. 그 결과, 제1 출력제어 트랜지스터(T4)는 턴-오프 된다.
제3B 트랜지스터(T3B)는 턴-온되어서, Q2B 노드를 게이트 하이전압(VGH)으로 충전시킨다. 제2 출력제어 트랜지스터(T4B)는 게이트 하이전압(VGH)인 Q2B 노드의 전압에 응답하여 턴-온되어서, 제2 구동전압(GV2)을 Q 노드에 충전시킨다. 제1 기간(T1) 동안 제2 구동전압(GV2)은 게이트 로우전압(VGL)이기 때문에 Q 노드는 게이트 로우전압(VGL)이 된다.
도 7은 도 4에 도시된 제2 기간 내에서의 제n 스테이지의 동작을 나타내는 타이밍도이다. 즉, 도 7에서 제2 구동전압(GV2)은 게이트 하이전압(VGH)을 유지하고, 제1 구동전압(GV1)은 게이트 로우전압(VGL)을 유지한다.
도 4, 도 5 및 도 7을 참조하여, 제n 스테이지(STG(N))의 동작을 살펴보면 다음과 같다.
제1 타이밍(tm1)에서, 제(n-1) 스캔신호(SCAN(n-1))는 게이트 하이전압(VGH)을 유지하고, 제1 트랜지스터(T1)는 제1 클럭신호(CLK1)에 응답하여 턴-온된다. 그 결과, Q1 노드는 게이트 하이전압(VGH)으로 충전된다.
제1 노드 제어부(T2, T2B)는 게이트 하이전압(VGH)인 Q1 노드의 전압에 응답하여 턴-온된다. 제2B 트랜지스터(T2B)는 턴-온되어서 Q2B 노드를 프리 챠징시킨다. 제2 출력제어 트랜지스터(T4B)의 드레인전극은 게이트 하이전압(VGH)의 전압레벨을 갖는 제2 구동전압(GV2)을 입력받아서 전압레벨이 상승하고, 그 결과 제2 출력제어 트랜지스터(T4B)의 게이트전극의 전압레벨은 부트스트래핑(bootstrapping) 된다. 제2 출력제어 트랜지스터(T4B)의 게이트전극의 전압레벨이 상승하는 과정에서 게이트-소스 간의 전압은 문턱전압에 도달하고, 그 결과 제2 출력제어 트랜지스터(T4B)는 턴-온되어서 Q 노드를 제2 구동전압(GV2)으로 충전시킨다. 제2 구동전압(GV2)의 전압레벨은 게이트 하이전압(VGH)이기 때문에, Q 노드는 게이트 하이전압(VGH)의 전압레벨을 갖는 제n 스캔신호(SCAN(n))를 출력한다.
제2 트랜지스터(T2)는 Q1 노드의 전압에 응답하여 턴-온되어, Q2 노드를 게이트 로우전압(VGL)으로 유지한다. 그 결과, 제1 출력제어 트랜지스터(T4)는 턴-오프 상태를 유지한다.
Q 노드의 전압이 게이트 하이전압(VGH)일 때에 인버터의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-온되고, 제8 트랜지스터(T8)는 턴-오프된다. 그 결과, QB 노드는 게이트 로우전압(VGL)으로 방전된다.
제2 타이밍(tm2)에서 제1 클럭신호(CLK1)는 게이트 로우전압으로 반전되고, Q1 노드는 게이트 로우전압(VGL)이 된다. 그 결과 제2B 트랜지스터(T2B)는 턴-오프된다. 하지만, 제2 커패시터(C2)에 의해서, Q2B 노드는 Q 노드의 전압에 커플링되어 일정기간 게이트 온 전압을 유지한다. 그 결과 제2 타이밍(tm2)부터 제3 타이밍(tm3)까지 Q 노드는 게이트 하이전압(VGH)을 유지한다.
제3 타이밍(tm3)에서, 제(n-1) 캐리신호(CARRY(n-1))는 게이트 하이전압(VGH)을 유지하고, 제1B 트랜지스터는 제1 클럭신호(CLK1)에 응답하여 턴-온된다. 그 결과, Q1B 노드는 게이트 하이전압(VGH)으로 충전되고, 제2 노드 제어부(T3, T3B)는 턴-온된다.
제3B 트랜지스터(T3B)는 턴-온되어서 제1 구동전압(GV1)을 Q2B 노드에 충전시킨다. 제2 기간(T2) 동안 제1 구동전압(GV1)은 게이트 로우전압(VGL)이기 때문에, 제3 타이밍(tm3)에서 Q2B 노드는 게이트 로우전압(VGL)이 된다. 그 결과, 제2 출력제어 트랜지스터(T4B)는 턴-오프 된다.
제3 트랜지스터(T3)는 턴-온되어서, Q2 노드를 제2 구동전압(GV2)으로 충전시킨다. 제2 기간(T2) 동안 제2 구동전압(GV2)은 게이트 하이전압(VGH)이기 때문에, Q2 노드는 게이트 하이전압(VGH)이 된다. 제1 출력제어 트랜지스터(T4)는 게이트 하이전압(VGH)인 Q2 노드의 전압에 응답하여 턴-온되어서, 제1 구동전압(GV1)을 Q 노드에 충전시킨다. 제2 기간(T2) 동안 제1 구동전압(GV1)은 게이트 로우전압(VGL)이기 때문에 Q 노드는 게이트 로우전압(VGL)이 된다.
도 8은 본 발명에 의한 제n 스테이지의 주요 노드의 전압 변화를 나타내는 타이밍도이다.
스테이지의 구동 과정에서, Q2 노드 및 Q2B 노드 각각은 제1 구동전압(GV1) 또는 제2 구동전압(GV2)으로 충전된다. 제1 구동전압(GV1) 및 제2 구동전압(GV2)은 소정기간 단위로 반전되기 때문에, Q2 노드의 전압레벨과 Q2B 노드의 전압레벨은 소정기간 단위로 반전된다.
예컨대 제1 기간(T1)에서, Q2 노드는 출력기간(Sout) 동안에 게이트 하이전압을 유지하고, Q2B 노드는 출력기간(Sout) 이외의 구간에서 게이트 하이전압을 유지한다. 제2 기간(T2)에서, Q2B 노드는 출력기간(Sout) 동안에 게이트 하이전압을 유지하고, Q2 노드는 출력기간(Sout) 이외의 구간에서 게이트 하이전압을 유지한다.
제n 스캔신호(SCAN(n))가 출력되는 출력기간(Sout)은 한 프레임 기간에 대비하여 매우 짧다. 따라서, 제1 기간(T1) 내에서는 제1 출력제어 트랜지스터(T4)에 비하여 제2 출력제어 트랜지스터(T4B)가 장시간 턴-온 상태를 유지하고, 제2 기간(T2) 내에서는 제2 출력제어 트랜지스터(T4B)에 비하여 제1 출력제어 트랜지스터(T4)가 장시간 턴-온 상태를 유지한다.
그 결과, 제1 출력제어 트랜지스터(T4)가 턴-온되는 기간과 제2 출력제어 트랜지스터(T4B)가 턴-온되는 기간이 동일한 수준이 되기 때문에, 제1 및 제2 출력제어 트랜지스터(T4B)들에 가해지는 전기적 스트레스는 비슷한 수준이 된다. 따라서 특정 트랜지스터가 전기적 스트레스로 문턱전압이 변화되고 그로 인해서 스테이지의 동작이 불안정해지는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 게이트 구동부

Claims (14)

  1. 게이트라인들에 연결되는 픽셀들이 배치되는 픽셀 어레이;
    종속적으로 접속되는 다수의 스테이지들을 이용하여, 상기 게이트라인들에 순차적으로 스캔신호를 인가하는 게이트 구동부; 및
    상기 게이트 구동부에 제1 및 제2 구동전압을 공급하되, 소정기간 마다 상기 제1 및 제2 구동전압의 전압을 서로 역위상으로 반전시키는 구동전압 생성부를 구비하고,
    상기 게이트 구동부의 스테이지들 중 제n(n은 자연수) 스테이지는
    제(n-1) 스캔신호와 제1 클럭신호가 동기되는 구간에 Q1 노드를 상기 제(n-1) 스캔신호의 하이 전압으로 충전시키고, 상기 제(n-1) 스캔신호에 대하여 반대 위상인 제(n-1) 캐리신호가 상기 제1 클럭신호와 동기되는 구간에 제(n-1) 캐리신호의 하이 전압으로 Q1B 노드를 충전시키는 스타트 제어부;
    상기 Q1 노드의 전압에 응답하여, Q2 노드 또는 Q2B 노드를 충전시키는 제1 노드 제어부;
    상기 Q2 노드의 전압에 응답하여, Q 노드를 통해서 제n 스캔신호의 전압을 상기 제1 구동전압으로 출력하는 제1 출력제어 트랜지스터; 및
    상기 Q2B 노드의 전압에 응답하여, 상기 Q 노드를 통해서 상기 제n 스캔신호의 전압을 상기 제2 구동전압으로 출력하는 제2 출력제어 트랜지스터를 구비하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제n 스테이지는
    상기 Q 노드의 전압에 응답하여, 상기 제n 스캔신호와는 역위상의 제n 캐리신호를 QB 노드로 출력하는 인버터를 더 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제n 스테이지는
    상기 Q1B 노드의 전압에 응답하여, 상기 Q2 노드 또는 Q2B 노드를 충전시키는 제2 노드 제어부를 더 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제2 노드 제어부는
    상기 Q1B 노드에 연결되는 게이트전극, 상기 제2 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q2 노드에 연결되는 소스전극으로 이루어지는 제3 트랜지스터; 및
    상기 Q1B 노드에 연결되는 게이트전극, 상기 제1 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q2B 노드에 연결되는 소스전극으로 이루어지는 제3B 트랜지스터를 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 스타트 제어부는
    상기 제(n-1) 스캔신호를 공급하는 입력단에 연결되는 드레인전극, 상기 Q1 노드에 연결되는 소스전극, 및 상기 제1 클럭신호를 공급하는 입력단에 연결되는 게이트전극으로 이루어지는 제1 트랜지스터; 및
    상기 제(n-1) 캐리신호를 공급하는 입력단에 연결되는 드레인전극, 상기 Q1B 노드에 연결되는 소스전극, 및 상기 제1 클럭신호를 공급하는 입력단에 연결되는 게이트전극으로 이루어지는 제1B 트랜지스터를 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 노드 제어부는
    상기 Q1 노드에 연결되는 게이트전극, 상기 제1 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q2 노드에 연결되는 소스전극으로 이루어지는 제2 트랜지스터; 및
    상기 Q1 노드에 연결되는 게이트전극, 상기 제2 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q2B 노드에 연결되는 소스전극으로 이루어지는 제2B 트랜지스터를 포함하는 표시장치.
  7. 제 1 항에 있어서,
    상기 제1 출력제어 트랜지스터는
    상기 Q2 노드에 연결되는 게이트전극, 상기 제1 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q 노드에 연결되는 소스전극으로 이루어지는 표시장치.
  8. 제 1 항에 있어서,
    상기 제2 출력제어 트랜지스터는
    상기 Q2B 노드에 연결되는 게이트전극, 상기 제2 구동전압을 공급하는 입력단에 연결되는 드레인전극, 및 상기 Q 노드에 연결되는 소스전극으로 이루어지는 표시장치.
  9. 제 1 항에 있어서,
    상기 제1 클럭신호는 하이레벨과 로우레벨이 동일한 간격으로 반복되고,
    상기 제(n-1) 스캔신호를 출력하는 제(n-1) 스테이지의 스타트 제어부는 상기 제1 클럭신호와 반대 위상을 갖는 제2 클럭신호를 입력받는 표시장치.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 구동전압의 전압레벨이 반전되는 소정기간은 1 프레임 기간 이상인 표시장치.
  11. 제 6 항에 있어서,
    상기 제1 구동전압이 게이트 하이전압으로 유지되고, 제2 구동전압이 게이트 로우전압으로 유지되는 제1 기간 내에서,
    상기 Q1 노드가 충전될 때, 상기 제2 트랜지스터는 상기 Q2 노드를 상기 제1 구동전압의 게이트 하이전압으로 충전시키고, 상기 제1 출력제어 트랜지스터는 상기 Q 노드를 통해서 제n 스캔신호를 출력하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 기간 내에서,
    상기 Q1B 노드가 충전될 때, 상기 제3B 트랜지스터는 상기 Q2B 노드를 상기 제1 구동전압의 게이트 하이전압으로 충전시키고, 상기 제2 출력제어 트랜지스터는 상기 Q 노드를 상기 제2 구동전압의 게이트 로우전압으로 방전시키는 표시장치.
  13. 제 2 항 또는 제 6 항에 있어서,
    상기 인버터는
    상기 Q 노드에 연결되는 게이트전극, QB1 노드에 연결되는 드레인전극, 및 게이트 로우전압을 공급하는 입력단에 연결되는 소스전극을 포함하는 제5 트랜지스터;
    상기 Q 노드에 연결되는 게이트전극, 상기 QB 노드에 연결되는 드레인전극, 및 상기 게이트 로우전압을 공급하는 입력단에 연결되는 소스전극을 포함하는 제6 트랜지스터;
    게이트전극과 드레인전극이 게이트 하이전압을 공급하는 입력단에 연결되고, 소스전극이 상기 QB1 노드에 연결되는 제7 트랜지스터; 및
    상기 QB1 노드에 연결되는 게이트전극, 상기 게이트 하이전압을 공급하는 입력단에 연결되는 드레인전극 및 상기 QB 노드에 연결되는 소스전극을 포함하는 제8 트랜지스터를 구비하는 표시장치.
  14. 제 1 항에 있어서,
    상기 제n 스테이지는
    상기 Q2 노드 및 Q 노드 사이에 연결되는 제1 커패시터; 및
    상기 Q2B 노드 및 Q 노드 사이에 연결되는 제2 커패시터를 더 포함하는 표시장치.
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