KR20200072635A - 스캔 구동부 및 이를 포함하는 표시 장치 - Google Patents

스캔 구동부 및 이를 포함하는 표시 장치 Download PDF

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Abstract

스캔 구동부는 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함한다. 제n 스테이지는 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 전원의 전압, 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 샘플링 노드의 전압과 센싱 클럭 신호에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 제1 노드의 전압 및 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 제1 구동 노드의 전압 및 제2 구동 노드의 전압에 응답하여 스캔 신호를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 제1 노드와 제1 구동 노드 및 제2 노드와 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 표시 패널, 스캔 구동부, 데이터 구동부, 타이밍 구동부 등을 포함한다. 스캔 구동부는 표시 패널에 스캔 라인들을 통해 스캔 신호를 제공한다. 이를 위해, 스캔 구동부는 순차적으로 연결된 스캔 신호 출력을 위한 스테이지 회로들을 포함하고, 스테이지 회로들 각각은 다수의 산화물 박막 트랜지스터들로 구성되어 동작한다.
최근, 표시 장치는 화소 회로에 포함된 구동 트랜지스터의 문턱 전압이나 이동도를 센싱함으로써, 화소 회로 외부에서 구동 트랜지스터의 열화나 특성 변화를 보상하는 구동을 수행한다. 이 때, 표시 동작, 이동도 센싱 동작 및 문턱 전압 센싱 동작을 위한 스캔 방식은 각각 상이하다. 이러한 다양한 방식의 동작을 안정적으로 수행하면서 회로의 복잡도를 최소화하기 위한 스캔 구동부 및 이의 스테이지 회로에 대한 연구가 진행 중이다.
본 발명의 일 목적은 제1 구동 노드의 전압을 제어하여 스캔 신호 및/또는 센싱 신호를 안정적으로 출력하는 스캔 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 스캔 구동부를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 스캔 구동부는 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제n(단, n은 자연수) 스테이지는 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 전원의 전압, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 센싱 클럭 신호에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 스캔 신호를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터; 상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및 상기 제9 및 상기 제10 트랜지스터들 사이의 제3 노드와 상기 제1 전원이 인가되는 제1 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 센싱 클럭 신호가 공급될 때, 상기 제11 트랜지스터는 상기 제1 구동 노드의 전압에 응답하여 상기 제1 전원의 전압을 상기 제3 노드에 공급할 수 있다.
일 실시예에 의하면, 하나의 프레임 기간은 표시 기간 및 수직 블랭크 기간을 포함하고, 상기 표시 기간에 상기 센싱 온 신호는 상기 스테이지들 중 하나인 상기 제n 스테이지에 공급될 수 있다.
일 실시예에 의하면, 상기 제n 스테이지는 상기 표시 기간에 이어지는 상기 수직 블랭크 기간에 상기 스캔 신호를 출력할 수 있다.
일 실시예에 의하면, 상기 센싱 온 신호는 상기 표시 기간에서 상기 이후 캐리 신호와 동기하여 인가될 수 있다.
일 실시예에 의하면, 상기 이후 캐리 신호는 제n+3 캐리 신호일 수 있다.
일 실시예에 의하면, 상기 제2 구동 제어부는 제2 전원이 인가되는 제2 전원 단자와 상기 샘플링 노드 사이에 접속되는 커패시터; 및
제3 전원이 인가되는 제3 전원 단자와 상기 제2 구동 노드 사이에 직렬로 연결되는 제12 및 제13 트랜지스터들을 더 포함하고, 상기 제12 트랜지스터는 상기 센싱 클럭 신호를 수신하는 게이트 전극을 포함하고, 상기 제13 트랜지스터는 상기 샘플링 노드에 접속되는 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제2 구동 제어부는 제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및 상기 제9 및 상기 10 트랜지스터들 사이의 제3 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자의 사이 또는 상기 제3 노드와 상기 스캔 신호를 출력하는 출력 단자 사이에 다이오드 연결되는 제11 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 구동 제어부는, 제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터; 제3 노드와 상기 제1 구동 노드 사이에 접속되며, 게이트 전극이 제1 센싱 클럭 신호를 수신하는 제9 트랜지스터; 제2 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 샘플링 노드에 접속되는 제10 트랜지스터; 및 상기 제1 전원이 인가되는 전원 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 제2 구동 제어부는, 제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터; 제3 노드와 상기 제1 구동 노드 사이에 접속되며, 게이트 전극이 센싱 클럭 신호를 수신하는 제9 트랜지스터; 상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 샘플링 노드에 접속되는 제10 트랜지스터; 상기 제1 전원이 인가되는 전원 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터; 및 상기 제3 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 이전 캐리 신호를 수신하는 추가 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 구동 제어부는, 상기 제1 전원이 인가되는 제1 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 제n-2 캐리 신호 또는 스캔 시작 신호를 수신하는 제1 트랜지스터; 상기 제1 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 직렬로 접속되는 제2 및 제3 트랜지스터들; 상기 제1 노드와 상기 캐리 출력 단자 사이에 접속되며, 게이트 전극이 제n+3 캐리 신호를 수신하는 제4 트랜지스터; 제1 클럭 신호가 인가되는 제1 클럭 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터; 상기 제1 전원 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 클럭 단자에 접속되는 제6 트랜지스터; 및 상기 제1 전원 단자와 상기 제2 노드 사이에 다이오드 연결되는 제7 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 구동 제어부는, 상기 제5 트랜지스터의 상기 게이트 전극과 상기 제1 노드 사이에 접속되고, 게이트 전극이 제1 전원 단자에 접속되는 제20 트랜지스터를 더 포함하고, 상기 제20 트랜지스터는 항상 턴-온 상태를 유지할 수 있다.
일 실시예에 의하면, 상기 출력 버퍼부는, 클럭 신호가 인가되는 제2 클럭 단자와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제14 트랜지스터; 상기 캐리 출력 단자와 제2 전원이 인가되는 제2 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제15 트랜지스터; 상기 제2 클럭 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제16 트랜지스터; 및 제3 전원이 인가되는 제3 전원 단자와 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제17 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 출력 버퍼부는 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 센싱 신호를 더 출력할 수 있다.
일 실시예에 의하면, 상기 출력 버퍼부는, 상기 센싱 출력 클럭 신호가 인가되는 클럭 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제21 트랜지스터; 및 제3 전원이 인가되는 제3 전원 단자와 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제22 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 연결 제어부는, 상기 제1 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제18 트랜지스터; 및 상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제19 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 연결 제어부는, 상기 제1 노드와 상기 제1 구동 노드 사이에 직렬로 접속되고, 게이트 전극들이 상기 표시 온 신호를 공통으로 수신하는 제18 트랜지스터들; 상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제19 트랜지스터; 및 상기 제18 트랜지스터들 사이의 제4 노드와 상기 제1 전원이 인가되는 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제23 트랜지스터를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 스캔 라인들, 센싱 제어 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들; 상기 스캔 라인들 및 상기 센싱 제어 라인들에 각각 스캔 신호 및 센싱 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부; 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및 상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함할 수 있다.
상기 스테이지들 중 제n(단, n은 자연수) 스테이지는, 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 전원의 전압, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 상기 제1 노드에 연결되는 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 센싱 클럭 신호에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 스캔 신호 및 상기 센싱 신호 중 적어도 하나를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함할 수 있다.
일 실시예에 의하면, 하나의 프레임 기간은 표시 기간 및 수직 블랭크 기간을 포함하고, 상기 표시 기간에 상기 센싱 온 신호는 상기 복수의 스테이지들 중 하나에 공급될 수 있다.
일 실시예에 의하면, 표시 기간에서, 상기 스캔 신호의 폭은 상기 센싱 신호의 폭보다 클 수 있다.
일 실시예에 의하면, 제n 스캔 신호와 제n 센싱 신호가 중첩하는 기간에 이에 대응하는 화소행들의 데이터 전압이 공급될 수 있다.
일 실시예에 의하면, 이동도 센싱 기간에서, 상기 스캔 신호의 폭은 상기 센싱 신호의 폭보다 작을 수 있다.
일 실시예에 의하면, 제n 스캔 신호와 제n 센싱 신호가 중첩하는 기간에 센싱 전압이 공급될 수 있다.
일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터; 상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및 상기 제9 및 상기 10 트랜지스터들 사이의 제3 노드와 상기 제1 전원이 인가되는 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터들 포함할 수 있다.
일 실시예에 의하면, 상기 센싱 온 신호는 상기 표시 기간에서 상기 이후 캐리 신호와 동기하여 인가될 수 있다.
일 실시예에 의하면, 상기 이후 캐리 신호는 제n+3 캐리 신호일 수 있다.
본 발명의 실시예들에 따른 스캔 구동부는 제1 구동 노드에 연결된 트랜지스터들의 드레인-소스 전압의 과도한 상승을 억제하고, 제1 구동 노드와 제1 노드(N1)의 전압을 안정화함으로써, 장시간 사용에도 스캔 신호가 안정적으로 출력될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치는 상기 스캔 구동부를 포함함으로써 표시 장치의 신뢰성이 향상되고, 4k UHD 화질 이상의 고해상도 표시 장치의 데이터 전압 충전률 부족 문제가 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 도면이다.
도 3은 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 4는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 5는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 6a는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 6b는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 7 및 도 8은 도 2의 스캔 구동부에 포함되는 스테이지의 동작의 일 예들을 나타내는 타이밍도들이다.
도 9는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 도면이다.
도 10은 도 9의 스테이지의 일 예를 나타내는 회로도이다.
도 11은 도 10의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 12는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 13a는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 13b는 도 13a의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 14는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 15는 도 1의 표시 장치에 포함되는 화소들의 일 예를 나타내는 회로도이다.
도 16은 도 1의 표시 장치에 포함되는 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 17은 표시 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 18은 센싱 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 19는 표시 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 20은 센싱 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 스캔 구동부(100), 표시 패널(200), 데이터 구동부(300), 및 타이밍 제어부(400)를 포함할 수 있다.
표시 장치(1000)는 유기 발광 표시 장치, 액정 표시 장치, 퀀텀닷(quantum dot) 표시 장치 등으로 구현될 수 있다. 표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
타이밍 제어부(400)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 스캔 구동 제어 신호(SCS)를 생성할 수 있다. 타이밍 제어부(400)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 스캔 구동 제어 신호(SCS)는 스캔 구동부(100)로 공급될 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
스캔 구동 제어 신호(SCS)에는 스캔 시작 신호 및 클럭 신호들이 포함될 수 있다. 스캔 시작 신호는 스캔 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 스캔 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.
스캔 구동부(100)는 타이밍 제어부(400)로부터 스캔 구동 제어 신호(SCS)를 수신할 수 있다. 스캔 구동 제어 신호(SCS)를 공급받은 스캔 구동부(100)는 스캔 라인들(SL1 내지 SLi, 단, i는 자연수)로 스캔 신호를 공급한다. 일례로, 스캔 구동부(100)는 스캔 라인들(SL1 내지 SLi)로 스캔 신호를 순차적으로 공급할 수 있다. 스캔 라인들(SL1 내지 SLi)로 스캔 신호가 순차적으로 공급되면 화소(10)들이 수평라인 단위로 선택될 수 있다. 이를 위하여, 스캔 신호는 화소들(10)에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.
여기서, 게이트 온 전압은 하나의 고정된 전압 값을 의미하는 것이 아니라, 상기 게이트 온 전압이 공급되는 트랜지스터를 턴 온시키는 전압을 의미할 수 있다. 따라서, 소정의 입력 신호들이 갖는 게이트 온 전압들 및 소정의 노드에 충전된 게이트 온 전압들의 값이 서로 동일할 수도 있고, 다를 수도 있다.
데이터 구동부(300)는 타이밍 제어부(400)로부터 데이터 구동 제어 신호(DCS)를 공급받을 수 있다. 데이터 구동 제어 신호(DCS)를 공급받은 데이터 구동부(300)는 데이터 라인들(DL1 내지 DLj, 단 j는 자연수)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL1 내지 DLj)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소(10)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(300)는 스캔 신호와 동기되도록 데이터 라인들(DL1 내지 DLj)로 데이터 신호를 공급할 수 있다.
표시 패널(200)은 스캔 라인들(SL1 내지 SLi) 및 데이터 라인들(DL1 내지 DLj)과 접속되는 화소(10)들을 구비한다. 표시 패널(200)는 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)을 공급받을 수 있다.
한편, 도 1에서는 i개의 스캔 라인들(SL1 내지 SLi)이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 화소(10)의 회로 구조에 대응하여 표시 패널(200)에는 하나 이상의 스캔 라인, 발광 제어 라인, 리드아웃 라인, 센싱 라인 등이 추가로 형성될 수 있다. 일례로 두 개의 연속된 화소 라인에 하나의 스캔 신호가 동시에 공급될 수도 있다.
일 실시예에서, 표시 장치(1000)에 포함되는 트랜지스터들은 N-타입의 산화물 박막 트랜지스터일 수 있다. 예를 들어, 산화물 박막 트랜지스터는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터일 수 있다. 다만, 이는 예시적인 것으로서, N-타입 트랜지스터들이 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터들에 포함되는 액티브 패턴(반도체층)은 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 도면이다.
도 2를 참조하면, 스캔 구동부(100)는 복수의 스테이지들(ST1, ST2, ST3, ST4, ...)을 포함할 수 있다.
스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 스캔 시작 신호(STV)에 응답하여 스캔 신호들(SC(1), SC(2), SC(3), SC(4), ...)을 출력할 수 있다. 예를 들어, 제n 스테이지는 제n 스캔 라인으로 제n 스캔 신호를 출력할 수 있다. 첫 번째 스캔 신호의 타이밍을 제어하는 스캔 시작 신호(STV)는 제1 스테이지(ST1)에 공급될 수 있다.
스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 센싱 클럭 단자(S_CK), 제1 전원 입력 단자(V1), 제2 전원 입력 단자(V2), 제3 전원 입력 단자(V3), 캐리 출력 단자(CR), 및 출력 단자(OUT)를 포함할 수 있다.
제1 입력 단자(IN1)는 스캔 시작 신호(STV) 또는 이전 캐리 신호를 수신할 수 있다. 일 실시예에서, 제1 스테이지(ST1)의 제1 입력 단자(IN1)로 스캔 시작 신호(STV)가 공급되고, 제1 스테이지(ST1) 이외의 스테이지들에는 각각 제1 입력 단자(IN1)로 이전 스테이지의 캐리 신호가 인가될 수 있다. 일 실시예에서, 제n 스테이지의 제1 입력 단자(IN1)에는 제n-2 캐리 신호가 인가될 수도 있다(단, n은 3이상의 자연수).
제2 입력 단자(IN2)는 센싱 온 신호(SEN_ON) 신호를 수신할 수 있다. 센싱 온 신호(SEN_ON)는 이동도 센싱 기간에 스캔 신호 출력을 위한 제어 신호이다. 예를 들어, 센싱 온 신호(SEN_ON)에 의해 스테이지에 포함되는 샘플링 노드에 게이트 온 전압이 저장될 수 있다. 일 실시예에서, 이동도 센싱 기간은 수직 블랭크 기간 내에 포함될 수 있다.
제3 입력 단자(IN3)는 표시 온 신호(DIS_ON)를 수신할 수 있다. 표시 온 신호(DIS_ON)는 표시 기간에 게이트 온 전압을 갖고 이동도 센싱 기간에 게이트 오프 전압을 가질 수 있다.
제4 입력 단자(IN4)는 이후 캐리 신호를 수신할 수 있다. 이후 캐리 신호는 현재 스테이지의 캐리 신호의 출력 후 소정 시간 이후에 공급되는 캐리 신호들 중 하나일 수 있다. 일 실시예에서, 제n 스테이지의 제4 입력 단자(IN4)에는 제n+3 캐리 신호가 인가될 수 있다. 일 실시예에서, 제n 스테이지의 제4 입력 단자(IN4)에는 제n+2 캐리 신호가 인가될 수도 있다.
제n 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 반주기 차이의 클럭 신호들, 예를 들어, 제1 및 제3 클럭 신호들(CLK1, CLK3)이 인가될 수 있다. 제n+1 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 제1 및 제3 클럭 신호들(CLK1, CLK3) 각각의 반전 신호들인 제2 및 제4 클럭 신호들(CLK2, CLK4)이 인가될 수 있다.
일 실시예에서, 클럭 신호들(CLK1 내지 CLK4)의 게이트 온 전압 기간은 2 수평 기간(2H)일 수 있다. 또한, 제1 클럭 신호(CLK1)의 게이트 온 전압 기간과 과 제2 클럭 신호(CLK2)의 게이트 온 전압 기간은 1수평 기간(1H) 동안 중첩할 수 있다.
다만, 이는 예시적인 것으로서, 클럭 신호들(CLK1 내지 CLK4)의 파형 관계가 이에 한정되는 것은 아니다. 또한, 하나의 스테이지에 공급되는 클럭 신호의 개수가 이에 한정되는 것은 아니다.
제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다.
센싱 클럭 단자(S_CK)는 센싱 클럭 신호(S_CLK)를 수신할 수 있다. 센싱 클럭 신호(S_CLK)는 이동도 센싱 기간에 게이트 온 전압을 가지며, 제1 구동 노드에 게이트 온 전압을 충전할 수 있다.
제1 전원 단자(V1)는 제1 전원(VGH)의 전압을 수신하고, 제2 전원 단자(V2)는 제2 전원(VGL1)의 전압을 수신하며, 제3 전원 단자(V3)는 제3 전원(VGL2)의 전압을 수신할 수 있다. 제1 전원(VGH)은 게이트 온 전압으로 설정될 수 있다. 제2 및 제3 전원들(VGL1, VGL2)은 게이트 오프 전압으로 설정될 수 있다.
일 실시예에서, 제2 및 제3 전원들(VGL1, VGL2)은 동일할 수 있다. 또한, 일 실시예에서, 제2 전원(VGL1)의 전압 레벨이 제3 전원(VGL2)의 전압 레벨보다 작을 수 있다. 예를 들어, 제2 전원(VGL1)은 약 -9V로 설정되고, 제3 전원(VGL2)은 약 -6V로 설정될 수 있다.
출력 단자(OUT)는 스캔 신호를 출력할 수 있다. 스캔 신호는 이에 대응하는 스캔 라인을 통해 화소에 공급될 수 있다. 캐리 출력 단자(CR)는 캐리 신호를 출력할 수 있다.
도 3은 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 1 내지 도 3을 참조하면, 제k 스테이지(STk, 단, k는 자연수)는 제1 구동 제어부(110), 제2 구동 제어부(120), 출력 버퍼부(130A, 130B) 및 연결 제어부(140)를 포함할 수 있다.
일 실시예에서, 제k 스테이지(STk)에 포함되는 트랜지스터들은 산화물 반도체 트랜지스터들일 수 있다. 즉, 트랜지스터들의 반도체층(액티브 패턴)은 산화물 반도체로 형성될 수 있다.
제1 구동 제어부(110)는 이전 캐리 신호(CR(k-2))에 응답하여 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 제어할 수 있다. 일 실시예에서, 이전 캐리 신호(CR(k-2))는 제k-2 캐리 신호(CR(k-2))일 수 있다. 다만, 이는 예시적인 것으로서, 이전 캐리 신호가 제k-2 캐리 신호(CR(k-2))에 한정되는 것은 아니다. 예를 들어, 이전 캐리 신호는 제k-1 캐리 신호일 수 있다.
제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 기초하여 제k 캐리 신호(CR(k)) 출력이 제어될 수 있다. 예를 들어, 제1 노드(N1)의 전압은 제k 캐리 신호(CR(k))의 출력을 제어하기 위한 전압이다.
한편, 일 실시예에서, 표시 기간에는 제1 노드(N1)의 전압에 의해 제1 구동 노드(QN1)의 전압이 결정되고, 제2 노드(N2)의 전압에 의해 제2 구동 노드(QN2)의 전압이 결정될 수 있다. 따라서, 표시 기간에는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 의해 제k 스캔 신호(SC(k))의 출력이 제어될 수 있다.
다시 말하면, 제1 구동 제어부(110)는 표시 기간에서의 복수의 입력 신호들에 기초하여 캐리 신호(CR(k)) 및 스캔 신호(SC(k))의 출력 제어를 위한 동작을 수행할 수 있다.
일 실시예에서, 제1 구동 제어부(110)는 제1 노드(N1)의 전압을 제어하는 제1 내지 제4 트랜지스터들(T1 내지 T4) 및 제2 노드(N2)의 전압을 제어하는 제5 내지 제7 트랜지스터들(T5 내지 T7)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VGH)이 인가되는 제1 전원 단자(V1)와 제1 노드(N1) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 제k-2 캐리 신호(CR(k-2)) 또는 스캔 시작 신호(STV)를 수신하는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제k-2 캐리 신호(CR(k-2))에 응답하여 제1 노드(N1)의 전압을 제1 전원(VGH)의 전압으로 프리차징(precharging)할 수 있다. 일 실시예에서, 제1 트랜지스터(T1)의 게이트 전극에는 제k-1 캐리 신호가 인가될 수 있다.
제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제2 트랜지스터(T2)는 제3 클럭 신호(CLK3)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제2 및 제3 트랜지스터들(T2, T3)은 제1 노드(N1)의 전압을 홀드(hold)할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제4 트랜지스터(T4)는 제k+3 캐리 신호(CR(k+3))를 수신하는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제1 노드(N1)에 충전된 전압을 방전시킬 수 있다. 예를 들어, 제4 랜지스터(T4)의 턴-온, 즉, 제k+3 캐리 신호(CR(k+3))의 라이징 시점에 동기하여 제1 노드(N1)의 전압이 방전될 수 있다.
제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자(CK1)와 제2 노드(N2) 사이에 접속될 수 있다. 제5 트랜지스터(T5)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 제2 노드(N2)와 제1 전원 단자(V1) 사이에 접속될 수 있다. 제6 트랜지스터(T6)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 제1 전원 단자(V1)와 제2 노드(N2) 사이에 다이오드 연결될 수 있다.
제5 내지 제7 트랜지스터들(T5 내지 T7)은 제1 클럭 신호(CLK1)에 기초하여 제2 노드(N2)의 전압을 제어할 수 있다.
제2 구동 제어부(120)는 센싱 온 신호(SEN_ON), 이후 캐리 신호(CR(k+3)), 제1 전원(VGH)의 전압, 제1 노드(N1)의 전압, 및 샘플링 노드(SN)의 전압에 기초하여 제1 노드(N1)에 접속되는 제1 구동 노드(QN1)의 전압을 제어하고, 샘플링 노드(SN)의 전압과 센싱 클럭 신호(S_CLK)에 기초하여 제2 구동 노드(QN2)의 전압을 제어할 수 있다.
제2 구동 제어부(120)는 센싱 기간 동안 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압을 제어할 수 있다. 센싱 기간에서는 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압에 의해 스캔 신호(SC(k))의 출력이 제어될 수 있다. 일 실시예에서, 센싱 기간은 화소에 포함되는 구동 트랜지스터의 이동도를 센싱하는 이동도 센싱 기간일 수 있다.
일 실시예에서, 제2 구동 제어부(120)는 제1 구동 노드(QN1)의 전압을 제어하는 제8 및 제11 트랜지스터들(T8 내지 T11) 및 제2 구동 노드(QN2)의 전압을 제어하는 제12 및 제13 트랜지스터들(T12, T13)을 포함할 수 있다. 제2 구동 제어부(120)는 제3 및 제4 커패시터들(C3, C4)을 더 포함할 수 있다.
제8 트랜지스터(T8)는 이후 캐리 신호가 인가되는 제4 입력 단자(IN4)와 샘플링 노드(SN) 사이에 접속될 수 있다. 제8 트랜지스터(T8)는 센싱 온 신호(SEN_ON)를 수신하는 게이트 전극을 포함할 수 있다. 일 실시예에서, 이후 캐리 신호는 제k+3 캐리 신호(CR(k+3))일 수 있다. 제8 트랜지스터(T8)는 센싱 온 신호(SEN_ON)에 응답하여 제k+3 캐리 신호(CR(k+3))의 게이트 온 전압을 샘플링 노드(SN)에 충전할 수 있다. 센싱 온 신호(SEN_ON)는 제k+3 캐리 신호(CR(k+3))에 동기하여 게이트 온 전압을 가질 수 있다.
제3 커패시터(C3)는 제2 전원(VGL1)을 수신하는 제2 전원 단자(V2)와 샘플링 노드(SN) 사이에 접속될 수 있다. 표시 기간 중 센싱 온 신호(SEN_ON)에 응답하여 샘플링 노드(SN)에 충전된 게이트 온 전압이 제3 커패시터(C3)에 의해 유지될 수 있다. 제4 커패시터(C4)는 제8 트랜지스터(T8)의 게이트 전극과 샘플링 노드(SN) 사이에 접속될 수 있다.
제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 센싱 클럭 신호(S_CLK)가 인가되는 센싱 클럭 단자(S_CK)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제9 트랜지스터(T9)와 제10 트랜지스터(T10) 사이의 노드는 제3 노드(N3)로 정의될 수 있다.
제9 및 제10 트랜지스터들(T9, T10)은 샘플링 노드(SN)에 공통으로 접속되는 게이트 전극들을 포함할 수 있다. 제9 및 제10 트랜지스터들(T9, T10)는 샘플링 노드(SN)의 전압에 기초하여 센싱 클럭 신호(S_CLK)를 제1 구동 노드(QN1)에 전달할 수 있다. 일 실시예에서, 센싱 클럭 신호(S_CLK)는 센싱 기간(예를 들어, 이동도 센싱 기간)에 게이트 온 전압을 가질 수 있다.
제11 트랜지스터(T11)는 제3 노드(N3)와 제1 전원(VGH)이 인가되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제11 트랜지스터(T11)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다.
종래의 기술은 센싱 클럭 신호(S_CLK)의 변화에 의해 제1 구동 노드(QN1)의 전압이 과도하게 증폭되는 문제가 있다. 이에 따르면, 센싱 클럭 단자(S_CK)와 제1 구동 노드(QN1) 사이의 트랜지스터의 드레인-소스 전압(Vds)이 크게 증가하여, 출력 버퍼부(130B)에서 전류 누설이 발생될 수 있다. 따라서, 제2 구동 제어부(120) 및 출력 버퍼부(130B)의 트랜지스터들이 빠르게 열화되거나 파괴될 수 있으며, 안정적인 스캔 신호(SC(k)) 출력이 보장되지 않는다. 이에 따라, 스캔 구동부(100) 및 이를 포함하는 표시 장치(1000)의 신뢰성이 저하될 수 있다.
제9 내지 제11 트랜지스터들(T9 내지 T11)은 제1 구동 노드(QN1)의 전압에 응답하여 제3 노드(N3)의 전압을 제1 전원(VGH)의 전압으로 홀드해 줌으로써 제9 트랜지스터(T9)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 안정적인 스캔 신호(SC(k))의 출력이 보장되며, 표시 장치(1000)의 신뢰성이 향상될 수 있다.
제12 트랜지스터(T12) 및 제13 트랜지스터(T13)는 제3 전원(VGL2)이 인가되는 제3 전원 단자(V3)와 제2 구동 노드(QN2) 사이에 직렬로 연결될 수 있다. 제12 트랜지스터(T12)는 센싱 클럭 신호(S_CLK)를 수신하는 게이트 전극을 포함하고, 제13 트랜지스터(T13)는 샘플링 노드(SN)에 접속되는 게이트 전극을 포함할 수 있다. 이동도 센싱 구간에 제12 및 제13 트랜지스터들(T12, T13)이 턴 온되고, 제2 구동 노드(QN2)에 제3 전원(VGL2)의 전압이 인가될 수 있다.
출력 버퍼부(130A, 130B)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 응답하여 캐리 신호(CR(k))를 출력하고, 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압에 응답하여 스캔 신호(SC(k))를 출력할 수 있다. 일 실시예에서, 출력 버퍼부(130A, 130B)는 스캔 신호(SC(k))를 화소의 센싱 신호로써 출력할 수도 있다. 예를 들어, 외부 보상 화소에 제공되는 스캔 신호(SC(k)) 및 센싱 신호는 실질적으로 동일한 구성의 스테이지들로부터 각각 출력될 수 있다.
출력 버퍼부(130A, 130B)는 제14 내지 제17 트랜지스터들(T14 내지 T17)을 포함할 수 있다. 출력 버퍼부(130A, 130B)는 제1 및 제2 커패시터들(C1, C2)을 더 포함할 수 있다.
제14 트랜지스터(T14)는 제3 클럭 신호(CLK3)가 인가되는 제2 클럭 단자(CK2)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제14 트랜지스터(T14)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제14 트랜지스터(T14)는 제1 노드(N1)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제14 트랜지스터(T14)는 풀-업 버퍼의 기능을 할 수 있다.
제15 트랜지스터(T15)는 캐리 출력 단자(CR)와 제2 전원(VGL1)이 인가되는 제2 전원 단자(V2) 사이에 접속될 수 있다. 제15 트랜지스터(T15)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(T15)는 제2 노드(N2)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제15 트랜지스터(T15)는 캐리 출력 단자(CR)의 전압을 게이트 오프 전압 레벨(즉, 논리 로우 레벨)로 유지시킬 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제1 커패시터(C1)는 부스팅 커패시터의 기능을 할 수 있다. 이에 따라, 제14 트랜지스터(T14)가 소정의 기간 동안 안정적으로 턴-온 상태를 유지할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 캐리 출력 단자(CR) 사이에 접속될 수 있다.
제16 트랜지스터(T16)는 제2 클럭 단자(CK2)와 출력 단자(OUT) 사이에 접속될 수 있다. 제16 트랜지스터(T16)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다. 제16 트랜지스터(T16)는 제1 구동 노드(QN1)의 전압에 응답하여 출력 단자(OUT)에 게이트 온 전압을 공급할 수 있다.
제17 트랜지스터(T17)는 출력 단자(OUT)와 제3 전원(VGL2)이 인가되는 제3 전원 단자(V3) 사이에 접속될 수 있다. 제17 트랜지스터(T17)는 제2 구동 노드(QN2)에 접속되는 게이트 전극을 포함할 수 있다. 제17 트랜지스터(T17)는 제2 구동 노드(QN2)의 전압에 응답하여 출력 단자(OUT)에 게이트 오프 전압을 공급할 수 있다.
일 실시예에서, 제k 캐리 신호(CR(k))는 다른 스테이지의 입력 신호로 사용되므로, 안정적인 스캔 신호 출력을 위해 제2 전원(VGL1)의 전압이 제1 전원(VGL2)의 전압보다 낮을 수 있다.
연결 제어부(140)는 표시 온 신호(DIS_ON)에 응답하여, 제1 노드(N1)와 제1 구동 노드(QN1) 및 제2 노드(N2)와 제2 구동 노드(QN2)를 각각 전기적으로 연결할 수 있다. 표시 온 신호(DIS_ON)는 표시 기간에 게이트 온 전압을 가지며, 센싱 기간(예를 들어, 이동도 센싱 기간)에 게이트 오프 전압을 가질 수 있다.
일 실시예에서, 연결 제어부(140)에 의해, 표시 기간에는 제1 구동 제어부(110)의 동작에 따라 출력 버퍼부(130A, 130B)가 캐리 신호(CR(k)) 및 스캔 신호(SC(k))를 출력할 수 있다. 즉, 표시 기간에는 제2 구동 제어부(120)가 출력 버퍼부(130A, 130B)의 출력에 영향을 주지 않는다. 마찬가지로, 연결 제어부(140)에 의해, 이동도 센싱 기간에는 제2 구동 제어부(120)의 동작에 따라 출력 버퍼부(130A, 130B)가 캐리 신호(CR(k)) 및 스캔 신호(SC(k))를 출력할 수 있다. 즉, 이동도 센싱 기간에는 제1 구동 제어부(110)가 출력 버퍼부(130A, 130B)의 출력에 영향을 주지 않는다.
일 실시예에서, 연결 제어부(140)는 제18 및 제19 트랜지스터들(T18, T19)를 포함할 수 있다.
제18 트랜지스터(T18)는 제1 노드(N1)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제18 트랜지스터(T18)는 표시 온 신호(DIS_ON)를 수신하는 게이트 전극을 포함할 수 있다.
제19 트랜지스터(T19)는 제2 노드(N2)와 제2 구동 노드(QN2) 사이에 접속될 수 있다. 제19 트랜지스터(T19)는 표시 온 신호(DIS_ON)를 수신하는 게이트 전극을 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부(100)는 제1 구동 노드(QB1)에 연결된 트랜지스터들(T9, T10)의 드레인-소스 전압의 과도한 상승을 억제함으로써, 장시간 사용에도 스캔 신호(SC(k))가 안정적으로 출력될 수 있다.
도 4는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 1 내지 도 4를 참조하면, 제k 스테이지(STk)를 포함하는 스캔 구동부(100)는 스캔 신호를 순차적으로 출력할 수 있다.
도 4에서는 제k 스테이지(STk)의 동작을 중심으로 설명하기로 한다. 또한, 도 4에 도시된 파형의 위치, 폭, 높이 등은 예시적인 것을 뿐, 이에 한정되지 않는다.
일 실시예에서, 하나의 프레임 기간은 표시 기간(DP) 및 수직 블랭크 기간(VBP)을 포함할 수 있다. 표시 기간(DP)에는 스캔 신호가 화소 라인들에 순차적으로 제공될 수 있다. 표시 기간(DP)에 센싱 온 신호(SEN_ON)가 복수의 스테이지들 중 선택된 하나의 스테이지(예를 들어, 제k 스테이지)에만 공급될 수 있다. 센싱 온 신호(SEN_ON)를 수신한 스테이지만이 이어지는 이동도 센싱 기간(SP)에 스캔 신호를 출력할 수 있다.
즉, 이동도 센싱 기간(SP)에는 전체 스테이지들 중 하나의 스테이지만이 스캔 신호를 출력할 수 있다. 이동도 센싱 기간(SP) 동안 하나의 상기 출력된 스캔 신호를 수신하는 화소들에 대한 이동도 센싱이 수행될 수 있다.
수직 블랭크 기간(VBP)은 이동도 센싱 기간(SP) 및 리셋 기간(RP)을 포함할 수 있다. 다만, 이는 예시적인 것으로서, 리셋 기간(RP)은 표시 기간(DP)에 포함될 수도 있다.
표시 기간(DP)에는 표시 온 신호(DIS_ON)가 게이트 온 전압을 갖고 센싱 클럭 신호(S_CLK)가 게이트 오프 신호를 가질 수 있다. 이동도 센싱 기간(SP)에는 표시 온 신호(DIS_ON)가 게이트 오프 전압을 갖고 센싱 클럭 신호(S_CLK)가 게이트 오프 신호를 가질 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CLK1)에 동기하여 제k-2 캐리 신호(CR(k-2))가 인가되면, 제1 노드(N1)의 전압이 프리차징될 수 있다. 다만, 이는 예시적인 것으로서, 제k-2 캐리 신호(CR(k-2))를 대신하여 제k-1 캐리 신호(CR(k-1))가 인가될 수도 있다. 즉, 제k 스캔 신호(SC(k))의 출력 전에 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 프리차징될 수 있다.
이 후, 제3 클럭 신호(CLK3)가 게이트 온 전압을 가지면, 제1 커패시터(C1)에 의해 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 부스팅될 수 있다. 또한, 제3 클럭 신호(CLK3)에 동기하여 제k 캐리 신호(CR(k)) 및 제k 스캔 신호(SC(k))가 출력될 수 있다.
이 후, 제k+3 캐리 신호(CR(k+3)) 및 센싱 온 신호(SEN_ON)가 동시에 인가될 수 있다. 센싱 온 신호(SEN_ON)를 수신한 스테이지는 이 후 수직 블랭크 기간(VBP)에 스캔 신호(SC(k))를 출력할 수 있다. 제k+3 캐리 신호(CR(k+3))에 응답하여 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 방전되고, 센싱 온 신호(SEN_ON)에 응답하여 샘플링 노드(SN)에 게이트 온 전압이 충전 및 유지될 수 있다.
수직 블랭크 기간(VBP) 중 이동도 센싱 기간(SP)에서 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 중 선택된 스테이지에 대응하는 클럭 신호가 게이트 온 전압을 가질 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 수직 블랭크 기간(VBP)에 제k 화소행이 센싱되는 경우, 제k 화소행에 대응하는 스테이지의 제2 클럭 단자(CK2)에 인가되는 클럭 신호(예를 들어, 도 3 및 도 4에서 제3 클럭 신호(CLK3))가 제k 스캔 신호(SC(k))에 동기하여 게이트 온 전압을 가질 수 있다.
다만, 이는 예시적인 것으로서, 이동도 센싱 기간(SP)에서 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)이 동시에 게이트 온 전압을 가질 수도 있다.
센싱 클럭 신호(S_CLK)가 게이트 온 전압을 가지고, 표시 온 신호(DIS_ON)가 게이트 오프 전압을 가지면, 센싱 클럭 신호(S_CLK)에 의해 제1 구동 노드(QN1)의 전압이 충전될 수 있다.
이 후, 제k 스테이지(STk)는 제2 클럭 단자(CK2)에 인가되는 제3 클럭 신호(CLK3)에 동기하여 스캔 신호(SC(k))를 출력할 수 있다. 일 실시예에서, 이동도 센싱 기간(SP)에서 스캔 신호(SC(k))는 2회 출력될 수 있다. 첫 번째 스캔 신호(SC(k)) 출력 시에는 센싱을 위한 전압이 화소에 인가되고, 두 번째 스캔 신호(SC(k)) 출력 시에는 이전 표시 기간(DP)에 해당 화소에 인가되었던 데이터 전압이 다시 인가될 수 있다.
이 후, 리셋 기간(RP)에는 센싱 온 전압(SEN_ON)이 게이트 온 전압을 가질 수 있다. 이 때, 제k+3 캐리 신호(CR(k+3))는 게이트 오프 전압을 가지므로, 샘플링 노드(SN)의 전압이 리셋될 수 있다.
도 5는 도 3의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 5는 제k 스테이지(STk)가 제k 스캔 신호(SC(k)) 대신 제k 센싱 신호(SS(k))를 출력하는 일 예를 보여준다. 즉, 제k 스테이지(STk)를 포함하는 스캔 구동부는 센싱 신호를 출력하는 센싱 스캔 구동부일 수 있다.
표시 기간(DP) 동안 제k 센싱 신호(SS(k))는 제k 스캔 신호(SC(k))와 동일한 타이밍으로 출력될 수 있다. 스캔 구동부와 센싱 스캔 구동부의 표시 기간에서의 동작은 동일하므로, 중복되는 설명은 생략하기로 한다.
표시 기간(DP)에는 표시 온 신호(DIS_ON)가 게이트 온 전압을 갖고 센싱 클럭 신호(S_CLK)가 게이트 오프 신호를 가질 수 있다. 이동도 센싱 기간(SP)에는 표시 온 신호(DIS_ON)가 게이트 오프 전압을 갖고 센싱 클럭 신호(S_CLK)가 게이트 오프 신호를 가질 수 있다.
도 5를 참조하면, 수직 블랭크 기간(VBP)은 이동도 센싱 기간(SP) 및 리셋 기간(RP)을 포함할 수 있다.
일 실시예에서, 수직 블랭크 기간(VBP) 중 이동도 센싱 기간(SP)에서 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 중 선택된 스테이지에 대응하는 클럭 신호가 게이트 온 전압을 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 수직 블랭크 기간(VBP)에 제k 화소행이 센싱되는 경우, 제k 화소행에 대응하는 스테이지의 제2 클럭 단자(CK2)에 인가되는 클럭 신호가 제k 센싱 신호(SS(k))에 동기하여 게이트 온 전압을 가질 수 있다.
일 실시예에서, 이동도 센싱 기간(SP) 동안 센싱 스캔 구동부로 제공되는 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 모두 게이트 온 전압을 유지할 수도 있다. 이에 따라, 센싱 신호(SS(k))는 이동도 센싱 기간(SP) 동안 게이트 온 전압을 유지할 수 있다.
이 후, 리셋 기간(RP)에는 센싱 온 전압(SEN_ON)이 게이트 온 전압을 가질 수 있다. 이 때, 제k+3 캐리 신호(CR(k+3))는 게이트 오프 전압을 가지므로, 샘플링 노드(SN)의 전압이 리셋될 수 있다.
도 6a 및 도 6b는 각각 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도들이다.
도 6a 및 도 6b에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 6a의 스테이지는 제1 구동 제어부(111)의 구성을 제외하면, 도 3의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 6b의 스테이지는 연결 제어부(141)의 구성을 제외하면, 도 6a의 스테이지와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2, 도 3, 도 6a 및 도 6b를 참조하면, 제k 스테이지(STk1a, STk1b)는 제1 구동 제어부(111), 제2 구동 제어부(120), 출력 버퍼부(130A, 130B) 및 연결 제어부(140, 141)를 포함할 수 있다.
제1 구동 제어부(111)는 이전 캐리 신호(CR(k-2))에 응답하여 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 제어할 수 있다.
일 실시예에서, 제1 구동 제어부(111)는 제20 트랜지스터(T20)를 더 포함할 수 있다. 제20 트랜지스터(T20)는 제5 트랜지스터(T5)의 게이트 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제20 트랜지스터(T20)의 게이트 전극은 제1 전원(VGH)을 수신하는 제1 전원 단자(V1)에 접속될 수 있다.
이에 따라, 제20 트랜지스터(T20)는 제1 전원(VGH)의 전압에 의해 항상 턴-온 상태를 유지할 수 있다. 따라서, 제20 트랜지스터(T20)는 제1 노드(N1) 및/또는 제1 구동 노드(QN1)의 동작에는 큰 영향을 미치지 않는다.
제20 트랜지스터(T20)는 제5 트랜지스터(T5)의 게이트 전압을 안정화할 수 있다. 예를 들어, 제1 노드(N1)의 전압이 제1 커패시터(C1)에 의해 부스팅되는 경우, 제20 트랜지스터(T20)에 의해 제5 트랜지스터(T5)의 게이트 전압은 상기 부스팅된 전압의 영향을 받지 않는다. 따라서, 제5 트랜지스터(T5)가 턴 온되는 경우, 제5 트랜지스터(T5)의 게이트-소스 전압(Vgs)이 의도치 않게 상승되는 것이 방지될 수 있으며, 제5 트랜지스터(T5)가 안정적으로 동작할 수 있다.
이에 따라, 스캔 구동부(100)의 신뢰성이 개선될 수 있다.
연결 제어부(140, 141)는 표시 온 신호(DIS_ON)에 응답하여, 제1 노드(N1)와 제1 구동 노드(QN1) 및 제2 노드(N2)와 제2 구동 노드(QN2)를 각각 전기적으로 연결할 수 있다.
일 실시예에서, 도 6b에 도시된 바와 같이, 연결 제어부(141)는 직렬로 연결된 복수의 제18 트랜지스터들(T18_1, T18_2), 제19 트랜지스터(T19), 및 제23 트랜지스터(T23)를 포함할 수 있다.
제18 트랜지스터들(T18_1, T18_2)은 제1 노드(N1)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제18 트랜지스터들(T18_1, T18_2)의 게이트 전극들은 표시 온 신호(DIS_ON)를 공통으로 수신할 수 있다.
제19 트랜지스터(T19)는 제2 노드(N2)와 제2 구동 노드(QN2) 사이에 접속될 수 있다. 제19 트랜지스터(T19)는 표시 온 신호(DIS_ON)를 수신하는 게이트 전극을 포함할 수 있다.
제23 트랜지스터(T23)는 제18 트랜지스터들(T18_1, T18_2) 사이의 제4 노드(N4)와 제1 전원(VGH)이 인가되는 전원 단자 사이에 접속될 수 있다. 제23 트랜지스터(T23)의 게이트 전극은 제1 구동 노드(QN1)에 접속될 수 있다.
제13 트랜지스터(T23)는 제1 구동 노드(QN1)의 전압에 응답하여 제4 노드(N4)의 전압을 제1 전원(VGH)의 전압으로 홀드해 줌으로써 제1 노드(N1)와 제1 구동 노드(QN1) 사이의 손실을 줄이고, 제18 트랜지스터들(T18_1, T18_2)의 불필요한 드레인-소스 전압 상승(열화)을 방지할 수 있다. 따라서, 안정적인 스캔 신호(SC(k))의 출력이 보장되며, 표시 장치(1000)의 신뢰성이 향상될 수 있다.
도 7 및 도 8은 도 2의 스캔 구동부에 포함되는 스테이지의 동작의 일 예들을 나타내는 타이밍도들이다.
도 2, 도 3, 도 7 및 도 8을 참조하면, 제k 스테이지(STk)에 인가되는 이후 캐리 신호에 따라 제1 구동 노드(QN1)의 전압(V_QN1)이 다르게 변화될 수 있다.
도 7 및 도 8은 표시 기간(DP)에서의 제1 구동 노드(QN1)의 전압(V_QN1)을 보여준다.
도 7에 도시된 바와 같이, 제k 스테이지(STk)에 제k-2 캐리 신호(CR(k-2))가 인가되면, 제1 구동 노드의 전압(V_QN1)이 프리차징될 수 있다. 이 후, 제3 클럭 신호(CLK3)에 동기하여 제1 구동 노드의 전압(V_QN1)이 2 수평 기간(2H) 동안 부스팅되고, 제k 캐리 신호(CR(k)) 및 제k 스캔 신호(SC(k))가 출력될 수 있다.
이 후, 부스팅 종료에 의해 1 수평 기간(1H) 동안 제1 구동 노드의 전압(V_QN1)이 일부 방전될 수 있다.
이 후, 제k+3 캐리 신호(CR(k+3))의 입력에 응답하여 제1 구동 노드의 전압(V_QN1)이 완전히 방전될 수 있다.
이와 같이, 제k 스테이지(STk)의 제1 구동 노드의 전압(V_QN1)의 방전이 제k+3 캐리 신호(CR(k+3))에 의해 수행되므로, 캐리 신호 전달을 위한 배선들의 개수 및 복잡도가 감소될 수 있다.
다만, 이는 예시적인 것으로서, 제k 스테이지(STk)에 제k+3 캐리 신호(CR(k+3)) 대신 제k+2 캐리 신호(CR(k+2))가 인가될 수도 있다. 도 8에 도시된 바와 같이, 부스팅된 제1 구동 노드의 전압(V_QN1)이 제k+2 캐리 신호(CR(k+2))에 응답하여 완전히 방전될 수 있다.
도 9는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 도면이다.
도 9에서는 도 2를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 9의 단자들은 클럭 단자들 및 출력 단자들을 제외하면, 도 2의 스테이지와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2 및 도 9를 참조하면, 스테이지(STn) 각각은 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 센싱 클럭 단자(S_CK), 센싱 출력 클럭 단자(SSCK), 제1 전원 입력 단자(V1), 제2 전원 입력 단자(V2), 제3 전원 입력 단자(V3), 캐리 출력 단자(CR), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다.
제1 입력 단자(IN1)는 스캔 시작 신호(STV) 또는 이전 캐리 신호를 수신할 수 있다. 제2 입력 단자(IN2)는 센싱 온 신호(SEN_ON) 신호를 수신할 수 있다. 제3 입력 단자(IN3)는 표시 온 신호(DIS_ON)를 수신할 수 있다. 제4 입력 단자(IN4)는 이후 캐리 신호를 수신할 수 있다.
제1 전원 단자(V1)는 제1 전원(VGH)의 전압을 수신하고, 제2 전원 단자(V2)는 제2 전원(VGL1)의 전압을 수신하며, 제3 전원 단자(V3)는 제3 전원(VGL2)의 전압을 수신할 수 있다.
제1 클럭 단자(CK1)는 제1 클럭 신호(CLK1) 또는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제2 클럭 단자(CK2)는 제3 클럭 신호(CLK3) 또는 제4 클럭 신호(CLK4)를 수신할 수 있다. 센싱 클럭 단자(S_CK)는 센싱 클럭 신호(S_CLK)를 수신할 수 있다.
센싱 출력 클럭 단자(SSCK)는 센싱 제어 클럭 신호(SS_CLK)를 수신할 수 있다. 센싱 제어 클럭 신호(SS_CLK)는 센싱 신호(SS(k))의 출력에 동기하는 게이트 온 전압을 가질 수 있다.
캐리 출력 단자(CR)는 캐리 신호를 출력할 수 있다. 제1 출력 단자(OUT1)는 스캔 신호(SC(k))를 출력할 수 있다. 제2 출력 단자(OUT2)는 센싱 신호(SS(k))를 출력할 수 있다.
도 10은 도 9의 스테이지의 일 예를 나타내는 회로도이고, 도 11은 도 10의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 10에서는 도 3 및 도 6을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 10의 스테이지는 출력 버퍼부(130C)의 구성을 제외하면, 도 6의 스테이지(STk1a)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 3, 도 4, 도 5, 도 6, 도 10, 및 도 11을 참조하면, 제k 스테이지(STk2)는 제1 구동 제어부(111), 제2 구동 제어부(120), 출력 버퍼부(130A, 1330B) 및 연결 제어부(140)를 포함할 수 있다.
스테이지(STk2)는 동일한 화소에 인가되는 스캔 신호(SC(k)) 및 센싱 신호(SS(k))를 모두 출력할 수 있다.
일 실시예에서, 출력 버퍼부(130A, 130B, 130C)는 센싱 신호 출력을 위한 제21 및 제22 트랜지스터들(T21, T22)을 더 포함할 수 있다.
제21 트랜지스터(T21)는 센싱 출력 클럭 신호(SS_CLK)가 인가되는 센싱 출력 클럭 단자(SSCK)와 제2 출력 단자(OUT2) 사이에 접속될 수 있다. 제21 트랜지스터(T21)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다. 제21 트랜지스터(T21)는 제1 구동 노드(QN1)의 전압에 응답하여 제2 출력 단자(OUT2)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제21 트랜지스터(T21)는 풀-업 버퍼의 기능을 할 수 있다.
제22 트랜지스터(T22)는 제3 전원 단자(V3)와 제2 출력 단자(OUT2) 사이에 접속될 수 있다. 제22 트랜지스터(T22)는 제2 구동 노드(QN2)에 접속되는 게이트 전극을 포함할 수 있다. 제22 트랜지스터(T22)는 제2 구동 노드(QN2)의 전압에 응답하여 제2 출력 단자(OUT2)에 게이트 오프 전압을 공급할 수 있다.
도 11에 도시된 바와 같이, 제k 스캔 신호(SC(k))는 제3 클럭 신호(CLK3)에 기초하여 출력되고, 제k 센싱 신호(SS(k))는 센싱 출력 클럭 신호(SS_CLK)에 기초하여 출력될 수 있다. 이에 따라, 하나의 제 k 스테이지(STk2)는 두 개의 트랜지스터들(T21, T22)과 하나의 클럭 신호(SS_CLK)의 추가로 도 4 및 도 5의 스테이지들의 출력 신호들을 출력할 수 있다. 따라서, 표시 장치의 회로 구성이 단순해질 수 있다.
도 12는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 12에서는 도 3 및 도 6을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 12의 스테이지는 제2 구동 제어부(121)의 구성을 제외하면, 도 6의 스테이지(STk1a)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 3, 도 6, 및 도 12를 참조하면, 제k 스테이지는 제1 구동 제어부(111), 제2 구동 제어부(121), 출력 버퍼부(130A, 130B) 및 연결 제어부(140)를 포함할 수 있다.
제2 구동 제어부(121)는 제1 구동 노드(QN1)의 전압을 제어할 수 있다.
제2 구동 제어부(121)는 제9a 트랜지스터(T9a), 제10a 트랜지스터(T10a), 및 제11a 트랜지스터(T11a)를 포함할 수 있다.
제9a 트랜지스터(T9a) 및 제10a 트랜지스터(T10a)는 센싱 클럭 신호(S_CLK)가 인가되는 센싱 클럭 단자(S_CK)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제9a 및 제10a 트랜지스터들(T9a, T10a)의 게이트 전극들 샘플링 노드(SN)에 공통으로 접속될 수 있다.
제11a 트랜지스터(T11a)는 제3 노드(N3)와 캐리 신호(CR(K)를 출력하는 캐리 출력 단자(CR) 사이 또는 제3 노드(N3)와 스캔 신호(SC(k))를 출력하는 출력 단자(OUT) 사이에 다이오드 연결될 수 있다. 따라서, 제11a 트랜지스터(T11a)는 캐리 신호(CR(K) 또는 스캔 신호(SC(k))에 응답하여 제3 노드(N3)에 캐리 신호(CR(K)) 또는 스캔 신호(SC(k))를 전달할 수 있다. 즉, 제9a 내지 제11a트랜지스터들(T9a, T10a, T11a)은 캐리 신호(CR(K) 또는 스캔 신호(SC(k))에 응답하여 제3 노드(N3)의 전압을 소정의 전압으로 홀드해 줌으로써 제9 트랜지스터(T9)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 안정적인 스캔 신호(SC(k))의 출력이 보장되며, 표시 장치의 신뢰성이 향상될 수 있다.
도 13a는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이고, 도 13b는 도 13a의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 13a 및 도 13b에서는 도 3, 도 4, 및 도 6을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 13a의 스테이지는 제2 구동 제어부(122)의 구성을 제외하면, 도 6의 스테이지(STk1a)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 3, 도 6, 도 13a, 및 도 13b를 참조하면, 제k 스테이지는 제1 구동 제어부(111), 제2 구동 제어부(122), 출력 버퍼부(130A, 130B) 및 연결 제어부(140)를 포함할 수 있다.
제2 구동 제어부(122)는 제2 구동 노드(QN2)의 전압을 제어할 수 있다.
제2 구동 제어부(122)는 제9b 트랜지스터(T9b), 제10b 트랜지스터(T10b), 및 제11b 트랜지스터(T11b)를 포함할 수 있다.
제9b 트랜지스터(T9b)는 제3 노드(N3)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제9b 트랜지스터(T9b)는 제1 센싱 클럭 신호(S_CLK1)를 수신하는 게이트 전극을 포함할 수 있다.
제10b 트랜지스터(T10b)는 제2 센싱 클럭 신호(S_CLK2)가 인가되는 클럭 단자와 제3 노드(N3) 사이에 접속될 수 있다. 제10b 트랜지스터(T10b)는 샘플링 노드(SN)에 접속되는 게이트 전극을 포함할 수 있다.
제11b 트랜지스터(T11b)는 제1 전원(VGH)이 인가되는 제1 전원 단자(V1)와 제3 노드(N3) 사이에 접속될 수 있다. 제11b 트랜지스터(T11b)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다.
도 13b에 도시된 바와 같이, 제2 센싱 클럭 신호(S_CLK2)는 도 4의 센싱 클럭 신호(S_CLK)와 동일한 파형을 가질 수 있다.
한편, 일 실시예에서, 제1 센싱 클럭 신호(S_CLK1)는 블랭크 기간(VBP)에서는 제2 센싱 클럭 신호(S_CLK2)와 동일한 파형을 가지며, 표시 기간(DP)에서는 소정의 캐리 신호와 동일한 파형을 가질 수 있다.
도 3 및 도 6의 스테이지는 이동도 센싱 기간(SP) 동안 샘플링 노드(SN)의 전압만에 의존하여 센싱 클럭 신호(S_CLK)로 제1 구동 노드(QN1)의 전압을 충전할 수 있다. 그러나, 도 13a의 스테이지는 이동도 센싱 기간(SP) 동안 샘플링 노드(SN)의 전압뿐만 아니라 제2 센싱 클럭 신호(S_CLK2)를 이용하여 제1 구동 노드(QN1)에 안정적인 게이트 온 전압을 충전할 수 있다. 예를 들어, 이동도 센싱 기간(SP) 동안 제10b 트랜지스터(T10b) 및 제9b 트랜지스터(T9b)를 통하는 도전 경로가 더 형성되며, 제2 구동 제어부(122)가 제1 구동 노드(QN1)에서의 전압 충전을 줄 수 있다.
또한, 도 3 및 도 6의 스테이지는 표시 기간(DP) 동안 제1 노드(N1)의 전압만에 의존하여 제1 구동 노드(QN1)의 전압을 충전할 수 있다. 그러나, 도 13a의 스테이지는 제k-2 캐리 신호(CR(k-2))에 동기하여 제9b 트랜지스터(T9b)가 턴 온 됨으로써 제9b 트랜지스터(T9b)를 통해 제1 구동 노드(QN1)에 제1 전원(VGH)의 전압이 인가될 수 있다. 즉, 도 13a의 스테이지는 표시 기간(DP) 동안 제1 노드(N1)의 전압뿐만 아니라 제 전원(VGH)을 이용하여 제1 구동 노드(QN1)에 안정적인 게이트 전압을 충전할 수 있다. 예를 들어, 표시 기간(DP) 동안 제11b 트랜지스터(T11b) 및 제9b 트랜지스터(T9b)를 통하는 도전 경로가 더 형성되며, 제2 구동 제어부(122)가 제1 구동 노드(QN1)에서의 전압 충전을 보조(보충)해줄 수 있다.
일 실시예에서, 제1 센싱 클럭 신호(S_CLK1)는 주변 온도에 따라 표시 기간에서의 동작이 달라질 수 있다. 표시 장치가 고온에서 동작하는 경우, 표시 기간(DP)에서 제2 구동 제어부(122)가 제1 구동 노드(QN1)의 충전을 도와줄 필요가 없다. 따라서, 기 설정된 임계 온도 이상에서는, 표시 기간(DP) 동안 제1 센싱 클럭 신호(S_CLK1)가 게이트 오프 전압을 유지할 수 있다. 표시 장치가 임계 온도보다 낮은 경우에만, 제1 센싱 클럭 신호(S_CLK1)가 제k-2 캐리 신호(CR(k-2))에 동기하여 게이트 온 전압을 가질 수 있다.
한편, 제1 센싱 클럭 신호(S_CLK1)는 글로벌 신호일 수 있다. 따라서, 복수의 화소행들에 대응하는 스테이지들에서의 제1 구동 노드(QN1)의 전압 충전을 보조하기 위해, 제1 센싱 클럭 신호(S_CLK1)는 표시 기간(DP) 동안 복수회 게이트 온 전압을 가질 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부는 제3 노드(N3)의 전압을 소정의 전압으로 홀드해 줌으로써 제9b 트랜지스터(T9b)의 불필요한 드레인-소스 전압 상승이 방지되고, 표시 기간 및 이동도 센싱 기간 동안 제1 구동 노드(QN1)에 게이트 온 전압이 안정적으로 충전될 수 있다. 따라서, 스캔 신호(SC(k)) 출력의 신뢰도가 한층 개선될 수 있다.
도 14는 도 2의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 14에서는 도 3, 도 4, 도 6, 및 도 13a를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 14의 스테이지는 제2 구동 제어부(123)의 구성을 제외하면, 도 13a의 스테이지와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 3, 도 4, 도 6, 도 13a, 및 도 14를 참조하면, 제k 스테이지는 제1 구동 제어부(111), 제2 구동 제어부(123), 출력 버퍼부(130A, 130B) 및 연결 제어부(140)를 포함할 수 있다.
제2 구동 제어부(123)는 제1 구동 노드(QN1)의 전압을 제어할 수 있다.
제2 구동 제어부(123)는 제9c 트랜지스터(T9c), 제9d 트랜지스터(T9d), 제10c 트랜지스터(T10c), 및 제11c 트랜지스터(T11c)를 포함할 수 있다.
제10c 트랜지스터(T10c), 및 제11c 트랜지스터(T11c)는 도 13a의 제10b 트랜지스터(T10b), 및 제11b 트랜지스터(T11b)와 각각 동일할 수 있다.
제9c 트랜지스터(T9c)는 제3 노드(N3)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제9c 트랜지스터(T9c)는 센싱 클럭 신호(S_CLK)를 수신하는 게이트 전극을 포함할 수 있다. 센싱 클럭 신호(S_CLK)는 도 13b의 제2 센싱 클럭 신호(S_CLK2)와 동일한 파형을 가질 수 있다.
제9d 트랜지스터(T9d)(또는 추가 트랜지스터)는 제3 노드(N3)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제9d 트랜지스터(T9d)는 이전 캐리 신호(예를 들어, 제k-2 캐리 신호(CR(k-2)))를 수신하는 게이트 전극을 포함할 수 있다.
이동도 센싱 기간(SP) 동안 제9c 트랜지스터(T9c) 및 제11c 트랜지스터(T11c)가 턴 온되어 제1 구동 노드(QN1)에 게이트 온 전압이 안정적으로 충전될 수 있다.
표시 기간(DP)에는, 제k-2 캐리 신호(CR(k-2))에 의해 제9d 트랜지스터(T9d)가 턴 온되고, 제11c 트랜지스터(T11c)와 9d 트랜지스터(T9d)를 통해 제1 구동 노드(QN1)의 전압이 보충적으로 충전될 수 있다. 즉, 표시 기간에는 제1 노드(N1)의 전압 충전에 의한 제1 구동 노드(QN1)의 전압 충전이 제11c 트랜지스터(T11c)와 9d 트랜지스터(T9d)에 의해 보강될 수 있다.
실질적으로, 도 14의 스테이지는 도 4의 신호 파형으로 구동될 수 있다. 즉, 도 13a와 같은 추가적인 센싱 클럭 신호가 필요없다.
상술한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부는 제3 노드(N3)의 전압을 소정의 전압으로 홀드해 줌으로써 제9b 트랜지스터(T9b)의 불필요한 드레인-소스 전압 상승이 방지되고, 이동도 센싱 기간 동안 제1 구동 노드(QN1)에 게이트 온 전압이 안정적으로 충전되며, 표시 기간에도 제1 구동 노드(QN1)에 게이트 온 전압이 더욱 안정적으로 충전될 수 있다. 따라서, 스캔 신호(SC(k)) 출력의 신뢰도가 더욱 개선될 수 있다.
도 15는 도 1의 표시 장치에 포함되는 화소들의 일 예를 나타내는 회로도이다.
도 15의 화소들(PX1, PX2)은 제k 스캔 신호(SC(k)) 및 제k 센싱 신호(SS(k))를 수신할 수 있다.
도 15를 참조하면, 화소들(PX1, PX2) 각각은 유기 발광 다이오드(OLED), 구동 트랜지스터(TD), 제1 스위칭 트랜지스터(TS1), 제2 스위칭 트랜지스터(TS2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 화소(PX1)는 제k 화소행에 배치되고, 제2 화소(PX2)는 제k+1 화소행에 배치될 수 있다. 제1 및 제2 화소들(PX1, PX2)은 제m(단, m은 자연수) 화소열에 배치될 수 있다. 제1 화소(PX1)에는 제m1 데이터 라인(DLm1)이 연결되고, 제2 화소(PX2)에는 제m2 데이터 라인(DLm2)이 연결될 수 있다. 제1 및 제2 화소들에는 제m 리드아웃 라인(RLm)이 연결될 수 있다.
이하, 제1 화소(PX1)의 구성을 중심으로 설명하기로 한다. 제2 화소(PX2)는 제1 화소(PX1)와 다른 데이터 라인에 접속되는 구성을 제외하고, 제1 화소(PX1)와 실질적으로 동일한 구성을 갖는다.
유기 발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(TD)의 제2 전극에 접속되고, 캐소드 전극은 제2 구동 전원(ELVSS)에 접속될 수 있다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(TD)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
구동 트랜지스터(TD)의 제1 전극은 제1 구동 전원(ELVDD)에 접속되고, 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 구동 트랜지스터(TD)의 게이트 전극은 제10 노드(N10)에 접속될 수 있다. 구동 트랜지스터(TD)는 제10 노드(N10)의 전압에 대응하여 유기 발광 다이오드(OLED)로 흐르는 전류량을 제어한다.
제1 스위칭 트랜지스터(TS1)의 제1 전극은 제m1 데이터 라인(DLm1)에 접속되고, 제2 전극은 제10 노드(N10)에 접속될 수 있다. 제1 스위칭 트랜지스터(TS1)의 게이트 전극은 스캔 라인에 접속될 수 있다. 제1 스위칭 트랜지스터(TS1)는 스캔 라인으로 제k 스캔 신호(SC(k))가 공급될 때 턴-온되어 제m1 데이터 라인(DLm1)으로부터의 데이터 전압을 제10 노드(N10)로 전달할 수 있다.
제2 스위칭 트랜지스터(TS2)는 리드아웃 라인(RLm)과 구동 트랜지스터(TD)의 제1 전극(즉, 제11 노드(N11)) 사이에 접속될 수 있다. 제2 스위칭 트랜지스터(TS2)는 센싱 라인을 통해 전달되는 센싱 신호(SS(k))에 응답하여 센싱 전류를 리드아웃 라인(RLm)으로 전달할 수 있다. 센싱 전류는 구동 트랜지스터(TD)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다. 센싱 전류와 센싱을 위한 전압의 관계에 따라 이동도 및 문턱 전압 정보가 산출될 수 있다. 일 실시예에서, 센싱 전류는 전압 형태로 변환되어 데이터 전압의 보상 동작에 이용될 수도 있다.
스토리지 커패시터(Cst)는 제10 노드(N10)와 유기 발광 다이오드(OLED)의 애노드 전극 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 제10 노드(N10)의 전압을 저장한다.
일 실시예에서, 표시 기간에 데이터 라인들(DLm1, DLm2)로 동시에 제1 화소(PX1) 및 제2 화소(PX2)에 대응하는 데이터 전압들이 각각 인가될 수 있다. 표시 기간 이외의 센싱 기간(문턱 전압 센싱 기간, 이동도 센싱 기간, 유기 발광 다이오드 센싱 기간)에는 센싱을 위한 전압이 각각 데이터 라인들(DLm1, DLm2)로 동시에 인가될 수 있다.
일 실시예에서, 제1 및 제2 화소들(PX1, PX2)에 스캔 신호(SC(k)) 및 센싱 신호(SS(k))가 동시에 인가되므로, 제1 및 제2 화소들(PX1, PX2)로 동시에 데이터 전압들이 인가될 수 있다.
도 16은 도 1의 표시 장치에 포함되는 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 15 및 도 16을 참조하면, 하나의 스캔 신호와 센싱 신호가 인접한 두 개의 화소행들에 동시에 공급될 수 있다.
제1 스캔 신호(SC(1))는 제1 화소행(PXL1) 및 제2 화소행(PXL2)에 공통적으로 공급될 수 있다. 제2 스캔 신호(SC(2))는 제3 화소행(PXL3) 및 제4 화소행(PXL4)에 공통적으로 공급될 수 있다. 이와 같이, 하나의 스캔 신호가 인접한 두 개의 화소행들에 동시에 공급될 수 있다.
제1 센싱 신호(SS(1))는 제1 화소행(PXL1) 및 제2 화소행(PXL2)에 공통적으로 공급될 수 있다. 제2 센싱 신호(SS(2))는 제3 화소행(PXL3) 및 제4 화소행(PXL4)에 공통적으로 공급될 수 있다. 이와 같이, 하나의 센싱 신호가 인접한 두 개의 화소행들에 동시에 공급될 수 있다.
이러한 스캔 신호 및 센싱 신호는 도 2 내지 도 14의 실시예들에 따른 스캔 구동부 및 스테이지 회로들로부터 생성 및 출력될 수 있다.
일부 데이터 라인은 홀수 화소행들에 배치되는 화소들에 연결될 수 있다. 나머지 일부 데이터 라인은 짝수 화소행들에 배치되는 화소들에 연결될 수 있다.
이에 따라, 4k UHD(ultra-high definition) 화질 이상의 고해상도 표시 장치의 데이터 전압 충전률 부족 문제가 개선될 수 있다.
스캔 구동부(100)는 스캔 신호(SC(1), SC(2), SC(3), ...)와 센싱 신호(SS(1), SS(2), SS(3), ...)를 출력하는 복수의 스테이지들을 포함할 수 있다.
일 실시예에서, 도 10에 도시된 바와 같이, 하나의 스테이지가 스캔 신호와 센싱 신호를 모두 출력할 수 있다. 이 경우, 스캔 구동부(100)는 2n개의 화소행들에 대응하는 n개의 스테이지들을 포함할 수 있다.
일 실시예에서, 도 3, 도 6에 도시된 바와 같이, 스캔 구동부는 스캔 신호를 출력하는 스테이지들과 센싱 신호를 출력하는 스테이지들을 포함할 수 있다. 이 경우, 스캔 구동부(100)는 2n개의 화소행들에 대응하는 2n개의 스테이지들을 포함할 수 있다.
이와 같이, 스테이지로부터 출력되는 신호는, 이에 접속되는 화소의 트랜지스터에 따라 스캔 신호와 센싱 신호 중 하나로 구분될 수 있다.
도 17은 표시 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이고, 도 18은 센싱 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 15 내지 도 18을 참조하면, 스캔 신호들 및 센싱 신호들 각각은 2 개의 화소 행 단위로 공통으로 인가될 수 있다.
예를 들어, 제1 스캔 신호(SC(1)) 및 제1 센싱 신호(SS(1))는 제1 및 제2 화소행들(PXL1, PXL2)에 공통으로 공급될 수 있다.
도 17에 도시된 바와 같이, 표시 기간 동안 스캔 신호 및 센싱 신호가 각각 순차적으로 공급될 수 있다.
일 실시예에서, 표시 기간에서 스캔 신호의 폭(W1)은 센싱 신호의 폭(W2)보다 클 수 있다. 여기서, 스캔 신호의 폭(W1) 및 센싱 신호의 폭(W2)은 각각 게이트 온 전압 기간을 의미할 수 있다.
예를 들어, 스캔 신호의 폭(W1)은 4 수평 주기(4H)이고, 센싱 신호의 폭(W2)은 2 수평 주기(2H)일 수 있다. 이에 따라, 데이터 기입이 2 수평 주기 이상의 충분한 시간 동안 수행될 수 있다. 다만, 이는 예시적인 것으로서, 스캔 신호의 폭(W1) 및 센싱 신호의 폭(W2)이 이에 한정되는 것은 아니다.
일 실시예에서, 표시 기간에서, 제k 스캔 신호와 제k 센싱 신호가 중첩하는 기간에 이에 대응하는 화소행들의 데이터 전압이 공급될 수 있다. 이에 따라, 연속하는 두 개의 화소행들에 데이터 전압이 동시에 인가될 수 있다. 예를 들어, 제1 스캔 신호(SC(1))와 제1 센싱 신호(SS(1))가 중첩하는 기간에 제1 데이터 전압(D1) 및 제2 데이터 전압(D2)이 제1 화소행(PXL1) 및 제2 화소행(PXL2)으로 공급될 수 있다. 마찬가지로, 제2 스캔 신호(SC(2))와 제2 센싱 신호(SS(2))가 중첩하는 기간에 제3 데이터 전압(D3) 및 제4 데이터 전압(D4)이 제3 화소행(PXL3) 및 제4 화소행(PXL4)으로 공급될 수 있다.
일 실시예에서, 도 17의 신호 공급은 표시 장치가 턴 오프될 때 문턱 전압 센싱을 위해서도 수행될 수 있다. 예를 들어, 문턱 전압 센싱 기간과 표시 기간에서의 스캔 및 센싱 신호 공급 타이밍은 실질적으로 동일할 수 있다.
이에 따라, 데이터 기입 시간이 2 수평 주기(2H) 이상 확보될 수 있으므로, 고해상도 표시 장치의 데이터 전압 충전률 부족 문제가 개선될 수 있다.
도 18에 도시된 바와 같이, 이동도 센싱 기간에 스캔 신호 및 센싱 신호가 공급될 수 있다. 도 18에는 스캔 신호 및 센싱 신호가 화소행들에 순차적으로 공급되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 이동도 센싱 기간에 하나의 스캔 신호 및 하나의 센싱 신호만이 이에 대응하는 화소 행들로 출력될 수 있다.
일 실시예에서, 이동도 센싱 기간에서 스캔 신호의 폭(W3)은 센싱 신호의 폭(W4)보다 작을 수 있다. 예를 들어, 스캔 신호의 폭(W3)은 4 수평 주기(4H)이고, 센싱 신호의 폭(W4)은 8 수평 주기(8H)일 수 있다. 다만, 이는 예시적인 것으로서, 스캔 신호의 폭(W3) 및 센싱 신호의 폭(W4)이 이에 한정되는 것은 아니다.
일 실시예에서, 이동도 센싱 기간에서, 제k 스캔 신호와 제k 센싱 신호가 중첩하는 기간에 이에 대응하는 화소행들의 데이터 전압이 공급될 수 있다.
이동도 센싱 기간에는 스토리지 커패시터(Cst)에 저장된 전압(예를 들어, 구동 트랜지스터(TD)의 게이트-소스 전압(Vgs))을 유지하기 위해 구동 트랜지스터(TD)의 게이트 전극이 플로팅(floating) 상태를 가져야 한다. 따라서, 이동도 센싱 기간에서 스캔 신호의 폭(W3)은 센싱 신호의 폭(W4)보다 작을 수 있다.
일 실시예에서, 이동도 센싱 기간에서, 제k 스캔 신호와 제k 센싱 신호가 중첩하는 기간에 이에 대응하는 화소행들의 센싱을 위한 센싱 전압(SD)이 공급될 수 있다. 이에 따라, 연속하는 두 개의 화소행들에 센싱 전압(SD)이 동시에 인가될 수 있다. 예를 들어, 제1 스캔 신호(SC(1))와 제1 센싱 신호(SS(1))가 중첩하는 기간에 센싱 전압(SD)이 제1 화소행(PXL1) 및 제2 화소행(PXL2)으로 공급될 수 있다.
이에 따라, 하나의 이동도 센싱 기간에 2개의 화소행들에 대한 이동도 센싱이 수행될 수 있다.
도 19는 표시 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이고, 도 20은 센싱 기간에 도 15의 화소들에 공급되는 신호들의 일 예를 나타내는 도면이다.
도 19 및 도 20에 도시된 표시 기간 및 이동도 센싱 기간에서의 동작은 신호의 폭을 제외하고는 도 17 및 도 18의 동작과 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 15 내지 도 20을 참조하면, 표시 장치는 표시 기간 및 이동도 센싱 기간에 스캔 신호 및 센싱 신호를 출력할 수 있다.
예를 들어, 제1 스캔 신호(SC(1)) 및 제1 센싱 신호(SS(1))는 제1 및 제2 화소행들(PXL1, PXL2)에 공통으로 공급될 수 있다.
도 19에 도시된 바와 같이, 표시 기간에서, 스캔 신호의 폭(W5)과 센싱 신호의 폭(W6)은 동일할 수 있다. 또한, 제k 스캔 신호와 제k 센싱 신호는 동일한 기간 동안 출력될 수 있다.
일 실시예에서, 제k 스캔 신호 제k+1 스캔 신호가 중첩하는 기간에 제k 스캔 신호에 대응하는 화소행들의 데이터 전압들이 화소들에 인가될 수 있다. 예를 들어, 제1 스캔 신호(SC(1))와 제2 스캔 신호(SC(2))가 중첩하는 기간에 제1 및 제2 화소행들(PXL1, PXL2)에 제1 데이터 전압(D1) 및 제2 데이터 전압(PXL2)이 각각 공급될 수 있다.
일 실시예에서, 도 20에 도시된 바와 같이, 센싱 신호들(SS(1) 내지 SS(4))은 화소행들에 각각 공급될 수 있다. 예를 들어, 제1 스캔 신호(SC(1))는 제1 화소행(PXL1) 및 제2 화소행(PXL2)에 공급되고, 제1 센싱 신호(SS(1))는 제1 화소행(PXL1)에 공급되며, 제2 센싱 신호(SS(2))는 제2 화소행(PXL2)에 공급될 수 있다.
예를 들어, 제k 스캔 신호(SC(k))에 제2k-1 센싱 신호(SS(2k-1)) 및 제2k 센싱 신호(SS(2k))가 대응할 수 있다.
도 20은 센싱 기간에 공급되는 스캔 신호 및 센싱 신호를 보여준다. 일 실시예에서, 센싱 기간 동안, 하나의 화소행에만 센싱(문턱 전압 센싱, 또는 이동도 센싱)이 수행될 수 있다.
예를 들어, a 프레임 기간(FRAME a)의 센싱 기간에는 제1 스캔 신호(SC(1))에 대응하는 제1 센싱 신호(SS(1))만이 출력되고, 제1 화소행(PXL1)에 대한 센싱 동작이 수행될 수 있다. 이 후, b 프레임 기간(FRAME b)의 센싱 기간에는 제1 스캔 신호(SC(1))에 대응하는 제2 센싱 신호(SS(2))만이 출력되고, 제2 화소행(PXL2)에 대한 센싱 동작이 수행될 수 있다.
또한, 예를 들어, a 프레임 기간(FRAME a)의 센싱 기간에는 제2 스캔 신호(SC(2))에 대응하는 제4 센싱 신호(SS(4))만이 출력되고, 제4 화소행(PXL4)에 대한 센싱 동작이 수행될 수 있다. 이 후, b 프레임 기간(FRAME b)의 센싱 기간에는 제2 스캔 신호(SC(2))에 대응하는 제3 센싱 신호(SS(3))만이 출력되고, 제3 화소행(PXL3)에 대한 센싱 동작이 수행될 수 있다.
이에 따라, 표시 기간에는 충전률 부족 개선을 위해 두 개의 화소행에 2 수평 주기(2H) 이상 데이터가 동시에 기입되고, 센싱 기간에는 하나의 화소행마다 센싱 동작이 수행될 수 있다. 따라서, 센싱 및 보상 정확도가 향상될 수 있다.
본 발명은 표시 장치를 포함하는 임의의 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 HMD 장치, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션, 웨어러블 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 스캔 구동부 110, 111: 제1 구동 제어부
120, 121, 122, 123: 제2 구동 제어부
130A, 130B, 130C: 출력 버퍼부 140: 연결 제어부
200: 표시 패널 300: 데이터 구동부
400: 타이밍 제어부 1000: 표시 장치

Claims (27)

  1. 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함하고,
    제n(단, n은 자연수) 스테이지는
    이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부;
    센싱 온 신호, 이후 캐리 신호, 제1 전원의 전압, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 센싱 클럭 신호에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부;
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 스캔 신호를 출력하는 출력 버퍼부; 및
    표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함하는 스캔 구동부.
  2. 제 1 항에 있어서, 상기 제2 구동 제어부는
    상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
    상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및
    상기 제9 및 상기 제10 트랜지스터들 사이의 제3 노드와 상기 제1 전원이 인가되는 제1 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  3. 제 2 항에 있어서, 상기 센싱 클럭 신호가 공급될 때, 상기 제11 트랜지스터는 상기 제1 구동 노드의 전압에 응답하여 상기 제1 전원의 전압을 상기 제3 노드에 공급하는 것을 특징으로 하는 스캔 구동부.
  4. 제 2 항에 있어서, 하나의 프레임 기간은 표시 기간 및 수직 블랭크 기간을 포함하고,
    상기 표시 기간에 상기 센싱 온 신호는 상기 스테이지들 중 하나인 상기 제n 스테이지에 공급되는 것을 특징으로 하는 스캔 구동부.
  5. 제 4 항에 있어서, 상기 제n 스테이지는 상기 표시 기간에 이어지는 상기 수직 블랭크 기간에 상기 스캔 신호를 출력하는 것을 특징으로 하는 스캔 구동부.
  6. 제 4 항에 있어서, 상기 센싱 온 신호는 상기 표시 기간에서 상기 이후 캐리 신호와 동기하여 인가되는 것을 특징으로 하는 스캔 구동부.
  7. 제 6 항에 있어서, 상기 이후 캐리 신호는 제n+3 캐리 신호인 것을 특징으로 하는 스캔 구동부.
  8. 제 2 항에 있어서, 상기 제2 구동 제어부는
    제2 전원이 인가되는 제2 전원 단자와 상기 샘플링 노드 사이에 접속되는 커패시터; 및
    제3 전원이 인가되는 제3 전원 단자와 상기 제2 구동 노드 사이에 직렬로 연결되는 제12 및 제13 트랜지스터들을 더 포함하고,
    상기 제12 트랜지스터는 상기 센싱 클럭 신호를 수신하는 게이트 전극을 포함하고,
    상기 제13 트랜지스터는 상기 샘플링 노드에 접속되는 게이트 전극을 포함하는 것을 특징으로 하는 스캔 구동부.
  9. 제 1 항에 있어서, 상기 제2 구동 제어부는
    제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
    상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및
    상기 제9 및 상기 10 트랜지스터들 사이의 제3 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자의 사이 또는 상기 제3 노드와 상기 스캔 신호를 출력하는 출력 단자 사이에 다이오드 연결되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  10. 제 1 항에 있어서, 상기 제2 구동 제어부는
    제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
    제3 노드와 상기 제1 구동 노드 사이에 접속되며, 게이트 전극이 제1 센싱 클럭 신호를 수신하는 제9 트랜지스터;
    제2 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 샘플링 노드에 접속되는 제10 트랜지스터; 및
    상기 제1 전원이 인가되는 전원 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  11. 제 1 항에 있어서, 제2 구동 제어부는
    제n+3 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
    제3 노드와 상기 제1 구동 노드 사이에 접속되며, 게이트 전극이 센싱 클럭 신호를 수신하는 제9 트랜지스터;
    상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 샘플링 노드에 접속되는 제10 트랜지스터;
    상기 제1 전원이 인가되는 전원 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터; 및
    상기 제3 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 이전 캐리 신호를 수신하는 추가 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  12. 제 1 항에 있어서, 상기 제1 구동 제어부는
    상기 제1 전원이 인가되는 제1 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 제n-2 캐리 신호 또는 스캔 시작 신호를 수신하는 제1 트랜지스터;
    상기 제1 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 직렬로 접속되는 제2 및 제3 트랜지스터들;
    상기 제1 노드와 상기 캐리 출력 단자 사이에 접속되며, 게이트 전극이 제n+3 캐리 신호를 수신하는 제4 트랜지스터;
    제1 클럭 신호가 인가되는 제1 클럭 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터;
    상기 제1 전원 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 클럭 단자에 접속되는 제6 트랜지스터; 및
    상기 제1 전원 단자와 상기 제2 노드 사이에 다이오드 연결되는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  13. 제 12 항에 있어서, 상기 제1 구동 제어부는
    상기 제5 트랜지스터의 상기 게이트 전극과 상기 제1 노드 사이에 접속되고, 게이트 전극이 제1 전원 단자에 접속되는 제20 트랜지스터를 더 포함하고,
    상기 제20 트랜지스터는 항상 턴-온 상태를 유지하는 것을 특징으로 하는 스캔 구동부.
  14. 제 1 항에 있어서, 상기 출력 버퍼부는
    클럭 신호가 인가되는 제2 클럭 단자와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제14 트랜지스터;
    상기 캐리 출력 단자와 제2 전원이 인가되는 제2 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제15 트랜지스터;
    상기 제2 클럭 단자와 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제16 트랜지스터; 및
    제3 전원이 인가되는 제3 전원 단자와 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제17 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  15. 제 14 항에 있어서, 상기 출력 버퍼부는 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 센싱 신호를 더 출력하는 것을 특징으로 하는 스캔 구동부.
  16. 제 15 항에 있어서, 상기 출력 버퍼부는
    센싱 출력 클럭 신호가 인가되는 클럭 단자와 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제21 트랜지스터; 및
    제3 전원이 인가되는 제3 전원 단자와 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제22 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 구동부.
  17. 제 1 항에 있어서, 상기 연결 제어부는
    상기 제1 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제18 트랜지스터; 및
    상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제19 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  18. 제 1 항에 있어서, 상기 연결 제어부는
    상기 제1 노드와 상기 제1 구동 노드 사이에 직렬로 접속되고, 이트 전극들이 상기 표시 온 신호를 공통으로 수신하는 제18 트랜지스터들;
    상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제19 트랜지스터; 및
    상기 제18 트랜지스터들 사이의 제4 노드와 상기 제1 전원이 인가되는 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제23 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  19. 스캔 라인들, 센싱 제어 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들;
    상기 스캔 라인들 및 상기 센싱 제어 라인들에 각각 스캔 신호 및 센싱 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및
    상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함하며,
    상기 스테이지들 중 제n(단, n은 자연수) 스테이지는
    이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부;
    센싱 온 신호, 이후 캐리 신호, 제1 전원의 전압, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 상기 제1 노드에 연결되는 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 센싱 클럭 신호에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부;
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 스캔 신호 및 상기 센싱 신호 중 적어도 하나를 출력하는 출력 버퍼부; 및
    표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 하나의 프레임 기간은 표시 기간 및 수직 블랭크 기간을 포함하고,
    상기 표시 기간에 상기 센싱 온 신호는 상기 복수의 스테이지들 중 하나에 공급되는 것을 특징으로 하는 표시 장치.
  21. 제 20 항에 있어서, 표시 기간에서, 상기 스캔 신호의 폭은 상기 센싱 신호의 폭보다 큰 것을 특징으로 하는 표시 장치.
  22. 제 21 항에 있어서, 제n 스캔 신호와 제n 센싱 신호가 중첩하는 기간에 이에 대응하는 화소행들의 데이터 전압이 공급되는 것을 특징으로 하는 표시 장치.
  23. 제 20 항에 있어서, 이동도 센싱 기간에서, 상기 스캔 신호의 폭은 상기 센싱 신호의 폭보다 작은 것을 특징으로 하는 표시 장치.
  24. 제 23 항에 있어서, 제n 스캔 신호와 제n 센싱 신호가 중첩하는 기간에 센싱 전압이 공급되는 것을 특징으로 하는 표시 장치.
  25. 제 19 항에 있어서, 상기 제2 구동 제어부는
    상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
    상기 센싱 클럭 신호가 인가되는 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 샘플링 노드에 공통으로 접속되는 제9 및 제10 트랜지스터들; 및
    상기 제9 및 상기 10 트랜지스터들 사이의 제3 노드와 상기 제1 전원이 인가되는 전원 단자 사이에 접속되며, 게이트 전극이 상기 제1 구동 노드에 접속되는 제11 트랜지스터들 포함하는 것을 특징으로 하는 표시 장치.
  26. 제 20 항에 있어서, 상기 센싱 온 신호는 상기 표시 기간에서 상기 이후 캐리 신호와 동기하여 인가되는 것을 특징으로 하는 표시 장치.
  27. 제 26 항에 있어서, 상기 이후 캐리 신호는 제n+3 캐리 신호인 것을 특징으로 하는 표시 장치.
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