KR102617381B1 - 스캔 구동부 및 이를 포함하는 표시 장치 - Google Patents

Abstract

스캔 구동부에 포함되는 스테이지는 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 제어 클럭 신호, 제2 제어 클럭 신호, 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 샘플링 노드의 전압과 제1 구동 노드의 전압에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 제1 노드의 전압 및 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 제1 구동 노드의 전압 및 제2 구동 노드의 전압에 응답하여 제1 스캔 신호 및 제2 스캔 신호를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 제1 노드와 제1 구동 노드 및 제2 노드와 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함한다. 제2 구동 제어부는 제2 구동 노드의 전압 및 제3 제어 클럭 신호에 응답하여 제1 구동 노드의 전압을 게이트 오프 전압으로 유지한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

표시 장치는 표시 패널, 스캔 구동부, 데이터 구동부, 타이밍 구동부 등을 포함한다. 스캔 구동부는 표시 패널에 스캔 라인들을 통해 스캔 신호를 제공한다. 이를 위해, 스캔 구동부는 순차적으로 연결된 스캔 신호 출력을 위한 스테이지 회로들을 포함하고, 스테이지 회로들 각각은 다수의 산화물 박막 트랜지스터들로 구성되어 동작한다.

최근, 표시 장치는 화소 회로에 포함된 구동 트랜지스터의 문턱 전압이나 이동도를 센싱함으로써, 화소 회로 외부에서 구동 트랜지스터의 열화나 특성 변화를 보상하는 구동을 수행한다. 이 때, 표시 동작, 이동도 센싱 동작 및 문턱 전압 센싱 동작을 위한 스캔 방식은 각각 상이하다. 이러한 다양한 방식의 동작을 안정적으로 수행하기 위한 스캔 구동부 및 이의 스테이지 회로에 대한 연구가 진행 중이다.

본 발명의 일 목적은 제1 구동 노드 및 제2 구동 노드의 전압들을 제어하여 안정적인 펄스를 갖는 스캔 신호와 센싱 신호를 출력하는 스캔 구동부를 제공하는 것이다.

본 발명의 다른 목적은 상기 스캔 구동부를 포함하는 표시 장치를 제공하는 것이다.

다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 스캔 구동부는, 제1 스캔 신호 및 제2 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제n(단, n은 자연수) 스테이지는, 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 제어 클럭 신호, 제2 제어 클럭 신호, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 상기 제1 구동 노드의 전압에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함할 수 있다. 상기 제2 구동 제어부는 상기 제2 구동 노드의 전압 및 제3 제어 클럭 신호에 응답하여 상기 제1 구동 노드의 전압을 게이트 오프 전압으로 유지할 수 있다.

일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 캐리 신호를 출력하는 캐리 출력 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제14 및 제15 트랜지스터들을 포함할 수 있다. 상기 제14 트랜지스터의 게이트 전극은 상기 제3 제어 클럭 신호를 수신할 수 있다. 상기 제15 트랜지스터의 게이트 전극은 상기 제2 구동 노드에 접속될 수 있다.

일 실시예에 의하면, 상기 제3 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압으로 천이되고, 이어지는 표시 기간의 일부 기간까지 상기 게이트 온 전압을 유지할 수 있다.

일 실시예에 의하면, 상기 제14 및 제15 트랜지스터들이 턴 온에 의해 제1 구동 노드가 게이트 오프 전압을 유지할 수 있다.

일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터; 상기 제1 제어 클럭 신호가 인가되는 제1 제어 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제9 및 제10 트랜지스터들; 및 상기 제9 및 상기 제10 트랜지스터들 사이의 제3 노드와 상기 캐리 신호가 출력되는 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 캐리 출력 단자에 접속되는 제11 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 제9 트랜지스터의 게이트 전극은 상기 샘플링 노드에 접속되고, 상기 제10 트랜지스터의 게이트 전극은 상기 제2 제어 클럭 신호가 인가되는 제2 제어 클럭 단자에 접속될 수 있다.

일 실시예에 의하면, 상기 제2 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압을 갖고, 표시 기간 동안 게이트 오프 전압을 유지할 수 있다.

일 실시예에 의하면, 상기 제2 제어 클럭 신호의 게이트 온 전압 기간 전체는 상기 제1 제어 클럭 신호의 게이트 온 전압 기간의 적어도 일부와 중첩할 수 있다.

일 실시예에 의하면, 상기 제9 및 제10 트랜지스터들의 게이트 전극들은 상기 샘플링 노드에 공통으로 접속될 수 있다.

일 실시예에 의하면, 상기 제8 트랜지스터는, 상기 입력 단자와 상기 샘플링 노드 사이에 직렬로 접속되는 복수의 제8 트랜지스터들을 포함하고, 상기 제8 트랜지스터들의 게이트 전극들은 공통으로 상기 센싱 온 신호를 수신할 수 있다.

일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 제8 트랜지스터들 사이의 공통 노드와 제1 전원이 공급되는 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 샘플링 노드에 접속되는 제27 트랜지스터를 더 포함할 수 있다.

일 실시예에 의하면, 상기 제2 구동 제어부는, 제2 전원이 인가되는 제2 전원 단자와 상기 샘플링 노드 사이에 접속되는 커패시터; 제3 전원이 인가되는 제3 전원 단자와 상기 제2 구동 노드 사이에 직렬로 연결되는 제12 및 제13 트랜지스터들; 및 상기 제12 트랜지스터와 상기 제13 트랜지스터 사이의 중간 노드와 제1 전원이 공급되는 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제25 트랜지스터를 더 포함할 수 있다. 상기 제12 트랜지스터는 상기 샘플링 노드에 접속되는 게이트 전극을 포함하고, 상기 제13 트랜지스터는 상기 제1 구동 노드에 접속되는 게이트 전극을 포함할 수 있다.

일 실시예에 의하면, 상기 제1 구동 제어부는, 제1 전원이 인가되는 제1 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 이전 캐리 신호 또는 스캔 개시 신호를 수신하는 제1 트랜지스터; 상기 제1 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 직렬로 접속되는 제2 및 제3 트랜지스터들; 상기 제1 노드와 상기 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 이후 캐리 신호를 수신하는 제4 트랜지스터; 제1 클럭 신호가 인가되는 제1 클럭 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터; 상기 제1 전원 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 클럭 단자에 접속되는 제6 트랜지스터; 및 상기 제1 전원 단자와 상기 제2 노드 사이에 접속되는 제7 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 제7 트랜지스터는 상기 제1 제어 클럭 신호를 수신하는 게이트 전극을 포함할 수 있다.

일 실시예에 의하면, 상기 제5 트랜지스터는, 상기 제1 노드와 상기 캐리 출력 단자 사이에 직렬로 접속되는 복수의 제5 트랜지스터들을 포함할 수 있다. 상기 제5 트랜지스터들의 게이트 전극들은 상기 제1 노드에 공통으로 접속될 수 있다.

일 실시예에 의하면, 상기 제1 구동 제어부는, 상기 제5 트랜지스터들 사이의 공통 노드와 상기 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제24 트랜지스터를 더 포함할 수 있다.

일 실시예에 의하면, 상기 출력 버퍼부는, 클럭 신호가 공급되는 제2 클럭 단자와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제16 트랜지스터; 제2 전원이 공급되는 제2 전원 단자와 상기 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제17 트랜지스터; 상기 제2 클럭 단자와 상기 제1 스캔 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제18 트랜지스터; 제3 전원이 공급되는 제3 전원 단자와 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제19 트랜지스터; 센싱 클럭 신호가 인가되는 센싱 클럭 단자와 상기 제2 스캔 신호를 출력하는 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제20 트랜지스터; 및 상기 제3 전원 단자와 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제21 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 연결 제어부는, 상기 제1 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제22 트랜지스터; 및 상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제23 트랜지스터를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 제1 스캔 라인들, 제2 스캔 라인들, 센싱 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들; 상기 제1 스캔 라인들 및 상기 제2 스캔 라인들에 각각 제1 스캔 신호 및 제2 스캔 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부; 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및 상기 센싱 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함할 수 있다. 제n(단, n은 자연수) 스테이지는, 이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부; 센싱 온 신호, 이후 캐리 신호, 제1 제어 클럭 신호, 제2 제어 클럭 신호, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 상기 제1 구동 노드의 전압에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부; 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 출력하는 출력 버퍼부; 및 표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함할 수 있다. 상기 제2 구동 제어부는 상기 제2 구동 노드의 전압 및 제3 제어 클럭 신호에 응답하여 상기 제1 구동 노드의 전압을 게이트 오프 전압으로 유지할 수 있다.

일 실시예에 의하면, 상기 제2 구동 제어부는, 상기 캐리 신호를 출력하는 캐리 출력 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제14 및 제15 트랜지스터들을 포함할 수 있다. 상기 제14 트랜지스터의 게이트 전극은 상기 제3 제어 클럭 신호를 수신할 수 있다. 상기 제15 트랜지스터의 게이트 전극은 상기 제2 구동 노드에 접속될 수 있다. 상기 제3 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압으로 천이되고, 이어지는 표시 기간의 일부 기간까지 상기 게이트 온 전압을 유지할 수 있다.

본 발명의 실시예들에 따른 스캔 구동부 및 이를 포함하는 표시 장치는 스테이지의 제1 노드, 제2 노드, 제1 구동 노드, 제2 구동 노드, 및 샘플링 노드 중 적어도 하나의 전압 변화를 안정화시키고, 스테이지에 포함되는 트랜지스터들의 열화를 개선하는 구성을 포함할 수 있다. 따라서, 장시간 사용에도 표시 기간 및 센싱 기간에서 제1 및 제2 스캔 신호들이 안정적으로 출력되며, 표시 장치의 신뢰성이 향상될 수 있다.

다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 도면이다.
도 4는 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 5는 도 4의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 6은 도 4의 스테이지에 포함되는 제1 구동 제어부의 일부의 일 예를 나타내는 회로도이다.
도 7은 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.
도 8은 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.
도 9는 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.
도 10은 도 4의 스테이지에 포함되는 연결 제어부의 일부의 일 예를 나타내는 회로도이다.
도 11은 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

표시 장치(1000)는 스캔 구동부(100), 표시 패널(200), 데이터 구동부(300), 보상부(400), 및 타이밍 제어부(500)를 포함할 수 있다.

표시 장치(1000)는 자발광 표시 장치, 액정 표시 장치, 퀀텀닷(quantum dot) 표시 장치 등으로 구현될 수 있다. 표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.

타이밍 제어부(500)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 스캔 구동 제어 신호(SCS)를 생성할 수 있다. 타이밍 제어부(500)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 스캔 구동 제어 신호(SCS)는 스캔 구동부(100)로 공급될 수 있다. 일 실시예에서, 타이밍 제어부(500)는 외부의 그래픽 소스 등으로부터 수신한 영상 정보에 기초하여 영상 데이터(RGB)를 생성하고, 영상 데이터(RGB)를 데이터 구동부(300)에 공급할 수 있다.

데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.

스캔 구동 제어 신호(SCS)에는 스캔 시작 신호 및 복수의 클럭 신호들이 포함될 수 있다. 스캔 시작 신호는 스캔 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 스캔 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.

스캔 구동부(100)는 타이밍 제어부(500)로부터 스캔 구동 제어 신호(SCS)를 수신할 수 있다. 스캔 구동 제어 신호(SCS)를 공급받은 스캔 구동부(100)는 제1 스캔 라인들(SC1 내지 SCn, 단, n는 자연수)로 스캔 신호를 공급한다. 일례로, 스캔 구동부(100)는 제1 스캔 라인들(SC1 내지 SCn)로 스캔 신호를 순차적으로 공급할 수 있다. 제1 스캔 라인들(SC1 내지 SCn)로 스캔 신호가 순차적으로 공급되면 화소(PX)들이 수평라인 단위로 선택될 수 있다. 이를 위하여, 스캔 신호는 화소들(PX)에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.

스캔 구동부(100)는 스캔 구동 제어 신호(SCS)에 기초하여 제2 스캔 라인들(SS1 내지 SSn)로 센싱 신호를 공급할 수 있다. 제2 스캔 라인들(SS1 내지 SSn)로 센싱 신호가 공급되면 화소(PX)들이 수평라인 단위로 선택될 수 있다. 센싱 신호는 화소들(PX)에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.

여기서, 게이트 온 전압은 하나의 고정된 전압 값을 의미하는 것이 아니라, 상기 게이트 온 전압이 공급되는 트랜지스터를 턴 온시키는 전압을 의미할 수 있다. 따라서, 소정의 입력 신호들이 갖는 게이트 온 전압들 및 소정의 노드에 충전된 게이트 온 전압들의 값이 서로 동일할 수도 있고, 다를 수도 있다.

데이터 구동부(300)는 타이밍 제어부(500)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 공급받을 수 있다. 데이터 구동부(300)는 영상 데이터(RGB)를 아날로그 형식의 데이터 신호로 변환하고, 데이터 라인들(D1 내지 Dm, 단 m은 자연수)로 데이터 신호를 공급할 수 있다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(300)는 스캔 신호와 동기되도록 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다.

보상부(400)는 센싱 라인들(SL1 내지 SLm)을 통해 화소(PX)들로 소정의 전압을 공급하고, 화소로부터 추출되는 전류 또는 전압으로부터 화소(PX)들의 특성을 검출할 수 있다. 상기 추출되는 전류 또는 전압은 센싱 값에 대응하고, 보상부(400)는 센싱 값의 변화량 또는 센싱 값과 소정의 기준 사이의 차이 등에 기초하여 구동 트랜지스터 및/또는 발광 소자의 특성 변화를 검출할 수 있다.

보상부(400)는 검출된 센싱 값에 기초하여 영상 데이터(RGB) 또는 이에 대응하는 데이터 신호를 보상하는 보상 값을 산출할 수 있다. 이에 따라, 화소(PX)들의 열화가 보상될 수 있다. 보상 값은 타이밍 제어부(500) 또는 데이터 구동부(300)에 제공될 수 있다.

표시 기간 동안 보상부(400)는 센싱 라인들(SL1 내지 SLm)을 통해 영상 표시를 위한 소정의 기준 전압을 표시 패널(200)에 공급할 수 있다. 또한, 센싱 기간 동안 보상부(400)는 센싱 라인들(SL1 내지 SLm)을 통해 센싱을 위한 소정의 기준 전압 또는 초기화 전압을 표시 패널(100)에 공급할 수 있다.

도 1에는 보상부(400)가 독립된 구성인 것으로 도시되었으나, 보상부(400)의 적어도 일부의 구성은 데이터 구동부(300) 또는 타이밍 제어부(500)에 포함될 수도 있다.

표시 패널(200)은 제1 스캔 라인들(SC1 내지 SCn), 제2 스캔 라인들(SS1 내지 SSn), 센싱 라인들(SL1 내지 SLm), 및 데이터 라인들(DL1 내지 DLj)과 접속되는 화소(PX)들을 구비한다. 일 실시예에서, 표시 패널(200)에서 센싱 라인들(SL1 내지 SLm)이 제거되고, 데이터 라인들(D1 내지 Dm)을 통해 데이터 신호 공급 및 센싱 값 추출이 수행될 수도 있다.

표시 패널(200)은 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)을 공급받을 수 있다. 예를 들어, 제1 구동 전원(ELVDD)의 전압은 제2 구동 전원(ELVSS)의 전압보다 클 수 있다.

경우에 따라 화소(PX)들은 제1 스캔 라인들(SC1~SCn), 데이터 라인들(D1~Dm) 외에 발광 제어 라인에 접속될 수도 있으며, 이 경우, 표시 장치(1000)에는 발광 제어 신호를 출력하기 위한 발광 구동부가 더 구비될 수 있다.

도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.

도 2에서는 설명의 편의를 위하여, i번째 제1 스캔 라인(SCi), i번째 제2 스캔 라인(SSi), j번째 데이터 라인(Dj), 및 j번째 센싱 라인(SLj)에 연결된 화소(PX)가 도시된다.

화소(PX)는 구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 센싱 트랜지스터(M3), 스토리지 커패시터(Cst) 및 발광 소자(LED)를 포함할 수 있다.

스위칭 트랜지스터(M2)는, j번째 데이터 라인(Dj)에 연결된 제1 전극, i번째 제1 스캔 라인(SCi)에 연결된 게이트 전극, 및 제1 노드(Na)에 연결된 제2 전극을 포함할 수 있다.

스위칭 트랜지스터(M2)는 i번째 제1 스캔 라인(SCi)으로부터 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)으로부터 받은 데이터 신호를 스토리지 커패시터(Cst)로 공급(또는, 제1 노드(Na)의 전위 제어)할 수 있다. 제1 노드(Na)와 제2 노드(Nb) 사이에 연결되는 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.

구동 트랜지스터(M1)는, 제1 구동 전원(ELVDD)에 연결된 제1 전극, 발광 소자(LED)에 연결된 제2 전극, 및 제1 노드(Na)에 연결된 게이트 전극을 포함할 수 있다. 구동 트랜지스터(M1)는 게이트-소스 간 전압 값에 대응하여 발광 소자(LED)에 흐르는 전류의 양을 제어할 수 있다.

센싱 트랜지스터(M3)는 j번째 센싱 라인(SLj)에 연결된 제1 전극, 제2 노드(Nb)에 연결된 제2 전극, i번째 제2 스캔 라인(SSi)에 연결된 게이트 전극을 포함할 수 있다. 센싱 트랜지스터(M3)는 i번째 제2 스캔 라인(SSi)으로 센싱 신호가 공급되면 턴 온되어 제2 노드(Nb)의 전위를 제어할 수 있다. 또는, i번째 제2 스캔 라인(SSi)으로 센싱 신호가 공급되면 센싱 트랜지스터(M3)가 턴 온되어 발광 소자(LED) 또는 구동 트랜지스터(M1)로 흐르는 전류가 추출될 수 있다.

발광 소자(LED)는 구동 트랜지스터(M1)의 제2 전극에 연결되는 제1 전극(애노드 전극)과, 제2 구동 전원(ELVSS)에 연결되는 제2 전극(캐소드 전극)을 포함할 수 있다. 발광 소자(LED)는 구동 트랜지스터(M1)로부터 공급되는 전류의 양에 대응되는 빛을 생성할 수 있다.

발광 소자(LED)는 유기 발광 다이오드이거나 무기 발광 다이오드일 수 있다.

도 2에서, 트랜지스터들(M1 내지 M3)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 트랜지스터들(M1 내지 M3)의 제2 전극은 제1 전극과 다른 전극으로 설정될 수 있다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정될 수 있다.

또한, 트랜지스터들(M1 내지 M3)은 도 2에 도시된 바와 같이 NMOS 트랜지스터일 수 있으나, 이로써 한정되지 않으며, 트랜지스터들(M1 내지 M3)는 PMOS 트랜지스터일 수 있다.

도 3은 본 발명의 실시예들에 따른 스캔 구동부를 나타내는 도면이다.

도 3을 참조하면, 스캔 구동부(100)는 복수의 스테이지들(ST1, ST2, ST3, ST4, ...)을 포함할 수 있다.

스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 스캔 개시 신호(SSP)에 응답하여 제1 스캔 라인들(SC1, SC2, SC3, SC4, ...)로 스캔 신호들(SC(1), SC(2), SC(3), SC(4), ...)을 공급하고, 제2 스캔 라인들(SS1, SS2, SS3, SS4, ...)로 센싱 신호들(SS(1), SS(2), SS(3), SS(4), ...)을 공급할 수 있다. 예를 들어, 제n 스테이지는 n번째 제1 스캔 라인으로 n번째 스캔 신호를 출력할 수 있다. 일 실시예에서, 첫 번째 스캔 신호의 타이밍을 제어하는 스캔 개시 신호(SSP)는 제1 스테이지(ST1) 및 제2 스테이지(ST2)에 공급될 수 있다. 스캔 개시 신호(SSP)는 동일한 타이밍 또는 서로 다른 타이밍에 제1 스테이지(ST1)와 제2 스테이지(ST2)에 공급될 수 있다.

스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 센싱 클럭 단자(SSCK), 제1 제어 클럭 단자(S_CK1), 제2 제어 클럭 단자(S_CK2), 제3 제어 클럭 단자(S_CK3), 제1 전원 단자(V1), 제2 전원 단자(V2), 제3 전원 단자(V3), 캐리 출력 단자(CR), 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)를 포함할 수 있다.

제1 입력 단자(IN1)는 스캔 개시 신호(SSP) 또는 이전 캐리 신호를 수신할 수 있다. 일 실시 예에서, 제1 스테이지(ST1) 및 제2 스테이지(ST2)의 제1 입력 단자(IN1)로 스캔 개시 신호(SSP) 가 공급되고, 제1 스테이지(ST1) 및 제2 스테이지(ST2) 이외의 스테이지들에는 각각 제1 입력 단자(IN1)로 이전 스테이지의 캐리 신호가 인가될 수 있다. 일 실시 예에서, n번째 스테이지의 제1 입력 단자(IN1)에는 n-2번째 캐리 신호(n은 3 이상의 자연수)가 인가될 수 있다.

제2 입력 단자(IN2)는 센싱 온 신호(SEN_ON) 신호를 수신할 수 있다. 센싱 온 신호(SEN_ON)는 화소에 포함되는 구동 트랜지스터의 이동도, 문턱 전압 및 발광 소자(LED)의 전류 특성을 센싱할 수 있는 센싱 기간에 스캔 신호 및/또는 센싱 신호의 출력을 위한 제어 신호이다. 예를 들어, 센싱 온 신호(SEN_ON)에 의해 스테이지에 포함되는 샘플링 노드에 게이트 온 전압이 저장될 수 있다. 일 실시 예에서, 센싱 기간은 한 프레임 내의 수직 블랭크 기간 내에 포함될 수 있다.

제3 입력 단자(IN3)는 표시 온 신호(DIS_ON)를 수신할 수 있다. 표시 온 신호(DIS_ON)는 한 프레임 내의 표시 기간에 게이트 온 전압을 갖고 센싱 기간에 게이트 오프 전압을 가질 수 있다.

제4 입력 단자(IN4)는 이후 캐리 신호를 수신할 수 있다. 이후 캐리 신호는 현재 스테이지의 캐리 신호의 출력 후 소정 시간 이후에 공급되는 캐리 신호들 중 하나일 수 있다. 일 실시 예에서, n번째 스테이지의 제4 입력 단자(IN4)에는 n+2번째 캐리 신호 또는 n+3번째 캐리 신호가 인가될 수 있다.

제1 및 제2 클럭 단자들(CK1, CK2)에는 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 중 서로 다른 두 개의 클럭 신호들이 인가될 수 있다. 일 실시 예에서, 제n 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)로 각각 제1 클럭 신호(CLK1) 및 제3 클럭 신호(CLK3)가 입력되면, 제n+1 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)로 제2 클럭 신호(CLK2) 및 제4 클럭 신호(CLK4)가 각각 입력되고, 제n+2 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)로 제3 클럭 신호(CLK3) 및 제1 클럭 신호(CLK1)가 각각 입력되며, 제n+3 스테이지의 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)로 제4 클럭 신호(CLK4) 및 제1 클럭 신호(CLK1)가 각각 입력될 수 있다.

제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 제1 스캔 신호들(SC(1), SC(2), SC(3), SC(4), ...)의 출력을 제어하는 역할을 수행할 수 있다. 일 실시예에서, 제1 클럭 신호(CLK1)와 제3 클럭 신호(CLK3)는 반주기 차이의 신호들이고, 제2 클럭 신호(CLK2)와 제4 클럭 신호(CLK4)는 반주기 차이의 신호들일 수 있다.

일 실시 예에서, 클럭 신호들(CLK1 내지 CLK4)의 게이트 온 전압 기간은 2 수평 기간(2H)일 수 있다. 또한, 제1 클럭 신호(CLK1)의 게이트 온 전압 기간과 제2 클럭 신호(CLK2)의 게이트 온 전압 기간은 1/4 수평 기간(1/4H) 동안 중첩될 수 있다. 다만, 이는 예시적인 것으로서, 클럭 신호들(CLK1 내지 CLK4)의 파형 관계가 이에 한정되는 것은 아니다. 또한, 하나의 스테이지에 공급되는 클럭 신호의 개수가 이에 한정되는 것은 아니다.

제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다.

센싱 클럭 단자(SSCK)는 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS) 중 어느 하나를 수신할 수 있다. 예를 들어, 표시 기간 동안 센싱 클럭 단자(SSCK)는 제2 클럭 단자(CK2)에 입력되는 클럭 신호와 동기화된 센싱 클럭 신호를 수신할 수 있다. 일례로, 표시 기간 동안, 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 제1 내지 제4 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS) 각각과 동일한 파형을 가질 수 있다.

제1 내지 제4 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)은 제2 스캔 신호들(SS(1), SS(2), SS(3), SS(4), ...)의 출력을 제어하는 역할을 수행할 수 있다. 제1 내지 제4 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)은 센싱 기간에 게이트 온 전압을 가질 수 있다. 제1 내지 제4 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)은 각각 제2 스캔 신호(SS(1), SS(2), SS(3), SS(4), ...)의 출력에 동기하는 게이트 온 전압을 가질 수 있다. 일 실시 예에서, 표시 기간 동안 제1 내지 제4 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)은 1/4 주기 이상의 차이를 갖도록 구성될 수 있다. 본 발명의 다양한 실시 예에서, 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)은 각각 클럭 신호들(CLK1 내지 CLK4)과 동기화되도록 설정될 수 있다.

일 실시 예에서, 센싱 클럭 신호들(CLK1_SS 내지 CLK4_SS)의 게이트 온 전압 기간은 2 수평 기간(2H)일 수 있다. 또한, 제1 센싱 클럭 신호(CLK1_SS)의 게이트 온 전압 기간과 제2 센싱 클럭 신호(CLK2_SS)의 게이트 온 전압 기간은 1/4 수평 기간(1/4H) 동안 중첩될 수 있다. 다만, 이는 예시적인 것으로서, 센싱 클럭 신호들(CLK1_SS~CLK4_SS)의 파형 관계가 이에 한정되는 것은 아니다.

제1 제어 클럭 단자(S_CK1), 제2 제어 클럭 단자(S_CK2), 및 제3 제어 클럭 단자(S_CK3)는 각각 제1 제어 클럭 신호(S_CLK1), 제2 제어 클럭 신호(S_CLK2), 및 제3 제어 클럭 신호(S_CLK3)를 수신할 수 있다. 제1 내지 제3 제어 클럭 신호들(S_CLK1 내지 S_CLK3)은 제1 구동 노드의 전압을 제어하는 데에 이용될 수 있다. 예를 들어, 제1 내지 제3 제어 클럭 신호들(S_CLK1 내지 S_CLK3)은 화소 센싱을 위한 수직 블랭크 기간의 적어도 일부 기간 동안 게이트 온 전압을 가질 수 있다.

제1 전원 단자(V1)는 제1 전원(VGH)의 전압을 수신하고, 제2 전원 단자(V2)는 제2 전원(VGL1)의 전압을 수신하며, 제3 전원 단자(V3)는 제3 전원(VGL2)의 전압을 수신할 수 있다. 제1 전원(VGH)은 게이트 온 전압으로 설정될 수 있다. 제2 및 제3 전원들(VGL1, VGL2)은 게이트 오프 전압으로 설정될 수 있다.

일 실시 예에서, 제2 및 제3 전원들(VGL1, VGL2)은 동일할 수 있다. 또한, 일 실시 예에서, 제2 전원(VGL1)의 전압 레벨이 제3 전원(VGL2)의 전압 레벨보다 작을 수 있다. 예를 들어, 제2 전원(VGL1)은 약 -9V로 설정되고, 제3 전원(VGL2)은 약 -6V로 설정될 수 있다.

캐리 출력 단자(CR)는 캐리 신호를 출력할 수 있다. 제1 출력 단자(OUT1)는 제1 스캔 신호(SC(1), SC(2), SC(3), SC(4), ...)를 출력할 수 있다. 제2 출력 단자(OUT2)는 제2 스캔 신호(SS(1), SS(2), SS(3), SS(4), ...)를 출력할 수 있다.

도 4는 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.

도 1 내지 도 4를 참조하면, 제k 스테이지(STk, 단, k는 자연수)는 제1 구동 제어부(110), 제2 구동 제어부(120), 출력 버퍼부(130A, 130B, 130C), 및 연결 제어부(140)를 포함할 수 있다.

일 실시예에서, 제k 스테이지(STk)에 포함되는 트랜지스터들은 산화물 반도체 트랜지스터들일 수 있다. 즉, 트랜지스터들의 반도체층(액티브 패턴)은 산화물 반도체로 형성될 수 있다.

제1 구동 제어부(110)는 이전 캐리 신호(CR(k-2))에 응답하여 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압을 제어할 수 있다. 일 실시예에서, 이전 캐리 신호(CR(k-2))는 제k-2 캐리 신호(CR(k-2))일 수 있다. 다만, 이는 예시적인 것으로서, 이전 캐리 신호가 제k-2 캐리 신호(CR(k-2))에 한정되는 것은 아니다. 예를 들어, 이전 캐리 신호는 제k-1 캐리 신호일 수 있다.

제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 기초하여 제k 캐리 신호(CR(k))의 출력이 제어될 수 있다. 예를 들어, 제1 노드(N1)의 전압은 제k 캐리 신호(CR(k))의 출력을 제어하기 위한 전압이다.

한편, 일 실시예에서, 표시 기간에는 제1 노드(N1)의 전압에 의해 제1 구동 노드(QN1)의 전압이 결정되고, 제2 노드(N2)의 전압에 의해 제2 구동 노드(QN2)의 전압이 결정될 수 있다. 따라서, 표시 기간에는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 의해 k번째 제1 스캔 신호(SC(k))의 출력이 제어될 수 있다.

다시 말하면, 제1 구동 제어부(110)는 표시 기간에서의 복수의 입력 신호들에 기초하여 캐리 신호(CR(k)) 및 제1 스캔 신호(SC(k))의 출력 제어를 위한 동작을 수행할 수 있다.

일 실시예에서, 제1 구동 제어부(110)는 제1 노드(N1)의 전압을 제어하는 제1 내지 제4 트랜지스터들(T1 내지 T4) 및 제2 노드(N2)의 전압을 제어하는 제5 내지 제7 트랜지스터들(T5 내지 T7)을 포함할 수 있다.

제1 트랜지스터(T1)는 제1 전원(VGH)이 인가되는 제1 전원 단자(V1)와 제1 노드(N1) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 k-2번째 캐리 신호(CR(k-2)) 또는 스캔 시작 신호(SSP)를 수신하는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제k-2 캐리 신호(CR(k-2))에 응답하여 제1 노드(N1)의 전압을 제1 전원(VGH)의 전압으로 프리차징(precharging)할 수 있다.

제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제2 트랜지스터(T2)는 제3 클럭 신호(CLK3)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제2 및 제3 트랜지스터들(T2, T3)은 제1 노드(N1)의 전압을 홀드(hold)할 수 있다.

제4 트랜지스터(T4)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제4 트랜지스터(T4)는 제k+2 캐리 신호(CR(k+2))를 수신하는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제1 노드(N1)에 충전된 전압을 방전시킬 수 있다. 예를 들어, 제4 트랜지스터(T4)의 턴-온, 즉, 제k+2 캐리 신호(CR(k+2))의 라이징 시점에 동기하여 제1 노드(N1)의 전압이 방전될 수 있다.

제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자(CK1)와 제2 노드(N2) 사이에 접속될 수 있다. 제5 트랜지스터(T5)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 제2 노드(N2)와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제6 트랜지스터(T6)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 제1 전원 단자(V1)와 제2 노드(N2) 사이에 다이오드 연결될 수 있다.

제5 내지 제7 트랜지스터들(T5 내지 T7)은 제1 클럭 신호(CLK1)에 기초하여 제2 노드(N2)의 전압을 제어할 수 있다.

제2 구동 제어부(120)는 센싱 온 신호(SEN_ON), 이후 캐리 신호(CR(k+2)), 제1 제어 클럭 신호(S_CLK1), 제2 제어 클럭 신호(S_CLK2), 제1 노드(N1)의 전압, 및 샘플링 노드(SN)의 전압에 기초하여 제1 노드(N1)에 접속되는 제1 구동 노드(QN1)의 전압을 제어할 수 있다. 제2 구동 제어부(120)는 샘플링 노드(SN)의 전압과 제1 구동 노드(QN1)의 전압에 기초하여 제2 구동 노드(QN2)의 전압을 더 제어할 수 있다.

제2 구동 제어부(120)는 센싱 기간 동안 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압을 제어할 수 있다. 센싱 기간에서는 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압에 의해 제1 스캔 신호(SC(k)) 및 제2 스캔 신호(SS(k))의 출력이 제어될 수 있다. 일 실시예에서, 센싱 기간은 화소에 포함되는 구동 트랜지스터의 이동도를 센싱하는 이동도 센싱 기간일 수 있다.

일 실시예에서, 제2 구동 제어부(120)는 제1 구동 노드(QN1)의 전압을 제어하는 제8 및 제11 트랜지스터들(T8 내지 T11) 및 제2 구동 노드(QN2)의 전압을 제어하는 제12 및 제13 트랜지스터들(T12, T13)을 포함할 수 있다. 제2 구동 제어부(120)는 소정의 기간 동안 제1 구동 노드(QN1)의 전압을 게이트 오프 전압으로 안정적으로 유지하기 위한 제14 및 제15 트랜지스터들(T14, T15)을 더 포함할 수 있다.

제8 트랜지스터(T8)는 이후 캐리 신호가 인가되는 제4 입력 단자(IN4)와 샘플링 노드(SN) 사이에 접속될 수 있다. 제8 트랜지스터(T8)는 센싱 온 신호(SEN_ON)를 수신하는 게이트 전극을 포함할 수 있다. 일 실시예에서, 이후 캐리 신호는 제k+2 캐리 신호(CR(k+2))일 수 있다. 제8 트랜지스터(T8)는 센싱 온 신호(SEN_ON)에 응답하여 제k+2 캐리 신호(CR(k+2))의 게이트 온 전압을 샘플링 노드(SN)에 충전할 수 있다. 센싱 온 신호(SEN_ON)는 제k+2 캐리 신호(CR(k+2))에 동기하여 게이트 온 전압을 가질 수 있다. 또는, 센싱 온 신호(SEN_ON)가 게이트 온 전압을 갖는 기간은 제k+2 캐리 신호(CR(k+2))가 게이트 온 전압을 갖는 기간 내에 포함될 수 있다.

제2 구동 제어부(120)는 제3 커패시터(C3)를 더 포함할 수 있다. 제3 커패시터(C3)는 제2 전원(VGL1)을 수신하는 제2 전원 단자(V2)와 샘플링 노드(SN) 사이에 접속될 수 있다. 표시 기간 중 센싱 온 신호(SEN_ON)에 응답하여 샘플링 노드(SN)에 충전된 게이트 온 전압이 제3 커패시터(C3)에 의해 유지될 수 있다.

제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 제1 제어 클럭 신호(S_CLK1)가 인가되는 제1 제어 클럭 단자(S_CK1)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제9 트랜지스터(T9)와 제10 트랜지스터(T10) 사이의 노드는 제3 노드(N3)로 정의될 수 있다.

제9 트랜지스터(T9)는 제3 노드(N3)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제9 트랜지스터(T9)는 샘플링 노드(SN)에 접속되는 게이트 전극을 포함할 수 있다.

제10 트랜지스터(T10)는 제3 노드(N3)와 제1 제어 클럭 단자(S_CK1) 사이에 접속될 수 있다. 제10 트랜지스터(T10)는 제2 제어 클럭 신호(S_CLK2)가 인가되는 제2 제어 클럭 단자(S_CK2)에 접속되는 게이트 전극을 포함할 수 있다. 일 실시예에서, 제2 제어 클럭 신호(S_CLK2)의 게이트 오프 전압은 제1 제어 클럭 신호(S_CLK2)의 게이트 오프 전압 및 샘플링 노드(SN)에 공급되는 로우 전압보다 작을 수 있다.

일 실시예에서, 제10 트랜지스터(T10)의 게이트 전극은 제9 트랜지스터(T9)의 게이트 전극과 샘플링 노드(SN)에 공통으로 연결될 수도 있다.

제9 및 제10 트랜지스터들(T9, T10)은 샘플링 노드(SN)의 전압 및 제2 제어 클럭 신호(S_CLK2)에 응답하여 제1 구동 노드(QN1)의 전압을 제어할 수 있다. 제9 및 제10 트랜지스터들(T9, T10)의 턴 온에 의해 수직 블랭크 기간(예를 들어, 센싱 기간)에서 제1 구동 노드(QN1)의 전압의 과도한 부스팅(또는 증폭)이 억제될 수 있다. 따라서, 제1 노드(N1)와 제1 구동 노드(QN1) 사이를 연결하는 제22 트랜지스터(T22) 등의 열화가 개선될 수 있다.

제11 트랜지스터(T11)는 제3 노드(N3)와 캐리 신호(CR(k))를 출력하는 캐리 출력 단자(CR) 사이에 다이오드 연결될 수 있다. 제11 트랜지스터(T11)는 캐리 신호(CR(k))에 응답하여 제3 노드(N3)의 전압을 홀드해 줌으로써 제9 트랜지스터(T9)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 이에 따라, 제1 제어 클럭 단자(S_CK1)와 제1 구동 노드(QN1) 사이의 전류 누설 및 출력 버퍼부(130B)에서의 전류 누설이 방지될 수 있다.

제12 트랜지스터(T12) 및 제13 트랜지스터(T13)는 제3 전원(VGL2)이 인가되는 제3 전원 단자(V3)와 제2 구동 노드(QN2) 사이에 직렬로 연결될 수 있다. 제12 트랜지스터(T12)는 샘플링 노드(SN)에 접속되는 게이트 전극을 포함하고, 제13 트랜지스터(T13)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다.

센싱 기간에 제12 및 제13 트랜지스터들(T12, T13)이 턴 온되고, 제2 구동 노드(QN2)에 제3 전원(VGL2)의 전압이 인가될 수 있다. 따라서, 센싱 기간에 제2 구동 노드(QN2)의 전압은 게이트 오프 전압(논리 로우 레벨)으로 유지될 수 있다.

제14 트랜지스터(T14) 및 제15 트랜지스터(T15)는 제1 구동 노드(QN1)와 캐리 출력 단자(CR) 사이에 직렬로 연결될 수 있다. 제14 트랜지스터(T14)는 제3 제어 클럭 신호(S_CLK3)를 수신하는 게이트 전극을 포함하고, 제15 트랜지스터(T15)는 제2 구동 노드(QN2)에 접속되는 게이트 전극을 포함할 수 있다.

제14 및 제15 트랜지스터들(T14, T15)은 턴 온되어 센싱이 수행되는 수직 블랭크 기간 이후에 제1 구동 노드(QN1)의 전압을 게이트 오프 전압으로 유지할 수 있다. 즉, 제14 및 제15 트랜지스터들(T14, T15)은 화소 센싱 후 제1 구동 노드(QN1)의 전압을 논리 로우 레벨로 홀드하기 위한 구성이다. 따라서, 수직 블랭크 기간 후 진행되는 표시 기간에 제1 및 제2 제어 클럭 신호들(S_CLK1, S_CLK2) 등에 의해 발생될 수 있는 제1 구동 노드(QN1)에서의 전압 리플(전압 흔들림) 등이 방지될 수 있다.

출력 버퍼부(130A, 130B, 130C)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 응답하여 캐리 신호(CR(k))를 출력하고, 제1 구동 노드(QN1)의 전압 및 제2 구동 노드(QN2)의 전압에 응답하여 제1 스캔 신호(SC(k)) 및/또는 제2 스캔 신호(SS(k))를 출력할 수 있다.

출력 버퍼부(130A, 130B, 130C)는 제16 내지 제21 트랜지스터들(T16 내지 T21)을 포함할 수 있다. 출력 버퍼부(130A, 130B, 130C)는 제1, 제2, 및 제4 커패시터들(C1, C2, C4)을 더 포함할 수 있다.

제16 트랜지스터(T16)는 제3 클럭 신호(CLK3)가 인가되는 제2 클럭 단자(CK2)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제16 트랜지스터(T16)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제16 트랜지스터(T16)는 제1 노드(N1)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 풀-업 버퍼의 기능을 할 수 있다.

제17 트랜지스터(T17)는 캐리 출력 단자(CR)와 제2 전원(VGL1)이 인가되는 제2 전원 단자(V2) 사이에 접속될 수 있다. 제17 트랜지스터(T17)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제17 트랜지스터(T17)는 제2 노드(N2)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제17 트랜지스터(T17)는 캐리 출력 단자(CR)의 전압을 게이트 오프 전압 레벨(즉, 논리 로우 레벨)로 유지시킬 수 있다.

제1 커패시터(C1)는 제1 노드(N1)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제1 커패시터(C1)는 부스팅 커패시터의 기능을 할 수 있다. 이에 따라, 제16 트랜지스터(T16)가 소정의 기간 동안 안정적으로 턴-온 상태를 유지할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 제2 전원 단자(V2) 사이에 접속될 수 있다.

제18 트랜지스터(T18)는 제2 클럭 단자(CK2)와 제1 출력 단자(OUT1) 사이에 접속될 수 있다. 제18 트랜지스터(T18)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다. 제18 트랜지스터(T18)는 제1 구동 노드(QN1)의 전압에 응답하여 제1 출력 단자(OUT1)에 게이트 온 전압을 공급할 수 있다.

제19 트랜지스터(T19)는 제1 출력 단자(OUT1)와 제3 전원(VGL2)이 인가되는 제3 전원 단자(V3) 사이에 접속될 수 있다. 제19 트랜지스터(T19)는 제2 구동 노드(QN2)에 접속되는 게이트 전극을 포함할 수 있다. 제19 트랜지스터(T19)는 제2 구동 노드(QN2)의 전압에 응답하여 제1 출력 단자(OUT1)에 게이트 오프 전압을 공급할 수 있다.

제20 트랜지스터(T20)는 제3 센싱 클럭 신호(CLK3_SS)가 인가되는 센싱 클럭 단자(SSCK)와 제2 스캔 신호(SS(k))를 출력하는 제2 출력 단자(OUT2) 사이에 접속될 수 있다. 제20 트랜지스터(T20)의 게이트 전극은 제1 구동 노드(QN1)에 접속될 수 있다. 제20 트랜지스터(T20)는 제1 구동 노드(QN1)의 전압에 응답하여 제2 출력 단자(OUT2)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제20 트랜지스터(T20)는 풀-업 버퍼의 기능을 할 수 있다.

제21 트랜지스터(T21)는 제2 출력 단자(OUT2)와 제3 전원(VGL2)이 인가되는 제3 전원 단자(V3) 사이에 접속될 수 있다. 제21 트랜지스터(T21)의 게이트 전극은 제2 구동 노드(QN2)에 접속될 수 있다. 제21 트랜지스터(T21)는 제2 구동 노드(QN2)의 전압에 응답하여 제2 출력 단자(OUT2)로 게이트 오프 전압을 공급할 수 있다.

제4 커패시터(C4)는 제1 구동 노드(QN1)와 제1 출력 단자(OUT1) 사이에 접속될 수 있다. 제4 커패시터(C4)는 부스팅 커패시터의 기능을 할 수 있다. 이에 따라, 제20 트랜지스터(T20)가 소정의 기간 동안 안정적으로 턴-온 상태를 유지할 수 있다.

연결 제어부(140)는, 표시 온 신호(DIS_ON)에 응답하여, 제1 노드(N1)와 제1 구동 노드(QN1)를 전기적으로 연결하고, 제2 노드(N2)와 제2 구동 노드(QN2)를 전기적으로 연결할 수 있다. 표시 온 신호(DIS_ON)는 표시 기간에 게이트 온 전압을 가지며, 센싱 기간에 게이트 오프 전압을 가질 수 있다.

일 실시예에서, 연결 제어부(140)에 의해, 표시 기간에는 제1 구동 제어부(110)의 동작에 따라 출력 버퍼부(130A, 130B, 130C)가 캐리 신호(CR(k)), 제1 스캔 신호(SC(k)) 및 제2 스캔 신호(SS(k))를 출력할 수 있다. 즉, 표시 기간에는 제2 구동 제어부(120)가 출력 버퍼부(130A, 130B, 130C)의 출력에 영향을 주지 않는다. 마찬가지로, 연결 제어부(140)에 의해, 센싱 기간에는 제2 구동 제어부(120)의 동작에 따라 출력 버퍼부(130A, 130B, 130C)가 캐리 신호(CR(k)), 제1 스캔 신호(SC(k)) 및 제2 스캔 신호(SS(k))를 출력할 수 있다. 즉, 센싱 기간에는 제1 구동 제어부(110)가 출력 버퍼부(130A, 130B, 130C)의 출력에 영향을 주지 않는다.

일 실시예에서, 연결 제어부(140)는 제22 트랜지스터(T22) 및 제23 트랜지스터(T23)를 포함할 수 있다.

제22 트랜지스터(T22)는 제1 노드(N1)와 제1 구동 노드(QN1) 사이에 접속될 수 있다. 제12 트랜지스터(T12)의 게이트 전극은 표시 온 신호(DIS_ON)가 인가되는 제3 입력 단자(IN3)에 접속될 수 있다.

제23 트랜지스터(T23)는 제2 노드(N2)와 제2 구동 노드(QN2) 사이에 접속될 수 있다. 제23 트랜지스터(T23)의 게이트 전극은 표시 온 신호(DIS_ON)가 인가되는 제3 입력 단자(IN3)에 접속될 수 있다.

이와 같이, 본 발명의 실시예들에 따른 스캔 구동부(100)의 스테이지(STk)는 제9 내지 제11 트랜지스터들(T9, T10, T11)를 포함함으로써 제1 구동 노드(QN1)의 전압의 과도한 부스팅(또는 증폭)이 억제되고, 출력 버퍼부(130B)에서의 전류 누설이 방지될 수 있다. 또한, 스테이지(STk)는 제14 트랜지스터(T14) 및 제15 트랜지스터(T15)를 포함함으로써 수직 블랭크 기간 후 진행되는 표시 기간에 제1 및 제2 제어 클럭 신호들(S_CLK1, S_CLK2) 등에 의해 발생될 수 있는 제1 구동 노드(QN1)에서의 전압 리플(전압 흔들림) 등이 방지될 수 있다.

이에 따라, 스테이지(STk)에 포함되는 트랜지스터들의 열화가 개선되고, 표시 기간 및 센싱 기간(예를 들어, 수직 블랭크 기간)에서의 제1 및 제2 스캔 신호들(SC(k), SS(k))의 출력이 안정화될 수 있다.

도 5는 도 4의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.

도 5에서는 제k 스테이지(STk)의 동작을 중심으로 설명하기로 한다. 또한, 도 5에 도시된 파형의 위치, 폭, 높이 등은 예시적인 것일 뿐, 본 발명은 이로써 한정되지 않는다.

도 1 내지 도 5를 참조하면, 하나의 프레임 기간은 표시 기간(DP) 및 수직 블랭크 기간(VBP)을 포함할 수 있다.

표시 기간(DP)에는 제1 스캔 신호(SC(k))가 화소 라인들에 순차적으로 제공될 수 있다. 또한, 표시 기간(DP) 동안 제2 스캔 신호(SS(k))가 화소 라인들에 순차적으로 제공될 수 있다.

표시 기간(DP)에 센싱 온 신호(SEN_ON)가 복수의 스테이지들 중 선택된 하나의 스테이지(예를 들어, 제k 스테이지(STk))에 공급될 수 있다. 센싱 온 신호(SEN_ON)를 수신한 스테이지만이 이어지는 센싱 기간(SP)에 스캔 신호를 출력할 수 있다.

즉, 센싱 기간(SP)에는 전체 스테이지들 중 하나의 스테이지만이 스캔 신호를 출력할 수 있다. 센싱 기간(SP) 동안 하나의 상기 출력된 스캔 신호를 수신하는 화소들에 대한 이동도 센싱이 수행될 수 있다.

다만, 이는 예시적인 것으로서, 센싱 온 신호(SEN_ON)은 복수의 스테이지들에 공급될 수도 있고, 수직 블랭크 기간(VBP) 동안 복수의 화소 라인들에 대한 이동도 센싱이 수행될 수 있다.

표시 온 신호(DIS_ON)는 표시 기간(DP)에 게이트 온 전압을 갖고 수직 블랭크 기간(VBP)에 게이트 오프 전압을 가질 수 있다.

제1 내지 제3 제어 클럭 신호들(S_CLK1, S_CLK2, S_CLK3)은 대체적으로 수직 블랭크 기간(VBP)에 게이트 온 전압을 가질 수 있다.

표시 기간(DP) 중, 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CLK1)에 동기하여 제k-2 캐리 신호(CR(k-2))가 제1 구동 제어부(110)에 인가되면, 제1 노드(N1)의 전압 및 제1 구동 노드(QN1)의 전압이 프리차징될 수 있다. 즉, 제1 및 제2 스캔 신호들(SC(k), SS(k))의 출력 전에 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 프리차징될 수 있다.

이 후, 제3 클럭 신호(CLK3)가 게이트 온 전압을 가지면, 제1 커패시터(C1)에 의해 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 부스팅될 수 있다. 또한, 제3 클럭 신호(CLK3)에 동기하여 캐리 신호(CR(k)) 및 제1 스캔 신호(SC(k))가 출력될 수 있다. 이와 함께, 제3 센싱 클럭 신호(SLK_SS)에 동기하여 제2 스캔 신호(SS(k)) 또한 출력될 수 있다.

이 후, 제k+2 캐리 신호(CR(k+2)) 및 센싱 온 신호(SEN_ON)가 중첩하여 인가될 수 있다. 센싱 온 신호(SEN_ON)를 수신한 스테이지(본 실시예에서는, 제k 스테이지(STk))는 이 후 수직 블랭크 기간(VBP)에 화소 센싱을 위한 제1 및 제2 스캔 신호들(SC(k), SS(k))을 출력할 수 있다. 제k+2 캐리 신호(CR(k+2))에 응답하여 제1 노드(N1) 및 제1 구동 노드(QN1)의 전압이 방전되고, 센싱 온 신호(SEN_ON)에 응답하여 샘플링 노드(SN)에 게이트 온 전압이 충전되어 유지될 수 있다.

일 실시예에서, 센싱 온 신호(SEN_ON)의 폭은 제k+2 캐리 신호(CR(K+2))의 폭보다 작을 수 있다. 예를 들어, 센싱 온 신호(SEN_ON)가 제k+2 캐리 신호(CR(K+2))보다 먼저 게이트 오프 전압으로 변할 수 있다. 센싱 온 신호(SEN_ON)가 제k+2 캐리 신호(CR(K+2))보다 늦게 게이트 오프 전압으로 변한다면, 샘플링 로드(SN)에 원치 않는 게이트 오프 전압(또는 로우 전압)이 전달될 수 있기 때문이다. 따라서, 센싱 온 신호(SEN_ON)와 제k+2 캐리 신호(CR(K+2))가 동시에 라이징되고, 센싱 온 신호(SEN_ON)가 제k+2 캐리 신호(CR(k+2))보다 먼저 폴링될 수 있다.

이후, 센싱 기간(SP) 시작 전에 제1 제어 클럭 신호(S_CLK1)가 게이트 온 전압으로 천이되고, 표시 온 신호(DIS_ON)가 게이트 오프 전압으로 천이될 수 있다. 도 5에는 제1 제어 클럭 신호(S_CLK1)의 천이 후에 표시 온 신호(DIS_ON)가 천이되는 것으로 도시되었으나, 제1 제어 클럭 신호(S_CLK1)와 표시 온 신호(DIS_ON)의 천이 관계가 이에 한정되는 것은 아니다. 예를 들어, 제1 제어 클럭 신호(S_CLK1)와 표시 온 신호(DIS_ON)는 동시에 각각 라이징(rising) 및 폴링(falling)될 수 있다.

수직 블랭크 기간(VBP)은 센싱 기간(SP)을 포함할 수 있다. 일 실시예에서, 수직 블랭크 기간(VBP)은 센싱 기간(SP) 후의 리셋 기간(RP)을 더 포함할 수도 있다. 다만, 이는 예시적인 것으로서, 리셋 기간(RP)은 표시 기간(DP)에 포함될 수도 있다.

일 실시 예에서 센싱 기간(SP)은 이동도 및/또는 문턱 전압이 센싱되는 제1 센싱 기간(SP1), 발광 다이오드(LED)의 전류 특성이 센싱되는 제2 센싱 기간(SP2)을 포함할 수 있다. 또한, 센싱 기간(SP)은 화소 리셋 기간(PRP)을 포함할 수도 있다.

센싱 기간(SP) 동안 제k 스테이지(STk)가 제1 및 제2 스캔 신호들(SC(k), SS(k))을 출력하는 경우, 제3 클럭 신호(CLK3)가 제1 센싱 기간(SP1) 및 제2 센싱 기간(SP2)에 게이트 온 전압을 갖고, 제3 센싱 클럭 신호(CLK3_SS)가 센싱 기간(SP) 동안 게이트 온 전압을 가질 수 있다.

센싱 기간(SP)에 제k 스테이지(STk)는 제3 클럭 신호(CLK3)에 동기하여 스캔 신호(SC(k))를 출력할 수 있다. 일 실시 예에서, 수직 블랭크 기간(VBP) 동안 제1 스캔 신호(SC(k))는 적어도 2회 출력될 수 있다. 첫 번째 제1 스캔 신호(SC(k))는 제1 센싱 기간(SP1)에 출력되며, 첫 번째 스캔 신호(SC(k))의 출력 시에는 구동 트랜지스터(도 2의 M1)의 이동도 및/또는 문턱 전압 센싱을 위한 전압이 화소에 공급될 수 있다. 두 번째 제1 스캔 신호(SC(k))는 화소 리셋 기간(PRP)에 출력되며, 두 번째 스캔 신호(SC(k))의 출력 시에는 이전 표시 기간(DP)에 해당 화소에 인가되었던 데이터 전압이 다시 인가될 수 있다.

또한, 센싱 기간(SP) 동안 제3 센싱 클럭 신호(CLK3_SS)에 동기하여 제2 스캔 신호(SS(k))가 출력될 수 있다.

센싱 기간(SP)에는 표시 온 신호(DIS_ON)가 게이트 오프 전압을 갖고 제1 및 제2 제어 클럭 신호들(S_CLK1, S_CLK2)이 게이트 온 전압을 가질 수 있다. 또한, 센싱 기간(SP) 동안 샘플링 노드(SN)는 게이트 온 전압을 가질 수 있다. 이에 따라, 센싱 기간(SP) 동안 제22 트랜지스터(T22)와 제23 트랜지스터(T23)는 턴-오프 상태를 유지하고, 제9 트랜지스터(T9)와 제10 트랜지스터(T10)는 턴-온 상태를 유지할 수 있다.

일 실시예에서, 제1 시점(t1)에, 제3 클럭 신호(CLK3), 제3 센싱 클럭 신호(CLK3_SS)에 동기하여 제2 제어 클럭 신호(S_CLK2)가 게이트 온 전압을 가질 수 있다. 이에 따라, 제10 트랜지스터(T10)가 턴 온되며, 제1 제어 클럭 신호(S_CLK1)의 게이트 온 전압이 제10 트랜지스터(T10) 및 제9 트랜지스터(T9)를 경유하여 제1 구동 노드(QN1)에 전달될 수 있다.

이 때, 다이오드 연결된 제11 트랜지스터(T11)에 의해 제3 노드(N3)의 전압이 비교적 높은 전압으로 유지됨으로써 제1 구동 노드(QN1)의 과도한 전압 증폭이 억제될 수 있다. 예를 들어, 센싱 기간(SP) 동안 제1 구동 노드(QN1)의 전압이 표시 기간(DP)에 부스트된 제1 구동 노드(QN1)의 전압보다 작을 수 있다. 그러나, 센싱 기간(SP) 동안 제1 구동 노드(QN1)의 전압은 제1 및 제2 스캔 신호들(SC(k), SS(k))의 게이트 온 전압보다 큰 전압이므로, 센싱 기간(SP) 동안 제1 및 제2 스캔 신호들(SC(k), SS(k))은 안정적으로 출력될 수 있다.

이 후, 제2 시점(t2)에 제3 제어 클럭 신호(S_CLK3)가 게이트 온 전압을 가질 수 있다. 예를 들어, 제3 제어 클럭 신호(S_CLK3)는 제3 클럭 신호(CLK3)의 폴링 시점과 동기하여 천이될 수 있다. 다만, 이는 예시적인 것으로서, 제3 제어 클럭 신호(S_CLK3)의 라이징 시점이 이에 한정되는 것은 아니다. 예를 들어, 제3 제어 클럭 신호(S_CLK3)의 라이징 시점은 표시 온 신호(DIS_ON)의 라이징 시점 전이면 어느 때여도 무방하다.

이 후, 제2 센싱 기간(SP2) 및 화소 리셋 기간(PRP)을 거쳐 제1 및 제2 스캔 신호들(SC(k), SS(k))이 출력될 수 있다.

또한, 센싱 기간(SP) 동안 샘플링 노드(SN)의 전압 및 제1 구동 노드(QN1)의 전압이 각각 게이트 온 전압을 가지므로, 제12 및 제13 트랜지스터들(T12, T13)은 턴 온 상태를 유지할 수 있다. 따라서, 센싱 기간 동안 제2 구동 노드(QN2)는 게이트 오프 전압을 가질 수 있다.

센싱 기간(SP) 후 제3 시점(t3)에 제2 제어 클럭 신호(S_CLK2)가 게이트 오프 전압으로 천이될 수 있다. 그러면, 제10 트랜지스터(T10)가 턴 오프되고, 제1 구동 노드(QN1)의 전압이 게이트 오프 전압으로 하강할 수 있다.

센싱 기간(SP) 후 제4 시점(t4)에 제1 제어 클럭 신호(S_CLK1)가 게이트 오프 전압으로 천이될 수 있다. 일 실시예에서, 제3 시점(t3)과 제4 시점(t4)은 블랭크 기간(VBP)에 포함될 수 있다. 도 5에는 제4 시점(t4)이 제3 시점(t3)의 이후인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 제어 클럭 신호(S_CLK1)와 제2 제어 클럭 신호(S_CLK2)는 동시에 게이트 오프 전압으로 천이될 수도 있다.

일 실시예에서, 제2 제어 클럭 신호(S_CLK2)의 게이트 온 전압 기간 전체는 제1 제어 클럭 신호(S_CLK1)의 게이트 온 전압 기간의 적어도 일부와 중첩할 수 있다.

이 후, 표시 온 신호(DIS_ON)가 게이트 온 전압을 갖고 표시 기간(DP)이 시작될 수 있다.

제3 제어 클럭 신호(S_CLK3)는 제5 시점(t5)까지 게이트 온 전압을 유지할 수 있다. 표시 기간(DP)이 다시 시작되면 제1 클럭 신호(CLK1)에 의해 제2 구동 노드(QN2)의 전압이 상승할 수 있다. 따라서, 제14 및 제15 트랜지스터들(T14, T15)이 턴 온 상태를 유지하고, 캐리 신호(CR(k))의 게이트 오프 전압에 의해 제1 구동 노드(QN1)의 전압이 소정의 로우 레벨(게이트 오프 전압)로 유지될 수 있다.

따라서, 수직 블랭크 기간(VBP) 후에 제1 구동 노드(QN1)의 의도치 않는 전압 상승이 억제되고, 표시 기간(DP)에 제1 및 제2 스캔 신호들(SC(k), SS(k))이 안정적으로 출력될 수 있다.

일 실시예에서, 제3 제어 클럭 신호(S_CLK3)가 게이트 오프 전압으로 천이되는 제5 시점(t5)은 표시 기간(DP)이 시작한 후 리셋 기간(RP) 전일 수 있다.

일 실시예에서, 리셋 기간(RP)에는 센싱 온 전압(SEN_ON)이 게이트 온 전압을 가질 수 있다. 리셋 기간(RP)은 제5 시점(t5) 이후로 설정될 수 있다. 이때, 제k+2 캐리 신호(CR(k+2))는 게이트 오프 전압을 가지므로, 샘플링 노드(SN)의 전압이 게이트 오프 전압으로 리셋될 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부(100)는 제1 구동 노드(QN1)에 연결된 트랜지스터들의 드레인-소스 전압의 과도한 상승을 억제하고, 제1 구동 노드(QN1)로의 누설 전류를 방지함으로써 장시간 사용에도 제1 및 제2 스캔 신호들(SC(k), SS(k))이 안정적으로 출력될 수 있다. 또한, 제14 및 제15 트랜지스터들(T14, T15)에 의해 센싱 기간(SP) 종료 후 제1 구동 노드(QN1)에서의 의도치 않는 전압 상승이 억제됨으로써 제1 및 제2 스캔 신호들(SC(k), SS(k))이 안정적으로 출력될 수 있다.

도 6은 도 4의 스테이지에 포함되는 제1 구동 제어부의 일부의 일 예를 나타내는 회로도이다.

도 6에서는 도 3 및 도 4를 참조하여 설명한 구성 요소들에 대해서는 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.

일 실시예에서, 도 6의 스테이지는 제1 구동 제어부(110A)의 구성을 제외하면, 도 4의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 3 내지 도 6을 참조하면, 제1 구동 제어부(110A)는 제1 내지 제7 트랜지스터들(T1 내지 T7a) 및 제24 트랜지스터(T24)를 포함할 수 있다.

제1 내지 제4 트랜지스터들(T1 내지 T4) 및 제6 트랜지스터(T6)는 도 4의 제1 구동부(110)에 포함되는 구성과 동일하므로, 중복되는 설명은 생략하기로 한다.

제1 구동 제어부(110A)는 직렬로 연결된 복수의 제5 트랜지스터들(T5-1, T5-2)을 포함할 수 있다. 제5 트랜지스터들(T5-1, T5-2)은 제1 클럭 신호(CLK1)가 인가되는 제1 클럭 단자(CK1)와 제2 노드(N2) 사이에 접속될 수 있다. 제5 트랜지스터들(T5-1, T5-2)의 게이트 전극들은 제1 노드(N1)에 공통으로 접속될 수 있다.

직렬 접속된 제1 트랜지스터들(T5-1, T5-2)에 의해 제2 노드(N2)의 의도치 않은 전압 강하가 개선될 수 있다.

제24 트랜지스터(T24)는 제5 트랜지스터들(T5-1, T5-2) 사이의 중간 노드(N4)와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제24 트랜지스터(T24)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다.

제24 트랜지스터(T24)는 제2 노드(N2)의 전압에 응답하여 중간 노드(N4)의 전압을 제1 전원(VGH)의 전압으로 홀드해 줌으로써 제5 트랜지스터들(T5-1, T5-2)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 제2 노드(N2)로의 전류 누설이 방지될 수 있다.

제7 트랜지스터(T7a)는 제1 전원 단자(V1)와 제2 노드 사이에 접속될 수 있다. 제7 트랜지스터(T7a)는 제1 제어 클럭 신호(S_CLK1)가 인가되는 제1 제어 클럭 단자(S_CK1)에 접속되는 게이트 전극을 포함할 수 있다.

제7 트랜지스터(T7a)는 제1 제어 클럭 신호(S_CLK1)에 응답하여 수직 블랭크 기간(VBP)(즉, 센싱 기간(SP)) 동안 턴 온 상태로 유지될 수 있다. 따라서, 센싱 기간(SP) 동안 제2 노드(N2)의 전압이 게이트 오프 전압으로 안정적으로 유지될 수 있다.

일 실시예에서, 제7 트랜지스터(T7a)의 게이트 전극은 제2 노드(N2)에 접속될 수도 있다.

상술한 바와 같이, 제1 구동 제어부(110A)에 포함되는 제5 트랜지스터들(T5-1, T5-2), 제7 트랜지스터(T7a), 및 제24 트랜지스터(T24)에 의해 제2 노드(N2)에서의 전류 누설 및 의도치 않은 전압 변동이 개선될 수 있다.

도 7은 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.

도 7에서는 도 3 및 도 4를 참조하여 설명한 구성 요소들에 대해서는 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.

일 실시예에서, 도 7의 스테이지는 제2 구동 제어부(120A)의 구성을 제외하면, 도 4의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 3 내지 도 7을 참조하면, 제2 구동 제어부(120A)는 제8 내지 제15 트랜지스터들(T1 내지 T15) 및 제25 트랜지스터(T25)를 포함할 수 있다.

제8 내지 제15 트랜지스터들(T8 내지 T15)은 도 4의 제2 구동부(120)에 포함되는 구성과 동일하므로, 중복되는 설명은 생략하기로 한다.

제2 구동부(120)는 제25 트랜지스터(T25)를 더 포함할 수 있다. 제25 트랜지스터(T25)는 제12 트랜지스터(T12)와 제13 트랜지스터(T13) 사이의 중간 노드(N5)와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제25 트랜지스터(T25)는 제2 구동 노드(QN2)에 접속되는 게이트 전극을 포함할 수 있다.

제25 트랜지스터(T25)는 제2 구동 노드(QN2)의 전압에 응답하여 중간 노드(N5)의 전압을 제1 전원(VGH)의 전압으로 홀드해 줌으로써 제12 및 제13 트랜지스터들(T12, T13)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 제2 구동 노드(QN2)로의 전류 누설이 방지될 수 있다.

도 8은 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.

도 8의 스테이지는 제9 및 제10 트랜지스터들(T9a, T10b)의 구성을 제외하면, 도 4의 스테이지(STk)의 제2 구동 제어부와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 3 내지 도 8을 참조하면, 제2 구동 제어부(120B)는 제8 내지 제15 트랜지스터들(T1 내지 T15)을 포함할 수 있다.

일 실시예에서, 제2 구동 제어부(120B)는 도 7의 제25 트랜지스터(T25)를 더 포함할 수 있다.

제8 트랜지스터(T8) 및 제12 내지 제15 트랜지스터들(T2 내지 T15)은 도 4의 제2 구동부(120)에 포함되는 구성과 동일하므로, 중복되는 설명은 생략하기로 한다.

제9 트랜지스터(T9a) 및 제10 트랜지스터(T10a)는 제1 제어 클럭 신호(S_CLK1)가 인가되는 제1 제어 클럭 단자(S_CK1)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제9 및 제10 트랜지스터들(T9a, T10a)의 게이트 전극들은 샘플링 노드(SN)에 공통으로 접속될 수 있다.

제11 트랜지스터(T11a)는 제3 노드(N3)와 캐리 신호(CR(k))를 출력하는 캐리 출력 단자(CR) 사이에 다이오드 연결될 수 있다.

제9 내지 제11 트랜지스터들(T9a 내지 T11a)의 동작은 도 4의 제9 내지 제11 트랜지스터들(T9 내지 T11)의 동작과 유사하므로, 중복되는 설명은 생략한다.

본 실시예에 따른 스테이지는 제2 제어 클럭 신호(S_CLK2) 및 이를 수신하는 제2 제어 클럭 단자(S_CK2)가 생략될 수 있으므로, 스캔 구동부 및 이를 포함하는 표시 장치의 구성이 단순화될 수 있다.

도 9는 도 4의 스테이지에 포함되는 제2 구동 제어부의 일부의 일 예를 나타내는 회로도이다.

도 9의 스테이지는 제11 트랜지스터(T11)의 구성을 제외하면, 도 4의 스테이지(STk)의 제2 구동 제어부와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 3 내지 도 9를 참조하면, 제2 구동 제어부(120B)는 제8 내지 제15 트랜지스터들(T8 내지 T15)을 포함할 수 있다. 일 실시예에서, 제2 구동 제어부(120B)는 도 7의 제25 트랜지스터(T25)를 더 포함할 수 있다.

제9 트랜지스터(T9b) 및 제10 트랜지스터(T10b)는 도 4의 제9 및 제10 트랜지스터들(T9, T10)과 각각 실질적으로 동일하다.

일 실시예에서, 제11 트랜지스터(T11b)는 제3 노드(N3)와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제11 트랜지스터(T11b)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다.

제11 트랜지스터(T11b)는 제1 구동 노드(QN1)의 전압에 응답하여 제1 전원(VGH)의 전압을 제3 노드(N3)에 전달할 수 있다. 따라서, 제9 및 제10 트랜지스터들(T9b, T10b)의 불필요한 드레인-소스 전압 상승이 방지되고, 제1 구동 노드(QN1)로의 전류 누설이 방지될 수 있다.

일 실시예에서, 제11 트랜지스터(T11b)의 일 단자는 제1 전원 단자(V1)가 아닌 제1 스캔 신호(SC(k))가 출력되는 제1 출력 단자(OUT1) 또는 제2 스캔 신호(SS(k))가 출력되는 제2 출력 단자(OUT2)에 접속될 수도 있다.

제9 내지 제11 트랜지스터들(T9b 내지 T11b)의 동작은 도 4의 제9 내지 제11 트랜지스터들(T9 내지 T11)의 동작과 유사하므로, 중복되는 설명은 생략한다.

도 10은 도 4의 스테이지에 포함되는 연결 제어부의 일부의 일 예를 나타내는 회로도이다.

도 10의 연결 제어부는 제22 트랜지스터들(T22-1, T22-2) 및 제26 트랜지스터(T26)을 제외하면, 도 4의 연결 제어부와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.

도 3 내지 도 10을 참조하면, 연결 제어부(140A)는 제22 트랜지스터들(T22-1, T22-2), 제23 트랜지스터(T23), 및 제26 트랜지스터(T26)를 포함할 수 있다.

제22 트랜지스터들(T22-1, T22-2)은 제1 노드(N1)와 제1 구동 노드(QN1) 사이에 직렬로 접속될 수 있다. 제22 트랜지스터들(T22-1, T22-2)의 게이트 전극들은 표시 온 신호(DIS_ON)가 인가되는 제3 입력 단자(IN3)에 공통으로 접속될 수 있다.

제26 트랜지스터(T26)는 제22 트랜지스터들(T22-1, T22-2) 사이의 중간 노드(N6)와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제26 트랜지스터(T26)는 제1 구동 노드(QN1)에 접속되는 게이트 전극을 포함할 수 있다.

제26 트랜지스터(T26)는 제1 구동 노드(QN1)의 전압에 응답하여 중간 노드(N6)에 제1 전원(VGH)의 전압을 공급함으로써 제22 트랜지스터들(T22-1, T22-2)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 스테이지에 포함되는 트랜지스터들의 열화가 개선될 수 있다.

도 11은 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.

도 11의 스테이지는 제1 및 제2 구동 제어부들의 일부 구성을 제외하면, 도 4의 스테이지(STk)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 11에서는 도 3, 도 4, 도 6, 도 7의 구성과 중복하는 설명은 생략하기로 한다.

도 3 내지 도 11을 참조하면, 스테이지(STk_A)는 제1 구동 제어부(110A), 제2 구동 제어부(120D), 출력 버퍼부(130A, 130B, 130C), 및 연결 제어부(140)를 포함할 수 있다.

일 실시예에서, 도 11에 도시된 바와 같이, 도 6의 제1 구동 제어부(110A)의 일부가 도 4의 제1 구동 제어부(110)에 적용되고, 도 7의 제2 구동 제어부(120A)의 일부가 도 4의 제2 구동 제어부(120)에 적용될 수 있다.

일 실시예에서, 제2 구동 제어부(120D)는 복수의 제8 트랜지스터들(T8-1, T8-2) 및 제27 트랜지스터(T27)를 포함할 수 있다.

제8 트랜지스터들(T8-1, T8-2)은 이후 캐리 신호(CR(k+2))가 공급되는 제4 입력 단자(IN4)와 샘플링 노드(SN) 사이에 직렬로 접속될 수 있다. 제8 트랜지스터들(T8-1, T8-2)의 게이트 전극들은 센싱 온 신호(SEN_ON)가 인가되는 제2 입력 단자(IN2)에 공통으로 접속될 수 있다.

제27 트랜지스터(T27)는 제8 트랜지스터들(T8-1, T8-2) 사이의 중간 노드와 제1 전원(VGH)이 공급되는 제1 전원 단자(V1) 사이에 접속될 수 있다. 제27 트랜지스터(T27)는 샘플링 노드(SN)에 접속되는 게이트 전극을 포함할 수 있다.

제27 트랜지스터(T27)는 샘플링 노드(SN)의 전압에 응답하여 상기 중간 노드에 제1 전원(VGH)의 전압을 공급함으로써 제8 트랜지스터들(T8-1, T8-2)의 불필요한 드레인-소스 전압 상승을 방지할 수 있다. 따라서, 스테이지에 포함되는 트랜지스터들의 열화가 개선될 수 있다.

실시예에 따라, 도 8 내지 도 10의 트랜지스터 구성들 중 적어도 하나의 구성이 도 4 또는 도 11의 스테이지(STk, STk_A)에 적용될 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 스캔 구동부 및 이를 포함하는 표시 장치는 제1 노드(N1), 제2 노드(N2), 제1 구동 노드(QN1), 제2 구동 노드(QN2), 및 샘플링 노드(SN) 중 적어도 하나의 전압 변화를 안정화시키고, 스테이지에 포함되는 트랜지스터들의 열화를 개선하는 구성을 포함할 수 있다. 따라서, 장시간 사용에도 표시 기간 및 센싱 기간에서 제1 및 제2 스캔 신호들(SC(k), SS(k))이 안정적으로 출력되며, 표시 장치의 신뢰성이 향상될 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 스캔 구동부 110: 제1 구동 제어부
120: 제2 구동 제어부 130A, 130B, 130C: 출력 버퍼부
140: 연결 제어부 1000: 표시 장치

Claims (20)

1. 제1 스캔 신호 및 제2 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함하고,
   제n(단, n은 자연수) 스테이지는,
   이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부;
   센싱 온 신호, 이후 캐리 신호, 제1 제어 클럭 신호, 제2 제어 클럭 신호, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 상기 제1 구동 노드의 전압에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부;
   상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 출력하는 출력 버퍼부; 및
   표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함하고,
   상기 제2 구동 제어부는 상기 제2 구동 노드의 전압 및 제3 제어 클럭 신호에 응답하여 상기 제1 구동 노드의 전압을 게이트 오프 전압으로 유지하고,
   상기 제2 구동 제어부는,
   상기 캐리 신호를 출력하는 캐리 출력 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제14 및 제15 트랜지스터들을 포함하고,
   상기 제14 트랜지스터의 게이트 전극은 상기 제3 제어 클럭 신호를 수신하고,
   상기 제15 트랜지스터의 게이트 전극은 상기 제2 구동 노드에 접속되는 것을 특징으로 하는 스캔 구동부.
2. 삭제
3. 제 1 항에 있어서, 상기 제3 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압으로 천이되고, 이어지는 표시 기간의 일부 기간까지 상기 게이트 온 전압을 유지하는 것을 특징으로 하는 스캔 구동부.
4. 제 1 항에 있어서, 상기 제14 및 제15 트랜지스터들이 턴 온에 의해 제1 구동 노드가 게이트 오프 전압을 유지하는 것을 특징으로 하는 스캔 구동부.
5. 제 1 항에 있어서, 상기 제2 구동 제어부는,
   상기 이후 캐리 신호가 인가되는 입력 단자와 상기 샘플링 노드 사이에 접속되며, 게이트 전극이 상기 센싱 온 신호를 수신하는 제8 트랜지스터;
   상기 제1 제어 클럭 신호가 인가되는 제1 제어 클럭 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제9 및 제10 트랜지스터들; 및
   상기 제9 및 상기 제10 트랜지스터들 사이의 제3 노드와 상기 캐리 신호가 출력되는 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 캐리 출력 단자에 접속되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
6. 제 5 항에 있어서, 상기 제9 트랜지스터의 게이트 전극은 상기 샘플링 노드에 접속되고,
   상기 제10 트랜지스터의 게이트 전극은 상기 제2 제어 클럭 신호가 인가되는 제2 제어 클럭 단자에 접속되는 것을 특징으로 하는 스캔 구동부.
7. 제 6 항에 있어서, 상기 제2 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압을 갖고, 표시 기간 동안 게이트 오프 전압을 유지하는 것을 특징으로 하는 스캔 구동부.
8. 제 7 항에 있어서, 상기 제2 제어 클럭 신호의 게이트 온 전압 기간 전체는 상기 제1 제어 클럭 신호의 게이트 온 전압 기간의 적어도 일부와 중첩하는 것을 특징으로 하는 스캔 구동부.
9. 제 5 항에 있어서, 상기 제9 및 제10 트랜지스터들의 게이트 전극들은 상기 샘플링 노드에 공통으로 접속되는 것을 특징으로 하는 스캔 구동부.
10. 제 5 항에 있어서, 상기 제8 트랜지스터는,
    상기 입력 단자와 상기 샘플링 노드 사이에 직렬로 접속되는 복수의 제8 트랜지스터들을 포함하고,
    상기 제8 트랜지스터들의 게이트 전극들은 공통으로 상기 센싱 온 신호를 수신하는 것을 특징으로 하는 스캔 구동부.
11. 제 10 항에 있어서, 상기 제2 구동 제어부는,
    상기 제8 트랜지스터들 사이의 공통 노드와 제1 전원이 공급되는 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 샘플링 노드에 접속되는 제27 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 구동부.
12. 제 1 항에 있어서, 상기 제2 구동 제어부는,
    제2 전원이 인가되는 제2 전원 단자와 상기 샘플링 노드 사이에 접속되는 커패시터;
    제3 전원이 인가되는 제3 전원 단자와 상기 제2 구동 노드 사이에 직렬로 연결되는 제12 및 제13 트랜지스터들; 및
    상기 제12 트랜지스터와 상기 제13 트랜지스터 사이의 중간 노드와 제1 전원이 공급되는 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제25 트랜지스터를 더 포함하고,
    상기 제12 트랜지스터는 상기 샘플링 노드에 접속되는 게이트 전극을 포함하고,
    상기 제13 트랜지스터는 상기 제1 구동 노드에 접속되는 게이트 전극을 포함하는 것을 특징으로 하는 스캔 구동부.
13. 제 1 항에 있어서, 상기 제1 구동 제어부는,
    제1 전원이 인가되는 제1 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 이전 캐리 신호 또는 스캔 개시 신호를 수신하는 제1 트랜지스터;
    상기 제1 노드와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 직렬로 접속되는 제2 및 제3 트랜지스터들;
    상기 제1 노드와 상기 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 이후 캐리 신호를 수신하는 제4 트랜지스터;
    제1 클럭 신호가 인가되는 제1 클럭 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터;
    상기 제1 전원 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제1 클럭 단자에 접속되는 제6 트랜지스터; 및
    상기 제1 전원 단자와 상기 제2 노드 사이에 접속되는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
14. 제 13 항에 있어서, 상기 제7 트랜지스터는 상기 제1 제어 클럭 신호를 수신하는 게이트 전극을 포함하는 것을 특징으로 하는 스캔 구동부.
15. 제 13 항에 있어서, 상기 제5 트랜지스터는,
    상기 제1 노드와 상기 캐리 출력 단자 사이에 직렬로 접속되는 복수의 제5 트랜지스터들을 포함하고,
    상기 제5 트랜지스터들의 게이트 전극들은 상기 제1 노드에 공통으로 접속되는 것을 특징으로 하는 스캔 구동부.
16. 제 15 항에 있어서, 상기 제1 구동 제어부는,
    상기 제5 트랜지스터들 사이의 공통 노드와 상기 제1 전원 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제24 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 구동부.
17. 제 1 항에 있어서, 상기 출력 버퍼부는,
    클럭 신호가 공급되는 제2 클럭 단자와 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제16 트랜지스터;
    제2 전원이 공급되는 제2 전원 단자와 상기 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제17 트랜지스터;
    상기 제2 클럭 단자와 상기 제1 스캔 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제18 트랜지스터;
    제3 전원이 공급되는 제3 전원 단자와 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제19 트랜지스터;
    센싱 클럭 신호가 인가되는 센싱 클럭 단자와 상기 제2 스캔 신호를 출력하는 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 구동 노드에 접속되는 제20 트랜지스터; 및
    상기 제3 전원 단자와 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제2 구동 노드에 접속되는 제21 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
18. 제 1 항에 있어서, 상기 연결 제어부는,
    상기 제1 노드와 상기 제1 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제22 트랜지스터; 및
    상기 제2 노드와 상기 제2 구동 노드 사이에 접속되고, 게이트 전극이 상기 표시 온 신호를 수신하는 제23 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
19. 제1 스캔 라인들, 제2 스캔 라인들, 센싱 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들;
    상기 제1 스캔 라인들 및 상기 제2 스캔 라인들에 각각 제1 스캔 신호 및 제2 스캔 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및
    상기 센싱 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함하며,
    제n(단, n은 자연수) 스테이지는
    이전 캐리 신호에 응답하여 제1 노드의 전압 및 제2 노드의 전압을 제어하는 제1 구동 제어부;
    센싱 온 신호, 이후 캐리 신호, 제1 제어 클럭 신호, 제2 제어 클럭 신호, 상기 제1 노드의 전압, 및 샘플링 노드의 전압에 기초하여 제1 구동 노드의 전압을 제어하고, 상기 샘플링 노드의 전압과 상기 제1 구동 노드의 전압에 기초하여 제2 구동 노드의 전압을 제어하는 제2 구동 제어부;
    상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 캐리 신호를 출력하고, 상기 제1 구동 노드의 전압 및 상기 제2 구동 노드의 전압에 응답하여 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 출력하는 출력 버퍼부; 및
    표시 온 신호에 응답하여, 상기 제1 노드와 상기 제1 구동 노드 및 상기 제2 노드와 상기 제2 구동 노드를 각각 전기적으로 연결하는 연결 제어부를 포함하고,
    상기 제2 구동 제어부는 상기 제2 구동 노드의 전압 및 제3 제어 클럭 신호에 응답하여 상기 제1 구동 노드의 전압을 게이트 오프 전압으로 유지하고,
    상기 제2 구동 제어부는,
    상기 캐리 신호를 출력하는 캐리 출력 단자와 상기 제1 구동 노드 사이에 직렬로 접속되는 제14 및 제15 트랜지스터들을 포함하고,
    상기 제14 트랜지스터의 게이트 전극은 상기 제3 제어 클럭 신호를 수신하고,
    상기 제15 트랜지스터의 게이트 전극은 상기 제2 구동 노드에 접속되는 것을 특징으로 하는 표시 장치.
20. 제 19 항에 있어서, 상기 제2 구동 제어부는,
    상기 제3 제어 클럭 신호는 수직 블랭크 기간에 게이트 온 전압으로 천이되고, 이어지는 표시 기간의 일부 기간까지 상기 게이트 온 전압을 유지하는 것을 특징으로 하는 표시 장치.
    

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