KR20200040346A - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동부 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 게이트 라인들과 각각 접속되며, 제1 스타트 펄스에 응답하여 상기 게이트 라인들로 게이트 신호를 공급하기 위한 제1 쉬프트 레지스터 및 상기 게이트 라인들 및 센싱 제어 라인들과 각각 접속되며, 제2 스타트 펄스에 응답하여 상기 게이트 라인들 및 상기 센싱 제어 라인들로 상기 게이트 신호 및 센싱 신호를 공급하기 위한 제2 쉬프트 레지스터들을 포함하되, 상기 제2 스타트 펄스는 연속되는 프레임에서 상이한 시점에 공급되는 것을 특징으로 하는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{Gate driver and display device including the gate driver}
본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 화소들을 포함한다. 최근, 외부 보상 회로를 구비하는 화소는 표시 동작을 수행할 뿐만 아니라, 화소 내부의 TFT(Thin Film Transistor), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 등에 대한 전기적 특성을 감지할 수 있다.
일반적인 게이트 구동부는 화소 행들에 게이트 신호를 순차적으로 공급한다. 이러한 게이트 신호에 응답하여 센싱 대상 화소들이 순차적으로 감지 동작을 수행하는 경우, 감지 동작을 수행하는 동안 발생되는 가로줄 현상이 시인될 수 있다.
본 발명의 일 목적은 게이트 신호를 순차적으로 생성할 수 있을 뿐만 아니라, 특정 화소 행에 대한 게이트 신호만을 선택적으로 생성할 수 있는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 특정 화소 행에 대한 감지 동작을 수행함에 있어서, 매 프레임마다 감지 대상 화소 행이 랜덤하게 선택될 수 있도록 게이트 신호를 생성할 수 있는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 게이트 구동부는, 게이트 라인들과 각각 접속되며, 제1 스타트 펄스에 응답하여 상기 게이트 라인들로 게이트 신호를 공급하기 위한 제1 쉬프트 레지스터 및 상기 게이트 라인들 및 센싱 제어 라인들과 각각 접속되며, 제2 스타트 펄스에 응답하여 상기 게이트 라인들 및 상기 센싱 제어 라인들로 상기 게이트 신호 및 센싱 신호를 공급하기 위한 제2 쉬프트 레지스터들을 포함하되, 상기 제2 스타트 펄스는 연속되는 프레임에서 상이한 시점에 공급되는 것을 특징으로 할 수 있다.
또한, 상기 게이트 구동부는, 상기 제1 쉬프트 레지스터와 상기 게이트 라인들 사이에 접속되는 제1 스위치 및 상기 제2 쉬프트 레지스터와 상기 게이트 라인들 및 상기 센싱 라인들 사이에 접속되는 제2 스위치들을 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제1 스위치는, 표시 기간 동안 턴-온되고, 상기 제2 스위치들은, 상기 표시 기간 사이의 센싱 기간 동안 턴-온되는 것을 특징으로 할 수 있다.
또한, 상기 센싱 기간은, 상기 표시 기간 사이의 수직 블랭크 기간 중 일부인 것을 특징으로 할 수 있다.
또한, 상기 제1 쉬프트 레지스터는, 상기 제1 스타트 펄스에 대응하여 상기 표시 기간 동안 상기 게이트 라인들로 상기 게이트 신호를 순차 공급하는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 상기 표시 기간 동안 복수의 스테이지들 사이에서 상기 제2 스타트 펄스를 캐리하고, 상기 센싱 기간에 상기 제2 스타트 펄스가 캐리된 k(여기서, k는 자연수)번째 스테이지를 통해 제k 게이트 라인 및 제k 센싱 제어 라인을 통하여 상기 게이트 신호 및 상기 센싱 신호를 출력하는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 상기 센싱 기간의 시작 시점에서 공급되는 리셋 신호에 의해 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 할 수 있다.
또한, 상기 복수의 스테이지들은, 외부로부터 공급되는 제2 클럭 신호에 대응하여 상기 제2 스타트 펄스를 쉬프트하여 다음 스테이지로 출력하는 것을 특징으로 할 수 있다.
또한, 상기 제2 클럭 신호는, 상기 수직 블랭크 기간 동안 공급되지 않는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 상기 제2 클럭 신호의 공급이 중단됨에 따라 상기 수직 블랭크 기간 동안 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 제1 아웃 인에이블 신호에 대응하는 기간 동안 상기 게이트 신호를 출력하고, 제2 아웃 인에이블 신호에 대응하는 기간 동안 상기 센싱 신호를 출력하는 것을 특징으로 할 수 있다.
또한, 상기 제1 쉬프트 레지스터는, 상기 제1 스타트 펄스에 응답하여 상기 센싱 제어 라인들로 상기 센싱 신호를 더 공급하는 것을 특징으로 할 수 있다.
또한, 상기 제1 쉬프트 레지스터는, 상기 게이트 신호를 공급하기 위한 제1-1 쉬프트 레지스터 및 상기 센싱 신호를 공급하기 위한 제1-2 쉬프트 레지스터를 포함하고, 상기 제2 쉬프트 레지스터는, 상기 게이트 신호를 공급하기 위한 제2-1 쉬프트 레지스터 및 상기 센싱 신호를 공급하기 위한 제2-2 쉬프트 레지스터를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제2 스타트 펄스는, 상기 프레임 내에서 복수 회 공급되는 것을 특징으로 할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치는, 복수의 화소들을 포함하는 표시 패널, 게이트 라인들과 각각 접속되며, 제1 스타트 펄스에 응답하여 상기 게이트 라인들로 게이트 신호를 공급하기 위한 제1 쉬프트 레지스터 및 상기 게이트 라인들 및 센싱 제어 라인들과 각각 접속되며, 제2 스타트 펄스에 응답하여 상기 게이트 라인들 및 상기 센싱 제어 라인들로 상기 게이트 신호 및 센싱 신호를 공급하기 위한 제2 쉬프트 레지스터들을 포함하는 게이트 구동부 및 상기 제1 스타트 펄스 및 상기 제2 스타트 펄스를 상기 게이트 구동부로 공급하는 타이밍 제어부를 포함하되, 상기 제2 스타트 펄스는 연속되는 프레임에서 상이한 시점에 공급되는 것을 특징으로 할 수 있다.
또한, 상기 게이트 구동부는, 상기 제1 쉬프트 레지스터와 상기 게이트 라인들 사이에 접속되는 제1 스위치 및 상기 제2 쉬프트 레지스터와 상기 게이트 라인들 및 상기 센싱 라인들 사이에 접속되는 제2 스위치들을 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 타이밍 제어부는, 표시 기간 동안 상기 제1 스위치를 턴-온하고, 상기 표시 기간 사이의 센싱 기간 동안 상기 제2 스위치들을 턴-온하기 위한 모드 설정 신호를 상기 게이트 구동부로 공급하는 것을 특징으로 할 수 있다.
또한, 상기 제1 쉬프트 레지스터는, 상기 제1 스타트 펄스에 대응하여 상기 표시 기간 동안 상기 게이트 라인들로 상기 게이트 신호를 순차 공급하는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 상기 표시 기간 동안 복수의 스테이지들 사이에서 상기 제2 스타트 펄스를 캐리하고, 상기 센싱 기간에 상기 제2 스타트 펄스가 캐리된 k(여기서, k는 자연수)번째 스테이지를 통해 제k 게이트 라인 및 제k 센싱 제어 라인을 통하여 상기 게이트 신호 및 상기 센싱 신호를 출력하는 것을 특징으로 할 수 있다.
또한, 상기 타이밍 제어부는, 상기 센싱 기간의 시작 시점에서 상기 제2 쉬프트 레지스터로 리셋 신호를 공급하고, 상기 제2 쉬프트 레지스터는, 상기 리셋 신호에 의해 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 할 수 있다.
또한, 상기 타이밍 제어부는, 상기 제1 쉬프트 레지스터로 제1 클럭 신호를 공급하고, 상기 제2 쉬프트 레지스터로 제2 클럭 신호를 공급하는 것을 특징으로 할 수 있다.
또한, 상기 복수의 스테이지들은, 상기 제2 클럭 신호에 대응하여 상기 제2 스타트 펄스를 쉬프트하여 다음 스테이지로 출력하는 것을 특징으로 할 수 있다.
또한, 상기 제2 클럭 신호는, 상기 수직 블랭크 기간 동안 공급되지 않는 것을 특징으로 할 수 있다.
또한, 상기 제2 쉬프트 레지스터는, 상기 제2 클럭 신호의 공급이 중단됨에 따라 상기 수직 블랭크 기간 동안 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 할 수 있다.
또한, 상기 타이밍 제어부는, 상기 센싱 기간 동안 상기 제2 쉬프트 레지스터로 제1 아웃 인에이블 신호 및 제2 아웃 인에이블 신호를 공급하고, 상기 제2 쉬프트 레지스터는, 상기 제1 아웃 인에이블 신호에 대응하는 기간 동안 상기 게이트 신호를 출력하고, 상기 제2 아웃 인에이블 신호에 대응하는 기간 동안 상기 센싱 신호를 출력하는 것을 특징으로 할 수 있다.
또한, 상기 제1 쉬프트 레지스터는, 상기 게이트 신호를 공급하기 위한 제1-1 쉬프트 레지스터 및 상기 제1 스타트 펄스에 응답하여 상기 센싱 제어 라인들로 상기 센싱 신호를 공급하기 위한 제1-2 쉬프트 레지스터를 포함하고, 상기 제2 쉬프트 레지스터는, 상기 게이트 신호를 공급하기 위한 제2-1 쉬프트 레지스터 및 상기 센싱 신호를 공급하기 위한 제2-2 쉬프트 레지스터를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제2 스타트 펄스는, 상기 프레임 내에서 복수 회 공급되는 것을 특징으로 할 수 있다.
본 발명의 실시 예들에 따른 게이트 구동부 및 이를 포함하는 표시 장치는 랜덤하게 선택되는 특정 화소 행에 대해서만 게이트 신호를 생성할 수 있게 한다.
또한, 본 발명의 실시 예들에 따른 게이트 구동부 및 이를 포함하는 표시 장치는 랜덤하게 선택되는 특정 화소 행을 이용하여 화소 특성을 감지 및 보상하므로, 감지 동작을 수행하는 동안 발생되는 가로줄 현상이 시인되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 게이트 구동부에 연결된 화소 어레이를 나타낸 도면이다.
도 3은 도 2의 화소 어레이를 구성하는 화소의 일 예를 나타낸 회로도이다.
도 4는 도 2의 화소 어레이를 구동하기 위한 본 발명의 제1 실시 예에 따른 게이트 구동부를 나타낸 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 게이트 구동부의 스테이지의 일부분을 개략적으로 나타낸 회로도이다.
도 7은 본 발명의 제2 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이다.
도 8은 본 발명의 제3 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이다.
도 9는 도 2의 화소 어레이를 구동하기 위한 본 발명의 제2 실시 예에 따른 게이트 구동부를 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시 예들과 관련된 도면들을 참고하여, 본 발명의 실시 예에 따른 발광 소자, 발광 소자를 포함하는 픽셀 구조체 및 그 제조 방법에 대해 설명한다.
도 1은 본 발명의 일 실시 예에 다른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 표시 장치(1)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300) 및 타이밍 제어부(400)를 포함하여 구성될 수 있다.
표시 장치(1)는 유기 발광 표시 장치, 퀀텀닷(quantum dot) 표시 장치 등으로 구현될 수 있다. 표시 장치(1)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
타이밍 제어부(400)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 게이트 구동 제어 신호(GCS)를 생성할 수 있다. 타이밍 제어부(400)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 게이트 구동 제어 신호(GCS)는 게이트 구동부(200)로 공급될 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
게이트 구동 제어 신호(GCS)에는 게이트 시작 신호 및 클럭 신호들이 포함될 수 있다. 게이트 시작 신호는 게이트 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 게이트 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.
게이트 구동부(200)는 타이밍 제어부(400)로부터 게이트 구동 제어 신호(GCS)를 수신할 수 있다. 게이트 구동 제어 신호(GCS)를 공급받은 게이트 구동부(200)는 게이트 라인들(GL1 내지 GLn, 단, n은 자연수)로 게이트 신호를 공급한다. 일례로, 게이트 구동부(200)는 게이트 라인들(GL1 내지 GLn)로 게이트 신호를 순차적으로 공급할 수 있다. 게이트 라인들(GL1 내지 GLn)로 게이트 신호가 순차적으로 공급되면 화소(P)들이 수평라인 단위로 선택될 수 있다. 이를 위하여, 게이트 신호는 화소들(P)에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.
여기서, 게이트 온 전압은 하나의 고정된 전압 값을 의미하는 것이 아니라, 상기 게이트 온 전압이 공급되는 트랜지스터를 턴 온시키는 전압을 의미할 수 있다. 따라서, 소정의 입력 신호들이 갖는 게이트 온 전압들 및 소정의 노드에 충전된 게이트 온 전압들의 값이 서로 동일할 수도 있고, 다를 수도 있다.
본 발명의 다양한 실시 예에서 게이트 구동부(200)는 표시 장치(1)의 비표시 영역에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장될 수 있다.
데이터 구동부(300)는 타이밍 제어부(400)로부터 데이터 구동 제어 신호(DCS)를 공급받을 수 있다. 데이터 구동 제어 신호(DCS)를 공급받은 데이터 구동부(300)는 데이터 라인들(DL1 내지 DLm, 단 m은 자연수)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL1 내지 DLm)로 공급된 데이터 신호는 게이트 신호에 의하여 선택된 화소(P)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(300)는 게이트 신호와 동기되도록 데이터 라인들(DL1 내지 DLm)로 데이터 신호를 공급할 수 있다.
표시 패널(100)은 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)과 접속되는 화소(P)들을 구비한다. 표시 패널(100)은 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)을 공급받을 수 있다.
표시 패널(100)의 화소(P)들은 센싱 라인들(SL1-SLm)을 통해 데이터 구동부(300)에 더 연결될 수 있다. 데이터 구동부(300)는 화소(P)들에 마련되는 구동 트랜지스터 및/또는 유기 발광 다이오드의 전기적 특성을 센싱하기 위한 센싱 기간 동안 센싱 라인들(SL1-SLm)을 통해 센싱 전류 또는 센싱 전압을 공급할 수 있다. 일 실시 예에서, 표시 장치(1)에 포함되는 트랜지스터들은 N-타입의 산화물 박막 트랜지스터일 수 있다. 예를 들어, 산화물 박막 트랜지스터는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터일 수 있다. 다만, 이는 예시적인 것으로서, N-타입 트랜지스터들이 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터들에 포함되는 액티브 패턴(반도체층)은 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 게이트 구동부에 연결된 화소 어레이를 나타낸 도면이고, 도 3은 도 2의 화소 어레이를 구성하는 화소의 일 예를 나타낸 회로도이다. 도 3에서는 제j 데이터 라인(DLj), 제j 센싱 라인(SLj), 제i 게이트 라인(GLi) 및 제i 센싱 제어 라인(SCLi)에 연결된 화소(P)가 예로써 도시된다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 화소 어레이는 화소(P)들로 이루어진 다수의 화소 행들(L1 내지 Ln)을 포함한다.
각각의 화소 행(L1 내지 Ln)에서, 수평으로 이웃한 화소(P)들은 각각 상이한 데이터 라인(DL1내지 DLm) 및 센싱 라인(SL1 내지 SLm)에 연결된다. 각각의 화소 행(L1 내지 Ln)을 구성하는 화소(P)들은 제1 게이트 라인 내지 제n 게이트 라인(GL1 내지 GLn)에 연결될 수 있다. 또한, 각각의 화소 행(L1 내지 Ln)을 구성하는 화소(P)들은 제1 센싱 제어 라인 내지 제n 센싱 제어 라인(SCL1 내지 SCLn)에 연결될 수 있다.
도 3을 참조하면, 화소(P)들 각각은 유기 발광 다이오드(OLED), 구동 트랜지스터(TD), 스토리지 커패시터(Cst), 제1 스위칭 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(TD)의 게이트 전극인 제1 노드(N1)에 접속된 애노드 전극과, 제2 전원 전압(ELVSS, 저전위 구동 전압)의 입력단인 제2 노드(N2)에 접속되는 캐소드 전극을 포함할 수 있다.
구동 트랜지스터(TD)는 스토리지 커패시터(Cst)에 충전된 전압에 의해 결정되는 게이트-소스 간 전압(Vgs)에 따라 유기 발광 다이오드(OLED)에 입력되는 전류량을 제어한다. 구동 트랜지스터(TD)는 제1 노드(N1)에 연결되는 게이트 전극, 제1 전원 전압(ELVDD, 고전위 구동 전압)의 입력단에 연결되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 여기서, 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 스위칭 트랜지스터(T1)가 턴-온될 때, 스토리지 커패시터(Cst)는 구동 트랜지스터(TD)의 제1 노드(N1)와 제2 노드(N2) 간 전압 차를 저장할 수 있다.
제1 스위칭 트랜지스터(T1)는 데이터 라인(DLj)과 구동 트랜지스터(TD)의 게이트 전극 사이에 연결될 수 있다. 제1 스위칭 트랜지스터(T1)의 게이트 전극은 게이트 라인(GLi)에 연결될 수 있다. 제1 스위칭 트랜지스터(T1)는 게이트 라인(GLi)을 통해 공급되는 게이트 신호에 의해 턴-온되어 데이터 라인(DLj)을 통해 공급되는 영상 표시용 데이터 신호 또는 센싱용 데이터 전압을 제1 노드(N1)에 인가할 수 있다.
제2 스위칭 트랜지스터(T2)는 센싱 라인(SLj)과 제2 노드(N2) 사이에 연결될 수 있다. 제2 스위칭 트랜지스터(T2)의 게이트 전극은 센싱 제어 라인(SCLj)에 연결될 수 있다. 제2 스위칭 트랜지스터(T2)는 센싱 제어 라인(SCLj)을 통해 공급되는 센싱 신호에 응답하여 센싱 전류 및/또는 센싱 전압을 제2 노드(N2)에 인가할 수 있다.
도 4는 도 2의 화소 어레이를 구동하기 위한 본 발명의 제1 실시 예에 따른 게이트 구동부를 나타낸 도면이고, 도 5는 본 발명의 제1 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이며, 도 6은 본 발명의 일 실시 예에 따른 게이트 구동부의 스테이지의 일부분을 개략적으로 나타낸 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시 예에 따른 게이트 구동부(200)는 제1 쉬프트 레지스터(SR1) 및 제2 쉬프트 레지스터(SR2)를 포함하여 구성될 수 있다.
제1 쉬프트 레지스터(SR1)는 제1 스위치들(SW1)을 통해 게이트 라인들(GL1 내지 GLn) 및 센싱 제어 라인들(SCL1 내지 SCLn)에 연결된다. 제2 쉬프트 레지스터(SR2)는 제2 스위치들(SW2)을 통해 게이트 라인(GL1 내지 GLn) 및 센싱 제어 라인(SCL1 내지 SCLn)에 연결된다.
제1 스위치들(SW1) 및 제2 스위치들(SW2)은 모드 설정 신호(SET_MODE)에 의해 개방 또는 폐쇄된다. 일 실시 예에서, 제1 스위치들(SW1)은 표시 기간(DP)에서 모드 설정 신호(SET_MODE)에 의해 폐쇄되어 제1 쉬프트 레지스터(SR1)로부터 출력되는 게이트 신호(GS1 내지 GSn) 및 센싱 신호(SS1 내지 SSn)를 화소 행들(L1 내지 Ln)로 전달할 수 있다. 또한, 제2 스위치들(SW2)은 수직 블랭크 기간(VB)에서 모드 설정 신호(SET_MODE)에 의해 폐쇄되어 제2 쉬프트 레지스터(SR2)로부터 출력되는 게이트 신호(GS1 내지 GSn) 및 센싱 신호(SS1 내지 SSn)를 화소 행들(L1 내지 Ln)로 전달할 수 있다.
제1 쉬프트 레지스터(SR1) 및 제2 쉬프트 레지스터(SR2)는 클럭 신호(CLK1, CLK2)에 따라 스타트 펄스(SP1, SP2)를 쉬프트시켜 게이트 신호들(GS1 내지 GSn)을 생성하는 복수 개의 스테이지들을 포함할 수 있다. 각각의 스테이지들은 게이트 라인들(GL1 내지 GLn)을 통해 연결되어 게이트 신호들(GS1 내지 GSn)을 각각의 화소 행들(L1 내지 Ln)에 공급할 수 있다.
구체적으로, 제1 쉬프트 레지스터(SR1)는 제1 클럭 신호(CLK1)에 따라 제1 스타트 펄스(SP1)를 쉬프트시켜 게이트 신호들(GS1 내지 GSn)을 생성할 수 있다. 일 실시 예에서, 제1 쉬프트 레지스터(SR1)는 제1 클럭 신호(CLK1)에 따라 센싱 신호들(SS1 내지 SSn)을 더 생성할 수도 있다.
제1 클럭 신호(CLK1)는 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다. 또는, 예를 들어, 논리 하이 레벨은 3V이고, 논리 로우 레벨은 0V일 수 있다.
제1 스타트 펄스(SP1)는 게이트 신호(GS1 내지 GSn)의 첫 번째 타이밍을 제어한다. 이러한 제1 스타트 펄스(SP1)는 제1 쉬프트 레지스터(SR1)의 첫 번째 스테이지에 공급될 수 있다. 이후의 스테이지들은 이전 스테이지들로부터 출력되는 캐리 신호(CR)(제1 스타트 펄스(SP1)의 쉬프팅된 신호)를 공급받을 수 있다.
제1 쉬프트 레지스터(SR1)의 스테이지들은 표시 기간(DP) 동안 제1 클럭 신호(CLK1), 및 제1 스타트 펄스(SP1) 또는 캐리 신호(CR)에 기초하여 생성된 게이트 신호들(GS1 내지 GSn)을 화소 행들(L1 내지 Ln)에 순차적으로 공급할 수 있다. 제1 쉬프트 레지스터(SR1)로부터 공급되는 게이트 신호들(GS1 내지 GSn)에 의해 화소 행들(L1 내지 Ln)에 마련되는 화소(P)들의 제1 스위칭 트랜지스터(T1)가 턴-온되면, 데이터 라인(DL1 내지 DLm)을 통해 공급되는 영상 표시용 데이터 신호가 구동 트랜지스터(TD)에 인가될 수 있다. 일 실시 예에서, 제1 쉬프트 레지스터(SR1)가 센싱 신호들(SS1 내지 SSn)를 화소 행들(L1 내지 Ln)로 더 공급하는 경우, 센싱 신호들(SS1 내지 SSn)에 의해 제2 스위칭 트랜지스터(T2)가 턴-온되어 영상 표시를 위해 기설정된 임의의 전압이 제2 노드(N2)에 공급될 수도 있다.
일 실시 예에서, 제1 쉬프트 레지스터(SR1)는 표시 기간(DP) 내에서 제1 아웃 인에이블 신호(OE1)에 따라 정의되는 기간 동안 게이트 신호들(GS1 내지 GSn)을 공급할 수 있다. 일 예로, 제1 아웃 인에이블 신호(OE1)는 게이트 신호들(GS1 내지 GSn)의 라이징 시점을 제어하는 제1 펄스 및 게이트 신호들(GS1 내지 GSn)의 폴링 시점을 제어하는 제2 펄스로 구성될 수 있다. 이러한 실시 예에서 게이트 신호들(GS1 내지 GSn)의 라이징 시점은 제1 펄스의 라이징 엣지 또는 폴링 엣지에 동기되고, 게이트 신호들(GS1 내지 GSn)의 폴링 시점은 제2 펄스의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다.
제2 쉬프트 레지스터(SR2)는 제2 클럭 신호(CLK2)에 따라 제2 스타트 펄스(SP2)를 쉬프트시켜 게이트 신호들(GS1 내지 GSn)을 생성할 수 있다. 또한, 제2 쉬프트 레지스터(SR2)는 제2 클럭 신호(CLK2)에 따라 제2 스타트 펄스(SP2)를 쉬프트시켜 센싱 신호들(SS1 내지 SSn)을 생성할 수 있다.
제2 클럭 신호(CLK2)는 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다. 또는, 예를 들어, 논리 하이 레벨은 3V이고, 논리 로우 레벨은 0V일 수 있다.
본 발명의 다양한 실시 예에서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)와 동기화되고, 제1 클럭 신호(CLK1)와 동일한 파형을 가질 수 있다. 다양한 실시 예에서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 하나의 소스로부터 출력될 수 있다.
제2 스타트 펄스(SP2)는 센싱 신호(SS1 내지 SSn)의 첫 번째 타이밍을 제어한다. 이러한 제2 스타트 펄스(SP2)는 제2 쉬프트 레지스터(SR2)의 첫 번째 스테이지에 공급될 수 있다. 이후의 스테이지들은 이전 스테이지들로부터 출력되는 캐리 신호(CR)(제2 스타트 펄스(SP2)의 쉬프팅된 신호)를 공급받을 수 있다. 일 실시 예에서, 제2 스타트 펄스(SP2)는 제1 스타트 펄스(SP2) 보다 한 주기 이상 지연된다.
제2 쉬프트 레지스터(SR2)의 스테이지들은 표시 기간(DP) 동안 제2 클럭 신호(CKL2)에 기초하여 제2 스타트 펄스(SP2)를 캐리한다. 표시 기간(DP) 내에서 제2 스타트 펄스(SP2)의 공급 시점은 랜덤하게 선택될 수 있다. 또한, 일 실시 예에서, 표시 기간(DP) 동안 제2 스타트 펄스(SP2)는 제2 쉬프트 레지스터(SR2)로 복수 회 공급될 수 있다.
표시 기간(DP) 동안 제2 클럭 신호(CKL2), 및 제2 스타트 펄스(SP2) 또는 캐리 신호(CR)에 기초하여 제2 쉬프트 레지스터(SR2)에서 게이트 신호들(GS1 내지 GSn)과 센싱 신호들(SS1 내지 SSn)이 생성될 수 있다. 그러나 표시 기간(DP) 동안 모드 설정 신호(SET_MODE)에 의해 제2 스위치들(SW2)이 개방되므로 제2 쉬프트 레지스터(SR2)에서 생성되는 게이트 신호들(GS1 내지 GSn)과 센싱 신호들(SS1 내지 SSn)은 화소 행들(L1 내지 Ln)로 공급되지 않는다.
도 5를 참조하면, 제2 쉬프트 레지스터(SR2)의 스테이지들 사이에서 캐리되는 제2 스타트 펄스(SP2)는 수직 블랭크 기간(VB)의 시작 시점에서 임의의 스테이지, 예를 들어 k번째 스테이지에 캐리될 수 있다. k번째 스테이지는 캐리된 제2 스타트 펄스(SP2)와 제2 클럭 신호(CKL2)에 기초하여 게이트 신호(GSk) 및 센싱 신호(SSk)를 제k 화소 행(Lk)에 공급할 수 있다.
제2 쉬프트 레지스터(SR2)로부터 공급되는 게이트 신호(GSk)에 의해 제k 화소 행(Lk)에 마련되는 화소(P)들의 제1 스위칭 트랜지스터(T1)가 턴-온되면, 데이터 라인(Dk)을 통해 공급되는 센싱용 데이터 신호가 구동 트랜지스터(TD)에 인가될 수 있다. 또한, 제2 쉬프트 레지스터(SR2)로부터 공급되는 센싱 신호(SSk)에 의해 제k 화소 행(Lk)에 마련되는 화소(P)들의 제2 스위칭 트랜지스터(T2)가 턴-온되면, 센싱 라인(SLk)을 통해 공급되는 센싱 전압 및/또는 센싱 전류가 제2 노드(N2)에 인가될 수 있다.
본 발명의 다양한 실시 예에서, 제2 쉬프트 레지스터(SR2)의 k번째 스테이지는 제2 아웃 인에이블 신호(OE2)에 따라 정의되는 기간 동안 게이트 신호(GSk) 및 센싱 신호(SSk)를 공급할 수 있다. 일 예로, 제2-1 아웃 인에이블 신호(OE2-1)는 게이트 신호(GSk)의 공급 기간 동안 논리 하이 레벨을 갖도록 구성될 수 있다. 다른 예로, 제2-1 아웃 인에이블 신호(OE2-1)는 게이트 신호(GSk)의 라이징 시점을 제어하는 제1 펄스 및 게이트 신호(GSk)의 폴링 시점을 제어하는 제2 펄스로 구성될 수 있다. 이러한 실시 예에서 게이트 신호(GSk)의 라이징 시점은 제1 펄스의 라이징 엣지 또는 폴링 엣지에 동기되고, 게이트 신호(GSk)의 폴링 시점은 제2 펄스의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다.
또한, 제2-2 아웃 인에이블 신호(OE2-2)는 센싱 신호(SSk)의 공급 기간 동안 논리 하이 레벨을 갖도록 구성될 수 있다. 다른 예로, 제2-2 아웃 인에이블 신호(OE2-2)는 센싱 신호(SSk)의 라이징 시점을 제어하는 제1 펄스 및 센싱 신호(SSk)의 폴링 시점을 제어하는 제2 펄스로 구성될 수 있다. 이러한 실시 예에서 센싱 신호(SSk)의 라이징 시점은 제1 펄스의 라이징 엣지 또는 폴링 엣지에 동기되고, 센싱 신호(SSk)의 폴링 시점은 제2 펄스의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다.
본 발명의 다양한 실시 예에서, 제2-1 아웃 인에이블 신호(OE2-1)는 제2-2 아웃 인에이블 신호(OE2-2)보다 짧을 수 있다. 또한, 제2-1 아웃 인에이블 신호(OE2-1)는 센싱 기간(SP) 동안 복수 회 출력될 수 있다.
상기와 같이, 제2 쉬프트 레지스터(SR2)로부터 게이트 신호(GSk) 및 센싱 신호(SSk)가 공급되는 센싱 기간(SP) 동안 제k 화소 행(Lk)에 마련되는 화소(P)들에 대한 센싱이 이루어질 수 있다. 이러한 센싱은 화소(P)들에 마련되는 구동 트랜지스터(TD)의 이동도(mobility) 및 문턱 전압(Vth), 유기 발광 다이오드(OLED)의 전기적 특성(예를 들어, 열화 정보)에 대해 수행될 수 있다.
도 5에 도시된 바와 같이, k번째 스테이지는 표시 기간(DP) 내에서 제2 스타트 펄스(SP2)의 공급 시점에 의해 선택된다. 매 프레임마다 제2 스타트 펄스(SP2)의 공급 시점에 랜덤하게 제어되면, 매 프레임마다 센싱 대상 화소행(Lk)이 랜덤하게 선택될 수 있다.
본 발명의 제1 실시 예에서, 수직 블랭크 기간(VB)의 시작 시점에 제2 쉬프트 레지스터(SR2)로 리셋 신호(RESET)가 공급될 수 있다. 도 6을 참조하면, 리셋 신호(RESET)는 수직 블랭크 기간(VB)의 시작 시점에 제2 쉬프트 레지스터(SR2)의 스테이지들에 마련되는 출력 버퍼부(20)에 공급될 수 있다.
제2 쉬프트 레지스터(SR2)의 스테이지들은, 도 6에 도시된 것과 같이 구동부(10)와 출력 버퍼부(20)를 포함하여 구성될 수 있다. 구동부(10)는 제2 스타트 펄스(SP2)(또는 캐리 신호)에 기초하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다.
출력 버퍼부(20)는 구동부(10)와 접속되는 제3 노드(N3) 및 제4 노드(N4)의 전압에 응답하여 캐리 신호(CR)를 출력할 수 있다. 출력 버퍼부(20)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있다.
제1 트랜지스터(M1)는 제2 클럭 신호(CLK2)가 인가되는 클럭 단자와 캐리 신호(CR)를 출력하는 캐리 출력 단자 사이에 접속될 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)에 접속되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)의 전압에 응답하여 캐리 출력 단자에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 풀-업 버퍼의 기능을 할 수 있다.
제2 트랜지스터(M2)는 캐리 출력 단자(CR)와 전원(VGL)이 인가되는 전원 단자를 사이에 접속될 수 있다. 제2 트랜지스터(M2)는 제4 노드(N4)에 접속되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 제4 노드(N4)의 전압에 응답하여 캐리 출력 단자에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제2 트랜지스터(M2)는 캐리 출력 단자의 전압을 게이트 오프 전압 레벨(즉, 논리 로우 레벨)로 유지시킬 수 있다.
출력 버퍼부(20)는 게이트 신호(GS) 및 센싱 신호(SS)를 출력하기 위한 회로부를 더 포함할 수 있다.
수직 블랭크 기간(VB)의 시작 시점에 제2 쉬프트 레지스터(SR2)의 스테이지들에 마련되는 출력 버퍼부(20)의 제4 노드(N4)로 리셋 신호(RESET)가 공급될 수 있다. 리셋 신호(RESET) 신호는 제2 트랜지스터(M2)를 턴-온 시키기 위한 게이트 온 신호를 가질 수 있다. 리셋 신호(RESET)에 응답하여 제2 트랜지스터(M2)는 턴-온되어 캐리 출력 단자에 게이트 오프 전압을 공급할 수 있다. 즉, 수직 블랭크 기간(VB)에서 리셋 신호(RESET)에 의해 제2 쉬프트 레지스터(SR2)의 스테이지들은 캐리 신호를 다음 스테이지로 출력하지 않는다. 결과적으로, 수직 블랭크 기간(VB)에서 제2 스타트 펄스(SP2)는 수직 블랭크 기간(VB)의 시작 시점에서 도달한 k번째 스테이지의 다음 스테이지로 캐리되지 않는다.
다양한 실시 예에서, 이러한 리셋 신호(RESET)는 수직 블랭크 기간(VB) 동안 스테이지들에 남아 있는 클럭 신호(CLK1, CLK2)를 제거하고 스테이지들의 상태를 초기화하기 위하여 제공된다.
도 7은 본 발명의 제2 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이다.
도 7을 참조하면, 표시 기간(DP) 동안 제2 클럭 신호(CKL2), 및 제2 스타트 펄스(SP2) 또는 캐리 신호(CR)에 기초하여 제2 쉬프트 레지스터(SR2)에서 게이트 신호들(GS1 내지 GSn)과 센싱 신호들(SS1 내지 SSn)이 생성될 수 있다. 그러나 표시 기간(DP) 동안 모드 설정 신호(SET_MODE)에 의해 제2 스위치들(SW2)이 개방되므로 제2 쉬프트 레지스터(SR2)에서 생성되는 게이트 신호들(GS1 내지 GSn)과 센싱 신호들(SS1 내지 SSn)은 화소 행들(L1 내지 Ln)로 공급되지 않는다.
제2 쉬프트 레지스터(SR2)의 스테이지들 사이에서 캐리되는 제2 스타트 펄스(SP2)는 수직 블랭크 기간(VB)의 시작 시점에서 임의의 스테이지, 예를 들어 k번째 스테이지에 캐리될 수 있다. k번째 스테이지는 캐리된 제2 스타트 펄스(SP2)에 기초하여 게이트 신호(GSk) 및 센싱 신호(SSk)를 제k 화소 행(Lk)에 공급할 수 있다.
제2 쉬프트 레지스터(SR2)로부터 공급되는 게이트 신호(GSk)에 의해 제k 화소 행(Lk)에 마련되는 화소(P)들의 제1 스위칭 트랜지스터(T1)가 턴-온되면, 데이터 라인(Dk)을 통해 공급되는 센싱용 데이터 신호가 구동 트랜지스터(TD)에 인가될 수 있다. 또한, 제2 쉬프트 레지스터(SR2)로부터 공급되는 센싱 신호(SSk)에 의해 제k 화소 행(Lk)에 마련되는 화소(P)들의 제2 스위칭 트랜지스터(T2)가 턴-온되면, 센싱 라인(SLk)을 통해 공급되는 센싱 전압 및/또는 센싱 전류가 제2 노드(N2)에 인가될 수 있다.
본 발명의 다양한 실시 예에서, 제2 쉬프트 레지스터(SR2)의 k번째 스테이지는 제2 아웃 인에이블 신호(OE2)에 따라 정의되는 기간 동안 게이트 신호(GSk) 및 센싱 신호(SSk)를 공급할 수 있다. 일 예로, 제2-1 아웃 인에이블 신호(OE2-1)는 게이트 신호(GSk)의 공급 기간 동안 논리 하이 레벨을 갖도록 구성될 수 있다. 다른 예로, 제2-1 아웃 인에이블 신호(OE2-1)는 게이트 신호(GSk)의 라이징 시점을 제어하는 제1 펄스 및 게이트 신호(GSk)의 폴링 시점을 제어하는 제2 펄스로 구성될 수 있다. 이러한 실시 예에서 게이트 신호(GSk)의 라이징 시점은 제1 펄스의 라이징 엣지 또는 폴링 엣지에 동기되고, 게이트 신호(GSk)의 폴링 시점은 제2 펄스의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다.
또한, 제2-2 아웃 인에이블 신호(OE2-2)는 센싱 신호(SSk)의 공급 기간 동안 논리 하이 레벨을 갖도록 구성될 수 있다. 다른 예로, 제2-2 아웃 인에이블 신호(OE2-2)는 센싱 신호(SSk)의 라이징 시점을 제어하는 제1 펄스 및 센싱 신호(SSk)의 폴링 시점을 제어하는 제2 펄스로 구성될 수 있다. 이러한 실시 예에서 센싱 신호(SSk)의 라이징 시점은 제1 펄스의 라이징 엣지 또는 폴링 엣지에 동기되고, 센싱 신호(SSk)의 폴링 시점은 제2 펄스의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다.
본 발명의 다양한 실시 예에서, 제2-1 아웃 인에이블 신호(OE2-1)는 제2-2 아웃 인에이블 신호(OE2-2)보다 짧을 수 있다. 또한, 제2-1 아웃 인에이블 신호(OE2-1)는 센싱 기간(SP) 동안 복수 회 출력될 수 있다.
상기와 같이, 제2 쉬프트 레지스터(SR2)로부터 게이트 신호(GSk) 및 센싱 신호(SSk)가 공급되는 센싱 기간(SP) 동안 제k 화소 행(Lk)에 마련되는 화소(P)들에 대한 센싱이 이루어질 수 있다. 이러한 센싱은 화소(P)들에 마련되는 구동 트랜지스터(TD)의 이동도(mobility) 및 문턱 전압(Vth), 유기 발광 다이오드(OLED)의 전기적 특성(예를 들어, 열화 정보)에 대해 수행될 수 있다.
도 5에 도시된 바와 같이, k번째 스테이지는 표시 기간(DP) 내에서 제2 스타트 펄스(SP2)의 공급 시점에 의해 선택된다. 매 프레임마다 제2 스타트 펄스(SP2)의 공급 시점에 랜덤하게 제어되면, 매 프레임마다 센싱 대상 화소행(Lk)이 랜덤하게 선택될 수 있다.
본 발명의 제2 실시 예에서, 제1 실시 예와 비교하여, 수직 블랭크 기간(VB) 동안 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CKL2)는 공급되지 않는다. 도 7을 참조하면, 수직 블랭크 기간(VB) 동안 클럭 신호(CLK1, CLK2)가 공급되지 않으므로, 제2 쉬프트 레지스터(SR2)의 스테이지들은 캐리 신호를 생성하지 않는다. 결과적으로, 수직 블랭크 기간(VB)에서 제2 스타트 펄스(SP2)는 k번째 스테이지의 다음 스테이지로 캐리되지 않는다. 이러한 실시 예에서, 도 5에 도시된 것과 같은 리셋 신호(RESET)은 별도로 공급되지 않을 수 있다.
본 발명의 제2 실시 예에서, 수직 블랭크 기간(VB) 내의 센싱 기간(SP)을 제외한 나머지 기간 중에, 제2 아웃 인에이블 신호(OE2)가 적어도 1회 더 공급될 수 있다. 제2 아웃 인에이블 신호(OE2)가 공급됨에 따라, 나머지 기간 동안 게이트 신호(GSK)와 센싱 신호(SSk)가 출력될 수 있다. 수직 블랭크 기간(VB)의 나머지 기간 동안 데이터 라인(Dk)으로는 해당 프레임에서 해당 화소로 공급된 영상 표시용 데이터 신호가 재공급될 수 있다. 또한, 수직 블랭크 기간(VB)의 나머지 기간 동안 센싱 라인(SLk)으로는 영상 표시를 위해 기설정된 임의의 전압이 공급될 수 있다. 그에 따라, k번째 화소열의 화소들은 센싱 기간(SP) 이전의 상태로 초기화(리셋)된다. 결과적으로, 센싱 동작이 다음 프레임의 영상 표시에 영향을 미치지 않는다.
도 7에 도시된 다른 제반 신호들은 도 5에 도시된 바와 동일하므로, 그 구체적인 설명은 생략한다.
도 8은 본 발명의 제3 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 제반 신호들의 파형을 보여주는 도면이다.
도 8을 참조하면, 본 발명의 제3 실시 예에서, 표시 기간(DP) 동안 제2 스타트 펄스(SP2)는 수직 제2 쉬프트 레지스터(SR2)로 복수 회 공급될 수 있다. 복수 개의 제2 스타트 펄스(SP2)는 상이한 시점에 제2 쉬프트 레지스터(SR2)로 공급될 수 있다. 도 8에서는 3개의 제2 스타트 펄스(SP2)들이 공급되는 예가 도시되어 있지만, 본 발명의 기술 사상은 이에 한정되지 않는다.
제2 쉬프트 레지스터(SR2)로 공급된 복수 개의 제2 스타트 펄스(SP2)들은 제2 쉬프트 레지스터(SR2)의 스테이지들 사이에서 독립적으로 캐리될 수 있다. 그에 따라 수직 블랭크 기간(VB)의 시작 시점에서 복수 개의 제2 스타트 펄스(SP2)들은 상이한 복수 개의 스테이지에 캐리될 수 있다. 그에 따라, 센싱 기간(SP) 동안 복수 개의 스테이지에 각각 연결된 복수 개의 화소 행(Lk1, Lk2, Lk3)들에 대하여 센싱이 수행될 수 있다.
도 5에서 설명한 바와 마찬가지로, 표시 기간(DP) 내에서 복수 개의 제2 스타트 펄스(SP2)들에 대한 공급 시점에 매 프레임마다 랜덤하게 제어되면, 매 프레임마다 랜덤하게 선택되는 복수 개의 화소 행들에 대하여 센싱이 수행될 수 있다.
도 9는 도 2의 화소 어레이를 구동하기 위한 본 발명의 제2 실시 예에 따른 게이트 구동부를 나타낸 도면이다.
도 9는 도 5에 도시된 본 발명의 제1 실시 예와 비교하여 제1 쉬프트 레지스터(SR1)와 제2 쉬프트 레지스터(SR2)가 각각 2개의 서브 쉬프트 레지스터로 구성된다. 즉 제1 쉬프트 레지스터(SR1)는 제1-1 쉬프트 레지스터(SR1-1) 및 제1-2 쉬프트 레지스터(SR1-2)로 구성되고, 제2 쉬프트 레지스터(SR2)는 제2-1 쉬프트 레지스터(SR2-1) 및 제2-2 쉬프트 레지스터(SR2-2)로 구성된다.
이러한 실시 예에서, 제1-1 쉬프트 레지스터(SR1-1)는 게이트 라인들(GL1 내지 GLn)에 연결되고, 제1-2 쉬프트 레지스터(SR1-2)는 센싱 제어 라인들(SCL1 내지 SCLn)에 연결된다. 제1-1 쉬프트 레지스터(SR1-1) 및 제1-2 쉬프트 레지스터(SR1-2)는 제1 스위치들(SW1)을 통해 게이트 라인들(GL1 내지 GLn) 및 센싱 제어 라인들(SCL1 내지 SCLn)에 각각 연결될 수 있다.
또한, 이러한 실시 예에서, 제2-1 쉬프트 레지스터(SR2-1)는 게이트 라인들(GL1 내지 GLn)에 연결되고, 제2-2 쉬프트 레지스터(SR2-2)는 센싱 제어 라인들(SCL1 내지 SCLn)에 연결된다. 제2-1 쉬프트 레지스터(SR2-1) 및 제2-2 쉬프트 레지스터(SR2-2)는 제2 스위치들(SW2)을 통해 게이트 라인들(GL1 내지 GLn) 및 센싱 제어 라인들(SCL1 내지 SCLn)에 각각 연결될 수 있다.
도 9에 도시된 다른 구성 요소들은 도 5에 도시된 바와 동일하므로, 그 구체적인 설명은 생략한다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
100: 표시 패널
200: 게이트 구동부
300: 데이터 구동부
400: 타이밍 제어부

Claims (27)

  1. 게이트 라인들과 각각 접속되며, 제1 스타트 펄스에 응답하여 상기 게이트 라인들로 게이트 신호를 공급하기 위한 제1 쉬프트 레지스터; 및
    상기 게이트 라인들 및 센싱 제어 라인들과 각각 접속되며, 제2 스타트 펄스에 응답하여 상기 게이트 라인들 및 상기 센싱 제어 라인들로 상기 게이트 신호 및 센싱 신호를 공급하기 위한 제2 쉬프트 레지스터들을 포함하되,
    상기 제2 스타트 펄스는 연속되는 프레임에서 상이한 시점에 공급되는 것을 특징으로 하는 게이트 구동부.
  2. 제1항에 있어서,
    상기 제1 쉬프트 레지스터와 상기 게이트 라인들 사이에 접속되는 제1 스위치; 및
    상기 제2 쉬프트 레지스터와 상기 게이트 라인들 및 상기 센싱 라인들 사이에 접속되는 제2 스위치들을 더 포함하는 것을 특징으로 하는 게이트 구동부.
  3. 제2항에 있어서, 상기 제1 스위치는,
    표시 기간 동안 턴-온되고,
    상기 제2 스위치들은,
    상기 표시 기간 사이의 센싱 기간 동안 턴-온되는 것을 특징으로 하는 게이트 구동부.
  4. 제3항에 있어서, 상기 센싱 기간은,
    상기 표시 기간 사이의 수직 블랭크 기간 중 일부인 것을 특징으로 하는 게이트 구동부.
  5. 제3항에 있어서, 상기 제1 쉬프트 레지스터는,
    상기 제1 스타트 펄스에 대응하여 상기 표시 기간 동안 상기 게이트 라인들로 상기 게이트 신호를 순차 공급하는 것을 특징으로 하는 게이트 구동부.
  6. 제3항에 있어서, 상기 제2 쉬프트 레지스터는,
    상기 표시 기간 동안 복수의 스테이지들 사이에서 상기 제2 스타트 펄스를 캐리하고, 상기 센싱 기간에 상기 제2 스타트 펄스가 캐리된 k(여기서, k는 자연수)번째 스테이지를 통해 제k 게이트 라인 및 제k 센싱 제어 라인을 통하여 상기 게이트 신호 및 상기 센싱 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  7. 제6항에 있어서, 상기 제2 쉬프트 레지스터는,
    상기 센싱 기간의 시작 시점에서 공급되는 리셋 신호에 의해 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 하는 게이트 구동부.
  8. 제6항에 있어서, 상기 복수의 스테이지들은,
    외부로부터 공급되는 제2 클럭 신호에 대응하여 상기 제2 스타트 펄스를 쉬프트하여 다음 스테이지로 출력하는 것을 특징으로 하는 게이트 구동부.
  9. 제8항에 있어서, 상기 제2 클럭 신호는,
    상기 수직 블랭크 기간 동안 공급되지 않는 것을 특징으로 하는 게이트 구동부.
  10. 제9항에 있어서, 상기 제2 쉬프트 레지스터는,
    상기 제2 클럭 신호의 공급이 중단됨에 따라 상기 수직 블랭크 기간 동안 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 하는 게이트 구동부.
  11. 제6항에 있어서, 상기 제2 쉬프트 레지스터는,
    제1 아웃 인에이블 신호에 대응하는 기간 동안 상기 게이트 신호를 출력하고, 제2 아웃 인에이블 신호에 대응하는 기간 동안 상기 센싱 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  12. 제1항에 있어서, 상기 제1 쉬프트 레지스터는,
    상기 제1 스타트 펄스에 응답하여 상기 센싱 제어 라인들로 상기 센싱 신호를 더 공급하는 것을 특징으로 하는 게이트 구동부.
  13. 제12항에 있어서, 상기 제1 쉬프트 레지스터는,
    상기 게이트 신호를 공급하기 위한 제1-1 쉬프트 레지스터; 및
    상기 센싱 신호를 공급하기 위한 제1-2 쉬프트 레지스터를 포함하고,
    상기 제2 쉬프트 레지스터는,
    상기 게이트 신호를 공급하기 위한 제2-1 쉬프트 레지스터; 및
    상기 센싱 신호를 공급하기 위한 제2-2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
  14. 제1항에 있어서, 상기 제2 스타트 펄스는,
    상기 프레임 내에서 복수 회 공급되는 것을 특징으로 하는 게이트 구동부.
  15. 복수의 화소들을 포함하는 표시 패널;
    게이트 라인들과 각각 접속되며, 제1 스타트 펄스에 응답하여 상기 게이트 라인들로 게이트 신호를 공급하기 위한 제1 쉬프트 레지스터; 및 상기 게이트 라인들 및 센싱 제어 라인들과 각각 접속되며, 제2 스타트 펄스에 응답하여 상기 게이트 라인들 및 상기 센싱 제어 라인들로 상기 게이트 신호 및 센싱 신호를 공급하기 위한 제2 쉬프트 레지스터들을 포함하는 게이트 구동부; 및
    상기 제1 스타트 펄스 및 상기 제2 스타트 펄스를 상기 게이트 구동부로 공급하는 타이밍 제어부를 포함하되,
    상기 제2 스타트 펄스는 연속되는 프레임에서 상이한 시점에 공급되는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 게이트 구동부는,
    상기 제1 쉬프트 레지스터와 상기 게이트 라인들 사이에 접속되는 제1 스위치; 및
    상기 제2 쉬프트 레지스터와 상기 게이트 라인들 및 상기 센싱 라인들 사이에 접속되는 제2 스위치들을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 타이밍 제어부는,
    표시 기간 동안 상기 제1 스위치를 턴-온하고, 상기 표시 기간 사이의 센싱 기간 동안 상기 제2 스위치들을 턴-온하기 위한 모드 설정 신호를 상기 게이트 구동부로 공급하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제1 쉬프트 레지스터는,
    상기 제1 스타트 펄스에 대응하여 상기 표시 기간 동안 상기 게이트 라인들로 상기 게이트 신호를 순차 공급하는 것을 특징으로 하는 표시 장치.
  19. 제17항에 있어서, 상기 제2 쉬프트 레지스터는,
    상기 표시 기간 동안 복수의 스테이지들 사이에서 상기 제2 스타트 펄스를 캐리하고, 상기 센싱 기간에 상기 제2 스타트 펄스가 캐리된 k(여기서, k는 자연수)번째 스테이지를 통해 제k 게이트 라인 및 제k 센싱 제어 라인을 통하여 상기 게이트 신호 및 상기 센싱 신호를 출력하는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 타이밍 제어부는,
    상기 센싱 기간의 시작 시점에서 상기 제2 쉬프트 레지스터로 리셋 신호를 공급하고,
    상기 제2 쉬프트 레지스터는,
    상기 리셋 신호에 의해 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 하는 표시 장치.
  21. 제19항에 있어서, 상기 타이밍 제어부는,
    상기 제1 쉬프트 레지스터로 제1 클럭 신호를 공급하고, 상기 제2 쉬프트 레지스터로 제2 클럭 신호를 공급하는 것을 특징으로 하는 표시 장치.
  22. 제21항에 있어서, 상기 복수의 스테이지들은,
    상기 제2 클럭 신호에 대응하여 상기 제2 스타트 펄스를 쉬프트하여 다음 스테이지로 출력하는 것을 특징으로 하는 표시 장치.
  23. 제22항에 있어서, 상기 제2 클럭 신호는,
    상기 수직 블랭크 기간 동안 공급되지 않는 것을 특징으로 하는 표시 장치.
  24. 제23항에 있어서, 상기 제2 쉬프트 레지스터는,
    상기 제2 클럭 신호의 공급이 중단됨에 따라 상기 수직 블랭크 기간 동안 상기 제2 스타트 펄스의 캐리를 종료하는 것을 특징으로 하는 표시 장치.
  25. 제19항에 있어서, 상기 타이밍 제어부는,
    상기 센싱 기간 동안 상기 제2 쉬프트 레지스터로 제1 아웃 인에이블 신호 및 제2 아웃 인에이블 신호를 공급하고,
    상기 제2 쉬프트 레지스터는,
    상기 제1 아웃 인에이블 신호에 대응하는 기간 동안 상기 게이트 신호를 출력하고, 상기 제2 아웃 인에이블 신호에 대응하는 기간 동안 상기 센싱 신호를 출력하는 것을 특징으로 하는 표시 장치.
  26. 제15항에 있어서, 상기 제1 쉬프트 레지스터는,
    상기 게이트 신호를 공급하기 위한 제1-1 쉬프트 레지스터; 및
    상기 제1 스타트 펄스에 응답하여 상기 센싱 제어 라인들로 상기 센싱 신호를 공급하기 위한 제1-2 쉬프트 레지스터를 포함하고,
    상기 제2 쉬프트 레지스터는,
    상기 게이트 신호를 공급하기 위한 제2-1 쉬프트 레지스터; 및
    상기 센싱 신호를 공급하기 위한 제2-2 쉬프트 레지스터를 포함하는 것을 특징으로 하는 표시 장치.
  27. 제15항에 있어서, 상기 제2 스타트 펄스는,
    상기 프레임 내에서 복수 회 공급되는 것을 특징으로 하는 표시 장치.
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