KR102522425B1 - 스캔 구동부 및 이를 포함하는 표시 장치 - Google Patents

스캔 구동부 및 이를 포함하는 표시 장치 Download PDF

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Abstract

스캔 구동부에 포함되는 제n(단, n은 자연수) 스테이지는 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제2 입력부; 다음 스테이지의 캐리 신호에 응답하여 제2 노드의 전압을 제어하는 제1 제어부; 클럭 입력 단자, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 제n 스캔 신호 및 제n 캐리 신호를 출력 단자 및 캐리 출력 단자로 각각 출력하는 출력부; 및 제n 스캔 신호 및 제n 캐리 신호 중 하나에 응답하여 제3 입력 단자로 공급되는 제어 전압을 제1 입력부 및 제2 입력부에 공급하는 누설 제어부를 포함한다.

Description

스캔 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 신호 및/또는 센싱 신호의 안정적인 출력을 위한 스캔 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 표시 장치(Organic light emitting display; OLED) 등이 있다.
최근 표시 패널용 박막 트랜지스터로는 아몰퍼스 실리콘(Amorphous Silicon) 트랜지스터보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) 트랜지스터보다 저온 공정으로 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) 트랜지스터가 각광받고 있다. 그러나, 산화물 반도체 트랜지스터는 빛에 민감하여, 빛이 인가되면 소자 특성이 가변하는 취약점을 갖는다. 또한, 산화물 반도체층이 열화되어 문턱 전압이 시프트될 수 있다.
따라서, 이러한 트랜지스터의 특성 변화에 무관하게 안정적으로 동작할 수 있는 표시 장치가 요구된다.
본 발명의 일 목적은 스캔 신호의 출력의 신뢰성을 확보하기 위한 누설 제어부를 포함하는 스캔 구동부를 제공하는 것이다.
본 발명의 다른 목적은 스캔 신호 및 센싱 신호의 출력의 신뢰성을 확보하기 위한 누설 제어부를 포함하는 스캔 구동부를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 스캔 구동부를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 스캔 구동부는 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제n(단, n은 자연수) 스테이지는 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부; 상기 다음 스테이지의 캐리 신호에 응답하여 제n 스캔 신호를 출력하는 출력 단자의 전압을 제어하는 제1 제어부; 클럭 입력 단자, 제1 전원이 공급되는 제1 전원 입력 단자 및 제2 전원이 공급되는 제2 전원 입력 단자에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호 및 제n 캐리 신호를 출력 단자 및 캐리 출력 단자로 각각 출력하는 출력부; 및 상기 제n 스캔 신호 및 상기 제n 캐리 신호 중 하나에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및 상기 스캔 클럭 신호 및 상기 제n 캐리 신호에 응답하여 상기 제2 노드의 전압을 제어하는 제3 제어부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 입력부들, 상기 제1 내지 제3 제어부들, 상기 제1 및 제2 출력부들, 및 상기 누설 제어부는 산화물 반도체 트랜지스터들로 구성될 수 있다.
일 실시예에 의하면, 상기 누설 제어부는 상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1A 트랜지스터; 상기 제3 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 센싱 신호를 수신하는 제1B 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제어 전압은 상기 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압일 수 있다.
일 실시예에 의하면, 상기 제1 입력부, 상기 제2 입력부, 및 상기 제2 제어부는 각각 서로 직렬로 연결되는 복수의 트랜지스터들을 포함하고, 상기 제3 노드는 상기 직렬로 연결되는 트랜지스터들 각각의 공통 노드들에 대응하며, 상기 제1A 트랜지스터 및 상기 제1B 트랜지스터 중 적어도 하나가 상기 제어 전압을 상기 제3 노드에 공급할 수 있다.
일 실시예에 의하면, 상기 제1 입력부는 상기 제1 입력 단자와 상기 제1 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 제1 입력 단자에 공통으로 연결되는 복수의 제2 트랜지스터들을 포함하고, 상기 제2 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속될 수 있다.
일 실시예에 의하면, 상기 제2 입력부는 상기 제1 노드와 상기 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 상기 제2 입력 단자에 공통으로 연결되는 복수의 제3 트랜지스터들을 포함하고, 상기 제3 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 스캔 구동부는 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제n(단, n은 자연수) 스테이지는 이전 스테이지의 캐리 신호가 공급되는 제1 입력 단자와 제1 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 제1 입력 단자에 공통으로 연결되는 복수의 제2 트랜지스터들; 상기 제1 노드와 제2 전원이 공급되는 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 다음 스테이지의 캐리 신호가 공급되는 제2 입력 단자에 공통으로 연결되는 복수의 제3 트랜지스터들; 스캔 클럭 신호가 공급되는 클럭 입력 단자와 제n 스캔 신호를 출력하는 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터; 상기 제1 출력 단자와 제1 전원이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 제2 노드에 접속되는 제6 트랜지스터; 및 제어 전압이 공급되는 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1 트랜지스터를 포함할 수 있다. 상기 제2 트랜지스터들의 공통 노드 및 상기 제3 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속될 수 있다.
일 실시예에 의하면, 상기 제어 전압은 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압일 수 있다.
일 실시예에 의하면, 상기 제1 출력 단자와 상기 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 연결되는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터는 상기 제1 출력 단자의 전압을 상기 제1 전원의 전압으로 방전시킬 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 클럭 입력 단자와 제n 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제7 트랜지스터; 상기 캐리 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및 상기 제1 노드와 상기 제1 출력 단자 사이에 접속되는 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 제1 노드와 상기 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 상기 제2 노드에 공통으로 연결되는 복수의 제9 트랜지스터들을 더 포함하고, 상기 제9 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속될 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 클럭 입력 단자와 상기 제2 노드 사이에 접속되는 제10 트랜지스터; 상기 제2 노드와 상기 제2 전원 입력 단자 사이에 접속되는 제11 트랜지스터; 상기 클럭 입력 단자와 상기 제1 전원 입력 단자 사이에 직렬로 접속되는 제12 및 제13 트랜지스터들을 포함할 수 있다. 상기 제10 트랜지스터의 게이트 전극은 상기 제12 및 제13 트랜지스터들의 공통 노드에 접속되며, 상기 제12 트랜지스터의 게이트 전극은 상기 클럭 입력 단자에 접속되고, 상기 제11 트랜지스터 및 상기 제13 트랜지스터의 게이트 전극들은 상기 캐리 출력 단자에 공통으로 접속될 수 있다.
일 실시예에 의하면, 상기 제1 전원 및 상기 제2 전원은 게이트 오프 전압이며, 상기 제2 전원의 전압 레벨이 상기 제1 전원의 전압 레벨보다 작을 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 센싱 클럭 신호가 공급되는 센싱 클럭 입력 단자와 제n 센싱 신호를 출력하는 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제14 트랜지스터; 및 상기 제2 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제15 트랜지스터를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 스캔 구동부는 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제n(단, n은 자연수) 스테이지는 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부; 상기 다음 스테이지의 캐리 신호에 응답하여 제n 스캔 신호를 출력하는 출력 단자의 전압을 제어하는 제1 제어부; 클럭 입력 단자, 제1 전원이 공급되는 제1 전원 입력 단자 및 제2 전원이 공급되는 제2 전원 입력 단자에 접속되며, 상기 제1 노드의 전압 및 제2 노드의 전압에 응답하여 제n 스캔 신호 및 제n 캐리 신호를 상기 출력 단자 및 캐리 출력 단자로 각각 출력하는 출력부; 및 상기 제n 스캔 신호 및 상기 제n 캐리 신호 중 하나에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 누설 제어부는 상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제어 전압은 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압일 수 있다.
일 실시예에 의하면, 상기 제어 전압은 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호와 동일할 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호 및 상기 제n 캐리 신호에 응답하여 상기 제2 노드의 전압을 제어하는 제3 제어부를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 스캔 라인들, 센싱 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들; 상기 스캔 라인들 및 상기 센싱 라인들에 각각 스캔 신호 및 센싱 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부; 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및 상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함할 수 있다. 상기 스테이지들 중 제n(단, n은 자연수) 스테이지는 제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 프리차징(precharging)하는 제1 입력부; 제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 입력부; 상기 다음 스테이지의 캐리 신호에 응답하여 제n 캐리 신호를 출력하는 제1 출력 단자의 전압을 방전시키는 제1 제어부; 스캔 클럭 입력 단자 및 캐리 클럭 입력 단자에 접속되며, 상기 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 스캔 클럭 입력 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호 및 상기 캐리 클럭 입력 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 상기 제1 출력 단자 및 캐리 출력 단자로 각각 출력하는 제1 출력부; 센싱 클럭 입력 단자에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 상기 센싱 클럭 입력 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제2 출력 단자로 출력하는 제2 출력부; 및 상기 제n 스캔 신호 및 상기 제n 센싱 신호에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함할 수 있다. 상기 화소들 및 상기 스캔 구동부는 산화물 반도체 트랜지스터들로 구성될 수 있다.
일 실시예에 의하면, 상기 누설 제어부는 상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1A 트랜지스터; 상기 제3 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 센싱 신호를 수신하는 제1B 트랜지스터를 포함하고, 상기 제1 노드로부터 상기 제1 입력부, 상기 제2 입력부, 및 상기 제2 제어부의 누설 전류를 방지할 수 있다. 상기 제어 전압은 상기 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압인 것을 특징으로 하는 표시 장치.
일 실시예에 의하면, 상기 스캔 클럭 신호, 상기 캐리 클럭 신호, 및 상기 센싱 클럭 신호는 표시 기간에서 동일한 타이밍으로 출력되고, 센싱 기간에서 서로 다른 타이밍으로 출력될 수 있다.
일 실시예에 의하면, 상기 제n 스테이지는 상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및 상기 스캔 클럭 신호에 응답하여 상기 제2 노드에 상기 스캔 클럭 신호를 전달하다가 상기 제n 캐리 신호에 응답하여 상기 제2 노드에 게이트 오프 전압을 공급하는 제3 제어부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 스캔 구동부는 스캔 신호 및 센싱 신호에 응답하여 해당 스테이지의 제3 노드에 고전위의 제어 전압을 공급함으로써 제1 노드로부터 이에 연결된 트랜지스터들로의 전류 누설을 최소화할 수 있다. 따라서, 스테이지에 포함되는 트랜지스터들의 열화로 인한 문턱 전압 변화에 강건한 스캔 구동부가 구현될 수 있다.
또한, 산화물 반도체 트랜지스터를 포함하는 표시 장치의 장시간 사용에도 안정적인 스캔 신호 및 센싱 신호의 출력이 보장되며, 표시 장치의 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 스캔 구동부의 일 예를 나타내는 도면이다.
도 4는 도 1의 표시 장치에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.
도 5는 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 6은 도 5의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 7은 도 5의 스테이지에 포함되는 제1 노드의 전압 변화의 일 예를 나타내는 도면이다.
도 8은 도 3의 스캔 구동부에 포함되는 스테이지의 다른 예를 나타내는 회로도이다.
도 9는 도 3의 스캔 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이다.
도 10은 도 3의 스캔 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 12는 도 11의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 13은 도 11의 표시 장치에 포함되는 스캔 구동부의 스테이지에 연결되는 단자들의 일 예를 나타내는 도면이다.
도 14는 도 13의 스테이지의 일 예를 나타내는 회로도이다.
도 15는 도 13의 스테이지의 동작의 일 예를 나타내는 파형도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 스캔 구동부(100), 화소부(200), 데이터 구동부(300), 및 타이밍 제어부(400)를 포함할 수 있다.
표시 장치(1000)는 유기 발광 표시 장치, 액정 표시 장치, 퀀텀닷(quantum dot) 표시 장치 등으로 구현될 수 있다. 표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다.
타이밍 제어부(400)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 스캔 구동 제어 신호(SCS)를 생성할 수 있다. 타이밍 제어부(400)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 스캔 구동 제어 신호(SCS)는 스캔 구동부(100)로 공급될 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
스캔 구동 제어 신호(SCS)에는 스캔 시작 신호 및 클럭 신호들이 포함될 수 있다. 스캔 시작 신호는 스캔 신호의 첫 번째 타이밍을 제어한다. 클럭 신호들은 스캔 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.
스캔 구동부(100)는 타이밍 제어부(400)로부터 스캔 구동 제어 신호(SCS)를 수신할 수 있다. 스캔 구동 제어 신호(SCS)를 공급받은 스캔 구동부(100)는 스캔 라인들(SL1 내지 SLi, 단, i는 자연수)로 스캔 신호를 공급한다. 일례로, 스캔 구동부(100)는 스캔 라인들(SL1 내지 SLi)로 스캔 신호를 순차적으로 공급할 수 있다. 스캔 라인들(SL1 내지 SLi)로 스캔 신호가 순차적으로 공급되면 화소(10)들이 수평라인 단위로 선택될 수 있다. 이를 위하여, 스캔 신호는 화소들(10)에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.
데이터 구동부(300)는 타이밍 제어부(400)로부터 데이터 구동 제어 신호(DCS)를 공급받을 수 있다. 데이터 구동 제어 신호(DCS)를 공급받은 데이터 구동부(300)는 데이터 라인들(DL1 내지 DLj, 단 j는 자연수)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL1 내지 DLj)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소(10)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(300)는 스캔 신호와 동기되도록 데이터 라인들(DL1 내지 DLj)로 데이터 신호를 공급할 수 있다.
화소부(200)는 스캔 라인들(SL1 내지 SLi) 및 데이터 라인들(DL1 내지 DLj)과 접속되는 화소(10)들을 구비한다. 화소부(200)는 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)을 공급받을 수 있다.
한편, 도 1에서는 i개의 스캔 라인들(SL1 내지 SLi)이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 화소(10)의 회로 구조에 대응하여 화소부(200)에는 하나 이상의 스캔 라인, 발광 제어 라인, 리드아웃 라인, 센싱 라인 등이 추가로 형성될 수 있다.
일 실시예에서, 표시 장치(1000)에 포함되는 트랜지스터들은 N-타입의 산화물 박막 트랜지스터일 수 있다. 예를 들어, 산화물 박막 트랜지스터는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터일 수 있다. 다만, 이는 예시적인 것으로서, N-타입 트랜지스터들이 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터들에 포함되는 액티브 패턴(반도체층)은 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
다만, 이는 예시적인 것으로서, 표시 장치(1000)에 포함되는 트랜지스터들 중 적어도 하나는 P-타입 트랜지스터로 대체될 수도 있다. 예를 들어, P-타입 트랜지스터는 p-채널 금속 산화물 반도체(P-channel metal oxide semiconductor; PMOS) 트랜지스터일 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 2의 화소(10)는 제n 주사 라인(SLn) 및 제k 데이터 라인(DLk)에 연결된 화소이다(단, n, k는 자연수).
도 2를 참조하면, 화소(10)는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
유기 발광 다이오드(OLED)의 애노드 전극은 제1 트랜지스터(T1)의 제2 전극에 접속되고, 캐소드 전극은 제2 구동 전원(ELVSS)에 접속될 수 있다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
제1 트랜지스터(T1)의 제1 전극은 제1 구동 전원(ELVDD)에 접속되고, 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제10 노드(N10)에 접속될 수 있다. 제1 트랜지스터(T1)는 제10 노드(N10)의 전압에 대응하여 유기 발광 다이오드(OLED)로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DLk)에 접속되고, 제2 전극은 제10 노드(N10)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLn)에 접속될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SLn)으로 스캔 신호(S[n])가 공급될 때 턴-온되어 데이터 라인(DLk)으로부터의 데이터 신호(데이터 전압(DATA))를 제10 노드(N10)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제10 노드(N10)와 유기 발광 다이오드(OLED)의 애노드 전극 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 제10 노드(N10)의 전압을 저장한다.
한편, 본 발명의 실시예에서 화소(10)는 도 2에 도시된 회로 구조에 한정되지 않는다. 예를 들어, 화소(10)는 스캔 신호, 발광 제어 신호, 센싱 신호 중 적어도 하나를 공급받는 다양한 형태의 회로로 구현될 수 있다.
도 3은 본 발명의 실시예들에 따른 스캔 구동부의 일 예를 나타내는 도면이다.
도 3을 참조하면, 스캔 구동부(100)는 복수의 스테이지들(ST1, ST2, ST3, ST4, …)을 포함할 수 있다.
스테이지들(ST1, ST2, ST3, ST4, …) 각각은 스캔 시작 신호(STV)에 응답하여 스캔 신호들(S[1], S[2], S[3], S[4], …)을 출력할 수 있다. 예를 들어, 제n 스테이지는 제n 스캔 라인으로 제n 스캔 신호를 출력할 수 있다. 첫 번째 스캔 신호의 타이밍을 제어하는 스캔 시작 신호(STV)는 제1 스테이지(ST1)에 공급될 수 있다.
스테이지들(ST1, ST2, ST3, ST4, …) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 스캔 클럭 입력 단자(CK), 제1 전원 입력 단자(V1), 제2 전원 입력 단자(V2), 캐리 출력 단자(CR), 및 출력 단자(OUT)를 포함할 수 있다.
스테이지들(ST1, ST2, ST3, ST4, …) 각각은 스캔 클럭 입력 단자(CK)를 통해 제1 스캔 클럭 신호(SCLK) 또는 제2 스캔 클럭 신호(SCLKB)를 공급받을 수 있다. 예를 들어, 홀수 번째 스테이지들(ST1, ST3, …)은 제1 스캔 클럭 신호(SCLK)를 수신하고, 짝수 번째 스테이지들(ST2, ST4, …)은 제2 스캔 클럭 신호(SCLKB)를 수신할 수 있다.
제1 스캔 클럭 신호(SCLK)는 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응할 수 있다. 예를 들어, 논리 하이 레벨은 약 10V 내지 약 30V 사이의 전압 값일 수 있고, 논리 로우 레벨은 약 -16V 내지 약 -3V 사이의 전압 값일 수 있다.
제2 스캔 클럭 신호(SCLKB)는 상기 논리 하이 레벨과 상기 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 일 실시예에서, 제2 스캔 클럭 신호(SCLKB)는 제1 스캔 클럭 신호(SCLK)와 주기가 동일하며, 위상이 반전된 신호로 설정될 수 있다. 다만, 이는 예시적인 것으로서, 제1 스캔 클럭 신호(SCLK)와 제2 스캔 클럭 신호(SCLKB)의 파형 관계가 이에 한정되는 것은 아니다. 예를 들어, 제1 스캔 클럭 신호(SCLK)의 논리 하이 레벨 기간의 일부와 제2 스캔 클럭 신호(SCLKB)의 논리 하이 레벨 기간의 일부가 중첩될 수도 있다.
또한, 하나의 스테이지에 공급되는 스캔 클럭 신호의 개수가 이에 한정되는 것은 아니다. 예를 들어, 스테이지들(ST1, ST2, ST3, ST4, …) 각각에 2개 이상의 클럭 신호들이 인가될 수도 있다.
제1 입력 단자(IN1)는 스캔 시작 신호(STV) 또는 이전 스테이지의 캐리 신호를 수신할 수 있다. 즉, 제1 스테이지(ST1)의 제1 입력 단자(IN1)로 스캔 시작 신호(STV)가 공급되고, 제1 스테이지(ST1) 이외의 스테이지들에는 각각 제1 입력 단자(IN1)로 이전 스테이지의 캐리 신호가 인가될 수 있다.
제2 입력 단자(IN2)는 다음 스테이지의 캐리 신호를 수신할 수 있다. 예를 들어, 다음 스테이지의 캐리 신호는 현재 스테이지의 캐리 신호의 출력 후 소정 시간 이후에 공급되는 캐리 신호들 중 하나일 수 있다.
제3 입력 단자(IN3)는 제어 전압(VON)을 수신할 수 있다. 일 실시예에서, 제어 전압(VON)은 스테이지들(ST1, ST2, ST3, …) 각각에 포함되는 소정의 트랜지스터의 소스 전극에 공급하기 위한 고전위 전압일 수 있다. 예를 들어, 제어 전압(VON)은 제1 스캔 클럭 신호(SCLK)의 논리 하이 레벨(게이트 온 전압) 근처의 정전압일 수 있다. 일례로, 제어 전압(VON)은 약 10V 내지 약 30V 사이의 전압 값을 가질 수 있다.
일 실시예에서, 제어 전압(VON)은 스캔 클럭 신호(SCLK 또는 SCLKB)와 동일할 수 있다. 예를 들어, 스테이지들(ST1, ST2, ST3, …) 각각은 스캔 클럭 입력 단자(CK)와 제3 입력 단자(IN3)로 동일한 클럭 신호를 수신할 수 있다.
캐리 출력 단자(CR)는 캐리 신호를 출력할 수 있다. 캐리 신호는 다음 스테이지의 제1 입력 단자(IN1)로 제공될 수 있다.
출력 단자(OUT)는 스캔 신호를 출력할 수 있다. 스캔 신호는 이에 대응하는 스캔 라인을 통해 화소에 공급될 수 있다.
제1 전원 입력 단자(V1)는 제1 전원(VSS1)을 공급받고, 제2 전원 입력 단자(V2)는 제2 전원(VSS2)을 공급받을 수 있다. 제1 전원(VSS1) 및 제2 전원(VSS2)은 게이트 오프 전압으로 설정될 수 있다. 일 실시예에서, 제1 전원(VSS1) 및 제2 전원(VSS2)은 동일할 수 있다. 또한, 일 실시예에서, 제2 전원(VSS2)의 전압 레벨이 제1 전원(VSS1)의 전압 레벨보다 작을 수 있다. 예를 들어, 제1 전원(VSS1)은 약 -14V 내지 약 -1V의 범위 내에서 설정되고, 제2 전원(VSS2)은 약 -16V 내지 약 -3V의 범위 내에서 설정될 수 있다.
도 4는 도 1의 표시 장치에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.
도 4를 참조하면, 화소 및 또는 스캔 구동부에 포함되는 트랜지스터는 탑-게이트 구조의 박막 트랜지스터일 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다.
일 실시예에서, 기판(SUB) 상에는 버퍼층 및/또는 배리어(barrier) 층이 배치될 수 있다. 버퍼층 및/또는 배리어층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 버퍼층 및/또는 배리어층은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
기판(SUB) 상에 반도체층인 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 채널 영역과 채널 영역의 양 측에 각각 형성되는 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브층(ACT)은 산화물 반도체를 포함할 수 있다. 예를 들어, 액티브층(ACT)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 또는 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO)과 같은 산화물 반도체를 포함할 수도 있다.
액티브층(ACT)이 형성된 기판(SUB) 상에는 제1 게이트 절연막(GI1)이 제공될 수 있다. 게이트 절연막(GI)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(GI1) 상에는 게이트 전극(GE)이 액티브층(ACT)의 채널 영역에 중첩하여 형성될 수 있다. 일 실시예에서, 제1 게이트 절연막(GI1) 상에는 제1 컨택홀을 통해 액티브층(ACT)의 소스 영역에 접속되는 소스 전극(SE) 및 제2 컨택홀을 통해 액티브층(ACT)의 드레인 영역에 접속되는 드레인 전극(DE)이 형성될 수 있다. 일 실시예에서, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 동일한 공정 및 동일한 물질로 형성될 수 있다. 예를 들어, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
제1 게이트 절연막(GI1) 상에는 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 커버하는 제2 게이트 절연막(GI2)이 제공될 수 있다. 제2 게이트 절연막(GI2)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
제2 게이트 절연막(GI2) 상에는 게이트 전극(GE)과 중첩하는 상부 전극 패턴(EP)이 형성될 수 있다. 일 실시예에서, 상부 전극 패턴(EP)과 게이트 전극(GE)은 화소(도 2의 10)의 스토리지 커패시터(도 2의 Cst)를 형성할 수 있다. 상부 전극 패턴(EP)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
상부 전극 패턴(EP)이 배치된 제2 게이트 절연막(GI2) 상에는 층간 절연막(IL)이 제공될 수 있다. 층간 절연막(IL)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
층간 절연막(IL) 상에는 층간 절연막(IL) 및 제2 게이트 절연막(GI2)을 관통하여 형성되는 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 배치될 수 있다. 예를 들어, 제1 연결 전극(CE1)은 소스 전극(SE)에 연결되고, 제2 연결 전극(CE2)은 드레인 전극(DE)에 연결될 수 있다. 제1 및 제2 연결 전극들(CE1, CE2)은 저저항 금속 물질을 포함할 수 있다. 예를 들어, 상기 저저항 금속은 티타늄(Ti)-알루미늄(Al)-티타늄(Ti) 순으로 적층된 알루미늄 합금 구조일 수 있다. 다만, 이는 예시적인 것으로서, 저저항 금속이 이에 한정되는 것은 아니다.
제1 연결 전극(CE1) 및 제2 연결 전극(CE2)이 배치되는 층간 절연막(IL) 상에는 보호층(PSV)이 제공될 수 있다. 보호층(PSV)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 표시 장치 및 스캔 구동부에 포함되는 트랜지스터는 탑-게이트 구조의 산화물 반도체 트랜지스터로 구현될 수 있다.
다만, 이는 예시적인 것으로서, 트랜지스터의 구조가 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터는 바텀-게이트 구조일 수도 있다.
도 5는 도 3의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 3 및 도 5를 참조하면, 제n 스테이지(STn, 단 n은 자연수)는 제1 입력부(110), 제2 입력부(120), 제1 제어부(130), 출력부(140), 및 누설 제어부(150)를 포함할 수 있다. 일 실시예에서, 제n 스테이지(STn)는 제2 제어부(160) 및 제3 제어부(170)를 더 포함할 수 있다.
일 실시예에서, 제n 스테이지(STn)에 포함되는 트랜지스터들은 산화물 반도체 트랜지스터들일 수 있다. 즉, 트랜지스터들의 반도체층(액티브 패턴)은 산화물 반도체로 형성될 수 있다.
제1 입력부(110)는 제1 입력 단자(IN1)로 공급되는 이전 스테이지의 캐리 신호(CR[n-1], 또는 스캔 시작 신호(도 3의 STV))에 응답하여 제1 노드(N1)의 전압을 제어할 수 있다. 제1 노드(N1)의 전압은 제n 스캔 신호(S[n]) 및 제n 캐리 신호(CR[n])의 출력을 제어하기 위한 전압이다. 예를 들어, 제1 노드(N1)의 전압은 n 스캔 신호(S[n]) 및 제n 캐리 신호(CR[n])의 풀-업(pull-up)을 제어하기 위한 전압이다.
일 실시예에서, 제1 입력부(110)는 제1 입력 단자(IN1)와 제1 노드(N1) 사이에 직렬로 접속되는 복수의 제2 트랜지스터들(M2-1, M2-2)을 포함할 수 있다. 제2 트랜지스터들(M2-1, M2-2)의 게이트 전극들은 제1 입력 단자(IN1)에 공통으로 연결될 수 있다. 즉, 제2 트랜지스터들(M2-1, M2-2)은 듀얼 게이트 구조일 수 있으며, 제2 트랜지스터들(M2-1, M2-2) 각각은 다이오드 연결 구조를 가질 수 있다. 제1 입력부(110)는 제n-1 캐리 신호(CR[n])의 게이트 온 전압(예를 들어, 논리 하이 레벨)을 제1 노드(N1)에 제공할 수 있다. 예를 들어, 제1 입력부(110)는 제n-1 캐리 신호(CR[n-1])의 게이트 온 전압을 이용하여 제1 노드(N1)의 전압을 프리차징(precharging)할 수 있다.
제2 트랜지스터들(M2-1, M2-2) 사이의 공통 노드(예를 들어, M2-1 트랜지스터의 소스 전극 및 M2-2 트랜지스터의 드레인 전극)는 제3 노드(N3)에 대응할 수 있다. 다시 말하면, 제2 트랜지스터들(M2-1, M2-2) 사이의 공통 노드는 제3 노드(N3)에 전기적으로 접속될 수 있다.
제1 노드(N1)의 전압이 게이트 온 전압 수준의 고전압인 경우, 제2 트랜지스터들(M2-1, M2-2) 사이의 공통 노드의 전압이 소정의 기준보다 낮으면 제1 노드(N1)로부터 제1 입력부(110)로 누설 전류가 발생될 수 있다. 또한, 제2 트랜지스터들(M2-1, M2-2)의 열화에 의해 문턱 전압이 네거티브 쉬프트(negative shift)되는 경우, 제1 노드(N1)로부터 제1 입력부(110)로 누설 전류가 발생될 수 있다.
특히, 산화물 반도체 트랜지스터는 열화 등으로 인해 문턱 전압(Vth)이 네거티브 값으로 이동(네거티브 쉬프트)될 수 있다. 이 경우, 산화물 반도체 트랜지스터는 턴-오프 상태에서 누설 전류가 증가하여 스테이지 회로가 비정상적으로 동작하는 문제점이 발생될 수 있다.
제1 노드(N1)가 게이트 온 전압으로 충전된 상태에서 제2 트랜지스터들(M2-1, M2-2) 사이의 공통 노드에 게이트 온 전압 수준의 고전압이 인가된다. 이 때, 제n-1 캐리 신호(CR[n-1])는 게이트 오프 전압을 가지며, 제2 트랜지스터들(M2-1, M2-2)의 게이트 전극들에는 게이트 오프 전압이 공급될 수 있다. 따라서, M2-2 트랜지스터(M2-2)의 게이트-소스 전압(Vgs)이 매우 낮은 값(예를 들어, 음의 값)으로 유지될 수 있으며, 제2 트랜지스터들(M2-1, M2-2)이 열화되더라도 제1 노드(N1)로부터 제1 입력부(110)로의 전류 누설이 방지될 수 있다.
제2 입력부(120)는 다음 스테이지의 캐리 신호(즉, 제n+1 캐리 신호(CR[n+1]))에 응답하여 제1 노드(N1)의 전압을 제어할 수 있다. 일 실시예에서, 제2 입력부(120)는 제n+1 캐리 신호(CR[n+1]))에 응답하여 제2 전원(VSS2)의 전압을 제1 노드(N1)에 제공할 수 있다. 예를 들어, 제2 입력부(120)는 소정의 고전위 전압을 갖는 제1 노드(N1)의 전압을 방전시킬 수 있다.
제2 입력부(120)는 제1 노드(N1)와 제2 전원 입력 단자(V2) 사이에 직렬로 접속되는 복수의 제3 트랜지스터들(M3-1, M3-2)을 포함할 수 있다. 제3 트랜지스터들(M3-1, M3-2)의 게이트 전극들은 제2 입력 단자(IN2)에 공통으로 연결될 수 있다.
제3 트랜지스터들(M3-1, M3-2) 사이의 공통 노드는 제3 노드(N3)에 전기적으로 접속될 수 있다. 다시 말하면, 제3 트랜지스터들(M3-1, M3-2) 사이의 공통 노드는 제3 노드(N3)에 대응할 수 있다.
제1 제어부(130)는 제n+1 캐리 신호(CR[n+1])에 응답하여 제n 스캔 신호(S[n])를 출력하는 출력 단자(OUT)의 전압을 제어할 수 있다. 제2 노드(N2)의 전압은 제n 스캔 신호(S[n]) 및 제n 캐리 신호(S[n])의 게이트 오프 전압(논리 로우 레벨) 상태를 제어할 수 있다. 예를 들어, 제2 노드(N2)의 전압은 제n 스캔 신호(S[n]) 및 제n 캐리 신호(S[n])의 풀-다운(pull-down)을 제어하기 위한 전압이다.
일 실시예에서, 제1 제어부(130)는 제n+1 캐리 신호(CR[n+1])에 응답하여 출력 단자(OUT)에 제1 전원(VSS1)의 전압을 제공할 수 있다.
일 실시예에서, 제1 제어부(130)는 출력 단자(OUT)와 제1 전원 입력 단자(V1) 사이에 접속되는 제4 트랜지스터(M4)를 포함할 수 있다. 제4 트랜지스터(M4)의 게이트 전극은 제2 입력 단자(IN2)에 연결될 수 있다. 제4 트랜지스터(M4)는 출력 단자(OUT)의 전압을 제1 전원(VSS1)의 전압으로 방전시킬 수 있다.
출력부(140)는 스캔 클럭 입력 단자(CK), 제1 전원 입력 단자(V1), 및 제2 전원 입력 단자(V2)에 접속될 수 있다. 출력부(140)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 응답하여 스캔 클럭 신호(SCLK)에 대응하는 제n 스캔 신호(S[n]) 및 제n 캐리 신호(CR[n])를 출력 단자(OUT) 및 캐리 출력 단자(CR)로 각각 출력할 수 있다. 일 실시예에서, 출력부(140)는 제5 내지 제8 트랜지스터들(M5 내지 M8) 및 커패시터(C)를 포함할 수 있다.
제5 트랜지스터(M5)는 스캔 클럭 입력 단자(CK)와 출력 단자(OUT) 사이에 접속될 수 있다. 제5 트랜지스터(M5)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(M5)는 제1 노드(N1)의 전압에 응답하여 출력 단자(OUT)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제5 트랜지스터(M5)는 풀-업 버퍼의 기능을 할 수 있다.
제6 트랜지스터(M6)는 출력 단자(OUT)와 제1 전원 입력 단자(V1) 사이에 접속될 수 있다. 제6 트랜지스터(M6)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(M6)는 제2 노드(N2)의 전압에 응답하여 출력 단자(OUT)에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제6 트랜지스터(M6)는 출력 단자(OUT)의 전압을 게이트 오프 전압 레벨(또는 논리 로우 레벨)로 유지(hold)시킬 수 있다.
제7 트랜지스터(M7)는 스캔 클럭 입력 단자(CK)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)에 접속되는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제7 트랜지스터(M7)는 풀-업 버퍼의 기능을 할 수 있다.
제8 트랜지스터(M8)는 캐리 출력 단자(CR)와 제1 전원 입력 단자(V1) 사이에 접속될 수 있다. 제8 트랜지스터(M8)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(M8)는 제2 노드(N2)의 전압에 응답하여 캐리 출력 단자(CR)에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제8 트랜지스터(M8)는 캐리 출력 단자(CR)의 전압을 게이트 오프 전압 레벨(즉, 논리 로우 레벨)로 유지시킬 수 있다.
커패시터(C)는 제1 노드(N1)와 출력 단자(OUT) 사이에 접속될 수 있다. 커패시터(C)는 부스팅 커패시터의 기능을 할 수 있다. 즉, 커패시터(C1)는 제5 트랜지스터(M5)가 턴-온될 때 출력 단자(OUT)의 전압 상승에 대응하여 제1 노드(N1)의 전압을 상승(부트스트랩(bootstrap))시킬 수 있다. 이에 따라, 제5 트랜지스터(M5)가 소정의 기간 동안 안정적으로 턴-온 상태를 유지할 수 있다.
제2 제어부(160)는 제2 노드(N2)의 전압에 응답하여 제1 노드(N1)의 전압을 소정의 게이트 오프 전압으로 홀드(hold)할 수 있다. 일 실시예에서, 제2 제어부(160)는 제2 노드(N2)의 전압에 응답하여 제1 노드(N1)에 제2 전원(VSS2)의 전압(즉, 게이트 오프 전압)을 제공할 수 있다.
일 실시예에서, 제2 제어부(160)는 제1 노드(N1)와 제2 전원 입력 단자(VSS2) 사이에 직렬로 접속되는 제9 트랜지스터들(M9-1, M9-2)을 포함할 수 있다. 제9 트랜지스터들(M9-1, M9-2)의 게이트 전극들은 제2 노드(N2)에 공통으로 연결될 수 있다.
제9 트랜지스터들(M9-1, M9-2) 사이의 공통 노드는 제3 노드(N3)에 전기적으로 접속될 수 있다. 다시 말하면, 제9 트랜지스터들(M9-1, M9-2) 사이의 공통 노드는 제3 노드(N3)에 대응할 수 있다.
한편, 도 5에서는 2개의 제2 트랜지스터들(M2-1, M2-2), 제3 트랜지스터들(M3-1, M3-2), 및 제9 트랜지스터들(M9-1, M9-2)을 각각 도시하였지만, 직렬 연결되는 트랜지스터들의 개수가 이에 한정되지는 않는다. 예를 들어, 3개 이상의 제3 트랜지스터들(M3)이 직렬로 연결되는 경우, 제3 트랜지스터들(M3) 사이의 적어도 하나의 공통 노드는 제3 노드(N3)와 전기적으로 접속될 수 있다.
제3 제어부(170)는 스캔 클럭 신호(SCLK) 및 제n 캐리 신호(CR[n])에 응답하여 제2 노드(N2)의 전압을 제어할 수 있다. 일 실시예에서, 제3 제어부(170)는 스캔 클럭 신호(SCLK)에 응답하여 제2 노드(N2)에 스캔 클럭 신호(SCLK)를 전달하다가 제n 캐리 신호(CR[n])에 응답하여 제2 노드(N2)에 게이트 오프 전압을 공급할 수 있다.
제2 노드(N2)의 전압은 제n 스캔 신호(S[n]) 및 제n 캐리 신호(S[n])의 게이트 오프 전압(논리 로우 레벨) 상태를 제어할 수 있다. 예를 들어, 제2 노드(N2)의 전압은 제n 스캔 신호(S[n]) 및 제n 캐리 신호(S[n])의 풀-다운(pull-down)을 제어하기 위한 전압이다.
제3 제어부(170)는 제10 내지 제13 트랜지스터들(M10 내지 M13)을 포함할 수 있다.
제10 트랜지스터(M10)는 스캔 클럭 입력 단자(CK)와 제2 노드(N2) 사이에 접속될 수 있다. 제10 트랜지스터(M10)의 게이트 전극은 제12 및 제13 트랜지스터들(M12, M13)의 공통 노드에 접속될 수 있다. 제10 트랜지스터(M10)는 스캔 클럭 신호(SCLK)에 응답하여 제2 노드(N2)에 스캔 클럭 신호(SCLK)를 공급할 수 있다.
제11 트랜지스터(M11)는 제2 노드(N2)와 제2 전원 입력 단자(V2) 사이에 접속될 수 있다.
제12 및 제13 트랜지스터들(M12, M13)은 스캔 클럭 입력 단자(CK)와 제1 전원 입력 단자(N1) 사이에 직렬로 접속될 수 있다. 제12 트랜지스터(M12)의 게이트 전극은 클럭 입력 단자(CK)에 접속될 수 있다. 제11 및 제13 트랜지스터들(M11, M13)의 게이트 전극들은 캐리 출력 단자(CR)에 공통으로 접속될 수 있다.
즉, 제n 캐리 신호(CR[n])가 출력될 때(제n 캐리 신호(CR[n])가 게이트 온 전압을 가질 때), 제13 트랜지스터(M13)가 턴-온되어 제10 트랜지스터(M10)가 턴-오프되고, 제11 트랜지스터(M11)가 턴-온되어 제2 전원(VSS2)의 전압이 제2 노드(N2)에 공급될 수 있다. 따라서, 제n 캐리 신호(CR[n])가 출력될 때 제2 노드(N2)는 게이트 오프 전압을 가질 수 있다.
여기서, 제2 전원(VSS2)의 전압 레벨이 제1 전원(VSS1)의 전압 레벨보다 작을 수 있다. 즉, 제11 트랜지스터(M11)의 동작에 의해 제2 노드(N2)에 제1 전원(VSS1)의 전압보다 낮은 제2 전원(VSS2)의 전압이 제공될 수 있다. 이는, 제2 노드(N2)의 전압이 게이트 온 전압으로부터 게이트 오프 전압으로 변할 때, 제2 노드(N2)의 전압의 리플(ripple)에 의해 제6 트랜지스터(M6) 및/또는 제8 트랜지스터(M8)의 의도치 않은 동작을 방지하기 위함이다. 따라서, 제11 트랜지스터(M11)의 일 전극은 제1 전원(VSS1)의 전압보다 낮은 제2 전원(VSS2)에 연결될 수 있다.
누설 제어부(150)는 제n 스캔 신호(S[n]) 및 제n 캐리 신호(CR[n]) 중 하나에 응답하여 제3 입력 단자(IN3)로 공급되는 제어 전압(VON)을 제1 입력부(110), 제2 입력부(120), 및 제2 제어부(160)에 공급할 수 있다. 일 실시예에서, 누설 제어부(150)는 제3 입력 단자(IN3)와 제3 노드(N3) 사이에 접속되는 제1 트랜지스터(M1)를 포함할 수 있다. 제1 트랜지스터(M1)는 제n 스캔 신호(S[n])를 수신하는 게이트 전극을 포함할 수 있다.
제1 트랜지스터(M1)는 제n 스캔 신호(S[n])에 응답하여 제어 전압(VON)을 제1 노드(N1)에 각각 직렬로 연결된 트랜지스터들의 공통 노드들에 공급할 수 있다. 이에 따라, 제1 노드(N1)가 충전되는 동안(제1 노드(N1)의 전압이 부스트될 때), 제2 트랜지스터(M2-2)의 일 전극, 제3 트랜지스터(M3-1)의 일 전극, 및 제9 트랜지스터(M9-1)의 일 전극에 고전위의 제어 전압(VON)이 인가될 수 있다. 즉, 제1 노드(N1)가 충전되는 동안 제3 노드(N3)에 제어 전압(VON)에 의한 고전위 전압이 충전될 수 있다. 따라서, 제1 노드(N1)의 전압이 부스트될 때, 제2 트랜지스터(M2-2), 제3 트랜지스터(M3-1), 및 제9 트랜지스터(M9-1) 각각의 게이트-소스 전압(Vgs)이 음의 값을 가질 수 있으며, 제2 트랜지스터(M2-2), 제3 트랜지스터(M3-1), 및 제9 트랜지스터(M9-1) 각각의 게이트-소스 전압(Vgs)이 문턱 전압보다 훨씬 작은 값으로 유지될 수 있다. 이에 따라, 제1 노드(N1)로부터 제2 트랜지스터(M2-2), 제3 트랜지스터(M3-1), 및 제9 트랜지스터(M9-1)를 통한 전류 누설이 방지될 수 있다.
특히, 산화물 반도체로 구성되는 트랜지스터들이 열화되어 문턱 전압이 네거티브 쉬프트되더라도, 제2 트랜지스터(M2-2), 제3 트랜지스터(M3-1), 및 제9 트랜지스터(M9-1) 각각의 게이트-소스 전압(Vgs)이 네거티브 쉬프트된 문턱 전압보다 작은 값을 가지므로, 제1 노드(N1)의 전압 강하가 최소화될 수 있다.
도 6은 도 5의 스테이지의 동작의 일 예를 나타내는 타이밍도이다.
도 3 내지 도 6을 참조하면, 제n 스테이지(STn)를 포함하는 스캔 구동부(100)는 스캔 신호를 순차적으로 출력할 수 있다.
도 6에서는 제n 스테이지(STn)의 동작을 중심으로 설명하기로 한다. 또한, 도 6에 도시된 파형의 위치, 폭, 높이 등은 예시적인 것을 뿐, 이에 한정되지 않는다.
제1 스캔 클럭 신호(SCLK)와 제2 스캔 클럭 신호(SCLKB)는 동일한 주기를 가지며, 서로 반전된 위상을 가질 수 잇다.
제n 스테이지(STn)는 제n-1 캐리 신호(CR[n-1])에 대응하여 제1 노드(N1)를 충전하고, 제n+1 캐리 신호(CR[n+1])에 응답하여 제1 노드(N1)를 방전시킬 수 있다.
제1 전원(VSS1)의 전압(L1) 및 제2 전원(VSS2)의 전압(L2)은 각각 게이트 오프 전압에 상응할 수 있다. 일 실시예에서, 제2 전원(VSS2)의 전압(L2)이 제1 전원(VSS1)의 전압보다 작을 수 있다.
프리차징 기간(PC)과 부트스트랩 기간(BS)은 제1 전압 레벨(VL1)보다 높은 전압으로 제1 노드(N1)가 충전되는 기간일 수 있다. 프리차징 구간(PC)과 부트스트랩 구간(BS) 이외에는 제1 노드의 전압(VN1)은 제1 전위(VL1)를 가질 수 있다.
프리차징 기간(PC) 동안 제1 입력 단자(IN1)로 제n-1 캐리 신호(CR[n-1])가 공급되며, 제2 트랜지스터들(M2-1, M2-2)이 턴-온될 수 있다. 따라서, 제1 노드(N1)로 게이트 온 전압이 공급(프리차징)될 수 있다. 예를 들어, 제1 노드 전압(VN1)은 제1 전압 레벨(VL1)보다 높은 제2 전압 레벨(VL2)을 가질 수 있다.
제1 노드(N1)로 게이트 온 전압이 공급되면, 제5 및 제7 트랜지스터들(M5, M7)이 턴-온될 수 있다. 따라서, 스캔 클럭 입력 단자(CK)와 출력 단자(OUT)가 전기적으로 접속되고, 스캔 클럭 입력 단자(CK)와 캐리 출력 단자(CR)가 전기적으로 접속될 수 있다. 이 때, 스캔 클럭 신호(SCLK)는 논리 로우 레벨(게이트 오프 전압)을 가지므로 출력 단자(OUT) 및 캐리 출력 단자(CR)는 게이트 오프 전압을 유지할 수 있다.
이 후, 부트스트랩 기간(BS) 동안 스캔 클럭 입력 단자(CK)로 논리 하이 레벨의 스캔 클럭 신호(SCLK)가 공급되고, 턴-온 상태의 제5 및 제7 트랜지스터들(M5, M7)에 의해 출력 단자(OUT) 및 캐리 출력 단자(CR)로 게이트 온 전압이 공급될 수 있다. 출력 단자(OUT)의 신호는 제n 스캔 신호(S[n])로써 제n 스캔 라인(SLn)으로 제공될 수 있다. 캐리 출력 단자(CR)의 신호는 제n 캐리 신호(CR[n])로써 제n-1 스테이지 및 제n+1 스테이지로 공급될 수 있다.
한편, 부트스트랩 기간(BS) 동안 제5 트랜지스터(M5)일 전극에 연결된 커패시터(C)의 일 단의 전압이 스캔 클럭 신호(SCLK)에 의해 상승되므로, 제1 노드(N1)에 연결된 커패시터(C)의 타단의 전압이 상기 상승량만큼 부스팅될 수 있다. 예를 들어, 제1 노드 전압(VN1)은 제2 전압 레벨(VL2)보다 높은 제3 전압 레벨(VL3)을 가질 수 있다. 이에 따라, 제5 및 제7 트랜지스터들(M5, M7)이 안정적으로 턴-온 상태를 유지할 수 있다.
그러나, 제1 노드(N1)에서 전류 누설이 발생되면, 제5 및 제7 트랜지스터들(M5, M7)의 게이트 전압이 낮아지고, 제n 스테이지(STn)의 출력 신호가 왜곡될 수 있다.
이와 같은 전류 누설을 방지하기 위해 부트스트랩 기간(BS) 동안 제1 트랜지스터(M1)가 제n 스캔 신호(S[n])에 응답하여 턴-온될 수 있다. 따라서, 부트스트랩 기간(BS) 동안 제2 트랜지스터들(M2-1, M2-2)의 공통 노드, 제3 트랜지스터들(M3-1, M3-2)의 공통 노드, 및 제9 트랜지스터들(M9-1, M9-2)의 공통 노드에 대응하는 제3 노드(N3)에 고전위 전압을 갖는 제어 전압(VON)이 공급될 수 있다.
또한, 부트스트랩 기간(BS) 동안 제n 캐리 신호(CR[n])에 의해 제11 및 제13 트랜지스터들(M11, M13)이 턴-온되어 제2 노드(N2)에 제2 전원(VSS2)의 전압이 공급될 수 있다.
이 후, 스캔 클럭 신호(SCLK)가 논리 로우 레벨(게이트 오프 전압)을 가지고, 게이트 온 전압을 갖는 제n+1 캐리 신호(CR[n+1])가 제2 입력 단자(IN2)로 공급될 수 있다.
제n+1 캐리 신호(CR[n+1])에 응답하여 제3 트랜지스터들(M3-1, M3-2)이 턴-온되고, 제1 노드(N1)에 제2 전원 (VSS2)의 전압이 공급될 수 있다. 즉, 제1 노드 전압(VN1)이 방전될 수 있다. 여기서, 제2 전원(VSS2)의 전압은 트랜지스터를 턴-오프시키는 소정의 게이트 오프 전압일 수 있다.
또한, 제n+1 캐리 신호(CR[n+1])에 응답하여 제4 트랜지스터(M4)가 턴-온될 수 있다. 제4 트랜지스터(M4)가 턴-온되면 출력 단자(OUT)에 제1 전원(VSS1)의 전압이 공급될 수 있다. 따라서, 제n 스캔 신호(S[n])는 게이트 오프 전압을 갖는다.
이와 같이, 스캔 신호에 응답하여 스테이지(STn)의 제3 노드(N3)에 고전위의 제어 전압(VON)이 공급됨으로써 제1 노드(N1)로부터 이에 연결된 트랜지스터들로의 전류 누설이 최소화될 수 있다.
도 7은 도 5의 스테이지에 포함되는 제1 노드의 전압 변화의 일 예를 나타내는 도면이다.
도 5 내지 도 7을 참조하면, 스테이지의 제1 노드 전압(VN1)은 프리차징 기간(PC)에 제n-1 캐리 신호(CR[n-1])에 의해 프리차징되고, 부트스트랩 기간(BS)에 커패시터(C)에 의해 부스팅될 수 있다.
도 7에 도시되지는 않았으나, 부트스트랩 기간(BS) 후에 제1 노드 전압(VN1)에 소정의 리플이 발생될 수도 있다.
종래의 스테이지에도 상기 트랜지스터들의 공통 노드들(즉, 도 5의 제3 노드(N3))에 전압을 인가하여 누설 전류를 억제하기 위한 시도가 있었다. 예를 들어, 종래의 방식은 제n 스테이지에서 출력되는 캐리 신호 또는 스캔 신호 자체를 다이오드 연결된 트랜지스터를 이용하여 공통 노드들에 공급하거나, 고전위의 정전압을 제1 노드(N1)의 전압으로 제어하여 공통 노드들에 공급한다.
그러나, 캐리 신호 또는 스캔 신호를 다이오드 연결된 트랜지스터를 이용하여 공통 노드들에 공급하는 경우, 다이오드 연결된 트랜지스터에 의한 전압 손실 및 공급 지연이 발생된다. 따라서, 제1 노드(N1)에서의 전류 누설이 크게 발생될 수 있다.
또한, 고전위의 전압을 제1 노드(N1)의 전압으로 제어하여 공통 노드들에 공급하는 경우, 제1 노드(N1)의 전압이 제1 트랜지스터(M1)의 게이트에 공급된다. 이 때, 커패시터(C)에 의해 부스팅된 제1 노드의 전압(N1)이 과도하게 높아지며, 제1 트랜지스터(M1)가 정상적으로 동작하지 않을 우려가 있다.
따라서, 본 발명의 실시예들에 따른 누설 제어부(150)는 스캔 신호를 제1 트랜지스터(M1)의 게이트 전극에 공급하여 고전위 정전압을 공통 노드들에 제공함으로써 상술한 두 가지 문제점들을 모두 해결할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 스테이지는 스캔 신호(S[n])에 응답하여 제어 전압(VON)을 제3 노드(N3)에 공급하는 누설 제어부(150)를 포함함으로써, 전압 손실 및 제1 트랜지스터(M1)의 신뢰성 저하 없이 고전위의 제어 전압(VON)을 빠르게 제3 노드(N3)로 공급할 수 있다. 따라서, 도 7에 도시된 바와 같이, 프리차징 기간(PC) 및 부트스트랩 기간(BS)에서의 누설 전류가 최소화되며, 프리차징 기간(PC) 및 부트스트랩 기간(BS)에서의 제1 노드 전압(VN1)이 종래 기술보다 10% 이상 상승되어 유지될 수 있다. 이에 따라, 스테이지에 포함되는 트랜지스터들의 열화 정도에 무관하게 안정적인 스캔 신호가 출력될 수 있다.
도 8은 도 3의 스캔 구동부에 포함되는 스테이지의 다른 예를 나타내는 회로도이고, 도 9는 도 3의 스캔 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이며, 도 10은 도 3의 스캔 구동부에 포함되는 스테이지의 또 다른 일 예를 나타내는 회로도이다.
도 8 내지 도 10에서는 도 5를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 8 내지 도 10의 스테이지들은 출력부(141) 및/또는 누설 제어부(151, 152)의 구성을 제외하면, 도 5의 스테이지(STn)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 8 내지 도 10을 참조하면, 제n 스테이지(STn_A, STn_B, STn_C)는 제1 입력부(110), 제2 입력부(120), 제1 제어부(130), 출력부(141), 누설 제어부(150, 151, 152), 제2 제어부(160), 및 제3 제어부(170)를 포함할 수 있다.
일 실시예에서, 제n 스테이지(STn)에 포함되는 트랜지스터들은 산화물 반도체 트랜지스터들일 수 있다. 즉, 트랜지스터들의 반도체층(액티브 패턴)은 산화물 반도체로 형성될 수 있다.
일 실시예에서, 도 8 내지 도 10에 도시된 바와 같이, 출력부(141)의 제7 트랜지스터(M7)는 캐리 클럭 출력 단자(CK2)와 캐리 출력 단자(CR) 사이에 접속될 수 있다. 캐리 클럭 출력 단자(CK2)로는 캐리 클럭 신호(CCLK)가 공급될 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)의 전압에 응답하여 캐리 클럭 신호(CCLK)의 파형을 제n 캐리 신호(CR[n])로써 캐리 출력 단자(CR)로 공급할 수 있다.
캐리 클럭 신호(CCLK)는 스캔 클럭 신호(SCLK)와 다른 주기 및 폭을 가질 수 있다. 따라서, 제n 스캔 신호(S[n])와 제n 캐리 신호(CR[n])은 서로 다른 파형으로 출력될 수 있다. 도 8 내지 도 10의 스테이지(STn_A, STn_B, STn_C)는 외부 보상 화소를 포함하는 표시 장치에 적용될 수 있다. 예를 들어, 외부 보상 화소를 포함하는 표시 장치는 표시 기간 동안 화소 행들에 순차적으로 스캔 신호를 공급하는 반면, 블랭크 기간 동안 하나의 화소행만의 열화 센싱을 수행할 수 있다. 여기서, 블랭크 기간 동안 제n 스캔 신호(S[n])와 제n 캐리 신호(CR[n])가 서로 다른 파형으로 출력될 수 있다.
일 실시예에서, 도 9에 도시된 바와 같이, 스테이지(STn_B)에 포함되는 누설 제어부(151)의 제1 트랜지스터(M1)는 제3 입력 단자(IN3) 및 제3 노드(N3) 사이에 접속될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 캐리 출력 단자(CR)에 전기적으로 접속되어 제n 캐리 신호(CR[n])를 수신할 수 있다. 즉, 제1 트랜지스터(M1)는 제n 캐리 신호(CR[n])에 응답하여 제3 노드(N3)에 제어 전압(VON)을 공급할 수 있다.
제n 캐리 신호(CR[n])를 제n+1 스테이지에 공급하기 위해 콘택홀 등의 연결부를 통해 제n 스테이지(STn_B)의 캐리 출력 단자(CR)와 제n+1 스테이지의 제1 입력 단자가 전기적으로 연결된다. 도 9의 실시예는 상기 기 형성된 연결부를 이용하여 캐리 출력 단자(CR)와 제1 트랜지스터(M1)의 게이트 전극을 전기적으로 연결시킬 수 있다. 따라서, 제n 스캔 라인(S[n])과 제1 트랜지스터(M1)의 게이트 전극의 연결을 위한 추가적인 컨택홀 등을 형성할 필요가 없으며, 공정 수율 및 제조 비용 측면에 유리한 효과가 있다.
도 10에 도시된 바와 같이, 스테이지(STn_C)의 제3 입력 단자(IN3)로 스캔 클럭 신호(SCLK)와 동일한 신호가 공급될 수 있다. 예를 들어, 제3 입력 단자(IN3)는 스캔 클럭 단자(CK1)에 상응할 수 있다. 스캔 클럭 신호(SCLK)는 제n 스캔 신호(S[n])와 동기하여 게이트 온 전압을 가질 수 있다.
제1 트랜지스터(M1)는 제n 스캔 신호(S[n])에 응답하여 스캔 클럭 신호(SCLK)의 게이트 온 전압(또는 논리 하이 레벨)을 제3 노드(N3)에 공급할 수 있다. 도 10의 실시예는 도 5의 실시예와 비교하여 제어 전압(VON)을 생성하기 위한 추가적인 전원 제공부의 구성이 제거될 수 있다. 따라서, 제조 비용이 절감될 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 11에서는 도 1을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 11의 표시 장치(1001)는 외부 보상 화소(11) 및 보상부(500)의 구성을 제외하면, 도 1의 표시 장치(1000)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 1 및 도 11을 참조하면, 표시 장치(1000)는 스캔 구동부(100), 화소부(200), 데이터 구동부(300), 및 타이밍 제어부(401)를 포함할 수 있다.
타이밍 제어부(401)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS), 스캔 구동 제어 신호(SCS), 및 보상 구동 제어 신호(CCS)를 생성할 수 있다. 타이밍 제어부(401)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 스캔 구동 제어 신호(SCS)는 스캔 구동부(100)로 공급되며, 보상 구동 제어 신호(CCS)는 보상부(500)로 공급될 수 있다.
보상 구동 제어 신호(CCS)는 화소 센싱 및 열화 보상을 위한 보상부(500)의 구동을 제어할 수 있다.
스캔 구동부(100)는 타이밍 제어부(401)로부터 스캔 구동 제어 신호(SCS)를 수신할 수 있다. 스캔 구동 제어 신호(SCS)를 공급받은 스캔 구동부(100)는 스캔 라인들(SL1 내지 SLi, 단, i는 자연수)로 스캔 신호를 공급하고, 센싱 라인들(SSL1 내지 SSLi)로 센싱 신호를 공급할 수 있다.
화소부(200)는 스캔 라인들(SL1 내지 SLi), 센싱 라인들(SSL1 내지 SSLi), 데이터 라인들(DL1 내지 DLj), 및 리드아웃 라인들(RL1 내지 RLj)과 접속되는 화소(11)들을 구비한다. 화소부(200)는 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)을 공급받을 수 있다.
데이터 구동부(300)는 타이밍 제어부(401)로부터 데이터 구동 제어 신호(DCS)를 공급받을 수 있다. 데이터 구동부(300)는 센싱 기간에는 화소 특성 검출을 위한 데이터 전압을 화소부(200)에 공급할 수 있다. 데이터 구동부(300)는 표시 기간에는 영상 표시를 위한 데이터 전압을 화소부(200)에 공급할 수 있다.
보상부(500)는 리드아웃 라인들(RL1 내지 RLj)로부터 제공되는 센싱 값들에 기초하여 화소(11)들의 열화를 보상하는 보상 값을 생성할 수 있다. 예를 들어, 보상부(500)는 화소에 포함되는 구동 트랜지스터의 문턱 전압 변화, 이동도 변화, 및 유기 발광 다이오드의 특성 변화 등을 검출 및 보상할 수 있다.
일 실시예에서, 센싱 기간 동안 보상부(500)는 리드아웃 라인들(RL1 내지 RLj)을 통해 화소(11)로부터 추출되는 전류 또는 전압을 제공받을 수 있다. 상기 추출되는 전류 또는 전압은 센싱 값에 대응하고, 보상부(500)는 센싱 값의 변화량 등에 기초하여 제1 트랜지스터(T1) 및/또는 유기 발광 다이오드(OLED)의 특성 변화를 검출할 수 있다. 보상부(500)는 상기 검출된 특성 변화에 기초하여 영상 데이터 또는 이에 대응하는 데이터 신호(DATA)를 보상하는 보상 값을 산출할 수 있다. 보상 값은 타이밍 제어부(401) 또는 데이터 구동부(300)에 제공될 수 있다.
표시 기간 동안 보상부(500)는 리드아웃 라인들(RL1 내지 RLj)을 통해 영상 표시를 위한 소정의 기준 전압을 화소부(200)에 공급할 수 있다.
도 12는 도 11의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 12에서는 도 2를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 12의 화소(11)는 제3 트랜지스터(T3)의 구성을 제외하면, 도 2의 화소(10)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 12를 참조하면, 화소(10)는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 스토리지 커패시터(Cst)에 충전된 전압에 대응하는 센싱 전류 또는 유기 발광 다이오드(EL)의 발광을 위한 구동 전류를 생성할 수 있다.
제3 트랜지스터(T3)는 리드아웃 라인(RLk)과 제1 트랜지스터(T1)의 제1 전극(즉, 제11 노드(N11)) 사이에 접속될 수 있다. 제3 트랜지스터(T3)는 센싱 신호(SEN[n])에 응답하여 센싱 전류를 리드아웃 라인(RLk)으로 전달할 수 있다. 센싱 전류는 보상부(500)로 제공될 수 있다. 예를 들어, 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다. 센싱 전류와 센싱을 위한 전압의 관계에 따라 이동도 및 문턱 전압 정보가 산출될 수 있다. 일 실시예에서, 센싱 전류는 전압 형태로 변환되어 보상 동작에 이용될 수도 있다.
도 13은 도 11의 표시 장치에 포함되는 스캔 구동부의 스테이지에 연결되는 단자들의 일 예를 나타내는 도면이다.
도 13에서는 도 3을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 13의 단자들은 클럭 단자들 및 출력 단자들을 제외하면, 도 3의 스테이지와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 3 및 도 13을 참조하면, 스테이지(STn) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 스캔 클럭 입력 단자(CK1), 캐리 클럭 입력 단자(CK2), 센싱 클럭 입력 단자(CK3), 제1 전원 입력 단자(V1), 제2 전원 입력 단자(V2), 캐리 출력 단자(CR), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다.
제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호(CR[n-1])를 수신할 수 있다. 제2 입력 단자(IN2)는 다음 스테이지의 캐리 신호(CR[n+1])를 수신할 수 있다. 제3 입력 단자(IN3)는 제어 전압(VON)을 수신할 수 있다. 캐리 출력 단자(CR)는 캐리 신호(CR[n])를 출력할 수 있다. 제1 전원 입력 단자(V1)는 제1 전원(VSS1)을 공급받고, 제2 전원 입력 단자(V2)는 제2 전원(VSS2)을 공급받을 수 있다.
제1 출력 단자(OUT1)는 스캔 신호(S[n])를 출력할 수 있다. 스캔 신호(S[n])는 이에 대응하는 스캔 라인을 통해 화소(도 12의 11)에 공급될 수 있다.
제2 출력 단자(OUT2)는 센싱 신호(SEN[n])를 출력할 수 있다. 센싱 신호(SEN[n])는 이에 대응하는 센싱 라인을 통해 화소(도 12의 11)에 공급될 수 있다.
스캔 클럭 입력 단자(CK1)는 스캔 신호(S[n]) 출력에 대응하는 스캔 클럭 신호(SCLK)를 수신할 수 있다.
캐리 클럭 입력 단자(CK2)는 캐리 신호(CR[n]) 출력에 대응하는 캐리 클럭 신호(CCLK)를 수신할 수 있다.
센싱 클럭 입력 단자(CK3)는 센싱 신호(SEN[n]) 출력에 대응하는 센싱 클럭 신호(SECLK)를 수신할 수 있다.
일 실시예에서, 소정의 센싱 기간 동안 대응하는 스캔 클럭 신호(SCLK), 캐리 클럭 신호(CCLK), 및 센싱 클럭 신호(SECLK)는 서로 다른 타이밍으로 출력되며, 서로 다른 폭과 주기를 가질 수 있다.
도 14는 도 13의 스테이지의 일 예를 나타내는 회로도이다.
도 14에서는 도 5 및 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 14의 스테이지(STn_D)는 누설 제어부(153) 및 제2 출력부(180)의 구성을 제외하면, 도 5 또는 도 8의 스테이지(STn, STn_A)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5, 도 8, 및 도 14를 참조하면, 제n 스테이지(STn_D)는 제1 입력부(110), 제2 입력부(120), 제1 제어부(130), 제1 출력부(141), 제2 출력부(180), 제2 제어부(160), 제3 제어부(170), 및 누설 제어부(153)를 포함할 수 있다.
제1 입력부(110)는 제1 입력 단자(IN1)로 공급되는 이전 스테이지의 캐리 신호(CR[n-1], 또는 스캔 시작 신호(도 3의 STV))에 응답하여 제1 노드(N1)의 전압을 프리차징할 수 있다. 제2 입력부(120)는 다음 스테이지의 캐리 신호(즉, 제n+1 캐리 신호(CR[n+1]))에 응답하여 제1 노드(N1)의 전압을 방전시킬 수 있다.
제1 제어부(130)는 제n+1 캐리 신호(CR[n+1])에 응답하여 제n 스캔 신호(S[n])를 출력하는 제1 출력 단자(OUT1)의 전압을 방전시킬 수 있다.
제1 출력부(141)는 스캔 클럭 입력 단자(CK1), 캐리 클럭 입력 단자(CK2), 제1 전원 입력 단자(V1), 및 제2 전원 입력 단자(V2)에 접속될 수 있다. 제1 출력부(141)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 응답하여, 스캔 클럭 신호(SCLK)에 대응하는 제n 스캔 신호(S[n])를 제1 출력 단자(OUT1)로 출력하고 캐리 클럭 신호(CCLK)에 대응하는 제n 캐리 신호(CR[n])를 캐리 출력 단자(CR)로 출력할 수 있다. 즉, 스캔 클럭 신호(SCLK) 및 캐리 클럭 신호(CCLK)에 따라 제n 스캔 신호(S[n])의 파형과 제n 캐리 신호(CR[n])의 파형이 서로 독립적으로 결정될 수 있다.
제2 출력부(180)는 센싱 클럭 입력 단자(CK3) 및 제2 전원 입력 단자(V2)에 접속될 수 있다. 제2 출력부(180)는 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압에 응답하여 센싱 클럭 입력 단자(CK3)로 공급되는 센싱 클럭 신호(SECLK)에 대응하는 제n 센싱 신호(SEN[n])를 제2 출력 단자(OUT2)로 출력할 수 있다. 일 실시예에서, 제2 출력부는 제14 및 제15 트랜지스터들(M14, M15)을 포함할 수 있다.
제14 트랜지스터(M14)는 센싱 클럭 입력 단자(CK3)와 제2 출력 단자(OUT2) 사이에 접속될 수 있다. 제14 트랜지스터(M14)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제14 트랜지스터(M14)는 제1 노드(N1)의 전압에 응답하여 제2 출력 단자(OUT2)에 게이트 온 전압을 공급할 수 있다. 예를 들어, 제14 트랜지스터(M14)는 풀-업 버퍼의 기능을 할 수 있다.
제15 트랜지스터(M15)는 제2 출력 단자(OUT2)와 제2 전원 입력 단자(V2) 사이에 접속될 수 있다. 제15 트랜지스터(M15)는 제2 노드(N2)에 접속되는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(M15)는 제2 노드(N2)의 전압에 응답하여 제2 출력 단자(OUT2)에 게이트 오프 전압을 공급할 수 있다. 예를 들어, 제15 트랜지스터(M15)는 제2 출력 단자(OUT2)의 전압을 게이트 오프 전압 레벨(즉, 논리 로우 레벨)로 유지시킬 수 있다.
제2 제어부(160)는 제2 노드(N2)의 전압에 응답하여 제1 노드(N1)의 전압을 소정의 게이트 오프 전압으로 홀드(hold)할 수 있다. 제3 제어부(170)는 스캔 클럭 신호(SCLK)에 응답하여 제2 노드(N2)에 스캔 클럭 신호(SCLK)를 전달하다가 제n 캐리 신호(CR[n])에 응답하여 제2 노드에 게이트 오프 전압을 공급할 수 있다.
누설 제어부(153)는 제n 스캔 신호(S[n]) 및 제n 센싱 신호(SEN[n])에 응답하여 제3 입력 단자(IN3)로 공급되는 제어 전압(VON)을 제1 입력부(110), 제2 입력부(120), 및 제2 제어부(160)에 공급할 수 있다.
누설 제어부(150)는 제3 입력 단자(IN3)와 제3 노드(N3) 사이에 접속되는 제1A 트랜지스터(M1A) 및 제1B 트랜지스터(M1B)를 포함할 수 있다. 제1A 트랜지스터(M1A)는 제n 스캔 신호(S[n])를 수신하는 게이트 전극을 포함할 수 있다. 제1B 트랜지스터(M1B)는 제n 센싱 신호(SEN[n])를 수신하는 게이트 전극을 포함할 수 있다.
제1A 트랜지스터(M1A)는 제n 스캔 신호(S[n])에 응답하여 제어 전압(VON)을 제3 노드(N3)에 공급할 수 있다. 제1B 트랜지스터(M1B)는 제n 센싱 신호(SEN[n])에 응답하여 제어 전압(VON)을 제3 노드(N3)에 공급할 수 있다. 이에 따라, 제n 스캔 신호(S[n]) 및 제n 센싱 신호(SEN[n]) 중 적어도 하나가 게이트 온 전압을 갖는 경우에 제어 전압(VON)이 제3 노드(N3)로 공급될 수 있다. 따라서, 긴 스캔 온 타임(센싱 온 타임) 동안 전류 누설 없이 제1 노드(N1)의 전압이 유지될 수 있다.
도 15는 도 13의 스테이지의 동작의 일 예를 나타내는 파형도이다.
도 12 내지 도 15를 참조하면, 영상을 표시하는 하나의 프레임은 표시 기간(DP) 및 수직 블랭크 기간(VBLANK)을 포함할 수 있다.
표시 기간(DP)은 화소(11)가 데이터 신호에 대응하는 영상을 표시하는 기간이다. 일 실시예에서, 표시 기간(DP) 동안 스캔 클럭 신호(SCLK), 캐리 클럭 신호(CCLK), 및 센싱 클럭 신호(SECLK)는 동일한 타이밍으로 출력될 수 있다. 이에 따라, 제n 스캔 신호(S[n]), 제n 캐리 신호(CR[n]) 및 제n 센싱 신호(SEN[n])가 동시에 게이트 온 전압을 가질 수 있다. 표시 기간(DP) 동안 스캔 신호, 캐리 신호 및 캐리 신호는 화소행들에 순차적으로 공급될 수 있다.
수직 블랭크 기간(VBLANK)은 화소(11)로부터 리드아웃 라인(RLk)을 통해 센싱 값을 추출하는 센싱 기간이다. 일 실시예에서, 수직 블랭크 기간(VBLANK) 동안 제1 트랜지스터(T1)의 이동도가 검출될 수 있다. 다만, 이는 예시적인 것으로서, 센싱 기간 동안 제1 트랜지스터(T1)의 문턱전압 변화량 및/또는 유기 발광 다이오드(OLED)의 특성 변화가 검출될 수도 있다.
수직 블랭크 기간(VBLANK)은 제1 내지 제3 기간(P1, P2, P3)을 포함할 수 있다. 도 15에 도시된 바와 같이, 수직 블랭크 기간(VBLANK) 동안 스캔 클럭 신호(SCLK), 캐리 클럭 신호(CCLK), 및 센싱 클럭 신호(SECLK)의 타이밍이 서로 상이하다. 스캔 클럭 신호(SCLK)는 제1 기간(P1) 및 제3 기간(P3)에 게이트 온 전압을 갖고, 센싱 클럭 신호(SECLK)는 제1 내지 제3 기간(P1, P2, P3) 동안 게이트 온 전압을 유지할 수 있다. 캐리 클럭 신호(CCLK)는 수직 블랭크 기간(VBLANK) 동안 게이트 오프 전압을 갖는다.
일 실시예에서, 수직 블랭크 기간(VBLANK)에서의 센싱 동작은 하나의 화소행에 대해서만 수행되므로, 캐리 신호가 출력되지 않는다. 따라서, 캐리 클럭 신호(CCLK) 및 제n 캐리 신호(CR[n])는 게이트 오프 전압을 유지할 수 있다.
제1 기간(P1)은 센싱을 위한 데이터 신호 입력 기간일 수 있다. 제1 기간 동안 제n 스캔 신호(S[n]) 및 제n 센싱 신호(SEN[n])가 게이트 온 전압을 가질 수 있다.
제2 기간(P2)은 전류 센싱 기간일 수 있다. 즉, 게이트 온 전압을 갖는 제n 센싱 신호(SEN[n])에 의해 센싱된 전류가 리드아웃 라인(RLk)을 통해 보상부(도 11의 500)로 전달될 수 있다.
제3 기간(P3)은 데이터 재기입 기간일 수 있다. 이 때, 제n 스캔 신호(S[n])가 다시 게이트 온 전압을 가질 수 있다. 제n 센싱 신호(SEN[n])가 게이트 온 전압을 유지할 수 있다. 화소(11)에는 현재 프레임의 데이터 신호가 다시 인가될 수 있다. 따라서, 화소(11)는 현재 프레임의 표시 기간(DP)에서 발광하던 휘도로 다시 발광할 수 있다.
이와 같이, 수직 블랭크 기간(VBLANK)에서 제n 스테이지(STn_D)는 200us 이상의 긴 시간 동안 제n 센싱 신호(SEN[n])의 출력을 유지해야 한다. 따라서, 제1 노드(N1)에 충전된 전압 및 부스팅된 전압이 장시간 유지되어야 한다.
본 발명의 실시예들에 따른 제n 스테이지(STn_D)는 제n 스캔 신호(S[n]) 및 제n 센싱 신호(SEN[n])에 응답하여 제3 노드(N3)에 고전위의 제어 전압(VON)을 공급함으로써 제1 노드(N1)로부터 이에 연결된 트랜지스터들로의 전류 누설을 최소화할 수 있다. 또한, 스테이지에 포함되는 트랜지스터들의 열화로 인한 문턱 전압 변화에 강건한 스캔 구동부가 구현될 수 있다. 따라서, 표시 장치의 장시간 사용에도 안정적인 스캔 신호 및 센싱 신호의 출력이 보장되며, 표시 장치의 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 화소 100: 스캔 구동부
110: 제1 입력부 120: 제2 입력부
130: 제1 제어부 140, 141: 출력부
150, 151, 152, 153: 누설 제어부 160: 제2 제어부
170: 제3 제어부 180: 제2 출력부
200: 화소부 300: 데이터 구동부
400, 401: 타이밍 제어부 500: 보상부
1000, 1001: 표시 장치

Claims (25)

  1. 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함하고,
    제n(단, n은 자연수) 스테이지는
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부;
    상기 다음 스테이지의 캐리 신호에 응답하여 제n 스캔 신호를 출력하는 제1 출력 단자의 전압을 제어하는 제1 제어부;
    스캔 클럭 입력 단자, 캐리 클럭 입력 단자, 제1 전원이 공급되는 제1 전원 입력 단자, 및 제2 전원이 공급되는 제2 전원 입력 단자에 접속되며, 상기 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 스캔 클럭 입력 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호 및 상기 캐리 클럭 입력 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 상기 제1 출력 단자 및 캐리 출력 단자로 각각 출력하는 제1 출력부;
    센싱 클럭 입력 단자 및 상기 제2 전원 입력 단자에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 상기 센싱 클럭 입력 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제2 출력 단자로 출력하는 제2 출력부; 및
    상기 제n 스캔 신호 및 상기 제n 센싱 신호에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함하는 것을 특징으로 하는 스캔 구동부.
  2. 제 1 항에 있어서,
    상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및
    상기 스캔 클럭 신호 및 상기 제n 캐리 신호에 응답하여 상기 제2 노드의 전압을 제어하는 제3 제어부를 더 포함하는 것을 특징으로 하는 스캔 구동부.
  3. 제 2 항에 있어서, 상기 제1 및 제2 입력부들, 상기 제1 내지 제3 제어부들, 상기 제1 및 제2 출력부들, 및 상기 누설 제어부는 산화물 반도체 트랜지스터들로 구성되는 것을 특징으로 하는 스캔 구동부.
  4. 제 2 항에 있어서, 상기 누설 제어부는
    상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1A 트랜지스터;
    상기 제3 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 센싱 신호를 수신하는 제1B 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  5. 제 4 항에 있어서, 상기 제어 전압은 상기 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압인 것을 특징으로 하는 스캔 구동부.
  6. 제 4 항에 있어서, 상기 제1 입력부, 상기 제2 입력부, 및 상기 제2 제어부는 각각 서로 직렬로 연결되는 복수의 트랜지스터들을 포함하고,
    상기 제3 노드는 상기 직렬로 연결되는 트랜지스터들 각각의 공통 노드들에 대응하며,
    상기 제1A 트랜지스터 및 상기 제1B 트랜지스터 중 적어도 하나가 상기 제어 전압을 상기 제3 노드에 공급하는 것을 특징으로 하는 스캔 구동부.
  7. 제 4 항에 있어서, 상기 제1 입력부는
    상기 제1 입력 단자와 상기 제1 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 제1 입력 단자에 공통으로 연결되는 복수의 제2 트랜지스터들을 포함하고,
    상기 제2 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속되는 것을 특징으로 하는 스캔 구동부.
  8. 제 4 항에 있어서, 상기 제2 입력부는
    상기 제1 노드와 상기 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 상기 제2 입력 단자에 공통으로 연결되는 복수의 제3 트랜지스터들을 포함하고,
    상기 제3 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속되는 것을 특징으로 하는 스캔 구동부.
  9. 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함하고,
    제n(단, n은 자연수) 스테이지는
    이전 스테이지의 캐리 신호가 공급되는 제1 입력 단자와 제1 노드 사이에 직렬로 접속되며, 게이트 전극들이 상기 제1 입력 단자에 공통으로 연결되는 복수의 제2 트랜지스터들;
    상기 제1 노드와 제2 전원이 공급되는 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 다음 스테이지의 캐리 신호가 공급되는 제2 입력 단자에 공통으로 연결되는 복수의 제3 트랜지스터들;
    스캔 클럭 신호가 공급되는 클럭 입력 단자와 제n 스캔 신호를 출력하는 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제5 트랜지스터;
    상기 제1 출력 단자와 제1 전원이 공급되는 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 제2 노드에 접속되는 제6 트랜지스터; 및
    제어 전압이 공급되는 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1 트랜지스터를 포함하며,
    상기 제2 트랜지스터들의 공통 노드 및 상기 제3 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속되고,
    상기 제어 전압은 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호의 게이트 온 전압보다 높은 정전압인 것을 특징으로 하는 스캔 구동부.
  10. 제 9 항에 있어서, 상기 제어 전압은 상기 제1 노드에서 부스팅된 전압보다 작은 것을 특징으로 하는 스캔 구동부.
  11. 제 9 항에 있어서,
    상기 제1 출력 단자와 상기 제1 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 연결되는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터는 상기 제1 출력 단자의 전압을 상기 제1 전원의 전압으로 방전시키는 것을 특징으로 하는 스캔 구동부.
  12. 제 11 항에 있어서,
    상기 클럭 입력 단자와 제n 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제7 트랜지스터;
    상기 캐리 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및
    상기 제1 노드와 상기 제1 출력 단자 사이에 접속되는 커패시터를 더 포함하는 것을 특징으로 하는 스캔 구동부.
  13. 제 11 항에 있어서,
    상기 제1 노드와 상기 제2 전원 입력 단자 사이에 직렬로 접속되며, 게이트 전극들이 상기 제2 노드에 공통으로 연결되는 복수의 제9 트랜지스터들을 더 포함하고,
    상기 제9 트랜지스터들의 공통 노드는 상기 제3 노드에 전기적으로 접속되는 것을 특징으로 하는 스캔 구동부.
  14. 제 13 항에 있어서,
    상기 클럭 입력 단자와 상기 제2 노드 사이에 접속되는 제10 트랜지스터;
    상기 제2 노드와 상기 제2 전원 입력 단자 사이에 접속되는 제11 트랜지스터;
    상기 클럭 입력 단자와 상기 제1 전원 입력 단자 사이에 직렬로 접속되는 제12 및 제13 트랜지스터들을 포함하고,
    상기 제10 트랜지스터의 게이트 전극은 상기 제12 및 제13 트랜지스터들의 공통 노드에 접속되며,
    상기 제12 트랜지스터의 게이트 전극은 상기 클럭 입력 단자에 접속되고,
    상기 제11 트랜지스터 및 상기 제13 트랜지스터의 게이트 전극들은 제n 캐리 신호를 출력하는 캐리 출력 단자에 공통으로 접속되는 것을 특징으로 하는 스캔 구동부.
  15. 제 13 항에 있어서, 상기 제1 전원 및 상기 제2 전원은 게이트 오프 전압이며,
    상기 제2 전원의 전압 레벨이 상기 제1 전원의 전압 레벨보다 작은 것을 특징으로 하는 스캔 구동부.
  16. 제 13 항에 있어서,
    센싱 클럭 신호가 공급되는 센싱 클럭 입력 단자와 제n 센싱 신호를 출력하는 제2 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제14 트랜지스터; 및
    상기 제2 출력 단자와 상기 제2 전원 입력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제15 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 구동부.
  17. 스캔 신호를 각각 출력하는 복수의 스테이지들을 포함하고,
    제n(단, n은 자연수) 스테이지는
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 제어하는 제2 입력부;
    상기 다음 스테이지의 캐리 신호에 응답하여 제n 스캔 신호를 출력하는 출력 단자의 전압을 제어하는 제1 제어부;
    클럭 입력 단자, 제1 전원이 공급되는 제1 전원 입력 단자 및 제2 전원이 공급되는 제2 전원 입력 단자에 접속되며, 상기 제1 노드의 전압 및 제2 노드의 전압에 응답하여 제n 스캔 신호 및 제n 캐리 신호를 상기 출력 단자 및 캐리 출력 단자로 각각 출력하는 출력부; 및
    상기 제n 스캔 신호 및 상기 제n 캐리 신호 중 하나에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함하며,
    상기 제어 전압은 상기 클럭 입력 단자로 공급되는 스캔 클럭 신호의 게이트 온 전압보다 높은 정전압인 것을 특징으로 하는 스캔 구동부.
  18. 제 17 항에 있어서, 상기 누설 제어부는
    상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 스캔 구동부.
  19. 제 18 항에 있어서, 상기 제어 전압은 상기 제1 노드에서 부스팅된 전압보다 작은 것을 특징으로 하는 스캔 구동부.
  20. 삭제
  21. 제 18 항에 있어서,
    상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및
    상기 클럭 입력 단자로 공급되는 스캔 클럭 신호 및 상기 제n 캐리 신호에 응답하여 상기 제2 노드의 전압을 제어하는 제3 제어부를 더 포함하는 것을 특징으로 하는 스캔 구동부.
  22. 스캔 라인들, 센싱 라인들, 리드아웃 라인들, 및 데이터 라인들에 각각 연결되는 복수의 화소들;
    상기 스캔 라인들 및 상기 센싱 라인들에 각각 스캔 신호 및 센싱 신호를 공급하기 위해 복수의 스테이지들을 포함하는 스캔 구동부;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및
    상기 리드아웃 라인들로부터 제공되는 센싱 값들에 기초하여 상기 화소들의 열화를 보상하는 보상 값을 생성하는 보상부를 포함하며,
    상기 스테이지들 중 제n(단, n은 자연수) 스테이지는
    제1 입력 단자로 공급되는 이전 스테이지의 캐리 신호에 응답하여 제1 노드의 전압을 프리차징(precharging)하는 제1 입력부;
    제2 입력 단자로 공급되는 다음 스테이지의 캐리 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 입력부;
    상기 다음 스테이지의 캐리 신호에 응답하여 제n 스캔 신호를 출력하는 제1 출력 단자의 전압을 방전시키는 제1 제어부;
    스캔 클럭 입력 단자 및 캐리 클럭 입력 단자에 접속되며, 상기 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 스캔 클럭 입력 단자로 공급되는 스캔 클럭 신호에 대응하는 제n 스캔 신호 및 상기 캐리 클럭 입력 단자로 공급되는 캐리 클럭 신호에 대응하는 제n 캐리 신호를 상기 제1 출력 단자 및 캐리 출력 단자로 각각 출력하는 제1 출력부;
    센싱 클럭 입력 단자에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압에 응답하여 상기 센싱 클럭 입력 단자로 공급되는 센싱 클럭 신호에 대응하는 제n 센싱 신호를 제2 출력 단자로 출력하는 제2 출력부; 및
    상기 제n 스캔 신호 및 상기 제n 센싱 신호에 응답하여 제3 입력 단자로 공급되는 제어 전압을 상기 제1 입력부 및 상기 제2 입력부에 공급하는 누설 제어부를 포함하고,
    상기 화소들 및 상기 스캔 구동부는 산화물 반도체 트랜지스터들로 구성되는 것을 특징으로 하는 표시 장치.
  23. 제 22 항에 있어서, 상기 누설 제어부는
    상기 제3 입력 단자와 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 스캔 신호를 수신하는 제1A 트랜지스터;
    상기 제3 입력 단자와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제n 센싱 신호를 수신하는 제1B 트랜지스터를 포함하고,
    상기 누설 제어부는 상기 제1 노드로부터 상기 제1 입력부 및 상기 제2 입력부의 누설 전류를 방지하며,
    상기 제어 전압은 상기 스캔 클럭 신호의 게이트 온 전압 이상이고, 상기 제1 노드에서 부스팅된 전압보다 작은 정전압인 것을 특징으로 하는 표시 장치.
  24. 제 23 항에 있어서, 상기 스캔 클럭 신호, 상기 캐리 클럭 신호, 및 상기 센싱 클럭 신호는 표시 기간에서 동일한 타이밍으로 출력되고, 센싱 기간에서 서로 다른 타이밍으로 출력되는 것을 특징으로 하는 표시 장치.
  25. 제 23 항에 있어서, 상기 제n 스테이지는
    상기 제2 노드의 전압에 응답하여 상기 제1 노드의 전압을 게이트 오프 전압으로 홀드(hold)하는 제2 제어부; 및
    상기 스캔 클럭 신호에 응답하여 상기 제2 노드에 상기 스캔 클럭 신호를 전달하다가 상기 제n 캐리 신호에 응답하여 상기 제2 노드에 게이트 오프 전압을 공급하는 제3 제어부를 더 포함하는 것을 특징으로 하는 표시 장치.
KR1020180097610A 2018-08-21 2018-08-21 스캔 구동부 및 이를 포함하는 표시 장치 KR102522425B1 (ko)

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