KR102523280B1 - 유기발광다이오드 표시장치 및 이의 구동방법 - Google Patents

유기발광다이오드 표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명에 의한 유기발광다이오드 표시장치는 다수의 화소라인들을 포함하는 표시블록 단위로 구분되는 화소 어레이 및 표시블록과 일대일로 대응되고, 각각이 표시블록에 속한 화소들에 게이트신호들을 제공하는 쉬프트레지스터들을 포함한다. 표시블록들 중에서 제1 표시블록에 속하는 제1 내지 제k(k는 4이상의 자연수) 화소라인들을 구동하는 제1 쉬프트레지스터는 제1 내지 제k 게이트신호 스테이지들, 제1 및 제2 블록신호 스테이지를 포함한다. 제1 내지 제k 게이트신호 스테이지들은 각각 제1 내지 제k 화소라인들에 게이트신호들을 공급한다. 제1 블록신호 스테이지는 Q1 노드가 충전된 상태에서 센싱 기간 이전에 제1 블록신호를 생성하고, 제1 블록신호를 제1 내지 제k 게이트신호 스테이지들에 동시에 인가한다. 제2 블록신호 스테이지는 Q1 노드가 충전된 상태에서 센싱 기간 이후에 제2 블록신호를 생성하고, 제2 블록신호를 제1 내지 제k 게이트신호 스테이지들에 동시에 인가한다. 제1 내지 제k 게이트신호 스테이지들 각각의 Q2 노드는 제1 블록신호에 응답하여 동시에 충전되고, 제2 블록신호에 응답하여 동시에 방전된다. 제1 내지 제k 게이트신호 스테이지들은 센싱 기간 동안, 제1 표시블록에 속한 화소들의 구동트랜지스터 문턱전압을 보상하기 위한 센싱용 게이트신호들을 제1 내지 제k 게이트신호 스테이지들에 동시에 공급한다.

Description

유기발광다이오드 표시장치 및 이의 구동방법{Organic Light Emitting Diode Display Device and Driving Method thereof}
본 발명은 유기발광다이오드 표시장치 및 이의 구동방법에 관한 것이다.
평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터 뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다.
이 중에서 유기발광다이오드 표시장치는 응답속도가 빠르고, 발광효율이 높은 휘도를 표현할 수 있으며 시야각이 큰 장점이 있다. 일반적으로 유기발광다이오드 표시장치는 스캔신호에 의해서 턴-온 되는 트랜지스터를 이용하여 데이터전압을 구동트랜지스터의 게이트 전극에 인가하고, 구동트랜지스터에 공급되는 데이터전압을 스토리지 커패시터에 충전한다. 그리고 발광제어신호를 이용하여 스토리지 커패시터에 충전된 데이터전압을 출력함으로써 유기발광다이오드를 발광시킨다. 즉, 유기발광다이오드에 공급되는 전류는 구동트랜지스터의 게이트전극에 인가되는 데이터전압에 의해서 조절된다. 그런데, 제조공정의 특성상 화소들에 형성되는 각각의 구동트랜지스터는 문턱전압(Vth)에 대한 편차가 발생한다. 구동트랜지스터의 문턱전압의 편차에 의해서 유기발광다이오드에 공급되는 전류는 설계된 값과 다른 값이 제공될 수 있고, 이에 따라서 발광하는 휘도가 원하는 값과 달라질 수 있다.
구동트랜지스터의 문턱전압 편차를 보상하기 위해서 여러 가지 방법들이 제안되었다. 그 중 한 가지 방법으로 구동트랜지스터의 게이트-소스 전위를 문턱전압으로 포화시키는 소스 팔로워(source follower) 방식으로 구동 트랜지스터의 게이트-소스 간 전압을 셋팅하는 기술이 제안되고 있다.
소스 팔로워 내부 보상 방식에서는 각 픽셀라인에 할당된 소정 기간(예컨대, 1 수평기간) 동안에 문턱전압 보상 및 픽셀 데이터기입&전자 이동도 보상이 모두 수행되어야 한다. 그런데, 이동도가 낮은 아몰포스 실리콘 기반 또는 산화물 반도체 기반의 TFT를 대상으로 하는 경우에는 상기 소정 기간 내에 문턱전압을 충분히 보상할 수 없어 소스 팔로워 내부 보상 방식을 구현하기 어렵다. 왜냐하면, 문턱전압 보상을 위해 구동 트랜지스터의 소스전위는 구동 트랜지스터의 드레인-소스 간 전류에 의해 상승하는데, 이동도 낮은 TFT를 대상으로 하는 경우에는 드레인-소스 간 전류가 작아 구동 트랜지스터의 소스전위가 천천히 상승되고 그 결과 소스전위가 상기 소정 기간 동안 원하는 레벨(즉, 게이트전위-문턱전압)까지 도달하지 못하기 때문이다. 구동 트랜지스터의 소스전위가 원하는 레벨까지 상승되지 못한 상태에서 문턱전압 보상이 종료되면 보상 성능이 저하된다.
1 픽셀라인을 구동하기 위한 1 수평기간은 1 프레임기간/픽셀라인수(해상도)이므로, 픽셀라인수가 많아지거나 또는 1 프레임기간이 짧아질수록 1 수평기간은 짧아지며, 그 결과 상기와 같은 보상성능 저하 정도는 표시패널의 해상도가 증가하거나 또는 초당 프레임수를 지시하는 프레임주파수가 높아질수록 심화 된다.
본 발명은 구동트랜지스터의 문턱전압 보상 기간을 충분히 확보하여 문턱전압 보상능력을 높일 수 있는 유기발광다이오드 표시장치 및 이의 구동방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 유기발광다이오드 표시장치는 다수의 화소라인들을 포함하는 표시블록 단위로 구분되는 화소 어레이 및 표시블록과 일대일로 대응되고, 각각이 표시블록에 속한 화소들에 게이트신호들을 제공하는 쉬프트레지스터들을 포함한다. 표시블록들 중에서 제1 표시블록에 속하는 제1 내지 제k(k는 4이상의 자연수) 화소라인들을 구동하는 제1 쉬프트레지스터는 제1 내지 제k 게이트신호 스테이지들, 제1 및 제2 블록신호 스테이지를 포함한다. 제1 내지 제k 게이트신호 스테이지들은 각각 제1 내지 제k 화소라인들에 게이트신호들을 공급한다. 제1 블록신호 스테이지는 Q1 노드가 충전된 상태에서 센싱 기간 이전에 제1 블록신호를 생성하고, 제1 블록신호를 제1 내지 제k 게이트신호 스테이지들에 동시에 인가한다. 제2 블록신호 스테이지는 Q1 노드가 충전된 상태에서 센싱 기간 이후에 제2 블록신호를 생성하고, 제2 블록신호를 제1 내지 제k 게이트신호 스테이지들에 동시에 인가한다. 제1 내지 제k 게이트신호 스테이지들 각각의 Q2 노드는 제1 블록신호에 응답하여 동시에 충전되고, 제2 블록신호에 응답하여 동시에 방전된다. 제1 내지 제k 게이트신호 스테이지들은 센싱 기간 동안, 제1 표시블록에 속한 화소들의 구동트랜지스터 문턱전압을 보상하기 위한 센싱용 게이트신호들을 제1 내지 제k 게이트신호 스테이지들에 동시에 공급한다.
본 발명의 유기발광다이오드 표시장치는 복수의 수평라인에 형성되는 구동 트랜지스터들의 문턱전압을 동시에 보상함으로써 문턱전압 보상기간을 충분히 할 수 있다.
도 1은 본 발명에 의한 유기발광다이오드 표시장치의 구성을 나타내는 도면.
도 2는 본 발명에 의한 화소 어레이 구조를 나타내는 모식도.
도 3은 본 발명에 의한 화소의 등가 회로도.
도 4 및 도 5는 본 발명에 의한 구동방법을 나타내는 도면들.
도 6a 내지 도 6d는 본 발명에 의한 구동방법에 따른 화소들의 등가회로도.
도 7은 제1 실시 예에 의한 쉬프트레지스터부의 구조를 나타내는 도면.
도 8은 도 7에서 제1 쉬프트레지스터의 구성을 나타내는 도면.
도 9는 제1 실시 예에 의한 블록신호 스테이지를 나타내는 도면.
도 10은 제1 실시 예에 의한 게이트신호 스테이지를 나타내는 도면.
도 11은 제1 실시 예에 의한 쉬프트레지스터부의 입력과 출력을 나타내는 타이밍도.
도 12은 제2 실시 예에 의한 쉬프트레지스터부의 구조를 나타내는 도면.
도 13은 도 12에서 제1 쉬프트레지스터를 나타내는 도면.
도 14는 제2 실시 예에 의한 블록신호 스테이지를 나타내는 도면.
도 15는 도 12에서 캐리신호 스테이지를 나타내는 도면.
도 16은 제2 실시 예에 의한 게이트신호 스테이지를 나타내는 도면.
도 17은 제2 실시 예에 의한 쉬프트레지스터부의 입력과 출력을 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 블록도이고, 도 2는 표시패널에서 화소 어레이의 연결 구조를 나타내는 모식도이다. 도 3은 도 1에서 제i(i는 4m 이하의 자연수이고, m은 자연수) 수평라인(HLi)에 배열된 화소의 일례를 나타내는 도면이다. 1 개의 표시블록에은 k(k는 자연수) 개의 수평라인을 포함한다.도 1 내지 도 2를 참조하면, 본 발명에 의한 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 스캔 구동부(130,140)를 포함한다.
표시패널(100)은 서브 픽셀들이 형성되는 화소 어레이(100A), 화소 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 화소 어레이(100A)는 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인(HL)을 따라서 복수 개가 배치된다. 화소(P)들은 수평라인(HL)을 따라서 형성되는 스캔라인(SCL) 및 센스라인(SEL)을 통해서 각각 스캔신호(SCAN) 및 센스신호(SENSE)를 제공받는다. 그리고 화소(P)들은 데이터구동부(120)와 연결되는 데이터라인(DL)을 통해서 데이터전압(Vdata)을 제공받는다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터제어신호(DDC) 및 스캔구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트제어신호(GDC)를 생성한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다.
스캔 구동부(130,140)는 레벨 시프터(130) 및 쉬프트레지스터부(140)를 포함한다. 쉬프트레지스터부(140)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어에 의해서 클럭신호들(CLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트레지스터부(140)에 공급한다.
쉬프트레지스터부(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에서 다수의 박막 트랜지스터(이하 TFT) 조합으로 형성된다. 쉬프트레지스터부(140)는 클럭신호들(CLK) 및 스타트신호(VST)에 대응하여 스캔 신호를 시프트하고 출력한다. 제1 내지 제4m 수평라인(HL1~HLm)을 스캔하기 위해서, 쉬프트레지스터부(140)는 제1 내지 제m 쉬프트레지스터(140[1]~140[m])을 포함한다. 각각의 스테이지 블록은 복수 개의 수평라인(HL)에 각각 제공되는 스캔신호 및 발광제어신호를 출력한다. 도 1은 하나의 쉬프트레지스터(140)이 4개의 수평라인을 포함하는 실시 예를 나타내고 있지만, 하나의 쉬프트레지스터(140)이 담당하는 수평라인은 2개 이상의 복수 개가 될 수 있다.
각각의 화소(P)들은 유기발광다이오드(OLED), 구동트랜지스터(DT), 제1 및 제2 트랜지스터(ST1,ST2) 및 스토리지 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광다이오드(OLED)의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함한다. 유기발광다이오드(OLED)의 애노드전극은 구동트랜지스터(DT)의 소스전극에 접속되고, 캐소드전극은 접지단(VSS)에 연결된다.
구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류(Ioled)를 제어한다. 구동 트랜지스터(DT)는 게이트 노드(N1)에 접속된 게이트전극, 고전위 픽셀 구동전압단(EVDD)에 접속된 드레인전극, 및 소스 노드(N2)에 접속된 소스전극을 구비한다.
스토리지 커패시터(Cst)는 게이트 노드(N1)와 소스 노드(N2) 사이에 접속되어서, 데이터라인(DL)으로부터 제공받는 데이터전압을 한 프레임 동안 유지한다.
제1 트랜지스터(ST1)는 스캔신호(SCAN)에 따라 스위칭되어, 구동 트랜지스터(DT)의 게이트 노드(N1) 전위를 제어한다. 제1 트랜지스터(ST1)는 스캔라인(SCL)에 접속된 게이트전극, 데이터라인(DL)에 접속된 드레인전극, 및 게이트 노드(N1)에 접속된 소스전극을 구비한다.
제2 트랜지스터(ST2)는 센스신호(SENSE)에 따라 스위칭되어, 구동 트랜지스터(DT)의 소스 노드(N2) 전위를 제어한다. 제2 트랜지스터(ST2)의 게이트전극은 센스라인(SEL)에 접속되고, 제2 트랜지스터(ST2)의 소스전극은 소스 노드(N2)에 접속되며, 제2 트랜지스터(ST2)의 드레인전극은 초기화전압(Vinit)의 입력단에 접속된다. 여기서, 초기화전압(Vinit)은 데이터 구동회로(12)로부터 공급될 수도 있고, 또한 별도의 전원회로(미도시)로부터 공급될 수도 있다.
도 4는 본 발명의 실시 예에 의한 유기발광다이오드 표시장치의 구동방법을 나타내는 도면이다. 본 발명의 실시 예에 의한 구동방법은 제1 표시블록(BLK1)의 화소라인들(L#1~L#n)을 대상으로 구동 트랜지스터(DT)의 문턱전압을 동시에 보상한 후, 이 제1 표시블록(BLK1)에서 화소라인 단위로 구동 트랜지스터(DT)의 전자이동도를 순차적으로 보상한다.
이어서, 본 발명은 제2 표시블록(BLK2)의 화소라인들(L#1~L#n)을 대상으로 구동 트랜지스터의 문턱전압을 동시에 보상한 후, 이 제2 표시블록(BLK2)에서 화소라인 단위로 구동 트랜지스터의 전자이동도를 순차적으로 보상한다.
도 4에는 각 표시블록에서, 구동 트랜지스터의 문턱전압이 동시에 보상되는 기간이 "D1"으로 표기되어 있으며, 문턱전압 보상후 픽셀데이터 기입 직전까지의 기간을 지시하는 픽셀 라인별 플로팅 기간들 중 가장 짧은 것이 "D2"로 표기되어 있다. 비 중첩적으로 보상 동작이 수행되므로, 하부 표시블록의 "D1"은 이웃한 상부 표시블록에서 "D2" 이후에 픽셀데이터 기입이 순차적으로 모두 완료된 이후에 시간적으로 위치한다.
도 5는 1 프레임 기간 내에서 특정 수평라인에 대한 구동 트랜지스터의 게이트전위 및 소스전위 변화를 보여준다. 그리고, 도 6a 내지 도 6d는 특정 수평라인에 포함된 화소의 동작 상태를 순차적으로 보여준다.
도 5를 참조하면, 서로 이웃한 i번째 표시블록(BLKi)과 (i+1)번째 표시블록(BLK[i+1])에 대한 일부 구동 신호들이 나타나 있다. 초기화 기간(TP1) 및 문턱전압 보상기간(TP2) 동안에는 센싱용 게이트신호들이 각 표시블록(BLK)에 동시에 공급된다. 센싱용 게이트신호는 초기화 기간(TP1)에 인가되는 센스신호(SENSE) 및 초기화기간(TP1)부터 문턱전압 보상기간(TP2)까지 인가되는 스캔신호(SCAN)를 포함한다. i번째 표시블록(BLKi)을 중심으로 설명하면, 3개의 수평라인들(L#n-2,L#n-1,L#n)에 대한 스캔신호들(SCAN 1[i], SCAN2[i], SCAN3[i])은 각각 제1 펄스(P1)와 제2 펄스(P2)를 포함하여 멀티 펄스 형태로 인가되며, 3개의 수평라인들(L#n-2,L#n-1,L#n)에 대한 센스신호들(SENSE 1[i], SENSE2[i], SENSE3[i])은 각각 단일 펄스 형태로 인가된다. 스캔신호들(SCAN 1[i], SCAN2[i], SCAN3[i])의 제1 펄스(P1)는 서로 동시에 인가되며, 센스신호들(SENSE 1[i], SENSE2[i], SENSE3[i])도 서로 동시에 인가된다. 반면, 스캔신호들(SCAN 1[i], SCAN2[i], SCAN3[i])의 제2 펄스(P2)는 라인 순차 방식에 따라 순차적으로 인가된다.
이 경우, 스캔신호들(SCAN 1[i], SCAN2[i], SCAN3[i])의 제1 펄스들(P1)에 공통 대응하여 데이터신호 공급라인에는 옵셋전압(Vofs)이 인가되며, 스캔신호들(SCAN 1[i], SCAN2[i], SCAN3[i])의 제2 펄스들(P2)에 순차 대응하여 데이터신호 공급라인에는 화상표시용 계조전압(Vdata)이 인가된다.
도 5와 함께 도 6a 내지 도 6d를 참조하여, n번째 수평라인(L#n)에 포함된 화소(P)의 동작 상태를 순차적으로 설명하면 다음과 같다.
본 발명의 픽셀 구동은 도 5에서와 같이 초기화 기간(TP1), 문턱전압 보상기간(TP2), 전자이동도 보상기간(TP3), 발광 기간(TP4) 순으로 진행된다.
도 6a의 초기화 기간(TP1)에서, 제1 트랜지스터(ST1)는 스캔신호(SCAN)의 제1 펄스(P1)에 따라 온 스위칭되어 게이트 노드(N1)에 옵셋 전압(Vofs)을 인가하고, 제2 트랜지스터(ST2)는 센스신호(SENSE)에 따라 온 스위칭되어 소스 노드(N2)에 초기화 전압(Vinit)을 인가한다. 여기서, 옵셋 전압(Vofs)은 초기화 전압(Vinit)에 비해 문턱전압 이상으로 높게 설정된다. 따라서, 구동 트랜지스터(DT)는 게이트-소스 간 전압이 문턱전압보다 높아지므로 턴 온 된다.
이어서, 도 6b의 문턱전압 보상기간(TP2) 동안 온 스위칭 상태로 유지되는 제1 트랜지스터(ST1)에 의해 구동 트랜지스터(DT)의 게이트전위(VN1)는 옵셋 전압(Vofs)으로 유지된다. 이때, 제2 트랜지스터(ST2)는 센스신호(SENSE)에 따라 오프 스위칭되며, 그 결과 구동 트랜지스터(DT)의 소스전위(VN2)는 구동 트랜지스터(DT)의 드레인-소스 간에 흐르는 전류(Ids)에 의해 초기화 전압(Vinit)으로부터 점차 상승하되, 구동 트랜지스터(DT)의 게이트-소스 간 전압이 문턱전압(Vth)이 될 때까지 상승한다. 이렇게 보상된 구동 트랜지스터(DT)의 문턱전압(Vth)은 스토리지 커패시터(Cst)에 저장된다. 본 발명에 따르면, 블록별 동시 보상을 통해 1 프레임 기간 내에서 문턱전압 보상기간(TP2)이 충분히 확보될 수 있어, 문턱전압에 대한 보상의 정확도가 향상된다. 문턱전압 보상기간(TP2)에서, 구동트랜지스터(DT)의 문턱전압(Vth)을 검출하기 위한 과정에 이용되는 소스팔로잉(source follwing) 방식에는 긴 시간이 소요된다. 종래에는 각 화소라인에 배치된 화소(P)들의 구동트랜지스터(DT)의 문턱전압을 순차적으로 센싱하였기 때문에 더욱더 긴 시간이 소요되었다. 따라서, 종래에는 각 화소라인의 문턱전압 보상기간에 할당되는 시간이 부족하여 문턱전압 보상이 원할하지 않거나 1 프레임 기간 내에서 불가능하였다. 이에 반해서, 본 발명은 다수의 화소라인에 배열되는 구동트랜지스터(DT)의 문턱전압을 동시에 보상하기 때문에, 문턱전압 보상기간(TP2)에 충분한 시간을 할애할 수 있어서, 문턱전압 보상을 효율적으로 할 수 있다.
이어서, 도 6c의 전자이동도 보상기간(TP3)에서는 소정의 플로팅기간을 거친 후, 제1 트랜지스터(ST1)가 스캔신호(SCAN)의 제2 펄스(P2)에 따라 온 스위칭되어 화상표시용 계조전압(Vdata)을 게이트 노드(N1)에 인가하여 구동 트랜지스터(DT)의 게이트전위(VN1)를 높인다. 그러면, 구동 트랜지스터(DT)의 전자이동도 특성에 따라 구동 트랜지스터(DT)의 소스전위(VN2)도 상승되며, 결국 스토리지 커패시터(Cst)에는 화상표시용 계조전압(Vdata)과 문턱전압(Vth)의 합에서 전자이동도 특성에 따른 전압변화량(ㅿVμ)을 뺀 전압(Vdata+Vth-ㅿVμ)이 저장되게 된다. 이를 통해 구동 트랜지스터(DT)의 전자이동도는 보상된다.
이어서, 도 6d의 발광 기간(TP4)에서는 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2)가 모두 오프 스위칭되고, 구동 트랜지스터(DT)는 전자이동도 보상기간(TP3)에서 스토리지 커패시터(Cst)에 저장된 전압 레벨(Vdata+Vth-ㅿVμ)에 의해 동작하여, 문턱전압(Vth) 및 전자이동도(μ)가 보상된 구동전류(Ioled)를 유기발광다이오드(OLED)에 인가한다.
전술한 구동방법을 위한 표시블록 단위의 스캔신호(SCAN) 및 센스신호(SENSE)를 출력하기 위한 쉬프트레지스터부를 살펴보면 다음과 같다.
도 7은 제1 실시 예에 따른 쉬프트레지스터부를 나타내는 도면이고, 도 8은 도 7에서 제1 쉬프트레지스터를 나타내는 도면이다. 도 9는 블록신호 스테이지를 나타내는 도면이고, 도 10은 게이트신호 스테이지를 나타내는 도면이다.
도 7 내지 도 10을 참조하여, 제1 실시 예에 의한 쉬프트레지스터부(140)를 살펴보면 다음과 같다.
제1 실시 예에 의한 쉬프트레지스터부(140)는 제1 내지 제m 쉬프트레지스터(140[1]~140[m])을 포함한다. 제i(i는 m이하의 자연수) 쉬프트레지스터(140[i])는 제1 내지 제3 블록신호 스테이지(BSTG1[i]~BSTG3[i]) 및 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)을 포함한다. 이하, 본 명세서에서 제1 쉬프트레지스터(1401)에 포함되는 제1 내지 제3 블록신호 스테이지(BSTG1~BSTG3) 및 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)을 중심으로 설명하기로 하고, 편의상 제1 쉬프트레지스터에 포함된 것을 나타내는 도면부호([1])는 생략하기로 한다.
제1 내지 제3 블록신호 스테이지(BSTG1~BSTG3)는 각각 제1 내지 제3 블록신호(Bout1~Bout3)를 생성하고, 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)들은 제1 내지 제3 블록신호(Bout1~Bout3)를 입력받아서 블록구동 기간(BLOCK_T) 내에서 동시 구동을 한다. 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)는 블록구동 기간(BLOCK_T) 내에서는 동시구동을 하고, 블록구동 기간(BLOCK_T) 이후에는 순차 구동을 하여, 각 화소라인들에 배열된 화소들을 순차적으로 발광시킨다.
제1 블록신호(Bout1)는 블록구동 기간(BLOCK_T)의 초기에서, 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)에 동시에 인가된다. 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)은 제1 블록신호(Bout1)를 입력받아서 동시에 세팅된다. 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)의 Q2 노드는 제1 블록신호(1)에 응답하여 충전되고, 이에 따라서 게이트신호 풀업 트랜지스터이 턴-온 될 수 있는 준비상태가 되도록 세팅된다.
제2 블록신호(Bout2)는 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)이 동시구동을 한 이후에, 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)에 동시에 인가된다. 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)은 제2 블록신호(Bout2)에 응답하여 리셋된다. 즉, 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)의 Q2 노드는 방전된다.
제3 블록신호(Bout3)는 제2 블록신호(Bout2) 이후에 출력되고, 제1 및 제2 게이트신호 스테이지들(GSTG1,GSTG2)에 인가된다. 제1 및 제2 게이트신호 스테이지들(GSTG1,GSTG2)은 제3 블록신호(Bout3)에 응답하여 세팅되어서, 블록구동 기간(BLOCK_T)이 종료된 이후에 입력받는 스캔클럭 및 센스클럭에 대응하여 스캔신호 및 센스신호를 순차적으로 출력한다.
도 9는 블록신호 스테이지를 나타내는 도면이고, 도 10은 게이트신호 스테이지를 나타내는 도면이다. 도 11은 블록신호 스테이지 및 게이트신호 스테이지의 입력과 출력을 나타내는 타이밍도이다.
도 9를 참조하면, 제i 쉬프트레지스터(140[i])의 블록신호 스테이지(BSTGi)는 블록클럭(BCLK1)을 입력받아서, 블록클럭(BCLK1)의 타이밍에 대응하는 블록신호(Bouti)를 생성한다. 제i 블록신호(Bouti)는 제(i+2) 블록신호 스테이지(BSTG[i-2])의 스타트신호로 이용되고, 제i 쉬프트레지스터(140[i])에 포함되는 게이트신호 스테이지(GSTG)의 스타트신호로 이용된다.
제i 블록신호 스테이지(BSTGi)는 제1 내지 제9 트랜지스터(T1~T9)를 포함한다.
블록신호 스타트 제어부(T1)(이하 제1 트랜지스터)는 게이트전극이 스타트신호 입력단에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제1 Q노드(Q1)에 연결되는 트랜지스터로 구현될 수 있다. 제1 트랜지스터(T1)는 스타트신호를 입력받아서 제1 Q노드(Q1)를 충전한다.
블록신호 리셋 제어부는 제2a 및 제2b 트랜지스터(T2a,T2b)를 포함한다. 제2a 트랜지스터(T2a)는 게이트전극이 제(i+2) 블록신호(BOUT[i+2]) 출력단에 연결되고, 제1 전극이 제1 Q노드(Q1)에 연결되며, 제2 전극이 제1 QH 노드(QH1)에 연결된다. 제2b 트랜지스터(T2b)는 게이트전극이 제(i+2) 블록신호(BOUT[i+2]) 출력단에 연결되고, 제1 전극이 제1 QH노드(QH1)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 블록신호 리셋 제어부(T2a,T2b)는 후단 블록신호(BOUT[i+2])를 입력받아서 턴-온되어, Q1 노드를 저전위전압으로 방전시킨다.
제3 트랜지스터(T3)는 게이트전극이 제1 Q노드(Q1)에 연결되며, 제1 전극이 고전위전압(GVDD) 단자에 연결되고, 제2 전극이 제1 QH노드(QH1)에 연결된다. 제3 트랜지스터(T3)는 제1 Q노드(Q1)가 충전되는 동안에 제1 QH노드(QH1)의 전위를 충전한다. 그 결과, 제3 트랜지스터(T3)는 제1 Q노드(Q1)가 충전되어 있는 상태에서는 제2a 트랜지스터(T2a) 및 제4a 트랜지스터(T4a)의 게이트-소스 전압 차이(Vgs)를 문턱전압 이하로 유지시켜서, 제2a 트랜지스터(T2a) 및 제4a 트랜지스터(T4a)가 동작되지 않도록 한다.
제4a 트랜지스터(T4a)는 게이트전극이 제1 QB노드(QB1)에 연결되고, 제1 전극이 제1 Q노드(Q1)에 연결되며, 제2 전극이 제1 QH노드(QH1)에 연결된다. 제4b 트랜지스터(T4b)는 게이트전극이 제1 QB노드(QB1)에 연결되고, 제1 전극이 제1 QH노드(QH1)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다.
제(i+2) 블록신호(BOUT[i+2]) 출력단은 제i 블록신호(BOUTi)가 출력되기 이전까지 저전위전압(GVSS)을 유지하고 있기 때문에, 제i 블록신호 스테이지(B_SRI)의 제2a 및 제2b 트랜지스터(T2a,T2b)는 게이트전압이 저전위전압(GVSS)을 유지한다. 그리고 제1 Q노드(Q1)가 충전되는 동안에 제1 QB노드(QB1)의 전위는 저전위전압(GVSS)을 유지하기 때문에, 제4a 및 제4b 트랜지스터(T4a,T4b)의 게이트전압은 저전위전압(GVSS)을 유지한다.
즉, 제1 Q노드(Q1)가 충전되는 동안에, 제 2a 트랜지스터(T2a)와 제4a 트랜지스터(T4a)의 게이트 소스 전위는 네거티브 바이어스 (negative bias)가 된다. 또한, 제2b 트랜지스터(T2b) 및 제4b 트랜지스터(T4b)의 Leakage Current는 제3 트랜지스터(T3)이 QH 노드를 통하여 충전해준다. 일례로, 저전위전압(GVSS)이 -12V이고, 제1 Q노드(Q1)가 24V로 충전되어 있다면, 제2a 트랜지스터와 제4a 트랜지스터(T2a,T4a)의 게이트-소스 전위는 -36V의 전위가 된다. 이처럼 제2a 트랜지스터(T2a)와 제4a 트랜지스터(T4a)의 게이트-소스 전위는 0V의 전위에 대비하여 비교적 큰 값의 네거티브 바이어스 상태가 되기 때문에, 트랜지스터의 문턱전압이 제로 바이어스(0V bias) 상태에서 네거티브로 쉬프트된다고 할지라도 제2a 트랜지스터(T2a)와 제4a 트랜지스터(T4a)는 동작하지 않는다. 또한 제2b 트랜지스터(T2b) 및 제4b 트랜지스터(T4b)의 게이트 및 소스 단자 사이의 전압(Vgs)는 0이 될 수 있고, 이들의 누설 전류는 제3 트랜지스터(T3)에 의해 공급되는 고전위전원이 QH에 공급됨으로써 보강될 수 있고, 제2b 트랜지스터(T2b) 및 제4b 트랜지스터(T4b)의 누설 전류 보강에 따라 QH 노드의 전압이 유지될 수 있다
제5 트랜지스터(T5)는 게이트전극이 제7a 트랜지스터(T7a)의 제2 전극에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제1 QB노드(QB1)에 연결된다. 제5 트랜지스터(T5)는 인버터 구조를 형성하는 제7a 및 제7b 트랜지스터(T7a,T7b)의 출력에 따라서 동작하고, 턴-온 상태에서 제1 QB노드(QB1)를 충전한다.
제6 트랜지스터(T6)는 게이트전극이 제1 Q노드(Q1)에 연결되고, 제1 전극이 제1 QB노드에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제6 트랜지스터(T6)는 제1 Q노드(Q1)가 충전되었을 때에 제1 QB노드(QB1)를 방전하여, 제1 풀업 트랜지스터(T8)가 동작하는 것을 억제한다.
제7a 트랜지스터(T7a)는 게이트전극 및 제1 전극이 고전위전압(GVDD) 단자에 연결되고, 제2 전극이 제7b 트랜지스터(T7b)의 제2 전극에 연결된다. 제7b 트랜지스터(T7b)는 게이트전극이 제1 Q노드(Q1)에 연결되고, 제1 전극이 저전위전압(GVSS) 입력단에 연결되고, 제2 전극이 제7a 트랜지스터(T7a)의 제2 전극에 연결된다. 제7a 및 제7b 트랜지스터(T7a,T7b)는 인버터 구조로 형성되고, 고전위전압(GVDD) 또는 저전위전압(GVSS)을 출력한다. 제1 Q노드(Q1)가 충전되었을 때에 제7b 트랜지스터(T7b)는 저전위전압(GVSS)을 출력하고, 제1 Q노드(Q1)가 저전위일 때에 제7a 트랜지스터(T7a)는 고전위전압(GVDD)을 출력한다. 결국, 제7a 및 제7b 트랜지스터(T7a,T7b)는 제1 Q노드(Q1)가 충전되었을 때에 제5 트랜지스터(T5)를 턴-오프시키고, 제1 Q노드(Q1)가 저전위일 경우에 제5 트랜지스터(T5)를 동작시킨다.
블록신호 풀업 트랜지스터(T8, 이하 제8 트랜지스터)는 게이트전극이 제1 Q노드(Q1)에 연결되고, 제1 전극이 블록클럭(BCLK1) 단자에 연결되며, 제2 전극이 블록신호 출력단에 연결된다. 제8 트랜지스터(T8)는 블록클럭(BCLK1)의 타이밍에 대응하는 블록신호(BOUTi)를 블록신호 출력단(N11)을 통해서 출력한다.
풀다운 트랜지스터(T9, 이하 제9 트랜지스터)는 게이트전극이 제1 QB노드(QB1)에 연결되고, 제1 전극이 제1 출력단에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제1 풀다운 트랜지스터(T9)는 제1 QB노드(QB1)가 충전되었을 때에, 블록신호 출력단을 방전시킨다.
도 10을 참조하면, 게이트신호 스테이지(GSTGI)는 제101a 내지 제113 트랜지스터를 포함한다.
제1 게이트신호 스타트 제어부(TB101)(이하 B101 트랜지스터) 및 제2 게이트신호 스타트 제어부(T101a, T101b)(이하, 제101a 트랜지스터, 제101b 트랜지스터)는 게이트 전극의 전압에 대응하여 제2 Q노드(Q2)를 충전한다.
제101a 내지 제101b 트랜지스터(T101a~T101b)는 스타트신호와 제1 리셋클럭(CLKR)이 동기될 때 제2 Q노드(Q2)를 충전하는 Q노드(Q1) 충전소자이다. 101a 트랜지스터(T101a)는 게이트전극이 스타트신호 입력단에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제101b 트랜지스터(T101b)의 제1 전극에 연결된다. 제101b 트랜지스터(T101b)는 게이트전극이 제1 리셋클럭(CLKR1) 입력단에 연결되고, 제1 전극이 제101a 트랜지스터(T101a)의 제2 전극에 연결되며, 제2 전극이 제2 Q노드(Q2)에 연결된다. 스타트신호 입력단은 스타트신호(STV) 또는 제(i-2) 캐리신호(CARRY[i-2])를 입력받는다.
블록구동 기간(BLOCK_T)에서, 게이트신호 스테이지들(GSTG)은 제2 게이트신호 스타트 제어부(T101a, T101b) 및 제2 게이트신호 리셋 제어부(T102a,T102b)가 동시에 구동되기 때문에 출력이 저하될 수 있다. 이를 방지하기 위해서, 게이트신호 스테이지들(GSTG)의 제101b 트랜지스터(T101b)는 리셋클럭(CLKR)을 입력받고, 리셋클럭(CLKR)에 동기되는 구간에 한해서 구동된다.
제B101 트랜지스터(TB101)는 게이트전극이 블록신호(BOUTi)를 입력받고, 제1 전극이 고전위전압(GVDD) 입력단자에 연결되며, 제2 전극이 제1 Q노드(Q1)에 연결된다. 제101c 트랜지스터(TB101)는 블록신호(BOUTi)를 입력받을 때 제1 Q노드(Q1)를 충전한다.
제1 게이트신호 리셋 제어부(TB102a,TB102b)(이하, 제B102a 및 제B102b 트랜지스터) 및 제2 게이트신호 리셋 제어부(T102a~T102c)(이하, 제102a 내지 제102c 트랜지스터)는 게이트전극에 대응하여 제2 Q노드(Q2)의 전위를 방전시킨다.
제102a 트랜지스터(T102a)는 게이트전극이 제(i+2) 블록신호(BOUT[i+2]) 출력단에 연결되고, 제1 전극이 제102c 트랜지스터(T102c)의 제2 전극에 연결되며, 제2 전극이 제2 Qh 노드(Q2)에 연결된다. 제102b 트랜지스터(T102b)는 게이트전극이 제(i+2) 블록신호(BOUT[i+2]) 출력단에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제102c 트랜지스터(T102c)는 게이트 전극이 제1 클럭(CLKR1) 입력단에 연결되고, 제1 전극이 제2 Q노드(Q2)에 연결되며, 제2 전극이 제102a 트랜지스터(T102a)의 제1 전극에 연결된다. 제B102a 트랜지스터(TB102a)는 게이트전극이 후단 블록신호 출력단에 연결되고, 제1 전극이 제2 QB노드(QB2)에 연결되며, 제2 전극이 제2 QH노드(QH2)에 연결된다. 제B102b 트랜지스터(TB102b)는 게이트전극이 후단 블록신호 출력단에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다.
제101b 트랜지스터(T101b) 및 제102c 트랜지스터(T102c)는 각각 Q2 노드의 충전 타이밍과 방전 타이밍을 한정한다. 제1 실시 예의 게이트신호 스테이지(GSTG)는 스캔클럭(SCLK)을 이용하여 캐리신호(CARRY)를 생성하기 때문에, Q2 노드가 충전되는 구간에서 Q2 노드를 방전시키기 위한 캐리신호(CARRY)가 제2 리셋 제어부(T102a, T102b)에 인가될 수 있다. 제101b 트랜지스터(T101b) 및 제102c 트랜지스터(T102c)는 스캔클럭과는 다른 타이밍을 갖는 리셋클럭(CLKR)에 의해서 턴-온되어 스타트 제어부와 리셋 제어부가 동시에 동작하는 것을 방지한다.
제103 트랜지스터(T103)는 게이트전극이 제2 Q노드(Q2)에 연결되며, 제1 전극이 고전위전압(GVDD) 단자에 연결되고, 제2 전극이 제2 QH노드(QH2)에 연결된다. 제103 트랜지스터(T103)는 제2 Q노드(Q2)가 충전되는 동안에 제2 QH노드(QH2)의 전위를 충전한다. 그 결과 제103 트랜지스터(T103)SMS 제2 Q노드(Q2)가 충전되어 있는 상태에서는 제102a 트랜지스터(T102a) 및 제B102a 트랜지스터(TB102a)가 동작하지 않도록 제어한다.
제104a 트랜지스터(T104a)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 제2 Q노드(Q2)에 연결되며, 제2 전극이 제2 QH노드(QH2)에 연결된다. 제104b 트랜지스터(T104b)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다.
제102a 및 제102b 트랜지스터(T102a,T102b)와 제104a 및 제104b 트랜지스터(T104a,T104b)는 제1 Q노드(Q1)가 충전된 상태일 때에 제1 Q노드(Q1)의 전압이 방전되는 것을 방지한다.
제1 Q노드(Q1)가 충전되는 동안에, 제102a 및 제102b 트랜지스터(T102a,T102b)와 제104a 및 제104b 트랜지스터(T104a,T104b)의 게이트-소스 전위는 네거티브 바이어스(negative bias)가 된다. 일례로, 저전위전압(GVSS)이 -12V이고, 제1 Q노드(Q1)가 24V로 충전되어 있다면, 제102a 및 제102b 트랜지스터와 제104a 및 제104b 트랜지스터의 게이트-소스 전위는 -36V의 전위가 된다. 이처럼 제102a 및 제102b 트랜지스터와 제104a 및 제104b 트랜지스터의 게이트-소스 전위는 0V의 전위에 대비하여 비교적 큰 값의 네거티브 바이어스 상태가 되기 때문에, 트랜지스터의 문턱전압이 제로 바이어스(0V bias) 상태에서 네거티브로 쉬프트된다고 할지라도 제102a 및 제102b 트랜지스터(T102a,T102b)와 제104a 및 제104b 트랜지스터(T104a,T104b)는 동작하지 않는다.
제105 트랜지스터(T105)는 게이트전극이 제107a 트랜지스터(T107a)의 제2 전극에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제2 QB노드(QB2)에 연결된다. 제105 트랜지스터(T105)는 인버터 구조를 형성하는 제107a 및 제107b 트랜지스터(T107b)의 출력에 따라서 동작하고, 턴-온 상태에서 제2 QB노드(QB2)를 충전한다.
제106 트랜지스터(T106)는 게이트전극이 제2 Q노드(Q2)에 연결되고, 제1 전극이 제2 QB노드(QB2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제106 트랜지스터(T106)는 제2 Q노드(Q2)가 충전되었을 때에 제2 QB노드(QB2)를 방전하여, 제1 풀업 트랜지스터(T108)가 동작하는 것을 억제한다.
제107a 트랜지스터(T107a)는 게이트전극 및 제1 전극이 고전위전압(GVDD) 단자에 연결되고, 제2 전극이 제107b 트랜지스터(T107b)의 제2 전극에 연결된다. 제107b 트랜지스터(T107b)는 게이트전극 및 제1 전극이 제2 Q노드(Q2)에 연결되고, 제2 전극이 제107a 트랜지스터(T107a)의 제2 전극에 연결된다. 제107a 및 제107b 트랜지스터(T107a, T107b)는 인버터 구조로 형성되고, 고전위전압(GVDD) 입력단의 전압 또는 저전위전압(GVSS)을 출력한다. 제2 Q노드(Q2)가 충전되었을 때에 제107b 트랜지스터(T107b)는 저전위전압(GVSS)을 출력하고, 제2 Q노드(Q2)가 저전위일 때에 제107a 트랜지스터(T107a)는 고전위전압(GVDD)을 출력한다. 결국, 제107a 및 제107b 트랜지스터(T107a,T107b)는 제2 Q노드(Q2)가 충전되었을 때에 제5 트랜지스터(T5)를 턴-오프시키고, 제2 Q노드(Q2)가 저전위일 경우에 제5 트랜지스터(T105)를 동작시킨다.
제1 풀업 트랜지스터(T108) 는 게이트전극이 제2 Q노드(Q2)에 연결되고, 제1 전극이 스캔클럭(SCCLK1) 입력단자에 연결되며, 제2 전극이 캐리 출력단에 연결된다. 제108 트랜지스터(T8)는 스캔클럭(SCCLK1)의 타이밍에 대응하는 캐리신호(CARRY)를 캐리 출력단을 통해서 출력한다.
1 풀다운 트랜지스터(T109) 는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 캐리 출력단(N21)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제1 풀다운 트랜지스터(T109)는 제2 QB노드(QB2)가 충전되었을 때에, 캐리 출력단(N21)을 방전시킨다.
제2 풀업 트랜지스터(T110)는 게이트전극이 제2 Q노드(Q2)에 연결되고, 제1 전극이 센스클럭(SECLK) 입력단자에 연결되며, 제2 전극이 센스 출력단(N22)에 연결된다. 제2 풀업 트랜지스터(T110)는 센스클럭(SECLK)의 타이밍에 대응하는 센스신호(SENSE)를 센스 출력단(N22)을 통해서 출력한다.
제2 풀다운 트랜지스터(T111)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 센스 출력단(N22)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제2 풀다운 트랜지스터(T111)는 제2 QB노드(QB2)가 충전되었을 때에, 센스 출력단(N22)을 방전시킨다.
제3 풀업 트랜지스터(T112)는 게이트전극이 제2 Q노드(Q2)에 연결되고, 제1 전극이 스캔클럭(SCCLK1) 입력단자에 연결되며, 제2 전극이 스캔 출력단(N23)에 연결된다. 제1 풀업 트랜지스터(T112)는 스캔클럭(SCCLK1)의 타이밍에 대응하는 스캔신호(SCAN)를 스캔 출력단(N23)을 통해서 출력한다.
제3 풀다운 트랜지스터(T113)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 스캔 출력단(N23)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제3 풀다운 트랜지스터(T113)는 제2 QB노드(QB2)가 충전되었을 때에, 스캔 출력단(N23)을 방전시킨다.
도 12는 제2 실시 예에 따른 쉬프트레지스터부를 나타내는 도면이고, 도 13은 도 12에 도시된 제1 쉬프트레지스터를 나타내는 도면이다. 도 14는 블록신호 스테이지를 나타내는 도면이고, 도 15는 캐리신호 스테이지를 나타내는 도면이다. 그리고, 도 16은 게이트신호 스테이지를 나타내는 도면이다.
도 12 내지 도 16을 참조하면, 제2 실시 예에 의한 쉬프트레지스터부(140)는 제1 내지 제m 쉬프트레지스터(140[1]~140[m])을 포함한다. 각각의 쉬프트레지스터(140i)는 제1 및 제2 블록신호 스테이지(BSTG1, BSTG2), 제1 내지 제(k+2) 캐리신호 스테이지(CSTG1~CSTG(k+2)), 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)를 포함한다.
제1 블록신호 스테이지(BSTG1)는 제1 블록신호(Bout1)를 출력하고, 제2 블록신호 스테이지(BSTG2)는 제2 블록신호(Bout2)를 출력한다. 전술한 제1 실시 예와 마찬가지로, 제1 블록신호(Bout1)는 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)에 동시에 인가되어, 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)의 Q1 노드를 충전시킨다. 제2 블록신호(Bout2)는 제1 실시 예와 마찬가지로 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)에 동시에 인가되어, 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)의 Q1 노드를 방전시킨다.
제1 내지 제k 캐리신호 스테이지들(CSTG1~CSTGk)은 각각 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)에 캐리신호(CARRY)를 제공한다. 제1 실시 예는 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)이 각각 캐리신호(CARRY)를 생성하고, 이를 후단 스테이지에 전달하는 방식으로 쉬프트레지스터가 동작하였다. 이에 반해서, 제2 실시 예의 제1 내지 제k 게이트신호 스테이지들(GSTG1~GSTGk)은 캐리신호를 생성하지 않고, 제1 내지 제k 캐리신호 스테이지들(CSTG1~CSTGk)로부터 캐리신호를 전달받는다.
또한, 제1 내지 제(k) 캐리신호(CARRY1~CARRY(k))는 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)에 인가되어, 제1 내지 제k 게이트신호 스테이지(GSTG1~GSTGk)의 Q2 노드를 방전시킨다. 도 13은 도면의 간략화를 위해서 제(k-1) 및 제k 게이트신호 스테이지(GSTG(k-1)~GSTGk)를 리셋시키기 위한 인가되는 제(k+1) 및 (k+2) 캐리신호만을 도시하고 있다.
블록신호 스테이지들(BSTG1,BSTG2)와 캐리신호 스테이지들(CSTG1~CSTG(k+2))은 도 14 및 도 15에서 보는 바와 같이 동일한 회로 구성으로 구현된다. 다만, 블록신호 스테이지들(BSTG1,BSTG2)의 풀업 트랜지스터(T8)는 블록클럭(BCLK1)을 입력받고, 캐리신호 스테이지들(CSTG1~CSTG(k+2))은 리셋클럭(CLKR)을 입력받는다. 블록신호 스테이지들(BSTG1,BSTG2)과 캐리신호 스테이지들(CSTG1~CSTG(k+2))은 서로 종속적으로 접속된다. 그 결과, 제1 캐리신호 스테이지(CSTG1)는 제1 블록신호(Bout1)를 캐리신호로 전달받고, 제2 캐리신호 스테이지(CSTG2)는 제2 블록신호(Bout2)를 캐리신호로 전달받는다.
도 14에 도시된 제2 실시 예의 블록신호 스테이지(BSTGi)와 도 15에 도시된 캐리신호 스테이지(CSTG1)는 도 9에 도시된 제1 실시 예의 블록신호 스테이지(BSTGi)와 동일하기 때문에 자세한 설명을 생략하기로 한다.
도 16을 참조하면, 제2 실시 예에 의한 게이트신호 스테이지(BSTGi)는 제i 스캔신호(SCAN) 및 제i 센스신호(SENSE)를 출력한다.
제i 게이트신호 스테이지(GSTG)는 제201 내지 제211 트랜지스터(T201~T211), 제22a 및 제22b 트랜지스터(T22a,T22b), 제55a 및 제55b 트랜지스터(T55a,T55b)를 포함한다. 제2 실시 예에서, 전술한 제1 실시 예와 동일한 기능을 하는 트랜지스터들에 대해서는 자세한 설명을 생략하기로 한다.
제1 게이트신호 스타트 제어부(T201b)(이하, 제201b 트랜지스터)는 제1 블록신호(Bout1)에 응답하여, Q2노드를 충전한다. 제2 게이트신호 스타트 제어부(201a)(이하 201a 트랜지스터)는 이전단 캐리신호(CARRY)에 응답하여 Q2노드를 충전한다.
제201a 트랜지스터(T201a)는 게이트전극이 스타트신호 입력단에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제2 Q노드(Q2)에 연결된다. 스타트신호 입력단은 스타트신호(STV) 또는 제(i-2) 캐리신호(CARRY[i-2])를 입력받는다.
제201b 트랜지스터(T201b)는 게이트전극이 제1 블록신호(Bout1)를 입력받고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제2 Q노드(Q2)에 연결된다.
제1 게이트신호 리셋 제어부는 제222a 및 제222b 트랜지스터(T222a,T222b)를 포함하고, 제2 게이트신호 리셋 제어부는 제202a 및 제202b 트랜지스터(T202a,T202b)를 포함한다.
제202a 트랜지스터(T202a)는 게이트전극이 후단의 제(i+2) 캐리신호(Carry[i+2]) 출력단에 연결되고, 제1 전극이 제3 Q노드(Q2) 연결되며, 제2 전극이 제2 QH 노드(QH2)에 연결된다. 제202b 트랜지스터(T202b)는 게이트전극이 제(i+2) 캐리신호(Carry[i+2]) 출력단에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제222a 트랜지스터(T222a)는 게이트전극이 후단 블록신호 출력단에 연결되고, 제1 전극이 제3 Q노드(Q3)에 연결되며, 제2 전극이 제3 QH노드(QH3)에 연결된다. 제222b 트랜지스터(T222b)는 게이트전극이 후단 블록신호 출력단에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다.
제203 트랜지스터(T203)는 게이트전극이 제2 Q노드(Q2)에 연결되며, 제1 전극이 고전위전압(GVDD) 단자에 연결되고, 제2 전극이 제2 QH노드(QH2)에 연결된다. 제203 트랜지스터(T203)는 제2 Q노드(Q2)가 충전되는 동안에 제2 QH노드(QH2)의 전위를 충전한다.
제204a 트랜지스터(T204a)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 제2 Q노드(Q2)에 연결되며, 제2 전극이 제2 QH노드(QH2)에 연결된다. 제204b 트랜지스터(T204b)는 게이트전극이 제2 QB노드(QB2)에 연결되고, 제1 전극이 제2 QH노드(QH2)에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다.
제205 트랜지스터(T205)는 게이트전극이 제255a 트랜지스터(T255a)의 제2 전극에 연결되고, 제1 전극이 고전위전압(GVDD) 단자에 연결되며, 제2 전극이 제2 QB노드(QB2)에 연결된다. 제205 트랜지스터(T205)는 인버터 구조를 형성하는 제255a 및 제255b 트랜지스터(T255a,255b)의 출력에 따라서 동작하고, 턴-온 상태에서 제2 QB노드(QB2)를 충전한다.
제206 트랜지스터(T206)는 게이트전극이 제2 QH노드(QH2)에 연결되고, 제1 전극이 제2 QB노드에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제206 트랜지스터(T206)는 제2 QH노드(QH2)가 충전되었을 때에 제2 QB노드(QB2)를 방전하여, 제1 풀업 트랜지스터(T208)가 동작하는 것을 억제한다.
제207a 트랜지스터(T207a)는 게이트전극이 이전단 캐리신호(Carry[i-2])에 연결되고, 제1 전극이 제2 QB노드에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제207a 트랜지스터(T207a)는 이전단 캐리신호(Carry[i-2])가 입력될 때에 제2 QB노드(QB2)를 방전하여, 제1 풀업 트랜지스터(T208)가 동작하는 것을 억제한다.
제207b 트랜지스터(T207b)는 게이트전극이 이전단 블록신호(BOUTi)에 연결되고, 제1 전극이 제2 QB노드에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제207b 트랜지스터(T207b)는 이전단 블록신호(BOUTi)가 입력될 때에 제2 QB노드(QB2)를 방전하여, 제1 풀업 트랜지스터(T208)가 동작하는 것을 억제한다.
제1 풀업 트랜지스터(T208)는 게이트전극이 제3 Q노드(Q3)에 연결되고, 제1 전극이 스캔클럭(SCCLK1) 입력단자에 연결되며, 제2 전극이 스캔 출력단에 연결된다. 제1 풀업 트랜지스터(T208)는 스캔클럭(SCCLK1)의 타이밍에 대응하는 스캔신호(SCAN)를 스캔 출력단을 통해서 출력한다.
제1 풀다운 트랜지스터(T209)는 게이트전극이 제3 QB노드(QB3)에 연결되고, 제1 전극이 스캔 출력단에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제1 풀다운 트랜지스터(T209)는 제3 QB노드(QB3)가 충전되었을 때에, 스캔 출력단을 방전시킨다.
제2 풀업 트랜지스터(T210)는 게이트전극이 제3 Q노드(Q3)에 연결되고, 제1 전극이 센스클럭(SECLK) 입력단자에 연결되며, 제2 전극이 센스 출력단에 연결된다. 제2 풀업 트랜지스터(T210)는 센스클럭(SECLK)의 타이밍에 대응하는 센스신호(SENSE)를 센스 출력단을 통해서 출력한다.
제2 풀다운 트랜지스터(T211)는 게이트전극이 제3 QB노드(QB3)에 연결되고, 제1 전극이 센스 출력단에 연결되며, 제2 전극이 저전위전압(GVSS) 단자에 연결된다. 제1 풀다운 트랜지스터(T211)는 제3 QB노드(QB3)가 충전되었을 때에, 센스 출력단을 방전시킨다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 구동회로 130,140 : 게이트 구동회로

Claims (13)

  1. 다수의 화소라인들을 포함하는 표시블록 단위로 구분되는 화소 어레이; 및
    상기 표시블록과 일대일로 대응되고, 각각이 상기 표시블록에 속한 화소들에 게이트신호들을 제공하는 쉬프트레지스터들을 포함하고,
    상기 표시블록들 중에서 제1 표시블록에 속하는 제1 내지 제k(k는 4이상의 자연수) 화소라인들을 구동하는 제1 쉬프트레지스터는
    각각이 상기 제1 내지 제k 화소라인들에 상기 게이트신호들을 공급하는 제1 내지 제k 게이트신호 스테이지들;
    Q1 노드가 충전된 상태에서 센싱 기간 이전에 제1 블록신호를 생성하고, 상기 제1 블록신호를 상기 제1 내지 제k 게이트신호 스테이지들에 동시에 인가하는 제1 블록신호 스테이지; 및
    Q1 노드가 충전된 상태에서 센싱 기간 이후에 제2 블록신호를 생성하고, 상기 제2 블록신호를 상기 제1 내지 제k 게이트신호 스테이지들에 동시에 인가하는 제2 블록신호 스테이지를 포함하고,
    상기 제1 내지 제k 게이트신호 스테이지들 각각의 Q2 노드는 상기 제1 블록신호에 응답하여 동시에 충전되고, 제2 블록신호에 응답하여 동시에 방전되며,
    상기 제1 내지 제k 게이트신호 스테이지들은 상기 센싱 기간 동안, 센싱용 게이트신호들을 상기 제1 내지 제k 게이트신호 스테이지들에 동시에 공급하는 유기발광다이오드 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 블록신호 스테이지 각각은
    스타트신호 입력단 또는 이전단의 블록신호 출력단에 연결되는 게이트전극, 고전위전압 입력단에 연결되는 제1 전극 및 Q1 노드에 연결되는 제2 전극을 포함하는 블록신호 스타트 제어부; 및
    상기 Q1 노드에 연결되는 게이트전극, 블록클럭 입력단에 연결되는 제1 전극 및 블록신호 출력단에 연결되는 제2 전극을 포함하는 블록신호 풀업 트랜지스터를 포함하는 유기발광다이오드 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 블록신호 스테이지 각각은
    이전단 블록신호 출력단에 연결되는 게이트전극, 상기 Q1 노드에 연결되는 제1 전극 및 저전위전압 입력단에 연결되는 제2 전극을 포함하는 블록신호 리셋 제어부를 더 포함하는 유기발광다이오드 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 내지 제k 게이트신호 스테이지들 각각은
    상기 Q2 노드에 연결되는 게이트전극, 센스클럭 입력단에 연결되는 제1 전극 및 센스신호 출력단에 연결되는 센스신호 풀업 트랜지스터;
    상기 Q2 노드에 연결되는 게이트전극, 스캔클럭 입력단에 연결되는 제1 전극 및 스캔신호 출력단에 연결되는 스캔신호 풀업 트랜지스터; 및
    상기 제1 블록신호에 응답하여, 상기 Q2 노드에 고전위전압을 충전하는 제1 게이트신호 스타트 제어부를 포함하는 유기발광다이오드 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 내지 제k 게이트신호 스테이지들 각각은
    상기 제2 블록신호에 응답하여, 상기 Q2 노드를 저전위전압으로 방전시키는 제1 게이트신호 리셋 제어부를 더 포함하는 유기발광다이오드 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 내지 제k 게이트신호 스테이지들 각각은
    상기 Q2 노드에 연결되는 게이트전극, 상기 스캔클럭 입력단에 연결되는 제1 전극 및 캐리신호 출력단에 연결되어, 상기 캐리신호 출력단을 통해서 캐리신호를 출력하는 풀업 트랜지스터;
    상기 제2 블록신호 이후에 출력되는 제3 블록신호를 생성하는 제3 블록신호 스테이지; 및
    고전위전압 입력단과 상기 Q2 노드 사이에 접속되고, 상기 스캔클럭과 동기되는 리셋클럭이 이전단 게이트신호 스테이지가 출력하는 캐리신호 또는 상기 제3 블록신호와 동기될 때, 상기 고전위전압 입력단으로부터의 전압을 상기 Q2 노드에 충전하는 제2 게이트신호 스타트 제어부를 더 포함하는 유기발광다이오드 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 내지 제k 게이트신호 스테이지들 각각은
    상기 Q2 노드 및 저전위전압 입력단 사이에 접속되고, 상기 리셋클럭이 후단 게이트신호 스테이지가 출력하는 캐리신호와 동기될 때 상기 Q2 노드를 저전위전압으로 방전시키는 제2 게이트신호 리셋 제어부를 더 포함하는 유기발광다이오드 표시장치.
  8. 제 5 항에 있어서,
    표시구동 기간에서, 상기 제1 내지 제k 게이트신호 스테이지에 캐리신호를 순차적으로 구동하는 제1 내지 제k 캐리신호 스테이지를 더 포함하고,
    상기 제1 및 제2 블록신호 스테이지와 제1 내지 제k 캐리신호 스테이지들은 서로 종속적으로 연결되며,
    상기 제1 내지 제k 게이트신호 스테이지는
    이전단 상기 캐리신호 또는 상기 제1 및 제2 블록신호에 응답하여 상기 Q2 노드를 고전위전압으로 충전하는 제2 게이트신호 스타트 제어부를 더 포함하는 유기발광다이오드 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 내지 제k 게이트신호 스테이지는
    후단 상기 캐리신호 또는 후단 쉬프트레지스터의 제1 및 제2 블록신호에 응답하여 상기 Q2 노드를 저전위전압으로 방전시키는 제2 게이트신호 리셋 제어부를 더 포함하는 유기발광다이오드 표시장치.
  10. 다수의 화소라인들을 포함하는 표시블록 단위로 구분되는 화소 어레이를 포함하는 유기발광다이오드 표시장치의 구동방법에 있어서,
    제1 내지 제k 게이트신호 스테이지가, 상기 표시블록들 중에서 제1 표시블록에 속하는 제1 내지 제k(k는 4이상의 자연수) 화소라인들에 센싱용 게이트신호를 동시에 제공하는 제1 단계; 및
    상기 제1 내지 제k 게이트신호 스테이지가, 상기 제1 내지 제k 화소라인들에 표시구동용 게이트신호를 순차적으로 제공하는 제2 단계를 포함하고,
    상기 제1 단계에서, 상기 제1 내지 제k 게이트신호 스테이지는 블록신호 스테이지로부터 제1 블록신호를 동시에 제공받아서 세팅되고, 상기 센싱용 게이트신호를 동시에 출력하는 유기발광다이오드 표시장치의 구동방법.
  11. 제 10 항에 있어서,
    상기 화소 어레이의 각 화소들은 유기발광다이오드에 인가되는 구동전류를 제어하는 구동트랜지스터를 포함하고, 상기 구동트랜지스터는 드레인전극이 고전위전압에 연결되고, 게이트전극이 데이터라인에 연결되며, 소스전극이 상기 유기발광다이오드에 연결되며,
    상기 제1 단계는
    상기 제1 내지 제k 게이트신호 스테이지들의 Q 노드가 상기 제1 블록신호에 의해서 동시에 충전된 상태에서, 상기 제1 내지 제k 게이트신호 스테이지들이 상기 구동트랜지스터와 상기 데이터라인 사이의 스캔 트랜지스터를 턴-온시키는 게이트신호 및 상기 소스전극과 초기화라인 사이의 센스 트랜지스터를 턴-온시키는 센스신호를 동시에 출력하는 초기화 기간을 포함하는 유기발광다이오드 표시장치의 구동방법.
  12. 제 11 항에 있어서,
    상기 제1 단계는
    상기 초기화 기간 이후에, 상기 제1 내지 제k 게이트신호 스테이지들이 상기 센스신호를 턴-오프전압으로 반전시키고 스캔신호를 턴-온전압으로 유지하여, 상기 구동트랜지스터의 게이트-소스 간의 전압을 문턱전압으로 센싱하는 문턱전압 보상기간을 더 포함하는 유기발광다이오드 표시장치의 구동방법.
  13. 제 12 항에 있어서,
    상기 제1 단계는
    상기 문턱전압 보상기간 이후에 상기 스캔신호가 턴-오프전압으로 반전되어 상기 구동트랜지스터의 게이트-소스 전극이 소정기간 플로팅 된 이후에, 상기 제1 내지 제k 게이트신호 스테이지들이 상기 스캔신호를 턴-오프전압으로 인가하여 상기 데이터라인으로부터의 데이터전압을 상기 구동트랜지스터의 게이트전극에 공급함으로써, 전자 이동도가 보상된 데이터 기입 기간을 더 포함하는 유기발광다이오드 표시장치의 구동방법.
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