KR20210002282A - 스테이지 및 이를 포함하는 주사 구동부 - Google Patents

스테이지 및 이를 포함하는 주사 구동부 Download PDF

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Abstract

본 발명은 주사선들 각각과 접속되며, 상기 주사선들로 주사 신호 및 센싱 신호를 각각 공급하는 스테이지로, 제1 제어 신호 및 전단의 캐리 신호에 기초하여 제1 노드 및 제2 노드의 전압을 제어하는 입력부 및 제2 제어 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속되는 제11 노드 및 제12 노드를 포함하고, 상기 제11 노드 및 상기 제12 노드의 전압에 따라 스캔 클럭 신호에 응답하여 캐리 신호 및 상기 주사 신호를 출력하고, 센싱 클럭 신호에 응답하여 상기 센싱 신호를 출력하는 출력 버퍼부를 포함하는 스테이지 및 이를 포함하는 주사 구동부에 관한 것이다.

Description

스테이지 및 이를 포함하는 주사 구동부{Stage and Scan Driver Including the Stage}
본 발명은 스테이지 및 이를 포함하는 주사 구동부에 관한 것이다.
표시 장치는 다수의 화소들을 포함하는 화소부, 주사 구동부, 데이터 구동부, 타이밍 구동부 등을 포함한다. 주사 구동부는 주사선들에 접속되는 스테이지들을 구비하며, 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사 신호를 공급한다.
최근, 표시 장치는 화소 회로에 포함된 구동 트랜지스터의 문턱 전압이나 이동도를 센싱함으로써, 화소 회로 외부에서 구동 트랜지스터의 열화나 특성 변화를 보상하는 구동을 수행한다. 이를 위하여 주사 구동부는 센싱선을 통해 센싱 신호를 더 공급하도록 구성될 수 있다.
이때, 주사 구동부는 캐리 신호 출력 제어를 위한 클럭 신호, 주사 신호 출력 제어를 위한 클럭 신호 및 센싱 신호 출력 제어를 위한 클럭 신호를 개별적으로 공급받는다. 클럭 신호들을 개별적으로 공급하기 위하여 표시 패널에는 분리된 배선들이 마련되어야 하며, 이는 표시 장치의 베젤 영역을 증가시키게 한다.
본 발명의 일 목적은 캐리 신호 출력 제어를 위한 클럭 신호와 주사 신호 출력 제어를 위한 클럭 신호를 공유하도록 구성되는 스테이지 및 이를 포함하는 주사 구동부를 제공하는 것이다.
본 발명의 다른 목적은, 스캔 클럭 신호와 센싱 클럭 신호를 입력받고, 캐리 신호, 주사 신호 및 센싱 신호를 출력하는 스테이지 및 이를 포함하는 주사 구동부를 제공하는 것이다.
본 발명의 일 실시 예에 따른 스테이지는, 주사선들 각각과 접속되며, 상기 주사선들로 주사 신호 및 센싱 신호를 각각 공급하는 스테이지로, 제1 제어 신호 및 전단의 캐리 신호에 기초하여 제1 노드 및 제2 노드의 전압을 제어하는 입력부 및 제2 제어 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속되는 제11 노드 및 제12 노드를 포함하고, 상기 제11 노드 및 상기 제12 노드의 전압에 따라 스캔 클럭 신호에 응답하여 캐리 신호 및 상기 주사 신호를 출력하고, 센싱 클럭 신호에 응답하여 상기 센싱 신호를 출력하는 출력 버퍼부를 포함하되, 상기 출력 버퍼부는, 상기 스캔 클럭 신호, 제1 저전위 전원 전압 및 제2 저전위 전원 전압 중 어느 하나에 기초하여 상기 캐리 신호 및 상기 주사 신호를 출력하고, 상기 스캔 클럭 신호의 로우 레벨은, 상기 제1 저전위 전원 전압 보다 낮거나 같게 설정되고, 상기 제2 저전위 전원 전압은, 상기 스캔 클럭 신호의 상기 로우 레벨 보다 낮거나 같게 설정될 수 있다.
또한, 상기 출력 버퍼부는, 상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터, 상기 제1 출력 단자 및 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터 및 상기 캐리 신호를 출력하는 캐리 출력 단자 및 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드 사이에 접속되는 제12 트랜지스터를 포함할 수 있다.
또한, 상기 제12 트랜지스터는, 상기 제11 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자로 출력되는 신호 중 일부를 상기 캐리 출력 단자로 출력할 수 있다.
또한, 상기 출력 버퍼부는, 상기 스캔 클럭 신호와 상기 제1 저전위 전원 전압에 기초하여 상기 캐리 신호를 출력하는 캐리 출력 버퍼부 및 상기 스캔 클럭 신호와 상기 제2 저전위 전원 전압에 기초하여 상기 주사 신호를 출력하는 스캔 출력 버퍼부를 포함할 수 있다.
또한, 상기 스캔 클럭 신호의 상기 로우 레벨은 상기 제1 저전위 전원 전압 보다 낮게 설정되고, 상기 제2 저전위 전원 전압은, 상기 스캔 클럭 신호의 상기 로우 레벨보다 낮게 설정될 수 있다.
또한, 상기 스캔 출력 버퍼부는, 상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터 및 상기 제1 출력 단자 및 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터를 포함하고, 상기 캐리 출력 버퍼부는, 상기 스캔 클럭 단자 및 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제12 트랜지스터 및 상기 캐리 출력 단자 및 상기 제2 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제16 트랜지스터를 포함할 수 있다.
또한, 상기 스캔 출력 버퍼부 및 상기 캐리 출력 버퍼부는, 상기 제11 노드가 하이 전압으로 설정될 때 상기 캐리 신호 및 상기 주사 신호를 각각 출력할 수 있다.
또한, 상기 출력 버퍼부는, 한 프레임의 리셋 기간 동안 제5 제어 신호가 인가될 때 턴-온되어 상기 제2 저전위 전원 전압을 상기 제11 노드로 공급하는 제1 트랜지스터를 더 포함할 수 있다.
또한, 상기 리셋 기간 이후의 표시 기간 동안 상기 캐리 출력 단자로 상기 스캔 클럭 신호의 상기 로우 레벨이 인가될 때, 상기 제10 트랜지스터의 제1 전극 전압이 상기 로우 레벨로 설정되고, 제2 전극 전압이 상기 제1 저전위 전원 전압으로 설정되고, 상기 게이트 전극의 전압이 상기 제11 노드의 전압으로 설정될 수 있다.
또한, 상기 출력 버퍼부는, 상기 제1 노드 및 상기 제11 노드 사이에 접속되고, 게이트 전극이 제2 제어 신호를 입력받는 제2 입력 단자에 접속되는 제26 트랜지스터 및 상기 제2 노드 및 상기 제12 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제27 트랜지스터를 더 포함하되, 상기 제26 트랜지스터 및 상기 제27 트랜지스터는, 상기 제2 제어 신호에 의해 턴-온되어 상기 제11 노드 및 상기 제12 노드를 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속할 수 있다.
또한, 상기 입력부는, 상기 전단의 캐리 신호를 입력받는 제2 캐리 입력 단자와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 제어 신호를 입력받는 제1 입력 단자에 접속되는 제21 트랜지스터, 상기 제3 노드와 고전위 전원 전압을 입력받는 제3 전원 단자 사이에 접속되고, 게이트 전극이 제4 노드에 접속되는 제22 트랜지스터, 상기 제3 노드와 상기 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 입력 단자에 접속되는 제23 트랜지스터, 상기 제3 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제24 트랜지스터, 상기 제4 노드와 상기 제2 저전위 전원 전압을 입력받는 제2 전원 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제25 트랜지스터 및 상기 제3 전원 단자와 상기 제4 노드 사이에 접속되는 커패시터를 포함할 수 있다.
또한, 상기 제21 트랜지스터, 상기 제22 트랜지스터 및 상기 제23 트랜지스터는, 상기 제1 제어 신호가 입력될 때 턴-온되어 상기 전단의 캐리 신호의 하이 전압을 상기 제4 노드로 공급할 수 있다.
또한, 상기 제24 트랜지스터는, 상기 제4 노드의 전압에 대응하여 턴-온됨에 따라 상기 고전위 전원 전압을 상기 제1 노드에 공급하고, 상기 제25 트랜지스터는, 상기 제4 노드의 전압에 대응하여 턴-온됨에 따라 상기 제1 저전위 전원 전압을 상기 제2 노드에 공급할 수 있다.
또한, 본 발명의 일 실시 예에 따른 주사 구동부는, 주사선들 각각과 접속되며, 상기 주사선들로 주사 신호 및 센싱 신호를 각각 공급하는 스테이지들을 포함하며, i(i는 자연수)번째 스테이지는, 제1 제어 신호 및 전단의 캐리 신호에 기초하여 제1 노드 및 제2 노드의 전압을 제어하는 입력부 및 제2 제어 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속되는 제11 노드 및 제12 노드를 포함하고, 상기 제11 노드 및 상기 제12 노드의 전압에 따라 스캔 클럭 신호에 응답하여 캐리 신호 및 상기 주사 신호를 출력하고, 센싱 클럭 신호에 응답하여 상기 센싱 신호를 출력하는 출력 버퍼부를 포함하되, 상기 출력 버퍼부는, 상기 스캔 클럭 신호, 제1 저전위 전원 전압 및 제2 저전위 전원 전압 중 어느 하나에 기초하여 상기 캐리 신호 및 상기 주사 신호를 출력하고, 상기 스캔 클럭 신호의 로우 레벨은, 상기 제1 저전위 전원 전압 보다 낮거나 같게 설정되고, 상기 제2 저전위 전원 전압은, 상기 스캔 클럭 신호의 상기 로우 레벨 보다 낮거나 같게 설정될 수 있다.
또한, 상기 출력 버퍼부는, 상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터, 상기 제1 출력 단자 및 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터 및 상기 캐리 신호를 출력하는 캐리 출력 단자 및 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드 사이에 접속되는 제12 트랜지스터를 포함할 수 있다.
본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 주사 구동부는 캐리 신호 출력 제어를 위한 클럭 신호와 주사 신호 출력 제어를 위한 클럭 신호를 공유하도록 구성됨으로써, 클럭 신호 배선으로 인해 소비되는 면적을 최소화할 수 있다.
또한, 본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 주사 구동부는 배선 수를 감소시켜 배선들 사이의 교차를 최소화하고, 결과적으로 배선들 사이의 교차점에서 발생하는 크로스토크 등의 불량을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치를 나타낸 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1에 도시된 스테이지를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 일 실시 예를 나타낸 회로도이다.
도 5는 도 4에 도시된 스테이지의 구동 방법의 실시 예를 나타내는 파형도이다.
도 6은 도 4에 도시된 스테이지로 인가되는 스캔 클럭 신호의 일 예를 나타내는 파형도이다.
도 7은 도 3에 도시된 스테이지의 다른 실시 예를 나타낸 회로도이다.
도 8은 도 7에 도시된 스테이지의 구동 방법의 실시 예를 나타내는 파형도이다.
도 9는 도 7에 도시된 스테이지의 누설 전류 감소 방법을 설명하기 위한 도면이다.
도 10은 도 3에 도시된 스테이지의 또 다른 실시 예를 나타낸 회로도이다.
도 11은 도 10에 도시된 스테이지의 구동 방법의 실시 예를 나타낸 파형도이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시 예에 따른 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는, 복수의 화소(PX)를 포함하는 표시부(100), 주사 구동부(210), 데이터 구동부(220), 센싱부(230) 및 타이밍 제어부(240)를 포함할 수 있다.
타이밍 제어부(240)는 외부로부터 입력된 신호들에 기초하여 주사 구동제어신호, 데이터 구동제어신호를 생성할 수 있다. 타이밍 제어부(240)에서 생성된 주사 구동제어신호는 주사 구동부(210)로 공급되고, 데이터 구동제어신호는 데이터 구동부(220)로 공급될 수 있다.
주사 구동제어신호는 복수의 클럭 신호(SC_CLK1~SC_CLK6, SS_CLK1~SS_CLK6)와 주사 개시 신호를 포함할 수 있다. 주사 개시 신호는 첫 번째 주사 신호의 출력 타이밍을 제어할 수 있다.
주사 구동부(210)에 공급되는 복수의 클럭 신호(SC_CLK1~SC_CLK6, SS_CLK1~SS_CLK6)는 제1 내지 제6 스캔 클럭 신호(SC_CLK1~SC_CLK6), 제1 내지 제6 센싱 클럭 신호(SS_CLK1~SS_CLK6)를 포함할 수 있다. 제1 내지 제6 스캔 클럭 신호(SC_CLK1~SC_CLK6)는 주사 개시 신호를 쉬프트시키기 위하여 사용될 수 있다. 또한, 제1 내지 제6 스캔 클럭 신호(SC_CLK1~SC_CLK6)는 주사 개시 신호에 대응하여 주사 신호를 출력하기 위하여 사용될 수 있다. 제1 내지 제6 센싱 클럭 신호(SS_CLK1~SS_CLK6)는 주사 개시 신호에 대응하여 센싱 신호를 출력하기 위하여 사용될 수 있다. 또한, 주사 구동부(210)는 상술한 클럭 신호들(SC_CLK1~SC_CLK6, SS_CLK1~SS_CLK6) 외에 다른 클럭 신호를 더 제공받을 수도 있다.
데이터 구동제어신호에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하며, 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
주사 구동부(210)는 주사 구동제어신호에 대응하여 주사 신호들을 출력할 수 있다. 주사 구동부(210)는 제1 주사선들(SC1~SCn)로 주사 신호를 순차적으로 공급할 수 있다. 여기서 주사 신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 하이 레벨의 전압)으로 설정될 수 있다.
주사 구동부(210)는 주사 구동제어신호에 대응하여 센싱 신호들을 출력할 수 있다. 주사 구동부(210)는 제2 주사선들(SS1~SSn) 중 적어도 어느 하나의 제2 주사선으로 센싱 신호를 공급할 수 있다. 여기서 센싱 신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 하이 레벨의 전압)으로 설정될 수 있다.
데이터 구동부(220)는 데이터 구동제어신호에 대응하여 데이터선(D1~Dm)들로 데이터 신호를 공급할 수 있다. 데이터선(D1~Dm)들로 공급된 데이터 신호는 주사 신호가 공급된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(220)는 주사 신호와 동기되도록 데이터선(D1~Dm)들로 데이터 신호를 공급할 수 있다.
센싱부(230)는 센싱선들(SL1~SLm)을 통해 피드백되는 전류 및/또는 전압에 기초하여 화소(PX)들의 열화 정보를 측정할 수 있다. 여기서, 센싱부(230)를 통해 열화 정보가 측정되는 화소(PX)들은 센싱 신호가 공급되는 화소열의 화소(PX)들일 수 있다.
열화 정보는, 화소(PX) 내에 구비된 구동 트랜지스터의 특성으로, 구동 트랜지스터의 문턱 전압, 이동도 정보 등을 포함할 수 있다. 또한, 열화 정보는 화소(PX) 내에 구비된 발광 소자의 특성에 관한 정보를 포함할 수 있다. 도 1에서는 센싱부(230)가 별개의 구성인 것으로 도시되었으나, 센싱부(230)는 데이터 구동부(220)에 포함될 수도 있다.
표시부(100)는 데이터선들(D1~Dm), 제1 주사선들(SC1~SCn), 제2 주사선들(SS1~SSn) 및 센싱선들(SL1~SLm)과 접속되는 복수의 화소(PX)들을 포함할 수 있다.
화소(PX)들은 외부로부터 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 공급받을 수 있다.
화소(PX)들 각각은 표시 기간 동안 자신과 접속된 제1 주사선(SC1~SCn)으로 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 데이터 신호를 공급받을 수 있다. 데이터 신호를 공급받은 화소(PX)는 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이때, 발광 소자는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다. 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
또한, 화소(PX)들 각각은 센싱 기간 동안 자신과 접속된 제2 주사선들(SS1~SSn)로 센싱 신호가 공급될 때, 데이터선들(D1~Dm)로 공급되는 데이터 신호에 기초하여 센싱선들(SL1~SLm)로 전류 및/또는 전압을 출력할 수 있다. 센싱 기간 동안 데이터선들(D1~Dm)로 공급되는 데이터 신호는, 화소(PX) 센싱을 위한 임의의 기준 데이터 신호일 수 있다.
화소(PX)의 회로구조에 대응하여 화소(PX)에 접속되는 제1 주사선들(SC1~SCn)의 수가 복수일 수도 있다. 또한, 경우에 따라 화소(PX)는 제1 주사선들(SC1~SCn) 및 데이터선들(D1~Dm) 외에 발광 제어선에 접속될 수도 있으며, 이 경우, 발광 제어 신호를 출력하기 위한 발광 구동부가 더 구비될 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다. 도 2에서는 설명의 편의를 위하여, i번째 제1 주사선(SCi), i번째 제2 주사선(SSi), j번째 센싱선(SLj) 및 j번째 데이터선(Dj)에 연결된 화소(PX)를 도시하였다.
화소(PX)는 구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 센싱 트랜지스터(M3), 스토리지 커패시터(Cst) 및 발광 소자(OLED)를 포함할 수 있다. 본 발명의 다양한 실시 예에서, 화소(PX) 내에 마련되는 트랜지스터들(M1, M2, M3)의 게이트 온 전압은 약 25V로 설정되고, 게이트 오프 전압은 약 -5V로 설정될 수 있다. 그러나, 본 발명이 이로써 한정되지 않는다.
스위칭 트랜지스터(M2)는, j번째 데이터선(Dj)에 연결된 제1 전극, i번째 제1 주사선(SCi)에 연결된 게이트 전극, 및 제1 노드(Na)에 연결된 제2 전극을 포함할 수 있다.
스위칭 트랜지스터(M2)는 i번째 제1 주사선(SCi)으로부터 주사 신호가 공급될 때 턴-온되어, j번째 데이터선(Dj)으로부터 받은 데이터 신호를 스토리지 커패시터(Cst)로 공급할 수 있다. 또는, 제1 노드(Na)의 전위 제어할 수 있다.
이때, 제1 노드(Na)에 연결된 제1 전극과 제2 노드(Nb)에 연결된 제2 전극을 포함하는 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
구동 트랜지스터(M1)는, 제1 전원(ELVDD)에 연결된 제1 전극, 발광 소자(OLED)에 연결된 제2 전극, 및 제1 노드(Na)에 연결된 게이트 전극을 포함할 수 있다.
구동 트랜지스터(M1)는 게이트-소스 간 전압 값에 대응하여 발광 소자(OLED)에 흐르는 전류의 양을 제어할 수 있다.
센싱 트랜지스터(M3)는 j번째 센싱선(SLj)에 연결된 제1 전극, 제2 노드(Nb)에 연결된 제2 전극, i번째 제2 주사선(SSi)에 연결된 게이트 전극을 포함할 수 있다. 센싱 트랜지스터(M3)는 i번째 제2 주사선(SSi)으로 센싱 신호가 공급되면 턴 온되어 제2 노드(Nb)의 전위를 제어할 수 있다. 또는, i번째 제2 주사선(SSi)으로 센싱 신호가 공급되면 센싱 트랜지스터(M3)가 턴 온되어 발광 소자(OLED)에 흐르는 전류가 측정될 수 있다.
발광 소자(OLED)는 구동 트랜지스터(M1)의 제2 전극에 연결되는 제1 전극(애노드 전극)과, 제2 전원(ELVSS)에 연결되는 제2 전극(캐소드 전극)을 포함할 수 있다. 발광 소자(OLED)는 구동 트랜지스터(M1)로부터 공급되는 전류의 양에 대응되는 빛을 생성할 수 있다.
도 2에서, 트랜지스터들(M1~M3)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 트랜지스터들(M1~M3)의 제2 전극은 제1 전극과 다른 전극으로 설정될 수 있다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정될 수 있다.
또한, 트랜지스터들(M1~M3)은 도 2에 도시된 바와 같이 NMOS 트랜지스터일 수 있다.
구동 트랜지스터(M1)의 이동도를 센싱하는 동안에는 i번째 제1 주사선(SCi)으로 활성화된 주사 신호가 공급되고 제2 주사선(SSi)으로 활성화된 센싱 신호가 공급된다. 다만, 발광 소자(OLED)에 흐르는 전류를 센싱하여 열화 정보를 획득하기 위하여 구동 트랜지스터(M1)는 턴 오프시키고 센싱 트랜지스터(M3)는 턴 온시킬 필요가 있다. 즉, 발광 소자(OLED)에 흐르는 전류를 센싱하는 동안에 i번째 제1 주사선(SCi)으로는 비활성화된 신호가 인가되고 제2 주사선(SSi)으로는 활성화된 신호가 인가되어야 한다. 따라서, i번째 제1 주사선(SCi)으로 공급되는 주사 신호와 제2 주사선(SSi)으로 공급되는 센싱 신호가 분리되어 공급될 필요가 있다.
도 3은 도 1에 도시된 스테이지를 개략적으로 나타내는 도면이다. 도 3에서는 설명의 편의를 위해 i번째 스테이지만이 예시적으로 도시된다.
스테이지(STi)는 입력되는 신호들에 응답하여 i번째 제1 주사선(SCi)으로 주사 신호(SC(i))를 출력하고, i번째 제2 주사선(SSi)으로 센싱 신호(SS(i))를 출력한다. 스테이지(STi)는 제1 내지 제5 입력 단자들(IN1~IN5), 스캔 클럭 단자(SCCK), 센싱 클럭 단자(SSCK), 제1 내지 제3 캐리 입력 단자(CRIN1~CRIN3) 및 제1 내지 제3 전원 단자들(V1~V3)을 포함할 수 있다. 또한, 스테이지(STi)는 캐리 출력 단자(CR), 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)를 포함할 수 있다.
제1 내지 제5 입력 단자들(IN1~IN5)은 제1 내지 제5 제어 신호들(S1~S5)을 각각 입력받을 수 있다. 제1 내지 제5 제어 신호들(S1~S5)은 주사 신호(SC(i)) 및 센싱 신호(SS(i))의 출력을 제어하기 위해 타이밍 제어부(240)로부터 공급되는 전역 신호일 수 있다.
다양한 실시 예에서, 제1 내지 제5 제어 신호들(S1~S5)의 게이트 온 전압은 스테이지(STi) 내에 마련되는 트랜지스터들을 턴-온시킬 수 있는 전압으로, 예를 들어 스테이지(STi) 내에 마련되는 트랜지스터들이 n타입 트랜지스터들일 때, 25V로 설정될 수 있다. 반대로, 제1 내지 제5 제어 신호들(S1~S5)의 게이트 오프 전압은 스테이지(STi) 내에 마련되는 트랜지스터들을 턴-오프시킬 수 있는 전압으로, 예를 들어 스테이지(STi) 내에 마련되는 트랜지스터들이 n타입 트랜지스터들일 때, 약 -5V로 설정될 수 있다. 그러나 본 발명의 기술적 사상은 이로써 한정되지 않는다. 한편, 일 실시 예에서 스테이지(STi) 내에 마련되는 트랜지스터들의 게이트 온/오프 전압은, 도 2의 화소(PX) 내에 마련되는 트랜지스터들(M1, M2, M3)의 게이트 온/오프 전압과 동일할 수 있다.
일 실시 예에서, 제3 제어 신호(S3) 및 제4 제어 신호(S4)는 스테이지들에 교번하여 공급될 수 있다. 예를 들어 i번째 스테이지(STi)에 제3 제어 신호(S3)가 공급되는 경우, i+1번째 스테이지(STi+1)에는 제4 제어 신호(S4)가 공급될 수 있다. 이러한 실시 예에서, i번째 스테이지(STi)의 제4 입력 단자(IN4)는 비활성화되거나 마련되지 않을 수 있고, i+1번째 스테이지(STi+1)의 제3 입력 단자(IN3)는 비활성화되거나 마련되지 않을 수 있다.
스캔 클럭 단자(SCCK)는 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6) 중 어느 하나를 수신할 수 있다. 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6)은 논리 하이 레벨과 논리 로우 레벨을 가질 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압과 동일하거나 더 낮게 설정될 수 있다. 예를 들어, 스테이지(STi) 내에 마련되는 트랜지스터들의 게이트 온 전압이 약 25V인 경우, 논리 하이 레벨은 약 25V일 수 있고, 스테이지(STi) 내에 마련되는 트랜지스터들의 게이트 오프 전압이 약 -5V인 경우 논리 로우 레벨은 약 -5~-7V일 수 있다.
일 실시 예에서, 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6)의 게이트 온 전압 기간은 대략 2 수평 기간(2H)일 수 있다. 또한, 제i 스캔 클럭 신호와 제i+1 스캔 클럭 신호의 게이트 온 전압 기간은 대략 1 수평 기간(1H) 동안 중첩될 수 있다. 다만, 이는 예시적인 것으로, 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6)의 게이트 온 전압 기간은 2 수평 기간(2H)보다 짧게 설정될 수도 있다. 또한, 하나의 스테이지에 공급되는 스캔 클럭 신호의 개수가 이에 한정되지 않는다.
스캔 클럭 단자(SCCK)로 입력되는 스캔 클럭 신호는 주사 신호(SC(i))에 동기하는 게이트 온 전압을 가질 수 있다. 예를 들어, 한 프레임 내의 센싱 기간에서, 스캔 클럭 단자(SCCK)로 입력되는 스캔 클럭 신호는 구동 트랜지스터의 이동도 및 문턱 전압 센싱 기간에 게이트 온 전압을 가질 수 있다.
센싱 클럭 단자(SSCK)는 제1 내지 제6 센싱 클럭 신호들(SS_CLK1~SS_CLK6) 중 어느 하나를 수신할 수 있다. 제1 내지 제6 센싱 클럭 신호들(SS_CLK1~SS_CLK6)은 논리 하이 레벨과 논리 로우 레벨을 가질 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응하거나 그보다 낮을 수 있다. 예를 들어, 논리 하이 레벨은 약 25V일 수 있고, 논리 로우 레벨은 약 -5V~-7V일 수 있다.
일 실시 예에서, 제1 내지 제6 센싱 클럭 신호들(SS_CLK1~SS_CLK6)의 게이트 온 전압 기간은 대략 2 수평 기간(2H)일 수 있다. 또한, 제i 센싱 클럭 신호와 제i+1 센싱 클럭 신호의 게이트 온 전압 기간은 대략 1 수평 기간(1H) 동안 중첩될 수 있다. 다만, 이는 예시적인 것으로, 제1 내지 제6 센싱 클럭 신호들(SS_CLK1~SS_CLK6)의 게이트 온 전압 기간은 2 수평 기간(2H)보다 짧게 설정될 수도 있다. 또한, 하나의 스테이지에 공급되는 스캔 클럭 신호의 개수가 이에 한정되지 않는다.
센싱 클럭 단자(SSCK)로 입력되는 센싱 클럭 신호는 센싱 신호(SS(i))에 동기하는 게이트 온 전압을 가질 수 있다. 예를 들어, 한 프레임 내의 센싱 기간 동안 센싱 클럭 단자(SSCK)로 입력되는 센싱 클럭 신호는 게이트 온 전압을 유지할 수 있다. 일 실시 예에서, 한 프레임 내의 표시 기간 동안 센싱 클럭 단자(SSCK)로 입력되는 센싱 클럭 신호(SS_CLK)는 스캔 클럭 단자(SCCK)로 입력되는 스캔 클럭 신호(SC_CLK)와 동기화된 파형을 가질 수 있다.
제1 내지 제3 캐리 입력 단자들(CRIN1~CRIN3)은 이전 스테이지 및/또는 이후 스테이지에서 출력되는 캐리 신호를 입력받는다. 예를 들어, 제1 캐리 입력 단자(CRIN1)는 i-3번째 스테이지의 캐리 신호(CR(i-3))를 입력받고, 제2 캐리 입력 단자(CRIN2)는 i-2번째 스테이지의 캐리 신호(CR(i-2))를 입력받으며, 제3 캐리 입력 단자(CRIN3)는 i+4번째 스테이지의 캐리 신호(CR(i+4))를 입력받을 수 있다. 그러나 본 발명의 다른 실시 예에서, 제3 캐리 입력 단자(CRIN3)는 i+3번째 스테이지의 캐리 신호(CR(i+3))를 입력받을 수 있다.
제1 전원 단자(V1)는 제1 전원(VSS1)의 전압을 수신하고, 제2 전원 단자(V2)는 제2 전원(VSS2)의 전압을 수신하며, 제3 전원 단자(V3)는 제3 전원(VDD)의 전압을 수신할 수 있다. 제3 전원(VDD)은 게이트 온 전압으로 설정될 수 있고, 제1 및 제2 전원(VSS1, VSS2)은 제3 전원(VDD)의 전압보다 낮은 레벨로 설정될 수 있다. 예를 들어, 제3 전원(VDD)은 약 25V로 설정될 수 있고, 제1 및 제2 전원(VSS1, VSS2)은 그보다 낮은 전압으로 설정될 수 있다. 본 발명에서 제1 전원(VSS1)은 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6)의 게이트 오프 전압으로 설정될 수 있으며, 예를 들어 약 -5V일 수 있다. 또한, 본 발명에서 제2 전원(VSS2)은 제1 내지 제6 스캔 클럭 신호들(SC_CLK1~SC_CLK6)의 논리 로우 레벨과 동일하거나 그보다 낮은 전압으로 설정될 수 있으며, 예를 들어 약 -7~-9V일 수 있다.
캐리 출력 단자(CR)는 캐리 신호(CR(i))를 출력할 수 있다. 제1 출력 단자(OUT1)는 주사 신호(SC(i))를 출력할 수 있다. 제2 출력 단자(OUT2)는 센싱 신호(SS(i))를 출력할 수 있다.
상기와 같은 본 발명의 스테이지(STi)는 일반적인 스테이지와 비교하여 타이밍 제어부(240)로부터 공급되는 클럭 신호를 입력받지 않는다. 대신, 본 발명에 따른 스테이지(STi)는 클럭 신호를 대신하여 스캔 클럭 신호를 이용하며, 스캔 클럭 신호에 기초하여 캐리 신호(CR(i))를 출력하도록 구성된다. 이러한 본 발명에 따른 스테이지(STi)의 상세한 구성을 이하에서 도면을 참조하여 구체적으로 설명한다.
도 4는 도 3에 도시된 스테이지의 일 실시 예를 나타낸 회로도이다. 도 4에서는 설명의 편의를 위해, 하나의 스테이지(STi)만이 예시적으로 도시된다. 또한, 이하에서는 설명의 편의를 위해, 임의의 신호가 공급된다는 것은 하이 전압이 공급되는 것을 의미하고 공급되지 않는다는 것은 로우 전압이 공급되는 것을 의미하기로 한다.
또한, 도 4에서는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 입력받는 스테이지(STi)가 대표적으로 도시된다. 도 4를 설명함에 있어서, 제3 스캔 클럭 신호(SC_CLK3)는 스캔 클럭 신호로, 제3 센싱 클럭 신호(SS_CLK3)는 센싱 클럭 신호로 명명한다.
도 3과 도 4를 함께 참조하면, 본 발명의 일 실시 예에 따른 스테이지(STi)는 입력부(211) 및 출력 버퍼부(212)를 포함할 수 있다. 입력부(211)는 제21 내지 제28 트랜지스터들(T21~T28) 및 제3 커패시터(C3)를 포함할 수 있다. 또한, 출력 버퍼부(212)는 제1 내지 제15 트랜지스터들(T1~T15) 및 제1 및 제2 커패시터들(C1, C2)을 포함한다.
입력부(211)의 구성을 먼저 설명하면 다음과 같다.
제3 커패시터(C3)의 제1 전극은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속되고, 제2 전극은 제24 트랜지스터(T24)의 게이트 전극(즉, 제4 노드(N4))에 접속된다. 이러한 제3 커패시터(C3)는 제24 트랜지스터(T24)의 게이트 전극에 대응하는 전압을 저장한다. 여기서 제3 전원(VDD)은 예를 들어 게이트 온 전압으로 설정될 수 있다.
제21 트랜지스터(T21)는 제i-2 캐리 신호(CR(i-2))가 입력되는 제2 캐리 입력 단자(CRIN2)와 제3 노드(N3) 사이에 접속된다. 제21 트랜지스터(T21)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제21 트랜지스터(T21)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제i-2 캐리 신호(CR(i-2))에 대응하는 전압을 제3 노드(N3)에 공급할 수 있다.
제22 트랜지스터(T22)는 제3 노드(N3)와 제3 전원(VDD)이 입력되는 제3 전원 단자(V3) 사이에 접속된다. 제22 트랜지스터(T22)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제22 트랜지스터(T22)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제23 트랜지스터(T23)는 제3 노드(N3)와 제4 노드(N4) 사이에 접속된다. 제23 트랜지스터(T23)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제23 트랜지스터(T23)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)로 공급한다.
제24 트랜지스터(T24)는 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)와 제1 노드(N1) 사이에 접속된다. 제24 트랜지스터(T24)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제24 트랜지스터(T24)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제24 트랜지스터(T24)가 턴-온되면 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급된다.
제25 트랜지스터(T25)는 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2)와 제2 노드(N2) 사이에 접속된다. 제25 트랜지스터(T25)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제25 트랜지스터(T25)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제25 트랜지스터(T25)가 턴-온되면 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급된다. 여기서, 제2 전원(VSS2)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 게이트 오프 전압보다 낮게 설정될 수 있다. 일 실시 예에서, 제2 전원(VSS2)은 제1 전원(VSS1) 보다 낮게 설정될 수 있으며, 약 -7~-9V일 수 있다.
출력 버퍼부(212)는 제1 노드(N1) 및 제2 노드(N2)를 통하여 입력부(211)에 접속된다.
제1 트랜지스터(T1)는 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)로 구성될 수 있다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 게이트 전극은 제5 제어 신호(S5)가 입력되는 제5 입력 단자(IN5)에 접속된다. 이러한 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제5 제어 신호(S5)가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제2 트랜지스터(T2)는 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)로 구성될 수 있다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 게이트 전극은 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 입력되는 제3 캐리 입력 단자(CRIN3)에 접속된다. 이러한 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)로 구성될 수 있다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제11 노드(N11)와 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1) 사이에 직렬로 접속된다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 게이트 전극은 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제i-3 캐리 신호(CR(i-3))를 제11 노드(N11)로 공급할 수 있다.
제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)로 구성될 수 있다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제12 노드(N12)의 전원에 대응하여 턴-온 또는 턴-오프된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)가 턴-온되면 제11 노드(N11)로 제2 전원(VSS2)의 전압이 공급될 수 있다.
제5 트랜지스터(T5)는 제3 제어 신호(S3)를 입력 받는 제3 입력 단자(IN3)와 제7 트랜지스터(T7)의 게이트 전극(즉, 제5 노드(N5)) 사이에 다이오드 접속된다. 이러한 제5 트랜지스터(T5)는 제3 제어 신호(S3)가 공급될 때 다이오드 형태로 접속되어 제3 제어 신호(S3)를 제5 노드(N5)로 공급할 수 있다.
제6 트랜지스터(T6)는 제5 노드(N5)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제6 트랜지스터(T6)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 제2 전원(VSS2)의 전압을 제5 노드(N5)로 공급할 수 있다.
제7 트랜지스터(T7)는 제3 제어 신호(S3)가 입력되는 제3 입력 단자(IN3)와 제12 노드(N12) 사이에 접속된다. 제7 트랜지스터(T7)의 게이트 전극은 제5 노드(N5)에 접속된다. 이러한 제7 트랜지스터(T7)는 제5 노드(N5)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 제3 제어 신호(S3)의 전압이 제12 노드(N12)로 공급될 수 있다.
제8 트랜지스터(T8)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제8 트랜지스터(T8)의 게이트 전극은 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제8 트랜지스터(T8)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제9 트랜지스터(T9)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제9 트랜지스터(T9)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제9 트랜지스터(T9)는 제11 노드(N11)에 하이 전압이 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제10 트랜지스터(T10), 제11 트랜지스터(T11) 및 제1 커패시터(C1)는 주사 신호(SC(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제10 트랜지스터(T10)는 스캔 클럭 신호(SC_CLK3)가 입력되는 스캔 클럭 단자(SCCK)와 주사 신호(SC(i))를 출력하는 제1 출력 단자(OUT1) 사이에 접속된다. 제10 트랜지스터(T10)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제10 트랜지스터(T10)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 스캔 클럭 신호(SC_CLK3)를 주사 신호(SC(i))로서 출력할 수 있다.
여기서 스캔 클럭 신호(SC_CLK3)는 논리 하이 레벨과 논리 로우 레벨을 가질 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압에 대응하거나 그보다 낮을 수 있다. 예를 들어, 논리 하이 레벨은 약 25V일 수 있다. 예를 들어, 게이트 오프 전압이 약 -5V인 경우, 논리 로우 레벨은 약 -5~-7V일 수 있다.
제11 트랜지스터(T11)는 제1 출력 단자(OUT1)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제11 트랜지스터(T11)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제11 트랜지스터(T11)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제11 트랜지스터(T11)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 주사 신호(SC(i))로서 출력될 수 있다. 여기서, 제1 전원(VSS1)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 예를 들어 게이트 오프 전압으로 설정될 수 있다. 일 실시 예에서, 제1 전원(VSS1)은 게이트 오프 전압으로 설정될 수 있으며, 약 -5V일 수 있다.
제1 커패시터(C1)는 제1 출력 단자(OUT1)와 제11 노드(N11) 사이에 접속된다.
제12 트랜지스터(T12)는 캐리 신호(CR(i))를 출력하기 위한 버퍼 회로로써 동작한다. 제12 트랜지스터(T12)는 캐리 신호(CR(i))를 출력하는 캐리 출력 단자(CR)와 주사 신호(SC(i))를 출력하는 제1 출력 단자(OUT1) 사이에 접속된다. 제12 트랜지스터(T12)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제12 트랜지스터(T12)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 제1 출력 단자(OUT1)로 흐르는 전류 중 일부를 캐리 신호(CR(i))로 출력할 수 있다.
제13 트랜지스터(T13), 제14 트랜지스터(T14) 및 제2 커패시터(C2)는 센싱 신호(SS(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제13 트랜지스터(T13)는 센싱 클럭 신호(SS_CLK3)를 입력받는 센싱 클럭 단자(SSCK)와 센싱 신호(SS(i))를 출력하는 제2 출력 단자(OUT2) 사이에 접속된다. 제13 트랜지스터(T13)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제13 트랜지스터(T13)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 센싱 클럭 신호(SS_CLK3)를 센싱 신호(SS(i))로서 출력할 수 있다.
제14 트랜지스터(T14)는 제2 출력 단자(OUT2)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제14 트랜지스터(T14)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제14 트랜지스터(T14)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제14 트랜지스터(T14)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 센싱 신호(SS(i))로서 출력될 수 있다.
제2 커패시터(C2)는 제2 출력 단자(OUT2)와 제11 노드(N11) 사이에 접속된다.
제15 트랜지스터(T15)의 일단은 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 공통 전극, 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 공통 전극, 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 공통 전극, 그리고 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 공통 전극에 접속된다. 제15 트랜지스터(T15)의 타단은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속된다. 제15 트랜지스터(T15)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제15 트랜지스터(T15)는 제11 노드(N11)의 전압에 대응하여 턴-온 또는 턴-오프된다.
도 5는 도 4에 도시된 스테이지의 구동 방법의 실시 예를 나타내는 파형도이다. 도 6은 도 4에 도시된 스테이지로 인가되는 스캔 클럭 신호의 일 예를 나타내는 파형도이다.
도 5에서는 i번째 화소열에 대하여 센싱 기간 동안 센싱이 수행되는 예가 도시된다. 여기서, i번째 화소열은 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 수신하는 제i 스테이지(STi)에 접속된다. 여기서 제i 스테이지(STi)는 제3 제어 신호(S3)를 입력받고 제4 제어 신호(S4)는 입력받지 않도록 구성될 수 있다.
또한, 도 5를 참조하면 한 프레임 기간(1 Frame)은 표시 기간(DP)과 수직 블랭크 기간(VBP)을 포함하며, 수직 블랭크 기간(VBP)은 센싱 기간(SP)과 리셋 기간(RP)을 포함할 수 있다.
도 4 및 도 5를 함께 참조하면, 제1 기간(t1)에 제6 스캔 클럭 신호(SC_CLK6)에 동기하여 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제3-1 및 제3-2 트랜지스터(T3-1, T3-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제i-3 캐리 신호(CR(i-3))의 하이 전압이 공급되고, 제11 노드(N11)는 하이 전압으로 설정될 수 있다.
제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온되지만, 제1 기간(t1) 동안 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
또한, 제1 기간(t1)에 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제8 트랜지스터(T8)가 턴-온될 수 있다. 그러면, 제2 전원(VSS2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 스캔 클럭 신호(SC_CLK1)에 동기하여 입력부(211)로 제i-2 캐리 신호(CR(i-2)) 및 제1 제어 신호(S1)가 공급된다. 제1 제어 신호(S1)가 공급됨에 따라 제i 스테이지(STi)의 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온된다. 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온되면, 제i-2 캐리 신호(CR(i-2))의 하이 전압이 제4 노드(N4)로 공급된다. 제4 노드(N4)로 하이 전압이 공급되면 제22 트랜지스터(T22), 제24 트랜지스터(T24) 및 제25 트랜지스터(T25)가 턴-온된다.
제22 트랜지스터(T22)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제3 노드(N3)로 공급되어 제3 노드(N3)의 하이 전압이 안정적으로 유지될 수 있다.
제24 트랜지스터(T24)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급되어, 제1 노드(N1)가 하이 전압으로 설정된다. 이때 제3 커패시터(C3)는 제4 노드(N4)의 하이 전압을 저장한다.
제25 트랜지스터(T25)가 턴-온되면, 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급되어, 제2 노드(N2)가 로우 전압으로 설정된다.
이러한 제1 제어 신호(S1)는 이후의 센싱 기간(SP)에 센싱하고자 하는 화소열에 연결된 스테이지에 선택적으로 공급되어, 제1 노드(N1)와 제2 노드(N2)의 전압을 각각 하이 전압과 로우 전압으로 설정할 수 있다.
한편, 제2 기간(t2) 동안 제2 제어 신호(S2)는 공급되지 않으므로, 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)는 턴-오프 상태를 유지하고, 제1 노드(N1) 및 제2 노드(N2)의 전압 제어는 제11 노드(N11) 및 제12 노드(N12)의 전압에 영향을 주지 않는다. 따라서, 제2 기간(t2) 동안 제11 노드(N11) 및 제12 노드(N12)는 이전 기간의 전압(예를 들어, 제11 노드(N11)는 하이 전압, 제12 노드(N12)는 로우 전압)을 유지할 수 있다.
제3 기간(t3)에 스테이지(STi)로 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 유지됨에 따라, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온 상태를 유지하므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다.
제3 기간(t3) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제1 기간(t1)에서보다 높은 전압으로 설정될 수 있다.
제4 기간(t4)에 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)의 공급이 중단되면, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))의 출력은 중단되고, 제11 노드(N11)의 전압은 제1 기간(t1)에서의 전압으로 복귀할 수 있다.
제3 스캔 클럭 신호(SC_CLK3)의 공급 중단될 때, 제3 스캔 클럭 신호(SC_CLK3)는 하이 전압에서 로우 전압으로 천이될 수 있다. 이상적인 경우, 하이 전압에서 로우 전압으로 천이될 때의 폴링 엣지는 수직이어야 하지만, 실질적으로는 도 6에 도시된 것과 같이 하향 곡선 형태를 갖는다.
만약, 제3 스캔 클럭 신호(SC_CLK3)의 논리 로우 레벨이, 화소(PX)에 마련되는 트랜지스터들(M1, M2, M3)의 게이트 오프 전압과 동일하게 설정되면, 제3 스캔 클럭 신호(SC_CLK3)가 하이 전압으로부터 로우 전압으로 완전히 천이된 때에 트랜지스터들(M1, M2, M3)이 비로소 턴-오프될 수 있다. 그러나, 본 발명과 같이 제3 스캔 클럭 신호(SC_CLK3)의 논리 로우 레벨이, 화소(PX)에 마련되는 트랜지스터들(M1, M2, M3)의 게이트 오프 전압보다 낮게 설정되면, 제3 스캔 클럭 신호(SC_CLK3)가 하이 전압으로부터 로우 전압으로 완전히 천이되기 이전이라도, 제3 스캔 클럭 신호(SC_CLK3)가 게이트 로우 전압 값에 도달했을 때 화소(PX)에 마련되는 트랜지스터들(M1, M2, M3)이 턴-오프될 수 있다.
따라서 본 발명에 따른 스테이지(STi)는 스테이지(STi)에 연결된 화소(PX) 내 트랜지스터들(M1, M2, M3)의 턴-오프 시점을 앞당길 수 있고, 그에 따라 실제 동작에서 발생할 수 있는 구동 지연을 방지하며, 턴-오프 지연에 의해 화소(PX) 내 트랜지스터들(M1, M2, M3)을 통하여 누설 전류가 발생하거나 충분한 전압 충전이 이루어지지 못하는 문제를 해결할 수 있다.
제5 기간(t5)에 제1 스캔 클럭 신호(SC_CLK1)에 동기하여 제i+4 캐리 신호(CR(i+4))가 공급됨에 따라, 제2-1 및 제2-2 트랜지스터(T2-1, T2-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제2 전원(VSS2)의 로우 전압이 공급되고, 제11 노드(N11)는 로우 전압으로 설정될 수 있다.
또한, 제5 기간(t5)에 제3 제어 신호(S3)가 공급됨에 따라, 제5 트랜지스터(T5)가 다이오드 접속되어 제5 노드(N5)를 하이 전압으로 설정할 수 있다. 그러면 제7 트랜지스터(T7)가 턴-온되어 제3 제어 신호(S3)가 제12 노드(N12)로 공급되고, 제12 노드(N12)가 하이 전압으로 설정될 수 있다. 그러면 제11 트랜지스터(T11), 제14 트랜지스터(T14) 및 제12 트랜지스터(T12)를 통해 제1 전원(VSS1)의 로우 전압이 주사 신호(SC(i)), 센싱 신호(SS(i)), 캐리 신호(CR(i))로 출력될 수 있다.
제6 기간(t6)에 스테이지(STi)로 제2 제어 신호(S2)가 공급된다. 제2 제어 신호(S2)가 공급됨에 따라 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)가 턴-온된다.
제26 트랜지스터(T26)가 턴-온되면 제1 노드(N1)의 하이 전압이 제11 노드(N11)로 공급된다. 제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온된다. 제6 기간(t6)에는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
제27 트랜지스터(T27)가 턴-온되면, 제2 노드(N2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 제어 신호(S1)를 수신한 스테이지만이 제1 노드(N1)가 하이 전압으로 설정되어, 제6 기간(t6)에 제11 노드(N11)를 하이 전압으로 설정하고, 제12 노드(N12)를 로우 전압으로 설정할 수 있다.
제7 기간(t7)에 스테이지(STi)로 제2 제어 신호(S2), 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 설정되어 있으므로, 제10 트랜지스터(T10) 및 제13 트랜지스터(T13)가 턴-온 상태로 유지되고, 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 그러면 주사 신호(SC(i)) 및 센싱 신호(SS(i))를 수신한 화소(PX)에 마련되는 구동 트랜지스터의 특성(예를 들어, 문턱 전압, 이동도 등)이 측정될 수 있다.
이때, 제12 트랜지스터(T12)도 턴-온 상태를 유지하여, 제1 출력 단자(OUT1)로 출력되는 전류 중 일부가 캐리 신호(CR(i))로 출력될 수 있다. 센싱 기간(SP) 동안 스테이지(STi)에서 출력되는 캐리 신호(CR(i))는 다음단 또는 이전단 스테이지의 제1 내지 제3 캐리 입력 단자(CRIN1~CRIN3)들로 인가될 수 있다. 그러면, 다음단 또는 이전단 스테이지의 제11 노드(N11) 전압이 하이 전압으로 설정될 수 있다. 그러나 다음단 스테이지 또는 이전단 스테이지로 스캔 클럭 신호(SC_CLK) 및 센싱 클럭 신호(SS_CLK)가 공급되지 않기 때문에, 다음단 스테이지 및 이전단 스테이지에서 허용되지 않은 주사 신호 및 센싱 신호가 출력되지 않는다. 따라서, 캐리 신호와 주사 신호가 동일한 스캔 클럭 신호(SC_CLK)에 의해 제어될 수 있고, 결과적으로 주사 구동부(210)는 캐리 신호 출력을 제어하기 위한 별도의 클럭 신호를 구비하지 않음으로써, 클럭 신호를 위한 배선을 감소시킬 수 있다.
제7 기간(t7) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제6 기간(t6)에서보다 높은 전압으로 설정될 수 있다.
제8 기간(t8)에 스테이지(STi)로의 센싱 클럭 신호(SS_CLK3)의 공급이 중단된다. 그러면 센싱 신호(SS(i))의 출력이 중단되고, 제1 커패시터(C1)의 커플링이 해제됨에 따라 제11 노드(N11)의 전압이 제7 기간(t7)에서보다 다소 낮은 전압으로 설정될 수 있다.
제8 기간(t8) 동안 화소(PX)에 마련되는 유기 발광 다이오드의 특성이 측정될 수 있다.
제9 기간(t9)에 스테이지(STi)로 스캔 클럭 신호(SC_CLK3)와 센싱 클럭 신호(SS_CLK3)가 공급되고, 그에 따라 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 또한, 제9 기간(t9) 동안 캐리 신호(CR(i))가 출력될 수 있다.
일 실시 예에서, 제9 기간(t9) 동안 화소(PX)로는 해당 프레임에서의 데이터 신호가 공급되어, 구동 트랜지스터가 초기화될 수 있다.
제10 기간(t10) 동안 스테이지(STi)로 제5 제어 신호(S5)가 공급된다. 그에 따라, 제1-1 및 1-2 트랜지스터(T1-1, T1-2)가 턴-온되고, 제11 노드(N11)의 전압이 제2 전원(VSS2)의 로우 전압으로 초기화된다.
도 7은 도 3에 도시된 스테이지의 다른 실시 예를 나타낸 회로도이다. 도 7에서는 설명의 편의를 위해, 하나의 스테이지(STi')만이 예시적으로 도시된다. 또한, 이하에서는 설명의 편의를 위해, 임의의 신호가 공급된다는 것은 하이 전압이 공급되는 것을 의미하고 공급되지 않는다는 것은 로우 전압이 공급되는 것을 의미하기로 한다.
또한, 도 7에서는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 입력받는 스테이지(STi')가 대표적으로 도시된다. 도 4를 설명함에 있어서, 제3 스캔 클럭 신호(SC_CLK3)는 스캔 클럭 신호로, 제3 센싱 클럭 신호(SS_CLK3)는 센싱 클럭 신호로 명명한다.
도 3과 도 7을 함께 참조하면, 본 발명의 다른 실시 예에 따른 스테이지(STi')는 입력부(211') 및 출력 버퍼부(212')를 포함할 수 있다. 입력부(211')는 제21 내지 제28 트랜지스터들(T21~T28) 및 제3 커패시터(C3)를 포함할 수 있다. 또한, 출력 버퍼부(212')는 제1 내지 제16 트랜지스터들(T1~T16) 및 제1 및 제2 커패시터들(C1, C2)을 포함한다.
입력부(211')의 구성을 먼저 설명하면 다음과 같다.
제3 커패시터(C3)의 제1 전극은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속되고, 제2 전극은 제24 트랜지스터(T24)의 게이트 전극(즉, 제4 노드(N4))에 접속된다. 이러한 제3 커패시터(C3)는 제24 트랜지스터(T24)의 게이트 전극에 대응하는 전압을 저장한다. 여기서 제3 전원(VDD)은 예를 들어 게이트 온 전압으로 설정될 수 있다.
제21 트랜지스터(T21)는 제i-2 캐리 신호(CR(i-2))가 입력되는 제2 캐리 입력 단자(CRIN2)와 제3 노드(N3) 사이에 접속된다. 제21 트랜지스터(T21)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제21 트랜지스터(T21)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제i-2 캐리 신호(CR(i-2))에 대응하는 전압을 제3 노드(N3)에 공급할 수 있다.
제22 트랜지스터(T22)는 제3 노드(N3)와 제3 전원(VDD)이 입력되는 제3 전원 단자(V3) 사이에 접속된다. 제22 트랜지스터(T22)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제22 트랜지스터(T22)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제23 트랜지스터(T23)는 제3 노드(N3)와 제4 노드(N4) 사이에 접속된다. 제23 트랜지스터(T23)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제23 트랜지스터(T23)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)로 공급한다.
제24 트랜지스터(T24)는 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)와 제1 노드(N1) 사이에 접속된다. 제24 트랜지스터(T24)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제24 트랜지스터(T24)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제24 트랜지스터(T24)가 턴-온되면 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급된다.
제25 트랜지스터(T25)는 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2)와 제2 노드(N2) 사이에 접속된다. 제25 트랜지스터(T25)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제25 트랜지스터(T25)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제25 트랜지스터(T25)가 턴-온되면 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급된다. 여기서, 제2 전원(VSS2)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 게이트 오프 전압보다 낮게 설정될 수 있다. 일 실시 예에서, 제2 전원(VSS2)은 제1 전원(VSS1) 및 스캔 클럭 신호(SC_CLK3)의 로우 레벨 보다 낮게 설정될 수 있으며, 약 -9V일 수 있다.
출력 버퍼부(212')는 제1 노드(N1) 및 제2 노드(N2)를 통하여 입력부(211')에 접속된다.
제1 트랜지스터(T1)는 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)로 구성될 수 있다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 게이트 전극은 제5 제어 신호(S5)가 입력되는 제5 입력 단자(IN5)에 접속된다. 이러한 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제5 제어 신호(S5)가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제2 트랜지스터(T2)는 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)로 구성될 수 있다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 게이트 전극은 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 입력되는 제3 캐리 입력 단자(CRIN3)에 접속된다. 이러한 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)로 구성될 수 있다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제11 노드(N11)와 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1) 사이에 직렬로 접속된다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 게이트 전극은 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제i-3 캐리 신호(CR(i-3))를 제11 노드(N11)로 공급할 수 있다.
제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)로 구성될 수 있다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제12 노드(N12)의 전원에 대응하여 턴-온 또는 턴-오프된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)가 턴-온되면 제11 노드(N11)로 제2 전원(VSS2)의 전압이 공급될 수 있다.
제5 트랜지스터(T5)는 제3 제어 신호(S3)를 입력 받는 제3 입력 단자(IN3)와 제7 트랜지스터(T7)의 게이트 전극(즉, 제5 노드(N5)) 사이에 다이오드 접속된다. 이러한 제5 트랜지스터(T5)는 제3 제어 신호(S3)가 공급될 때 다이오드 형태로 접속되어 제3 제어 신호(S3)를 제5 노드(N5)로 공급할 수 있다.
제6 트랜지스터(T6)는 제5 노드(N5)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제6 트랜지스터(T6)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 제2 전원(VSS2)의 전압을 제5 노드(N5)로 공급할 수 있다.
제7 트랜지스터(T7)는 제3 제어 신호(S3)가 입력되는 제3 입력 단자(IN3)와 제12 노드(N12) 사이에 접속된다. 제7 트랜지스터(T7)의 게이트 전극은 제5 노드(N5)에 접속된다. 이러한 제7 트랜지스터(T7)는 제5 노드(N5)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 제3 제어 신호(S3)의 전압이 제12 노드(N12)로 공급될 수 있다.
제8 트랜지스터(T8)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제8 트랜지스터(T8)의 게이트 전극은 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제8 트랜지스터(T8)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제9 트랜지스터(T9)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제9 트랜지스터(T9)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제9 트랜지스터(T9)는 제11 노드(N11)에 하이 전압이 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제10 트랜지스터(T10), 제11 트랜지스터(T11) 및 제1 커패시터(C1)는 주사 신호(SC(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제10 트랜지스터(T10)는 스캔 클럭 신호(SC_CLK3)가 입력되는 스캔 클럭 단자(SCCK)와 주사 신호(SC(i))를 출력하는 제1 출력 단자(OUT1) 사이에 접속된다. 제10 트랜지스터(T10)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제10 트랜지스터(T10)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 스캔 클럭 신호(SC_CLK3)를 주사 신호(SC(i))로서 출력할 수 있다.
여기서 스캔 클럭 신호(SC_CLK3)는 논리 하이 레벨과 논리 로우 레벨을 가질 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압보다 낮게 설정된다. 예를 들어, 논리 하이 레벨은 약 25V일 수 있다. 예를 들어, 게이트 오프 전압이 약 -5V인 경우, 논리 로우 레벨은 약 -7V일 수 있다.
제11 트랜지스터(T11)는 제1 출력 단자(OUT1)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제11 트랜지스터(T11)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제11 트랜지스터(T11)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제11 트랜지스터(T11)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 주사 신호(SC(i))로서 출력될 수 있다. 여기서, 제1 전원(VSS1)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 예를 들어 게이트 오프 전압으로 설정될 수 있다. 일 실시 예에서, 제1 전원(VSS1)은 게이트 오프 전압으로 설정될 수 있으며, 약 -5V일 수 있다.
제1 커패시터(C1)는 제1 출력 단자(OUT1)와 제11 노드(N11) 사이에 접속된다.
제12 트랜지스터(T12) 및 제16 트랜지스터(T16)는 캐리 신호(CR(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제12 트랜지스터(T12)는 스캔 클럭 신호(SC_CLK3)가 입력되는 스캔 클럭 단자(SCCK)와 캐리 신호(CR(i))를 출력하는 캐리 출력 단자(CR) 사이에 접속된다. 제12 트랜지스터(T12)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제12 트랜지스터(T12)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 스캔 클럭 신호(SC_CLK3)를 캐리 신호(CR(i))로 출력할 수 있다.
제16 트랜지스터(T16)는 캐리 출력 단자(CR)와 제2 전원(VSS2)을 입력받는 제2 전원 단자(V2) 사이에 접속된다. 제16 트랜지스터(T16)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제16 트랜지스터(T16)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제16 트랜지스터(T16)가 턴-온됨에 따라 제2 전원(VSS2)의 로우 전압이 캐리 신호(CR(i))로서 출력될 수 있다.
제13 트랜지스터(T13), 제14 트랜지스터(T14) 및 제2 커패시터(C2)는 센싱 신호(SS(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제13 트랜지스터(T13)는 센싱 클럭 신호(SS_CLK)를 입력받는 센싱 클럭 단자(SSCK)와 센싱 신호(SS(i))를 출력하는 제2 출력 단자(OUT2) 사이에 접속된다. 제13 트랜지스터(T13)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제13 트랜지스터(T13)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 센싱 클럭 신호(SS_CLK)를 센싱 신호(SS(i))로서 출력할 수 있다.
제14 트랜지스터(T14)는 제2 출력 단자(OUT2)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제14 트랜지스터(T14)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제14 트랜지스터(T14)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제14 트랜지스터(T14)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 센싱 신호(SS(i))로서 출력될 수 있다.
제2 커패시터(C2)는 제2 출력 단자(OUT2)와 제11 노드(N11) 사이에 접속된다.
제15 트랜지스터(T15)의 일단은 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 공통 전극, 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 공통 전극, 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 공통 전극, 그리고 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 공통 전극에 접속된다. 제15 트랜지스터(T15)의 타단은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속된다. 제15 트랜지스터(T15)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제15 트랜지스터(T15)는 제11 노드(N11)의 전압에 대응하여 턴-온 또는 턴-오프된다.
도 8은 도 7에 도시된 스테이지의 구동 방법의 실시 예를 나타내는 파형도이다. 도 9는 도 7에 도시된 스테이지의 누설 전류 감소 방법을 설명하기 위한 도면이다.
도 8에서는 i번째 화소열에 대하여 센싱 기간 동안 센싱이 수행되는 예가 도시된다. 여기서, i번째 화소열은 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 수신하는 제i 스테이지(STi)에 접속된다. 여기서 제i 스테이지(STi)는 제3 제어 신호(S3)를 입력받고 제4 제어 신호(S4)는 입력받지 않도록 구성될 수 있다.
또한, 도 8을 참조하면 한 프레임 기간(1 Frame)은 표시 기간(DP)과 수직 블랭크 기간(VBP)을 포함하며, 수직 블랭크 기간(VBP)은 센싱 기간(SP)과 리셋 기간(RP)을 포함할 수 있다.
도 7 및 도 8을 함께 참조하면, 제1 기간(t1)에 제6 스캔 클럭 신호(SC_CLK6)에 동기하여 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제3-1 및 제3-2 트랜지스터(T3-1, T3-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제i-3 캐리 신호(CR(i-3))의 하이 전압이 공급되고, 제11 노드(N11)는 하이 전압으로 설정될 수 있다.
제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온되지만, 제1 기간(t1) 동안 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
또한, 제1 기간(t1)에 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제8 트랜지스터(T8)가 턴-온될 수 있다. 그러면, 제2 전원(VSS2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 스캔 클럭 신호(SC_CLK1)에 동기하여 입력부(211)로 제i-2 캐리 신호(CR(i-2)) 및 제1 제어 신호(S1)가 공급된다. 제1 제어 신호(S1)가 공급됨에 따라 제i 스테이지(STi)의 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온된다. 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온되면, 제i-2 캐리 신호(CR(i-2))의 하이 전압이 제4 노드(N4)로 공급된다. 제4 노드(N4)로 하이 전압이 공급되면 제22 트랜지스터(T22), 제24 트랜지스터(T24) 및 제25 트랜지스터(T25)가 턴-온된다.
제22 트랜지스터(T22)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제3 노드(N3)로 공급되어 제3 노드(N3)의 하이 전압이 안정적으로 유지될 수 있다.
제24 트랜지스터(T24)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급되어, 제1 노드(N1)가 하이 전압으로 설정된다. 이때 제3 커패시터(C3)는 제4 노드(N4)의 하이 전압을 저장한다.
제25 트랜지스터(T25)가 턴-온되면, 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급되어, 제2 노드(N2)가 로우 전압으로 설정된다.
이러한 제1 제어 신호(S1)는 이후의 센싱 기간(SP)에 센싱하고자 하는 화소열에 연결된 스테이지에 선택적으로 공급되어, 제1 노드(N1)와 제2 노드(N2)의 전압을 각각 하이 전압과 로우 전압으로 설정할 수 있다.
한편, 제2 기간(t2)동안 제2 제어 신호(S2)는 공급되지 않으므로, 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)는 턴-오프 상태를 유지하고, 제1 노드(N1) 및 제2 노드(N2)의 전압 제어는 제11 노드(N11) 및 제12 노드(N12)의 전압에 영향을 주지 않는다. 따라서, 제2 기간(t2) 동안 제11 노드(N11) 및 제12 노드(N12)는 이전 기간의 전압(예를 들어, 제11 노드(N11)는 하이 전압, 제12 노드(N12)는 로우 전압)을 유지할 수 있다.
제3 기간(t3)에 스테이지(STi)로 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 유지됨에 따라, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온 상태를 유지하므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다.
제3 기간(t3) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제1 기간(t1)에서보다 높은 전압으로 설정될 수 있다.
제4 기간(t4)에 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)의 공급이 중단되면, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))의 출력은 중단되고, 제11 노드(N11)의 전압은 제1 기간(t1)에서의 전압으로 복귀할 수 있다.
제5 기간(t5)에 제1 스캔 클럭 신호(SC_CLK1)에 동기하여 제i+4 캐리 신호(CR(i+4))가 공급됨에 따라, 제2-1 및 제2-2 트랜지스터(T2-1, T2-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제2 전원(VSS2)의 로우 전압이 공급되고, 제11 노드(N11)는 로우 전압으로 설정될 수 있다.
한편, 제5 기간(t5)에 제3 제어 신호(S3)가 공급됨에 따라, 제5 트랜지스터(T5)가 다이오드 접속되어 제5 노드(N5)를 하이 전압으로 설정할 수 있다. 그러면 제7 트랜지스터(T7)가 턴-온되어 제3 제어 신호(S3)가 제12 노드(N12)로 공급되고, 제12 노드(N12)가 하이 전압으로 설정될 수 있다. 그러면 제11 트랜지스터(T11), 제14 트랜지스터(T14) 및 제16 트랜지스터(T16)를 통해 제1 전원(VSS1) 및 제2 전원(VSS2)의 로우 전압이 주사 신호(SC(i)), 센싱 신호(SS(i)), 캐리 신호(CR(i))로 출력될 수 있다.
제5 기간(t5) 동안 제10 트랜지스터(T10)의 일 전극, 즉 소스 전극으로 인가되는 제3 스캔 클럭 신호(SC_CLK3)는 로우 레벨을 유지한다. 일 실시 예에서, 제3 스캔 클럭 신호(SC_CLK3)의 로우 레벨은 게이트 오프 전압보다 낮게 설정될 수 있으며, 예를 들어 약 -7V일 수 있다. 따라서, 제10 트랜지스터(T10)의 소스 전압은 약 -7V로 설정될 수 있다.
또한, 일 실시 예에서, 제2 전원(VSS2)의 전압은 스캔 클럭 신호(SC_CLK)의 로우 레벨보다 낮게 설정될 수 있으며, 예를 들어 약 -9V일 수 있다. 이러한 실시 예에서, 제11 노드(N11)의 전압은 약 -9V로 설정될 수 있다. 그에 따라, 제10 트랜지스터(T10)의 게이트 전압은 소스 전압(-7V)보다 낮은 약 -9V로 설정될 수 있다.
또한, 제12 노드(N12)가 하이 노드로 설정될 때, 턴-온되는 제11 트랜지스터(T11)를 통해, 제10 트랜지스터(T10)의 타 전극, 즉 드레인 전극으로 제1 전원(VSS1)의 로우 전압이 인가될 수 있다. 일 실시 예에서, 제1 전원(VSS1)은 게이트 오프 전압으로 설정될 수 있으며, 예를 들어 약 -5V일 수 있다.
상기와 같이 제2 전원(VSS2)의 전압이 스캔 클럭 신호(SC_CLK)의 로우 레벨보다 낮게 설정될 때, 제10 트랜지스터(T10)의 게이트 전압은 소스 전압보다 낮게 설정될 수 있다. 일 실시 예에서, 제10 트랜지스터(T10)의 게이트-소스 전압(Vgs)은 약 -2V일 수 있다. 도 9를 참조하면, 제10 트랜지스터(T10)의 게이트-소스 전압(Vgs)이 0V보다 낮게 설정될 때(즉, 트랜지스터 특성이 네거티브로 전환될 때), 게이트-소스 전압(Vgs)이 0V보다 크게 설정되는 경우(곡선 1a)와 비교하여 드레인-소스 전류(IDS)가 감소한다(곡선 1b). 본 발명에서는 제10 트랜지스터(T10)에 음의 값의 게이트-소스 전압(Vgs)이 인가되므로, 도 9에 도시된 Vgs-IDS 곡선 변화(곡선 1a로부터 곡선 1b로 변화)에 따라 제10 트랜지스터(T10)를 통해 흐르는 누설 전류가 감소될 수 있다.
일반적으로, Vgs가 0V 이하에서 일정한 범위까지 감소할 때 드레인 전류는 감소하지만, 일정한 범위 이상으로 감소하면 드레인 전류가 급격하게 증가할 수 있다. 따라서, 제2 전원(VSS2)의 전압과 스캔 클럭 신호(SC_CLK)의 로우 레벨은 Vgs의 제어에 의해 제10 트랜지스터(T10)의 누설 전류가 감소될 수 있도록 적절하게 설정될 수 있다. 일 실시 예에서, 제2 전원(VSS2)의 전압과 스캔 클럭 신호(SC_CLK)의 로우 레벨은 0V~-2V의 차이를 갖도록 설정될 수 있다.
제6 기간(t6)에 스테이지(STi)로 제2 제어 신호(S2)가 공급된다. 제2 제어 신호(S2)가 공급됨에 따라 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)가 턴-온된다.
제26 트랜지스터(T26)가 턴-온되면 제1 노드(N1)의 하이 전압이 제11 노드(N11)로 공급된다. 제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온된다. 제6 기간(t6)에는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
제27 트랜지스터(T27)가 턴-온되면, 제2 노드(N2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 제어 신호(S1)를 수신한 스테이지만이 제1 노드(N1)가 하이 전압으로 설정되어, 제6 기간(t6)에 제11 노드(N11)를 하이 전압으로 설정하고, 제12 노드(N12)를 로우 전압으로 설정할 수 있다.
제7 기간(t7)에 스테이지(STi)로 제2 제어 신호(S2), 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 설정되어 있으므로, 제10 트랜지스터(T10) 및 제13 트랜지스터(T13)가 턴-온 상태로 유지되고, 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 그러면 주사 신호(SC(i)) 및 센싱 신호(SS(i))를 수신한 화소(PX)에 마련되는 구동 트랜지스터의 특성(예를 들어, 문턱 전압, 이동도 등)이 측정될 수 있다.
이때, 제12 트랜지스터(T12)도 턴-온 상태를 유지하여, 제3 스캔 클럭 신호(SC_CLK3)가 캐리 신호(CR(i))로 출력될 수 있다. 센싱 기간(SP) 동안 스테이지(STi)에서 출력되는 캐리 신호(CR(i))는 다음단 또는 이전단 스테이지의 제1 내지 제3 캐리 입력 단자(CRIN1~CRIN3)들로 인가될 수 있다. 그러면, 다음단 또는 이전단 스테이지의 제11 노드(N11) 전압이 하이 전압으로 설정될 수 있다. 그러나 다음단 스테이지 또는 이전단 스테이지로 스캔 클럭 신호(SC_CLK) 및 센싱 클럭 신호(SS_CLK)가 공급되지 않기 때문에, 다음단 스테이지 및 이전단 스테이지에서 허용되지 않은 주사 신호 및 센싱 신호가 출력되지 않는다. 따라서, 캐리 신호와 주사 신호가 동일한 스캔 클럭 신호(SC_CLK)에 의해 제어될 수 있고, 결과적으로 주사 구동부(210)는 캐리 신호 출력을 제어하기 위한 별도의 클럭 신호를 구비하지 않음으로써, 클럭 신호를 위한 배선을 감소시킬 수 있다.
제7 기간(t7) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제6 기간(t6)에서보다 높은 전압으로 설정될 수 있다.
제8 기간(t8)에 스테이지(STi)로의 센싱 클럭 신호(SS_CLK3)의 공급이 중단된다. 그러면 센싱 신호(SS(i))의 출력이 중단되고, 제1 커패시터(C1)의 커플링이 해제됨에 따라 제11 노드(N11)의 전압이 제7 기간(t7)에서보다 다소 낮은 전압으로 설정될 수 있다.
제8 기간(t8) 동안 화소(PX)에 마련되는 유기 발광 다이오드의 특성이 측정될 수 있다.
제9 기간(t9)에 스테이지(STi)로 스캔 클럭 신호(SC_CLK3)와 센싱 클럭 신호(SS_CLK3)가 공급되고, 그에 따라 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 또한, 제9 기간(t9) 동안 캐리 신호(CR(i))가 출력될 수 있다.
일 실시 예에서, 제9 기간(t9) 동안 화소(PX)로는 해당 프레임에서의 데이터 신호가 공급되어, 구동 트랜지ㄹ스터가 초기화될 수 있다.
제10 기간(t10) 동안 스테이지(STi)로 제5 제어 신호(S5)가 공급된다. 그에 따라, 제1-1 및 1-2 트랜지스터(T1-1, T1-2)가 턴-온되고, 제11 노드(N11)의 전압이 제2 전원(VSS2)의 로우 전압으로 초기화된다.
도 10은 도 3에 도시된 스테이지의 또 다른 실시 예를 나타낸 회로도이다. 도 10에서는 설명의 편의를 위해, 하나의 스테이지(STi'')만이 예시적으로 도시된다. 또한, 이하에서는 설명의 편의를 위해, 임의의 신호가 공급된다는 것은 하이 전압이 공급되는 것을 의미하고 공급되지 않는다는 것은 로우 전압이 공급되는 것을 의미하기로 한다.
또한, 도 10에서는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 입력받는 스테이지(STi'')가 대표적으로 도시된다. 도 4를 설명함에 있어서, 제3 스캔 클럭 신호(SC_CLK3)는 스캔 클럭 신호로, 제3 센싱 클럭 신호(SS_CLK3)는 센싱 클럭 신호로 명명한다.
도 3과 도 10을 함께 참조하면, 본 발명의 또 다른 실시 예에 따른 스테이지(STi'')는 입력부(211'') 및 출력 버퍼부(212'')를 포함할 수 있다. 입력부(211'')는 제21 내지 제18 트랜지스터들(T21~T28) 및 제3 커패시터(C3)를 포함할 수 있다. 또한, 출력 버퍼부(212'')는 제1 내지 제20 트랜지스터들(T1~T15) 및 제1 및 제2 커패시터들(C1, C2)을 포함한다.
입력부(211'')의 구성을 먼저 설명하면 다음과 같다.
제3 커패시터(C3)의 제1 전극은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속되고, 제2 전극은 제24 트랜지스터(T24)의 게이트 전극(즉, 제4 노드(N4))에 접속된다. 이러한 제3 커패시터(C3)는 제24 트랜지스터(T24)의 게이트 전극에 대응하는 전압을 저장한다. 여기서 제3 전원(VDD)은 예를 들어 게이트 온 전압으로 설정될 수 있다.
제21 트랜지스터(T21)는 제i-2 캐리 신호(CR(i-2))가 입력되는 제2 캐리 입력 단자(CRIN2)와 제3 노드(N3) 사이에 접속된다. 제21 트랜지스터(T21)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제21 트랜지스터(T21)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제i-2 캐리 신호(CR(i-2))에 대응하는 전압을 제3 노드(N3)에 공급할 수 있다.
제22 트랜지스터(T22)는 제3 노드(N3)와 제3 전원(VDD)이 입력되는 제3 전원 단자(V3) 사이에 접속된다. 제22 트랜지스터(T22)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제22 트랜지스터(T22)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제23 트랜지스터(T23)는 제3 노드(N3)와 제4 노드(N4) 사이에 접속된다. 제23 트랜지스터(T23)의 게이트 전극은 제1 제어 신호(S1)가 입력되는 제1 입력 단자(IN1)에 접속된다. 이러한 제23 트랜지스터(T23)는 제1 제어 신호(S1)가 공급될 때 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)로 공급한다.
제24 트랜지스터(T24)는 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)와 제1 노드(N1) 사이에 접속된다. 제24 트랜지스터(T24)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제24 트랜지스터(T24)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제24 트랜지스터(T24)가 턴-온되면 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급된다.
제25 트랜지스터(T25)는 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2)와 제2 노드(N2) 사이에 접속된다. 제25 트랜지스터(T25)의 게이트 전극은 제4 노드(N4)에 접속된다. 이러한 제25 트랜지스터(T25)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제25 트랜지스터(T25)가 턴-온되면 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급된다. 여기서, 제2 전원(VSS2)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 게이트 오프 전압보다 낮게 설정될 수 있다. 일 실시 예에서, 제2 전원(VSS2)은 제1 전원(VSS1) 및 스캔 클럭 신호(SC_CLK3)의 로우 레벨 보다 낮게 설정될 수 있으며, 약 -9V일 수 있다.
출력 버퍼부(212'')는 제1 노드(N1) 및 제2 노드(N2)를 통하여 입력부(211'')에 접속된다.
제1 트랜지스터(T1)는 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)로 구성될 수 있다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 게이트 전극은 제5 제어 신호(S5)가 입력되는 제5 입력 단자(IN5)에 접속된다. 이러한 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)는 제5 제어 신호(S5)가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제2 트랜지스터(T2)는 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)로 구성될 수 있다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 게이트 전극은 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 입력되는 제3 캐리 입력 단자(CRIN3)에 접속된다. 이러한 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)는 제i+4 캐리 신호(CR(i+4)) 또는 제i+3 캐리 신호(CR(i+3))가 공급될 때 턴-온되어 제11 노드(N11)의 전압을 제2 전원(VSS2)의 전압으로 설정할 수 있다.
제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)로 구성될 수 있다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제11 노드(N11)와 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1) 사이에 직렬로 접속된다. 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 게이트 전극은 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제i-3 캐리 신호(CR(i-3))를 제11 노드(N11)로 공급할 수 있다.
제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)로 구성될 수 있다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제11 노드(N11)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 직렬로 접속된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)는 제12 노드(N12)의 전원에 대응하여 턴-온 또는 턴-오프된다. 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)가 턴-온되면 제11 노드(N11)로 제2 전원(VSS2)의 전압이 공급될 수 있다.
제5 트랜지스터(T5)는 제3 제어 신호(S3)를 입력 받는 제3 입력 단자(IN3)와 제7 트랜지스터(T7)의 게이트 전극(즉, 제5 노드(N5)) 사이에 다이오드 접속된다. 이러한 제5 트랜지스터(T5)는 제3 제어 신호(S3)가 공급될 때 다이오드 형태로 접속되어 제3 제어 신호(S3)를 제5 노드(N5)로 공급할 수 있다.
제6 트랜지스터(T6)는 제5 노드(N5)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제6 트랜지스터(T6)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 제2 전원(VSS2)의 전압을 제5 노드(N5)로 공급할 수 있다.
제7 트랜지스터(T7)는 제3 제어 신호(S3)가 입력되는 제3 입력 단자(IN3)와 제12 노드(N12) 사이에 접속된다. 제7 트랜지스터(T7)의 게이트 전극은 제5 노드(N5)에 접속된다. 이러한 제7 트랜지스터(T7)는 제5 노드(N5)의 전압에 대응하여 턴-온 또는 턴-오프된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 제3 제어 신호(S3)의 전압이 제12 노드(N12)로 공급될 수 있다.
제8 트랜지스터(T8)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제8 트랜지스터(T8)의 게이트 전극은 제i-3 캐리 신호(CR(i-3))가 입력되는 제1 캐리 입력 단자(CRIN1)에 접속된다. 이러한 제8 트랜지스터(T8)는 제i-3 캐리 신호(CR(i-3))가 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제9 트랜지스터(T9)는 제12 노드(N12)와 제2 전원(VSS2)이 입력되는 제2 전원 단자(V2) 사이에 접속된다. 제9 트랜지스터(T9)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제9 트랜지스터(T9)는 제11 노드(N11)에 하이 전압이 공급될 때 턴-온되어 제12 노드(N12)의 전압을 제2 전원(VSS2)의 로우 전압으로 설정할 수 있다.
제10 트랜지스터(T10), 제11 트랜지스터(T11) 및 제1 커패시터(C1)는 주사 신호(SC(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제10 트랜지스터(T10)는 스캔 클럭 신호(SC_CLK3)가 입력되는 스캔 클럭 단자(SCCK)와 주사 신호(SC(i))를 출력하는 제1 출력 단자(OUT1) 사이에 접속된다. 제10 트랜지스터(T10)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제10 트랜지스터(T10)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 스캔 클럭 신호(SC_CLK3)를 주사 신호(SC(i))로서 출력할 수 있다.
여기서 스캔 클럭 신호(SC_CLK3)는 논리 하이 레벨과 논리 로우 레벨을 가질 수 있다. 여기서, 논리 하이 레벨은 게이트 온 전압에 대응하고, 논리 로우 레벨은 게이트 오프 전압보다 낮게 설정된다. 예를 들어, 논리 하이 레벨은 약 25V일 수 있다. 예를 들어, 게이트 오프 전압이 약 -5V인 경우, 논리 로우 레벨은 약 -7V일 수 있다.
제11 트랜지스터(T11)는 제1 출력 단자(OUT1)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제11 트랜지스터(T11)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제11 트랜지스터(T11)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제11 트랜지스터(T11)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 주사 신호(SC(i))로서 출력될 수 있다. 여기서, 제1 전원(VSS1)은 제3 전원(VDD)보다 낮게 설정되는 전압으로, 예를 들어 게이트 오프 전압으로 설정될 수 있다. 일 실시 예에서, 제1 전원(VSS1)은 게이트 오프 전압으로 설정될 수 있으며, 약 -5V일 수 있다.
제1 커패시터(C1)는 제1 출력 단자(OUT1)와 제11 노드(N11) 사이에 접속된다.
제12 트랜지스터(T12) 및 제16 트랜지스터(T16)는 캐리 신호(CR(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제12 트랜지스터(T12)는 센싱 클럭 신호(SS_CLK3)가 입력되는 센싱 클럭 단자(SSCK)와 캐리 신호(CR(i))를 출력하는 캐리 출력 단자(CR) 사이에 접속된다. 제12 트랜지스터(T12)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제12 트랜지스터(T12)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 센싱 클럭 신호(SS_CLK3)를 캐리 신호(CR(i))로 출력할 수 있다.
제16 트랜지스터(T16)는 캐리 출력 단자(CR)와 제2 전원(VSS2)을 입력받는 제2 전원 단자(V2) 사이에 접속된다. 제16 트랜지스터(T16)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제16 트랜지스터(T16)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제16 트랜지스터(T16)가 턴-온됨에 따라 제2 전원(VSS2)의 로우 전압이 캐리 신호(CR(i))로서 출력될 수 있다.
제13 트랜지스터(T13), 제14 트랜지스터(T14) 및 제2 커패시터(C2)는 센싱 신호(SS(i))를 출력하기 위한 버퍼 회로로써 동작한다.
제13 트랜지스터(T13)는 센싱 클럭 신호(SS_CLK)를 입력받는 센싱 클럭 단자(SSCK)와 센싱 신호(SS(i))를 출력하는 제2 출력 단자(OUT2) 사이에 접속된다. 제13 트랜지스터(T13)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제13 트랜지스터(T13)는 제11 노드(N11)가 하이 전압으로 설정될 때 턴-온되어 센싱 클럭 신호(SS_CLK)를 센싱 신호(SS(i))로서 출력할 수 있다.
제14 트랜지스터(T14)는 제2 출력 단자(OUT2)와 제1 전원(VSS1)을 입력받는 제1 전원 단자(V1) 사이에 접속된다. 제14 트랜지스터(T14)의 게이트 전극은 제12 노드(N12)에 접속된다. 이러한 제14 트랜지스터(T14)는 제12 노드(N12)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 제14 트랜지스터(T14)가 턴-온됨에 따라 제1 전원(VSS1)의 로우 전압이 센싱 신호(SS(i))로서 출력될 수 있다.
제2 커패시터(C2)는 제2 출력 단자(OUT2)와 제11 노드(N11) 사이에 접속된다.
제15 트랜지스터(T15)의 일단은 제1-1 트랜지스터(T1-1) 및 제1-2 트랜지스터(T1-2)의 공통 전극, 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2)의 공통 전극, 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 공통 전극, 그리고 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 공통 전극에 접속된다. 제15 트랜지스터(T15)의 타단은 제3 전원(VDD)이 입력되는 제3 전원 단자(V3)에 접속된다. 제15 트랜지스터(T15)의 게이트 전극은 제11 노드(N11)에 접속된다. 이러한 제15 트랜지스터(T15)는 제11 노드(N11)의 전압에 대응하여 턴-온 또는 턴-오프된다.
도 10에 도시된 스테이지(STi'')는 도 4에 도시된 스테이지(STi')와 비교하여 캐리 신호(CR(i))를 출력하기 위한 버퍼 회로가 스캔 클럭 신호(SC_CLK) 대신, 센싱 신호(SS(i))를 출력하기 위한 버퍼 회로와 센싱 클럭 신호(SS_CLK3)를 공유하는 점에서 차이를 갖는다.
도 11은 도 10에 도시된 스테이지의 구동 방법의 실시 예를 나타낸 파형도이다.
도 11에서는 i번재 화소열에 대하여 센싱 기간 동안 센싱이 수행되는 예가 도시된다. 여기서 i번째 화소열은 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)를 수신하는 제i 스테이지(STi)에 접속된다. 역기서, 제i 스테이지(STi)는 제3 제어 신호(S3)를 입력받고 제4 제어 신호(S4)는 입력받지 않도록 구성될 수 있다.
또한, 도 11을 참조하면 한 프레임 기간(Frame)은 표시 기간(DP)과 수직 블랭크 기간(VBP)을 포함하며, 수직 블랭크 기간(VBP)은 센싱 기간(SP)과 리셋 기간(RP)을 포함할 수 있다.
도 10 및 도 11을 함께 참조하면, 제1 기간(t1)에 제6 센싱 클럭 신호(SS_CLK6)에 동기하여 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제3-1 및 제3-2 트랜지스터(T3-1, T3-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제i-3 캐리 신호(CR(i-3))의 하이 전압이 공급되고, 제11 노드(N11)는 하이 전압으로 설정될 수 있다.
제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온되지만, 제1 기간(t1) 동안 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
또한, 제1 기간(t1)에 제i-3 캐리 신호(CR(i-3))가 공급됨에 따라, 제8 트랜지스터(T8)가 턴-온될 수 있다. 그러면, 제2 전원(VSS2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 센싱 클럭 신호(SS_CLK1)에 동기하여 입력부(211)로 제i-2 캐리 신호(CR(i-2)) 및 제1 제어 신호(S1)가 공급된다. 제1 제어 신호(S1)가 공급됨에 따라 제i 스테이지(STi)의 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온된다. 제21 트랜지스터(T21) 및 제23 트랜지스터(T23)가 턴-온되면, 제i-2 캐리 신호(CR(i-2))의 하이 전압이 제4 노드(N4)로 공급된다. 제4 노드(N4)로 하이 전압이 공급되면 제22 트랜지스터(T22), 제24 트랜지스터(T24) 및 제25 트랜지스터(T25)가 턴-온된다.
제22 트랜지스터(T22)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제3 노드(N3)로 공급되어 제3 노드(N3)의 하이 전압이 안정적으로 유지될 수 있다.
제24 트랜지스터(T24)가 턴-온되면, 제3 전원(VDD)의 하이 전압이 제1 노드(N1)로 공급되어, 제1 노드(N1)가 하이 전압으로 설정된다. 이때 제3 커패시터(C3)는 제4 노드(N4)의 하이 전압을 저장한다.
제25 트랜지스터(T25)가 턴-온되면, 제2 전원(VSS2)의 로우 전압이 제2 노드(N2)로 공급되어, 제2 노드(N2)가 로우 전압으로 설정된다.
이러한 제1 제어 신호(S1)는 이후의 센싱 기간(SP)에 센싱하고자 하는 화소열에 연결된 스테이지에 선택적으로 공급되어, 제1 노드(N1)와 제2 노드(N2)의 전압을 각각 하이 전압과 로우 전압으로 설정할 수 있다.
한편, 제2 기간(t2)동안 제2 제어 신호(S2)는 공급되지 않으므로, 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)는 턴-오프 상태를 유지하고, 제1 노드(N1) 및 제2 노드(N2)의 전압 제어는 제11 노드(N11) 및 제12 노드(N12)의 전압에 영향을 주지 않는다. 따라서, 제2 기간(t2) 동안 제11 노드(N11) 및 제12 노드(N12)는 이전 기간의 전압(예를 들어, 제11 노드(N11)는 하이 전압, 제12 노드(N12)는 로우 전압)을 유지할 수 있다.
제3 기간(t3)에 스테이지(STi)로 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 유지됨에 따라, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온 상태를 유지하므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다.
제3 기간(t3) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제1 기간(t1)에서보다 높은 전압으로 설정될 수 있다.
제4 기간(t4)에 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)의 공급이 중단되면, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))의 출력은 중단되고, 제11 노드(N11)의 전압은 제1 기간(t1)에서의 전압으로 복귀할 수 있다.
제5 기간(t5)에 제1 센싱 클럭 신호(SS_CLK1)에 동기하여 제i+4 캐리 신호(CR(i+4))가 공급됨에 따라, 제2-1 및 제2-2 트랜지스터(T2-1, T2-2)가 턴-온될 수 있다. 그러면, 제11 노드(N11)로 제2 전원(VSS2)의 로우 전압이 공급되고, 제11 노드(N11)는 로우 전압으로 설정될 수 있다.
한편, 제5 기간(t5)에 제3 제어 신호(S3)가 공급됨에 따라, 제5 트랜지스터(T5)가 다이오드 접속되어 제5 노드(N5)를 하이 전압으로 설정할 수 있다. 그러면 제7 트랜지스터(T7)가 턴-온되어 제3 제어 신호(S3)가 제12 노드(N12)로 공급되고, 제12 노드(N12)가 하이 전압으로 설정될 수 있다. 그러면 제11 트랜지스터(T11), 제14 트랜지스터(T14) 및 제16 트랜지스터(T16)를 통해 제1 전원(VSS1) 및 제2 전원(VSS2)의 로우 전압이 주사 신호(SC(i)), 센싱 신호(SS(i)), 캐리 신호(CR(i))로 출력될 수 있다.
제5 기간(t5) 동안 제10 트랜지스터(T10)의 일 전극, 즉 소스 전극으로 인가되는 제3 스캔 클럭 신호(SC_CLK3)는 로우 레벨을 유지한다. 일 실시 예에서, 제3 스캔 클럭 신호(SC_CLK3)의 로우 레벨은 게이트 오프 전압보다 낮게 설정될 수 있으며, 예를 들어 약 -7V일 수 있다. 따라서, 제10 트랜지스터(T10)의 소스 전압은 약 -7V로 설정될 수 있다.
또한, 일 실시 예에서, 제2 전원(VSS2)의 전압은 스캔 클럭 신호(SC_CLK)의 로우 레벨보다 낮게 설정될 수 있으며, 예를 들어 약 -9V일 수 있다. 이러한 실시 예에서, 제11 노드(N11)의 전압은 약 -9V로 설정될 수 있다. 그에 따라, 제10 트랜지스터(T10)의 게이트 전압은 소스 전압(-7V)보다 낮은 약 -9V로 설정될 수 있다.
또한, 제12 노드(N12)가 하이 노드로 설정될 때, 턴-온되는 제11 트랜지스터(T11)를 통해, 제10 트랜지스터(T10)의 타 전극, 즉 드레인 전극으로 제1 전원(VSS1)의 로우 전압이 인가될 수 있다. 일 실시 예에서, 제1 전원(VSS1)은 게이트 오프 전압으로 설정될 수 있으며, 예를 들어 약 -5V일 수 있다.
제6 기간(t6)에 스테이지(STi)로 제2 제어 신호(S2)가 공급된다. 제2 제어 신호(S2)가 공급됨에 따라 제26 트랜지스터(T26) 및 제27 트랜지스터(T27)가 턴-온된다.
제26 트랜지스터(T26)가 턴-온되면 제1 노드(N1)의 하이 전압이 제11 노드(N11)로 공급된다. 제11 노드(N11)가 하이 전압으로 설정되면, 제10 트랜지스터(T10), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)가 턴-온된다. 제6 기간(t6)에는 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급되지 않으므로, 캐리 신호(CR(i)), 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력되지 않는다.
제27 트랜지스터(T27)가 턴-온되면, 제2 노드(N2)의 로우 전압이 제12 노드(N12)로 공급되어, 제12 노드(N12)가 로우 전압으로 설정될 수 있다.
제2 기간(t2)에 제1 제어 신호(S1)를 수신한 스테이지만이 제1 노드(N1)가 하이 전압으로 설정되어, 제6 기간(t6)에 제11 노드(N11)를 하이 전압으로 설정하고, 제12 노드(N12)를 로우 전압으로 설정할 수 있다.
제7 기간(t7)에 스테이지(STi)로 제2 제어 신호(S2), 제3 스캔 클럭 신호(SC_CLK3) 및 제3 센싱 클럭 신호(SS_CLK3)가 공급된다. 이때, 제11 노드(N11)가 하이 전압으로 설정되어 있으므로, 제10 트랜지스터(T10) 및 제13 트랜지스터(T13)가 턴-온 상태로 유지되고, 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 그러면 주사 신호(SC(i)) 및 센싱 신호(SS(i))를 수신한 화소(PX)에 마련되는 구동 트랜지스터의 특성(예를 들어, 문턱 전압, 이동도 등)이 측정될 수 있다.
이때, 제12 트랜지스터(T12)도 턴-온 상태를 유지하여, 제3 센싱 클럭 신호(SS_CLK3)가 캐리 신호(CR(i))로 출력될 수 있다. 센싱 기간(SP) 동안 스테이지(STi)에서 출력되는 캐리 신호(CR(i))는 다음단 또는 이전단 스테이지의 제1 내지 제3 캐리 입력 단자(CRIN1~CRIN3)들로 인가될 수 있다. 그러면, 다음단 또는 이전단 스테이지의 제11 노드(N11) 전압이 하이 전압으로 설정될 수 있다. 그러나 다음단 스테이지 또는 이전단 스테이지로 스캔 클럭 신호(SC_CLK) 및 센싱 클럭 신호(SS_CLK)가 공급되지 않기 때문에, 다음단 스테이지 및 이전단 스테이지에서 허용되지 않은 주사 신호 및 센싱 신호가 출력되지 않는다. 따라서, 캐리 신호와 센싱 신호가 동일한 센싱 클럭 신호(SS_CLK)에 의해 제어될 수 있고, 결과적으로 주사 구동부(210)는 캐리 신호 출력을 제어하기 위한 별도의 클럭 신호를 구비하지 않음으로써, 클럭 신호를 위한 배선을 감소시킬 수 있다.
제7 기간(t7) 동안 제11 노드(N11)의 전압은 제1 커패시터(C1) 및 제2 커패시터(C2)의 커플링에 의해 제6 기간(t6)에서보다 높은 전압으로 설정될 수 있다.
제8 기간(t8)에 스테이지(STi)로의 센싱 클럭 신호(SS_CLK3)의 공급이 중단된다. 그러면 센싱 신호(SS(i)) 및 캐리 신호(CR(i))의 출력이 중단되고, 제1 커패시터(C1)의 커플링이 해제됨에 따라 제11 노드(N11)의 전압이 제7 기간(t7)에서보다 다소 낮은 전압으로 설정될 수 있다.
제8 기간(t8) 동안 화소(PX)에 마련되는 유기 발광 다이오드의 특성이 측정될 수 있다.
제9 기간(t9)에 스테이지(STi)로 스캔 클럭 신호(SC_CLK3)와 센싱 클럭 신호(SS_CLK3)가 공급되고, 그에 따라 주사 신호(SC(i)) 및 센싱 신호(SS(i))가 출력된다. 또한, 제9 기간(t9) 동안 캐리 신호(CR(i))가 출력될 수 있다.
일 실시 예에서, 제9 기간(t9) 동안 화소(PX)로는 해당 프레임에서의 데이터 신호가 공급되어, 구동 트랜지스터가 초기화될 수 있다.
제10 기간(t10) 동안 스테이지(STi)로 제5 제어 신호(S5)가 공급된다. 그에 따라, 제1-1 및 1-2 트랜지스터(T1-1, T1-2)가 턴-온되고, 제11 노드(N11)의 전압이 제2 전원(VSS2)의 로우 전압으로 초기화된다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
PX: 화소 100: 표시부
210: 주사 구동부 220: 데이터 구동부
230: 센싱부 240: 타이밍 제어부

Claims (20)

  1. 주사선들 각각과 접속되며, 상기 주사선들로 주사 신호 및 센싱 신호를 각각 공급하는 스테이지로,
    제1 제어 신호 및 전단의 캐리 신호에 기초하여 제1 노드 및 제2 노드의 전압을 제어하는 입력부; 및
    제2 제어 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속되는 제11 노드 및 제12 노드를 포함하고, 상기 제11 노드 및 상기 제12 노드의 전압에 따라 스캔 클럭 신호에 응답하여 캐리 신호 및 상기 주사 신호를 출력하고, 센싱 클럭 신호에 응답하여 상기 센싱 신호를 출력하는 출력 버퍼부를 포함하되,
    상기 출력 버퍼부는,
    상기 스캔 클럭 신호, 제1 저전위 전원 전압 및 제2 저전위 전원 전압 중 어느 하나에 기초하여 상기 캐리 신호 및 상기 주사 신호를 출력하고,
    상기 스캔 클럭 신호의 로우 레벨은,
    상기 제1 저전위 전원 전압 보다 낮거나 같게 설정되고,
    상기 제2 저전위 전원 전압은,
    상기 스캔 클럭 신호의 상기 로우 레벨 보다 낮거나 같게 설정되는, 스테이지.
  2. 제1항에 있어서, 상기 출력 버퍼부는,
    상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터;
    상기 제1 출력 단자 및 상기 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터; 및
    상기 캐리 신호를 출력하는 캐리 출력 단자 및 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드 사이에 접속되는 제12 트랜지스터를 포함하는, 스테이지.
  3. 제2항에 있어서, 상기 제12 트랜지스터는,
    상기 제11 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자로 출력되는 신호 중 일부를 상기 캐리 출력 단자로 출력하는, 스테이지.
  4. 제1항에 있어서, 상기 출력 버퍼부는,
    상기 스캔 클럭 신호와 상기 제1 저전위 전원 전압에 기초하여 상기 캐리 신호를 출력하는 캐리 출력 버퍼부; 및
    상기 스캔 클럭 신호와 상기 제2 저전위 전원 전압에 기초하여 상기 주사 신호를 출력하는 스캔 출력 버퍼부를 포함하는, 스테이지.
  5. 제4항에 있어서,
    상기 스캔 클럭 신호의 상기 로우 레벨은 상기 제1 저전위 전원 전압 보다 낮게 설정되고,
    상기 제2 저전위 전원 전압은,
    상기 스캔 클럭 신호의 상기 로우 레벨보다 낮게 설정되는, 스테이지.
  6. 제5항에 있어서, 상기 스캔 출력 버퍼부는,
    상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터; 및
    상기 제1 출력 단자 및 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터를 포함하고,
    상기 캐리 출력 버퍼부는,
    상기 스캔 클럭 단자 및 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제12 트랜지스터; 및
    상기 캐리 출력 단자 및 상기 제2 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제16 트랜지스터를 포함하는, 스테이지.
  7. 제6항에 있어서, 상기 스캔 출력 버퍼부 및 상기 캐리 출력 버퍼부는,
    상기 제11 노드가 하이 전압으로 설정될 때 상기 캐리 신호 및 상기 주사 신호를 각각 출력하는, 스테이지.
  8. 제6항에 있어서, 상기 출력 버퍼부는,
    한 프레임의 리셋 기간 동안 제5 제어 신호가 인가될 때 턴-온되어 상기 제2 저전위 전원 전압을 상기 제11 노드로 공급하는 제1 트랜지스터를 더 포함하는, 스테이지.
  9. 제8항에 있어서,
    상기 리셋 기간 이후의 표시 기간 동안 상기 캐리 출력 단자로 상기 스캔 클럭 신호의 상기 로우 레벨이 인가될 때, 상기 제10 트랜지스터의 제1 전극 전압이 상기 로우 레벨로 설정되고, 제2 전극 전압이 상기 제1 저전위 전원 전압으로 설정되고, 상기 게이트 전극의 전압이 상기 제11 노드의 전압으로 설정되는, 스테이지.
  10. 제1항에 있어서, 상기 출력 버퍼부는,
    상기 제1 노드 및 상기 제11 노드 사이에 접속되고, 게이트 전극이 제2 제어 신호를 입력받는 제2 입력 단자에 접속되는 제26 트랜지스터; 및
    상기 제2 노드 및 상기 제12 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제27 트랜지스터를 더 포함하되,
    상기 제26 트랜지스터 및 상기 제27 트랜지스터는,
    상기 제2 제어 신호에 의해 턴-온되어 상기 제11 노드 및 상기 제12 노드를 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속하는, 스테이지.
  11. 제1항에 있어서, 상기 입력부는,
    상기 전단의 캐리 신호를 입력받는 제2 캐리 입력 단자와 제3 노드 사이에 접속되고, 게이트 전극이 상기 제1 제어 신호를 입력받는 제1 입력 단자에 접속되는 제21 트랜지스터;
    상기 제3 노드와 고전위 전원 전압을 입력받는 제3 전원 단자 사이에 접속되고, 게이트 전극이 제4 노드에 접속되는 제22 트랜지스터;
    상기 제3 노드와 상기 제4 노드 사이에 접속되고, 게이트 전극이 상기 제1 입력 단자에 접속되는 제23 트랜지스터;
    상기 제3 전원 단자와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제24 트랜지스터;
    상기 제4 노드와 상기 제2 저전위 전원 전압을 입력받는 제2 전원 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제25 트랜지스터; 및
    상기 제3 전원 단자와 상기 제4 노드 사이에 접속되는 커패시터를 포함하는, 스테이지.
  12. 제11항에 있어서, 상기 제21 트랜지스터, 상기 제22 트랜지스터 및 상기 제23 트랜지스터는,
    상기 제1 제어 신호가 입력될 때 턴-온되어 상기 전단의 캐리 신호의 하이 전압을 상기 제4 노드로 공급하는, 스테이지.
  13. 제12항에 있어서, 상기 제24 트랜지스터는,
    상기 제4 노드의 전압에 대응하여 턴-온됨에 따라 상기 고전위 전원 전압을 상기 제1 노드에 공급하고,
    상기 제25 트랜지스터는,
    상기 제4 노드의 전압에 대응하여 턴-온됨에 따라 상기 제1 저전위 전원 전압을 상기 제2 노드에 공급하는, 스테이지.
  14. 주사선들 각각과 접속되며, 상기 주사선들로 주사 신호 및 센싱 신호를 각각 공급하는 스테이지들을 포함하며,
    i(i는 자연수)번째 스테이지는,
    제1 제어 신호 및 전단의 캐리 신호에 기초하여 제1 노드 및 제2 노드의 전압을 제어하는 입력부; 및
    제2 제어 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 각각 전기적으로 접속되는 제11 노드 및 제12 노드를 포함하고, 상기 제11 노드 및 상기 제12 노드의 전압에 따라 스캔 클럭 신호에 응답하여 캐리 신호 및 상기 주사 신호를 출력하고, 센싱 클럭 신호에 응답하여 상기 센싱 신호를 출력하는 출력 버퍼부를 포함하되,
    상기 출력 버퍼부는,
    상기 스캔 클럭 신호, 제1 저전위 전원 전압 및 제2 저전위 전원 전압 중 어느 하나에 기초하여 상기 캐리 신호 및 상기 주사 신호를 출력하고,
    상기 스캔 클럭 신호의 로우 레벨은,
    상기 제1 저전위 전원 전압 보다 낮거나 같게 설정되고,
    상기 제2 저전위 전원 전압은,
    상기 스캔 클럭 신호의 상기 로우 레벨 보다 낮거나 같게 설정되는, 주사 구동부.
  15. 제14항에 있어서, 상기 출력 버퍼부는,
    상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터;
    상기 제1 출력 단자 및 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터; 및
    상기 캐리 신호를 출력하는 캐리 출력 단자 및 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드 사이에 접속되는 제12 트랜지스터를 포함하는, 주사 구동부.
  16. 제15항에 있어서, 상기 제12 트랜지스터는,
    상기 제11 노드의 전압에 따라 턴-온되어 상기 제1 출력 단자로 출력되는 신호 중 일부를 상기 캐리 출력 단자로 출력하는, 주사 구동부.
  17. 제14항에 있어서, 상기 출력 버퍼부는,
    상기 스캔 클럭 신호를 입력받는 스캔 클럭 단자 및 상기 주사 신호를 출력하는 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제10 트랜지스터;
    상기 제1 출력 단자 및 상기 제1 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제11 트랜지스터;
    상기 스캔 클럭 단자 및 상기 캐리 신호를 출력하는 캐리 출력 단자 사이에 접속되고, 게이트 전극이 상기 제11 노드에 접속되는 제12 트랜지스터; 및
    상기 캐리 출력 단자 및 상기 제2 저전위 전원 전압 사이에 접속되고, 게이트 전극이 상기 제12 노드에 접속되는 제16 트랜지스터를 포함하는, 주사 구동부.
  18. 제17항에 있어서,
    상기 스캔 클럭 신호의 상기 로우 레벨은 상기 제1 저전위 전원 전압 보다 낮게 설정되고,
    상기 제2 저전위 전원 전압은,
    상기 스캔 클럭 신호의 상기 로우 레벨보다 낮게 설정되는, 주사 구동부.
  19. 제18항에 있어서, 상기 출력 버퍼부는,
    한 프레임의 리셋 기간 동안 제5 제어 신호가 인가될 때 턴-온되어 상기 제2 저전위 전원 전압을 상기 제11 노드로 공급하는 제1 트랜지스터를 더 포함하는, 주사 구동부.
  20. 제19항에 있어서,
    상기 리셋 기간 이후의 표시 기간 동안 상기 캐리 출력 단자로 상기 스캔 클럭 신호의 상기 로우 레벨이 인가될 때, 상기 제10 트랜지스터의 제1 전극 전압이 상기 로우 레벨로 설정되고, 제2 전극 전압이 상기 제1 저전위 전원 전압으로 설정되고, 상기 게이트 전극의 전압이 상기 제11 노드의 전압으로 설정되는, 주사 구동부.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11151931B2 (en) 2019-09-10 2021-10-19 Samsung Display Co., Ltd. Scan driver
US11183124B2 (en) 2019-10-08 2021-11-23 Samsung Display Co., Ltd. Scan driver and display device including ihe same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200128278A (ko) 2019-05-02 2020-11-12 삼성디스플레이 주식회사 스테이지 및 이를 포함하는 주사 구동부
KR20210028774A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
KR20220008951A (ko) * 2020-07-14 2022-01-24 삼성디스플레이 주식회사 발광 구동 회로, 스캔 구동 회로 및 그것을 포함하는 표시 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100931472B1 (ko) * 2008-06-11 2009-12-11 삼성모바일디스플레이주식회사 주사 구동부 및 이를 이용한 유기전계발광 표시장치
KR101324410B1 (ko) * 2009-12-30 2013-11-01 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치
TWI410929B (zh) 2010-04-16 2013-10-01 Au Optronics Corp 有機發光二極體的畫素電路及其顯示器與驅動方法
KR101860732B1 (ko) 2011-07-25 2018-05-25 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
US8957882B2 (en) 2010-12-02 2015-02-17 Samsung Display Co., Ltd. Gate drive circuit and display apparatus having the same
KR20120060298A (ko) * 2010-12-02 2012-06-12 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20130135507A (ko) * 2012-06-01 2013-12-11 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
CN103236248B (zh) 2013-05-14 2015-07-08 合肥京东方光电科技有限公司 移位寄存器、栅极驱动单元与显示装置
KR102077786B1 (ko) * 2013-08-12 2020-02-17 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
KR102128579B1 (ko) * 2014-01-21 2020-07-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102306098B1 (ko) * 2014-03-10 2021-09-28 엘지디스플레이 주식회사 표시장치 및 그 구동방법
KR102523280B1 (ko) 2014-12-16 2023-04-24 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 이의 구동방법
KR20160103616A (ko) * 2015-02-24 2016-09-02 삼성디스플레이 주식회사 주사 구동부
KR102287194B1 (ko) 2015-03-30 2021-08-09 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102312287B1 (ko) 2015-04-23 2021-10-15 삼성디스플레이 주식회사 주사 구동부 및 이를 이용한 표시장치
EP3089144B1 (en) * 2015-04-29 2018-04-11 LG Display Co., Ltd. Shift register using oxide transistor and display device using the same
KR102328638B1 (ko) * 2015-09-09 2021-11-22 삼성디스플레이 주식회사 주사 구동부
KR102557894B1 (ko) * 2016-09-20 2023-07-21 삼성디스플레이 주식회사 스캔 드라이버 및 이를 포함하는 표시 장치
KR102338948B1 (ko) 2017-05-22 2021-12-14 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102328986B1 (ko) 2017-07-18 2021-11-22 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102383322B1 (ko) * 2017-10-27 2022-04-05 엘지디스플레이 주식회사 디스플레이 장치
KR102470378B1 (ko) * 2017-11-30 2022-11-23 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 발광 표시 장치
KR102522535B1 (ko) * 2017-12-11 2023-04-17 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102652889B1 (ko) 2018-08-23 2024-03-29 삼성디스플레이 주식회사 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법
KR20200085976A (ko) 2019-01-07 2020-07-16 삼성디스플레이 주식회사 주사 구동부
KR102611466B1 (ko) 2019-01-30 2023-12-08 삼성디스플레이 주식회사 주사 구동부

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11151931B2 (en) 2019-09-10 2021-10-19 Samsung Display Co., Ltd. Scan driver
US11183124B2 (en) 2019-10-08 2021-11-23 Samsung Display Co., Ltd. Scan driver and display device including ihe same

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Publication number Publication date
US11120750B2 (en) 2021-09-14
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