KR20210028774A - 스캔 드라이버 및 표시 장치 - Google Patents

스캔 드라이버 및 표시 장치 Download PDF

Info

Publication number
KR20210028774A
KR20210028774A KR1020190109401A KR20190109401A KR20210028774A KR 20210028774 A KR20210028774 A KR 20210028774A KR 1020190109401 A KR1020190109401 A KR 1020190109401A KR 20190109401 A KR20190109401 A KR 20190109401A KR 20210028774 A KR20210028774 A KR 20210028774A
Authority
KR
South Korea
Prior art keywords
node
clock signal
active
voltage
scan
Prior art date
Application number
KR1020190109401A
Other languages
English (en)
Inventor
김현준
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190109401A priority Critical patent/KR20210028774A/ko
Priority to JP2020089602A priority patent/JP2021039330A/ja
Priority to US16/938,408 priority patent/US11222596B2/en
Priority to EP20190800.1A priority patent/EP3789994B1/en
Priority to CN202010893556.3A priority patent/CN112447136A/zh
Publication of KR20210028774A publication Critical patent/KR20210028774A/ko
Priority to US17/569,058 priority patent/US11694627B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0213—Addressing of scan or signal lines controlling the sequence of the scanning lines with respect to the patterns to be displayed, e.g. to save power
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

스캔 드라이버는 복수의 스테이지들을 포함한다. 복수의 스테이지들 각각은 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들을 수신하고, 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호를 수신한다. 복수의 스테이지들 각각은, 입력 신호 및 제1 클록 신호에 기초하여 제1 노드의 전압을 제1 로우 레벨로 변경하고, 제2 클록 신호에 기초하여 제1 노드의 전압을 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로, 제1 노드의 전압에 응답하여 제2 클록 신호를 액티브-로우 스캔 신호로서 출력하는 제1 출력 버퍼, 및 제1 노드의 전압에 응답하여 제3 클록 신호를 액티브-하이 스캔 신호로서 출력하는 제2 출력 버퍼를 포함한다. 이에 따라, 단일한 스테이지가 서로 다른 타입의 스캔 신호들을 출력할 수 있으므로, 스캔 드라이버의 사이즈 및 전력 소모가 감소될 수 있다.

Description

스캔 드라이버 및 표시 장치{SCAN DRIVER AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 액티브-로우 스캔 신호 및 액티브-하이 스캔 신호를 출력하는 스캔 드라이버, 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있고, 특히 스마트 폰, 태블릿 컴퓨터와 같은 모바일 기기에서의 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있다. 이러한 표시 장치의 전력 소모 감소를 위하여, 입력 영상 데이터의 입력 프레임 주파수보다 낮은 주파수로 표시 패널을 구동 또는 리프레쉬하는 저주파 구동 기술이 개발되었다.
한편, 이러한 저주파 구동 기술이 적용된 표시 장치에서는, 각 화소가 서로 다른 타입들의 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 표시 장치의 화소는 LTPS(Low-Temperature Polycrystalline Silicon) PMOS 트랜지스터뿐만 아니라, 산화물(Oxide) NMOS 트랜지스터를 포함할 수 있다. 이 경우, 상기 표시 장치의 스캔 드라이버는 상기 PMOS 트랜지스터에 대한 액티브-로우 스캔 신호를 생성하는 P-타입 스테이지뿐만 아니라, 상기 NMOS 트랜지스터에 대한 액티브-하이 스캔 신호를 생성하는 별도의 N-타입 스테이지를 포함하여야 한다. 이에 따라, 서로 다른 타입의 트랜지스터들에 대한 스캔 신호들을 생성하도록 스캔 드라이버의 사이즈 및 전력 소모가 증가될 수 있다.
본 발명의 일 목적은 감소된 사이즈를 가지고, 전력 소모를 감소시킬 수 있는 스캔 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 상기 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들을 수신하고, 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호를 수신한다. 상기 복수의 스테이지들 각각은, 입력 신호 및 상기 제1 클록 신호에 기초하여 제1 노드의 전압을 상기 제1 로우 레벨로 변경하고, 상기 제2 클록 신호에 기초하여 상기 제1 노드의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로, 상기 제1 노드의 전압에 응답하여 상기 제2 클록 신호를 액티브-로우 스캔 신호로서 출력하는 제1 출력 버퍼, 및 상기 제1 노드의 전압에 응답하여 상기 제3 클록 신호를 액티브-하이 스캔 신호로서 출력하는 제2 출력 버퍼를 포함한다.
일 실시예에서, 상기 제3 클록 신호의 상승 시점으로부터 하강 시점까지의 액티브 구간은 상기 제2 클록 신호의 하강 시점으로부터 상승 시점까지의 액티브 구간과 부분적으로 중첩될 수 있다.
일 실시예에서, 상기 제3 클록 신호의 상승 시점은 상기 제1 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제3 클록 신호의 하강 시점은 상기 제2 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제2 클록 신호의 상승 시점보다 앞설(lead) 수 있다.
일 실시예에서, 상기 로직 회로는, 상기 제1 클록 신호에 응답하여 상기 입력 신호를 제3 노드에 전달하는 입력부, 상기 제1 노드와 상기 제3 노드 사이에 배치되고, 상기 제1 노드의 전압이 상기 제1 로우 레벨로 변경되도록 상기 제3 노드에서의 상기 입력 신호를 상기 제1 노드에 전달하는 스트레스 완화부, 상기 제2 클록 신호에 응답하여 상기 제1 노드를 부트스트랩(bootstrap)하여 상기 제1 노드의 전압을 상기 제2 로우 레벨로 변경하는 부트스트랩부, 상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호가 출력되는 동안 제2 노드 및 제4 노드를 상기 하이 레벨로 유지시키는 유지부, 및 상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호가 출력된 후, 상기 제4 노드의 전압에 응답하여 상기 제3 노드에 하이 게이트 전압을 주기적으로 인가하고, 상기 제2 노드의 전압을 주기적으로 상기 제2 로우 레벨로 변경하는 안정화부를 포함할 수 있다.
일 실시예에서, 상기 입력부는, 상기 제1 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 부트스트랩부는, 상기 액티브-로우 스캔 신호가 출력되는 제1 출력 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 안정화부는, 상기 제4 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 상기 제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 상기 제2 클록 신호를 수신하는 제2 단자를 포함하는 제3 트랜지스터, 및 상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 복수의 스테이지들 각각은, 상기 액티브 레벨로서 하이 레벨을 가지고 상기 제3 클록 신호와 다른 위상을 가지는 제4 클록 신호를 더욱 수신하고, 상기 안정화부는, 상기 제4 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 상기 제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 상기 제4 클록 신호를 수신하는 제2 단자를 포함하는 제3 트랜지스터, 및 상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 유지부는, 상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제1 클록 신호를 수신하는 제2 단자를 포함하는 제4 트랜지스터, 및 상기 제3 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제4 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스트레스 완화부는, 로우 게이트 전압을 수신하는 게이트, 상기 제3 노드에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 출력 버퍼는, 상기 제1 노드에 연결된 게이트, 상기 액티브-로우 스캔 신호가 출력되는 제1 출력 노드에 연결된 제1 단자, 및 상기 제2 클록 신호를 수신하는 제2 단자를 포함하는 제8 트랜지스터, 및 제2 노드에 연결된 게이트, 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제1 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제2 출력 버퍼는, 상기 제1 노드에 연결된 게이트, 상기 액티브-하이 스캔 신호가 출력되는 제2 출력 노드에 연결된 제1 단자, 및 상기 제3 클록 신호를 수신하는 제2 단자를 포함하는 제10 트랜지스터, 및 제2 노드에 연결된 게이트, 로우 게이트 전압을 수신하는 제1 단자, 및 상기 제2 출력 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은, 제1 클록 신호를 수신하는 게이트, 입력 신호를 수신하는 제1 단자, 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 제4 노드에 연결된 게이트, 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제3 트랜지스터, 상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제1 클록 신호를 수신하는 제2 단자를 포함하는 제4 트랜지스터, 상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터, 상기 제3 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제4 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터, 상기 로우 게이트 전압을 수신하는 게이트, 상기 제3 노드에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터, 제1 출력 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터, 상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 상기 제1 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 제2 클록 신호를 수신하는 제2 단자를 포함하는 제8 트랜지스터, 상기 제2 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제1 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터, 상기 제1 노드에 연결된 게이트, 제2 출력 노드에 연결된 제1 단자, 및 제3 클록 신호를 수신하는 제2 단자를 포함하는 제10 트랜지스터, 및 상기 제2 노드에 연결된 게이트, 상기 로우 게이트 전압을 수신하는 제1 단자, 및 상기 제2 출력 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함한다.
일 실시예에서, 상기 제1 및 제2 클록 신호들은 액티브 레벨로서 로우 레벨을 가지고, 서로 다른 위상들을 가지며, 상기 제3 클록 신호는 상기 액티브 레벨로서 하이 레벨을 가질 수 있다.
일 실시예에서, 상기 제3 클록 신호의 상승 시점으로부터 하강 시점까지의 액티브 구간은 상기 제2 클록 신호의 하강 시점으로부터 상승 시점까지의 액티브 구간과 부분적으로 중첩될 수 있다.
일 실시예에서, 상기 제3 클록 신호의 상승 시점은 상기 제1 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제3 클록 신호의 하강 시점은 상기 제2 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제2 클록 신호의 상승 시점보다 앞설(lead) 수 있다.
일 실시예에서, 상기 제3 트랜지스터의 상기 제2 단자는 상기 제2 클록 신호를 수신하거나, 액티브 레벨로서 하이 레벨을 가지고 상기 제3 클록 신호와 다른 위상을 가지는 제4 클록 신호를 수신할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들에 데이터 신호들을 제공하는 데이터 드라이버, 상기 복수의 화소들에 복수의 액티브-로우 스캔 신호들 및 복수의 액티브-하이 스캔 신호들을 제공하는 스캔 드라이버, 및 상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함한다. 상기 스캔 드라이버는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 각각은 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들을 수신하고, 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호를 수신한다. 상기 복수의 스테이지들 각각은, 입력 신호 및 상기 제1 클록 신호에 기초하여 제1 노드의 전압을 상기 제1 로우 레벨로 변경하고, 상기 제2 클록 신호에 기초하여 상기 제1 노드의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로, 상기 제1 노드의 전압에 응답하여 상기 제2 클록 신호를 다음 스테이지의 상기 입력 신호로서 출력하는 제1 출력 버퍼, 및 상기 제1 노드의 전압에 응답하여 상기 제3 클록 신호를 상기 복수의 액티브-하이 스캔 신호들 중 상응하는 하나로서 출력하는 제2 출력 버퍼를 포함한다.
일 실시예에서, 상기 복수의 스테이지들 각각의 상기 제1 출력 버퍼에서 출력되는 상기 제2 클록 신호는, 상기 복수의 액티브-로우 스캔 신호들 중 상응하는 하나로서, 상기 복수의 화소들 중 상응하는 행의 화소들에 제공될 수 있다. 상기 복수의 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-로우 스캔 신호들을 순차적으로 제공하고, 상기 복수의 화소들에 상기 복수의 액티브-하이 스캔 신호들을 순차적으로 제공할 수 있다.
일 실시예에서, 상기 스캔 드라이버는 복수의 P-타입 스테이지들을 더욱 포함할 수 있다. 상기 복수의 P-타입 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-로우 스캔 신호들을 순차적으로 제공하고, 상기 복수의 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-하이 스캔 신호들을 순차적으로 제공할 수 있다.
본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치에서, 각 스테이지는 액티브-로우 스캔 신호를 출력하는 제1 출력 버퍼 및 액티브-하이 스캔 신호를 출력하는 제2 출력 버퍼를 포함할 수 있다. 이에 따라, 상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호를 각각 출력하는 별개의 스테이지들을 포함하는 스캔 드라이버에 비하여, 본 발명의 실시예들에 따른 스캔 드라이버의 사이즈 및 전력 소모가 감소될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 스테이지를 나타내는 회로도이다.
도 2는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3 내지 도 9는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 회로도들이다.
도 10은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 스테이지를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 13은 본 발명의 일 실시예에 따른 도 10의 표시 장치에 포함된 스캔 드라이버를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 15는 본 발명의 다른 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 16은 본 발명의 다른 실시예에 따른 도 15의 표시 장치에 포함된 스캔 드라이버를 나타내는 블록도이다.
도 17은 도 16의 스캔 드라이버에 포함된 P-타입 스테이지의 일 예를 나타내는 회로도이다.
도 18은 본 발명의 다른 실시예에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 19는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 스캔 드라이버에 포함된 스테이지를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 각 스테이지(100)는 입력 신호(SIN)로서 스캔 개시 신호(FLM) 또는 이전 스테이지로부터 출력된 이전 액티브-로우 스캔 신호(PRE_PSS)를 수신하고, 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들(CLK1, CLK2)을 수신하고, 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호(CLK3)를 수신할 수 있다. 일 실시예에서, 상기 스캔 드라이버에 포함된 복수의 스테이지들 중, 홀수 번째 스테이지들은, 제1 및 제2 클록 신호들(CLK1, CLK2)로서, 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고, 상기 액티브 레벨로서 상기 제1 로우 레벨을 가지는 PMOS 트랜지스터들을 위한 제1 및 제2 P-타입 클록 신호들(PCLK1, PCLK2)을 수신하고, 짝수 번째 스테이지들은 제1 및 제2 클록 신호들(CLK1, CLK2)로서 제2 및 제1 P-타입 클록 신호들(PCLK2, PCLK1)을 수신할 수 있다. 또한, 상기 홀수 번째 스테이지들은, 제3 클록 신호(CLK3)로서, 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고, 상기 액티브 레벨로서 상기 하이 레벨을 가지는 NMOS 트랜지스터들을 위한 제1 및 제2 N-타입 클록 신호들(NCLK1, NCLK2) 중 제2 N-타입 클록 신호(NCLK2)를 수신하고, 상기 짝수 번째 스테이지들은, 제3 클록 신호(CLK3)로서, 제1 N-타입 클록 신호(NCLK1)을 수신할 수 있다.
본 발명의 실시예들에 따른 상기 스캔 드라이버에 포함된 각 스테이지(100)는 입력 신호(SIN) 및 제1 클록 신호(CLK1)에 기초하여 제1 노드(NQ)의 전압을 상기 제1 로우 레벨로 변경하고, 제2 클록 신호(CLK2)에 기초하여 제1 노드(NQ)의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로(110), 제1 노드(NQ)의 전압에 응답하여 제2 클록 신호(CLK2)를 액티브-로우 스캔 신호(PSS)로서 출력하는 제1 출력 버퍼(120), 및 제1 노드(NQ)의 전압에 응답하여 제3 클록 신호(CLK3)를 액티브-하이 스캔 신호(NSS)로서 출력하는 제2 출력 버퍼(130)를 포함할 수 있다.
일 실시예에서, 로직 회로(110)는, 도 1에 도시된 바와 같이, 입력부(140), 스트레스 완화부(150), 부트스트랩부(160), 유지부(170) 및 안정화부(180)를 포함할 수 있다.
입력부(140)는 제1 클록 신호(CLK1)에 응답하여 입력 신호(SIN)를 제3 노드(NQ')에 전달할 수 있다. 여기서, 스트레스 완화부(150)가 Q 노드에 배치되어 상기 Q 노드는 제1 노드(NQ) 및 제3 노드(NQ')로 구분될 수 있고, 입력부(140)는 제3 노드(NQ')에 연결될 수 있다. 일 실시예에서, 입력부(140)는 제1 클록 신호(CLK1)를 수신하는 게이트, 입력 신호(SIN)를 수신하는 제1 단자, 및 제3 노드(NQ')에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1)를 포함할 수 있다.
스트레스 완화부(150)는 제1 노드(NQ)와 제3 노드(NQ') 사이에 배치되고, 제3 노드(NQ')에서의 입력 신호(SIN)를 제1 노드(NQ)에 전달할 수 있다. 제1 노드(NQ)에 전달된 입력 신호(SIN)에 의해 제1 노드(NQ)의 전압은 상기 제1 로우 레벨로 변경될 수 있다. 일 실시예에서, 스트레스 완화부(150)는 로우 게이트 전압(VGL)을 수신하는 게이트, 제3 노드(NQ')에 연결된 제1 단자, 및 제1 노드(NQ)에 연결된 제2 단자를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다.
부트스트랩부(160)는 제2 클록 신호(CLK2)에 응답하여 제1 노드(NQ)를 부트스트랩(bootstrap)하여 제1 노드(NQ)의 전압을 상기 제1 로우 레벨로부터 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경할 수 있다. 일 실시예에서, 상기 제1 로우 레벨과 상기 제2 로우 레벨 사이의 전압 레벨 차이는 상기 하이 레벨과 상기 제1 로우 레벨 사이의 전압 레벨 차이에 상응할 수 있으나, 이에 한정되지 않는다. 또한, 일 실시예에서, 부트스트랩부(160)는, 액티브-로우 스캔 신호(PSS)가 출력되는 제1 출력 노드(NO_PSS)에 연결된 제1 전극, 및 제1 노드(NQ)에 연결된 제2 전극을 포함하는 제1 커패시터(C1)를 포함할 수 있다.
유지부(170)는 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 출력되는 동안 제2 노드(NQB) 및 제4 노드(NQB')를 상기 하이 레벨로 유지시킬 수 있다. 여기서, 제2 커패시터(C2)가 QB 노드에 배치되어 상기 QB 노드는 제2 노드(NQB) 및 제4 노드(NQB')로 구분될 수 있고, 유지부(170)는 제2 노드(NQB) 및 제4 노드(NQB')에 연결될 수 있다. 일 실시예에서, 유지부(170)는 제3 노드(NQ')에 연결된 게이트, 제2 노드(NQB)에 연결된 제1 단자, 및 제1 클록 신호(CLK1)를 수신하는 제2 단자를 포함하는 제4 트랜지스터(T4), 및 제3 노드(NQ')에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제4 노드(NQB')에 연결된 제2 단자를 포함하는 제6 트랜지스터(T6)를 포함할 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제4 트랜지스터(T4)는 직렬 연결된 두 개의 트랜지스터들을 포함하는 듀얼 트랜지스터로 구현될 수 있으나, 이에 한정되지 않는다.
안정화부(180)는, 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 출력된 후, 제4 노드(NQB')의 전압에 응답하여 제1 노드(NQ) 또는 제3 노드(NQ')에 하이 게이트 전압(VGH)을 주기적으로 인가하고, 제2 노드(NQB)의 전압을 주기적으로 상기 제2 로우 레벨로 변경할 수 있다. 예를 들어, 안정화부(180)는 제3 노드(NQ')에 하이 게이트 전압(VGH)을 주기적으로 인가하고, 제3 노드(NQ')에 인가된 하이 게이트 전압(VGH)은 제7 트랜지스터(T7)에 전달되고, 이에 따라 제1 노드(NQ)에도 하이 게이트 전압(VGH)이 주기적으로 인가될 수 있다. 다른 실시예에서, 안정화부(180)는 제1 노드(NQ)에 하이 게이트 전압(VGH)을 주기적으로 인가할 수 있다. 또한, 안정화부(180)는 제2 노드(NQB)의 전압을 주기적으로 상기 제2 로우 레벨로 변경할 수 있고, 상기 제2 로우 레벨을 가지는 제2 노드(NQB)의 전압에 기초하여 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 상기 로우 레벨(또는 상기 제1 로우 레벨) 및 상기 하이 레벨로 각각 안정화될 수 있다. 일 실시예에서, 안정화부(180)는 제4 노드(NQB')에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제3 노드(NQ')에 연결된 제2 단자를 포함하는 제2 트랜지스터(T2), 제4 노드(NQB')에 연결된 제1 전극, 및 제2 노드(NQB)에 연결된 제2 전극을 포함하는 제2 커패시터(C2), 제2 노드(NQB)에 연결된 게이트, 제4 노드(NQB')에 연결된 제1 단자, 및 제2 클록 신호(CLK2)를 수신하는 제2 단자를 포함하는 제3 트랜지스터(T3), 및 제1 클록 신호(CLK1)를 수신하는 게이트, 제2 노드(NQB)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)을 수신하는 제2 단자를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 제3 트랜지스터(T3)는 직렬 연결된 두 개의 트랜지스터들을 포함하는 듀얼 트랜지스터로 구현될 수 있으나, 이에 한정되지 않는다.
제1 출력 버퍼(120)는 제1 노드(NQ)의 전압 및/또는 제2 노드(NQB)의 전압에 의해 제어되고, 화소들에 포함된 PMOS 트랜지스터들을 위한 액티브-로우 스캔 신호(PSS)를 출력할 수 있다. 액티브-로우 스캔 신호(PSS)는 상기 액티브 레벨로서 상기 로우 레벨(또는 상기 제1 로우 레벨)을 가질 수 있다. 일 실시예에서, 제1 출력 버퍼(120)는 제1 노드(NQ)에 연결된 게이트, 액티브-로우 스캔 신호(PSS)가 출력되는 제1 출력 노드(NO_PSS)에 연결된 제1 단자, 및 제2 클록 신호(CLK2)를 수신하는 제2 단자를 포함하는 제8 트랜지스터(T8), 및 제2 노드(NQB)에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제1 출력 노드(NO_PSS)에 연결된 제2 단자를 포함하는 제9 트랜지스터(T9)를 포함할 수 있다.
제2 출력 버퍼(130)는, 제1 출력 버퍼(120)와 같이, 제1 노드(NQ)의 전압 및/또는 제2 노드(NQB)의 전압에 의해 제어될 수 있다. 또한, 제2 출력 버퍼(130)는 상기 화소들에 포함된 NMOS 트랜지스터들을 위한 액티브-하이 스캔 신호(NSS)를 출력할 수 있다. 액티브-하이 스캔 신호(NSS)는 상기 액티브 레벨로서 상기 하이 레벨을 가질 수 있다. 일 실시예에서, 제2 출력 버퍼(130)는 제1 노드(NQ)에 연결된 게이트, 액티브-하이 스캔 신호(NSS)가 출력되는 제2 출력 노드(NO_NSS)에 연결된 제1 단자, 및 제3 클록 신호(CLK3)를 수신하는 제2 단자를 포함하는 제10 트랜지스터(T10), 및 제2 노드(NQB)에 연결된 게이트, 로우 게이트 전압(VGL)을 수신하는 제1 단자, 및 제2 출력 노드(NO_NSS)에 연결된 제2 단자를 포함하는 제11 트랜지스터(T11)를 포함할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 각 스테이지(100)에 포함된 제1 내지 제11 트랜지스터들(T1 내지 T11)은 모두 동일한 타입의 트랜지스터들, 예를 들어 PMOS 트랜지스터들일 수 있다. 즉, 본 발명의 실시예들에 따른 상기 스캔 드라이버에서는, 상기 PMOS 트랜지스터들만을 포함하는 스테이지(100)가 상기 화소들의 PMOS 트랜지스터들을 위한 액티브-로우 스캔 신호(PSS)뿐만 아니라 상기 화소들의 NMOS 트랜지스터들을 위한 액티브-하이 스캔 신호(NSS)를 생성할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 스캔 드라이버에서, 각 스테이지(100)는 제1 및 제2 노드들(NQ, NQB)의 전압들을 제어하는 로직 회로(110), 제1 및 제2 노드들(NQ, NQB)의 전압들에 기초하여 액티브-로우 스캔 신호(PSS)를 출력하는 제1 출력 버퍼(120), 및 제1 및 제2 노드들(NQ, NQB)의 전압들에 기초하여 액티브-하이 스캔 신호(NSS)를 출력하는 제2 출력 버퍼(130)를 포함할 수 있다. 이와 같이 단일한 스테이지(100)에서 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)이 출력되므로, 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)를 각각 출력하는 별개의 스테이지들을 포함하는 스캔 드라이버에 비하여, 본 발명의 실시예들에 따른 상기 스캔 드라이버의 사이즈 및 전력 소모가 감소될 수 있다.
이하, 도 1 내지 도 9를 참조하여 스테이지(100)의 동작의 일 예가 후술된다.
도 2는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 3 내지 도 9는 도 1의 스테이지의 동작의 일 예를 설명하기 위한 회로도들이다.
도 1 및 도 2를 참조하면, 각 스테이지(100)는 입력 신호(SIN), 및 제1 및 제3 클록 신호들(CLK1, CLK2, CLK3)을 수신할 수 있다. 입력 신호(SIN)는 스캔 드라이버에 포함된 복수의 스테이지들 중 첫 번째 스테이지에 대하여 스캔 개시 신호(FLM)이고, 나머지 스테이지들에 대하여 이전 스테이지로부터 출력된 이전 액티브-로우 스캔 신호(PRE_PSS)일 수 있다. 또한, 제1 및 제2 클록 신호들(CLK1, CLK2)은 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고, 액티브 레벨로서 제1 로우 레벨(L)을 가질 수 있다. 제3 클록 신호(CLK3)는 상기 액티브 레벨로서 하이 레벨(H)을 가질 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 제1 및 제3 클록 신호들(CLK1, CLK2, CLK3) 각각에 대하여, 액티브 구간(또는 온 구간)이 인액티브 구간(또는 오프 구간)보다 짧을 수 있다. 예를 들어, 제1 및 제3 클록 신호들(CLK1, CLK2, CLK3) 각각은 약 40%의 듀티 사이클을 가질 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 및 제3 클록 신호들(CLK1, CLK2, CLK3) 각각의 상기 액티브 구간은 상기 인액티브 구간과 같거나 길 수 있다.
제1 시점(T1)으로부터 제2 시점(T2)까지의 구간에서, 제1 로우 레벨(L)의 입력 신호(SIN)이 인가되고, 제1 로우 레벨(L)의 제1 클록 신호(CLK1)가 인가될 수 있다. 이 경우, 도 3에 도시된 바와 같이, 제1 로우 레벨(L)의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1)가 턴-온되고, 제1 로우 레벨(L)을 가지는 로우 게이트 전압(VGL)에 응답하여 제7 트랜지스터(T7)가 턴-온될 수 있다. 턴-온된 제1 트랜지스터(T1)에 의해 입력 신호(SIN)가 제3 노드(NQ')에 전달되고, 이에 따라 제3 노드(NQ')의 전압(V_NQ')은 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 또한, 턴-온된 제7 트랜지스터(T7)에 의해 제3 노드(NQ')에서의 입력 신호(SIN)가 제1 노드(NQ)에 전달되고, 이에 따라 제1 노드(NQ)의 전압(V_NQ)은 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다.
제2 시점(T2)에서 제1 클록 신호(CLK1)가 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되고, 제2 시점(T2)으로부터 제3 시점(T3)까지의 구간에서 하이 레벨(H)의 제1 클록 신호(CLK1)가 인가될 수 있다. 이 경우, 도 4에 도시된 바와 같이, 제1 로우 레벨(L)을 가지는 제1 노드(NQ)의 전압(V_NQ)에 응답하여 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)가 턴-온될 수 있다. 턴-온된 제4 트랜지스터(T4)에 의해 제2 노드(NQB)에 하이 레벨(H)의 제1 클록 신호(CLK1)가 전달되고, 제2 노드(NQB)의 전압(V_NQB)는 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경될 수 있다. 또한, 턴-온된 제6 트랜지스터(T6)는 하이 게이트 전압(VGH)을 제4 노드(NQB'), 즉 제2 커패시터(C2)의 제1 전극에 인가하고, 턴-온된 제4 트랜지스터(T4)는 하이 레벨(H)의 제1 클록 신호(CLK1)를 제2 노드(NQB), 즉 제2 커패시터(C2)의 제2 전극에 인가할 수 있다. 이에 따라, 제2 커패시터(C2)가 초기화 또는 방전될 수 있다.
제3 시점(T3)에서 제3 클록 신호(CLK3)가 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되고, 제3 시점(T3)으로부터 제4 시점(T4)까지의 구간에서 하이 레벨(H)의 제3 클록 신호(CLK3)가 인가될 수 있다. 이 경우, 도 5에 도시된 바와 같이, 제1 로우 레벨(L)을 가지는 제1 노드(NQ)의 전압(V_NQ)에 응답하여 제10 트랜지스터(T10)가 턴-온되고, 하이 레벨(H)의 제3 클록 신호(CLK3)가 턴-온된 제10 트랜지스터(T10)에 의해 제2 출력 노드(NO_NSS)에서 하이 레벨(H)의 액티브-하이 스캔 신호(NSS)로서 출력될 수 있다.
제4 시점(T4)에서 제2 클록 신호(CLK2)가 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되고, 제4 시점(T4)으로부터 제5 시점(T5)까지의 구간에서 제1 로우 레벨(L)의 제2 클록 신호(CLK2)가 인가될 수 있다. 이 경우, 도 6에 도시된 바와 같이, 제1 노드(NQ)의 전압(V_NQ)에 응답하여 제8 트랜지스터(T8)가 턴-온되고, 제1 로우 레벨(L)의 제2 클록 신호(CLK2)가 턴-온된 제8 트랜지스터(T8)에 의해 제1 출력 노드(NO_PSS)에서 제1 로우 레벨(L)의 액티브-로우 스캔 신호(PSS)로서 출력될 수 있다. 제1 로우 레벨(L)의 제2 클록 신호(CLK2)가 턴-온된 제8 트랜지스터(T8)을 통하여 제1 출력 노드(NO_PSS)에 인가되면, 제1 출력 노드(NO_PSS)의 전압, 즉 제1 커패시터(C1)의 제1 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 제1 커패시터(C1)의 제1 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되면, 제1 커패시터(C1)의 제2 전극의 전압, 즉 제1 노드(NQ)의 전압(V_NQ)이 제1 로우 레벨(L)로부터 제1 로우 레벨(L)보다 낮은 제2 로우 레벨(2L)로 변경될 수 있다. 일 실시예에서, 제1 로우 레벨(L)과 제2 로우 레벨(2L) 사이의 전압 레벨 차이는 하이 레벨(H)과 제1 로우 레벨(L) 사이의 전압 레벨 차이에 상응할 수 있으나, 이에 한정되지 않는다. 한편, 제1 노드(NQ)의 전압(V_NQ)이 제1 로우 레벨(L)로부터 제2 로우 레벨(2L)로 변경되는 동작은 부트스트랩(bootstrap) 동작이라 불릴 수 있고, 제1 커패시터(C1)는 부트스트랩 커패시터라 불릴 수 있다.
한편, 스테이지(100)가 제7 트랜지스터(T7)를 포함하지 않는 경우, 즉 제1 노드(NQ)와 제3 노드(NQ')가 동일한 노드인 경우, 제1 노드(NQ)의 전압(V_NQ)이 제2 로우 레벨(2L)로 변경되면, 제3 노드(NQ')에 연결된 트랜지스터들(T1, T2, T4, T6)에 높은 절대 값을 가지는 제1 노드(NQ)의 전압(V_NQ)이 인가될 수 있다. 특히, 트랜지스터들(T1, T2, T4, T6)의 일 단들에 하이 레벨(H)의 전압이 인가되고, 타 단들에 제2 로우 레벨(2L)의 제1 노드(NQ)의 전압(V_NQ)이 인가되므로, 트랜지스터들(T1, T2, T4, T6)에 큰 전압 스트레스가 인가될 수 있다. 그러나, 본 발명의 실시예들에 따른 상기 스캔 드라이버의 스테이지(100)에서는, 제1 노드(NQ)의 전압(V_NQ)이 제2 로우 레벨(2L)을 가지더라도, 제7 트랜지스터(T7)의 게이트에 제2 로우 레벨(2L)보다 높은 제1 로우 레벨(L)의 로우 게이트 전압(VGL)이 인가되므로, 제1 노드(NQ)의 전압(V_NQ)이 제3 노드(NQ')에 전달되지 않을 수 있다. 이에 따라, 제3 노드(NQ')에 연결된 트랜지스터들(T1, T2, T4, T6)에 가해지는 전압 스트레스가 감소될 수 있다. 따라서, 제7 트랜지스터(T7)는 스트레스 완화 트랜지스터라 불릴 수 있다.
또한, 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 출력되는 동안, 제1 로우 레벨(L)을 가지는 제3 노드(NQ')의 전압(V_NQ')을 수신하는 게이트들을 가지는 제4 및 제6 트랜지스터들(T4, T6)에 의해, 제2 노드(NQB)의 전압(V_NQB) 및 제4 노드(NQB')의 전압(V_NQB')은 하이 레벨(H)로 유지될 수 있다. 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 출력되는 동안, 제2 노드(NQB)의 전압(V_NQB)이 하이 레벨(H)을 가지므로, 제9 및 제11 트랜지스터들(T9, T11)이 턴-온되지 않을 수 있다.
제5 시점(T5)에서 제3 클록 신호(CLK3)가 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되고, 제5 시점(T5)으로부터 제6 시점(T6)까지의 구간에서 하이 레벨(H)의 제3 클록 신호(CLK3)가 인가될 수 있다. 이 경우, 도 7에 도시된 바와 같이, 제2 로우 레벨(2L)을 가지는 제1 노드(NQ)의 전압(V_NQ)에 응답하여 제10 트랜지스터(T10)가 턴-온된 상태를 유지하고, 턴-온된 제10 트랜지스터(T10)에 의해 제2 출력 노드(NO_NSS)에서의 액티브-하이 스캔 신호(NSS)가 상기 액티브 레벨(또는 온 레벨)인 하이 레벨(H)로부터 인액티브 레벨(또는 오프 레벨)인 제1 로우 레벨(L)로 변경될 수 있다. 한편, 제10 트랜지스터(T10)의 제2 단자에 인가되는 제3 클록 신호(CLK3)가 제1 로우 레벨(L)을 가지더라도 제10 트랜지스터(T10)가 상기 턴-온된 상태를 유지하기 위해서는, 제10 트랜지스터(T10)의 게이트에 제1 로우 레벨(L)보다 낮은 전압 레벨을 가지는 전압이 인가되어야 한다. 본 발명의 실시예들에 따른 스테이지(100)에서는, 제10 트랜지스터(T10)의 게이트에 인가되는 제1 노드(NQ)의 전압(V_NQ)이 제1 로우 레벨(L)보다 낮은 제2 로우 레벨(2L)을 가질 때 제3 클록 신호(CLK3)가 제1 로우 레벨(L)로 변경되므로, 제10 트랜지스터(T10)가 상기 턴-온된 상태를 유지할 수 있고, 액티브-하이 스캔 신호(NSS)가 상기 인액티브 레벨(또는 상기 오프 레벨)인 제1 로우 레벨(L)로 변경될 수 있다.
일 실시예에서, 제1 노드(NQ)의 전압(V_NQ)이 제2 로우 레벨(2L)을 가지는 동안 제3 클록 신호(CLK3)가 제1 로우 레벨(L)로 변경되도록, 제3 클록 신호(CLK3)의 상승 시점(T3)은 제1 클록 신호(CLK1)의 하강 시점(T1)보다 뒤지고(lag), 제3 클록 신호(CLK3)의 하강 시점(T5)은 제2 클록 신호(CLK2)의 상승 시점(T6)보다 앞설(lead) 수 있다. 또한, 일 실시예에서, 도 2에 도시된 바와 같이, 제3 클록 신호(CLK3)의 상승 시점(T3)으로부터 하강 시점(T5)까지의 액티브 구간(AP1)은 제2 클록 신호(CLK2)의 하강 시점(T4)으로부터 상승 시점(T6)까지의 액티브 구간(AP2)과 동일하지 않고, 제3 클록 신호(CLK3)의 상승 시점(T3)으로부터 하강 시점(T5)까지의 액티브 구간(AP1)은 제2 클록 신호(CLK2)의 하강 시점(T4)으로부터 상승 시점(T6)까지의 액티브 구간(AP2)과 부분적으로 중첩될 수 있다. 예를 들어, 제3 클록 신호(CLK3)의 하강 시점(T5)은 제2 클록 신호(CLK2)의 하강 시점(T4)보다 뒤지고(lag), 제2 클록 신호(CLK2)의 상승 시점(T6)보다 앞설(lead) 수 있다. 이에 따라, 제3 클록 신호(CLK3)의 상승 시점(T3)에서 하이 레벨(H)의 액티브-하이 스캔 신호(NSS)가 출력될 수 있고, 제3 클록 신호(CLK3)의 하강 시점(T5)에서 액티브-하이 스캔 신호(NSS)가 상기 인액티브 레벨(또는 상기 오프 레벨)인 제1 로우 레벨(L)로 변경될 수 있다.
제6 시점(T6)에서 제2 클록 신호(CLK2)가 하이 레벨(H)로 변경되면, 제1 출력 노드(NO_PSS)에서의 액티브-로우 스캔 신호(PSS)가 상기 인액티브 레벨(또는 상기 오프 레벨)인 하이 레벨(H)로 변경될 수 있다. 제1 출력 노드(NO_PSS)의 전압, 즉 제1 커패시터(C1)의 상기 제1 전극의 전압이 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되면, 제1 커패시터(C1)의 상기 제2 전극의 전압, 즉 제1 노드(NQ)의 전압(V_NQ)이 제2 로우 레벨(2L)로부터 제1 로우 레벨(L)로 변경될 수 있다.
제7 시점(T7)에서 제1 클록 신호(CLK1)가 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되고, 제7 시점(T7)으로부터 제8 시점(T8)까지의 구간에서 제1 로우 레벨(L)의 제1 클록 신호(CLK1)가 인가될 수 있다. 이 경우, 도 8에 도시된 바와 같이, 제1 로우 레벨(L)의 제1 클록 신호(CLK1)에 응답하여 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)가 턴-온되고, 제1 로우 레벨(L)의 로우 게이트 전압(VGL)에 의해 제7 트랜지스터(T7)가 턴-온될 수 있다. 턴-온된 제1 트랜지스터(T1)에 의해 제3 노드(NQ')의 전압(V_NQ')이 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경되고, 턴-온된 제7 트랜지스터(T7)에 의해 제1 노드(NQ)의 전압(V_NQ)이 제1 로우 레벨(L)로부터 하이 레벨(H)로 변경될 수 있다. 또한, 턴-온된 제5 트랜지스터(T5)에 의해 제2 노드(NQB)의 전압(V_NQB)이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 제1 로우 레벨(L)로 변경된 제2 노드(NQB)의 전압(V_NQB)에 응답하여 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)가 턴-온될 수 있다. 턴-온된 제3 트랜지스터(T3)에 의해 하이 레벨(H)의 제2 클록 신호(CLK2)가 제3 노드(NQB')에 전달되고, 따라서 제2 커패시터(H)의 제1 전극은 하이 레벨(H)의 전압을 가지고, 제2 커패시터(H)의 제2 전극은 제1 로우 레벨(L)의 전압을 가질 수 있다. 또한, 턴-온된 제3 트랜지스터(T9)에 의해 제1 출력 노드(NO_PSS)에서의 액티브-로우 스캔 신호(PSS)가 상기 인액티브 레벨(또는 상기 오프 레벨)인 하이 레벨(H)로 안정화될 수 있다.
제9 시점(T9)에서 제2 클록 신호(CLK2)가 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되고, 제9 시점(T9)으로부터 제10 시점(T10)까지의 구간에서 제1 로우 레벨(L)의 제2 클록 신호(CLK2)가 인가될 수 있다. 이 경우, 도 9에 도시된 바와 같이, 제1 로우 레벨(L)의 제2 클록 신호(CLK2)가 턴-온된 제3 트랜지스터(T3)을 통하여 제4 노드(NQB')에 인가되고, 제4 노드(NQB')의 전압(V_NQB'), 즉 제2 커패시터(C2)의 제1 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경될 수 있다. 제2 커패시터(C2)의 제1 전극의 전압이 하이 레벨(H)로부터 제1 로우 레벨(L)로 변경되면, 제2 커패시터(C2)의 제2 전극의 전압, 즉 제2 노드(NQB)의 전압(V_NQB)이 제1 로우 레벨(L)로부터 제2 로우 레벨(2L)로 변경될 수 있다. 한편, 제2 노드(NQB)의 전압(V_NQB)이 제1 로우 레벨(L)로부터 제2 로우 레벨(2L)로 변경되는 동작은 부트스트랩(bootstrap) 동작이라 불릴 수 있고, 제2 커패시터(C2) 또한 부트스트랩 커패시터라 불릴 수 있다. 한편, 제2 노드(NQB)의 전압(V_NQB)이 제2 로우 레벨(2L)을 가지면, 제9 및 제11 트랜지스터들(T9, T11)이 완전히 턴-온될 수 있고, 턴-온된 제9 및 제11 트랜지스터들(T9, T11)에 의해 제1 및 제2 출력 노드들(NO_PSS, NO_NSS)에서의 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 상기 인액티브 레벨(또는 상기 오프 레벨)인 하이 레벨(H) 및 제1 로우 레벨(L)로 각각 안정화될 수 있다. 또한, 제1 로우 레벨(L)을 가지는 제4 노드(NQB')의 전압(V_NQB')에 응답하여 제2 트랜지스터(T2)가 턴-온될 수 있고, 제1 로우 레벨(L)을 가지는 로우 게이트 전압(VGL)에 응답하여 제7 트랜지스터(T7)가 턴-온될 수 있다. 턴-온된 제2 트랜지스터(T2)에 의해 제3 노드(NQ')에 하이 게이트 전압(VGH)이 인가되고, 제3 노드(NQ')의 전압(V_NQ')이 하이 레벨(H)로 안정화될 수 있다. 또한, 턴-온된 제7 트랜지스터(T7)에 의해 제1 노드(NQ)의 전압(V_NQ)이 하이 레벨(H)로 안정화될 수 있다. 이와 같이, 제2 트랜지스터(T2)는 4 노드(NQB')의 전압(V_NQB')에 응답하여 제3 노드(NQ')에 하이 게이트 전압(VGH)을 주기적으로(또는 제2 클록 신호(CLK2)가 제1 로우 레벨(L)을 가질 때마다) 인가할 수 있고, 제5 트랜지스터(T5), 제2 커패시터(C2) 및 제3 트랜지스터(T3)는 제2 노드(NQB)의 전압(V_NQB)을 주기적으로(또는 제2 클록 신호(CLK2)가 제1 로우 레벨(L)을 가질 때마다) 제2 로우 레벨(2L)로 변경할 수 있다. 이에 따라, 상기 액티브 레벨(또는 상기 온 레벨)을 가지는 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 출력된 후, 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)은 상기 인액티브 레벨(또는 상기 오프 레벨)인 하이 레벨(H) 및 제1 로우 레벨(L)로 각각 안정화될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 스캔 드라이버에서, 각 스테이지(100)는 상기 액티브 레벨로서 제1 로우 레벨(L)을 가지는 액티브-로우 스캔 신호(PSS)뿐만 아니라, 상기 액티브 레벨로서 하이 레벨(H)을 가지는 액티브-하이 스캔 신호(NSS)를 출력할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 상기 스캔 드라이버의 사이즈 및 전력 소모가 감소될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 스캔 드라이버에 포함된 스테이지를 나타내는 회로도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버에 포함된 각 스테이지(200)는 로직 회로(210), 액티브-로우 스캔 신호(PSS)를 출력하는 제1 출력 버퍼(120) 및 액티브-하이 스캔 신호(NSS)를 출력하는 제2 출력 버퍼(130)를 포함할 수 있다. 일 실시예에서, 로직 회로(210)는 입력부(140), 스트레스 완화부(150), 부트스트랩부(160), 유지부(170) 및 안정화부(280)를 포함할 수 있다. 도 10의 스테이지(200)는, 로직 회로(210)의 안정화부(280)가 제2 클록 신호(CLK2)를 대신하여 제4 클록 신호(CLK4)를 수신하는 것을 제외하고, 도 1의 스테이지(100)와 유사한 구성 및 동작을 가질 수 있다.
스테이지(200)는 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들(CLK1, CLK2) 및 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호(CLK3)를 수신하고, 상기 액티브 레벨로서 상기 하이 레벨을 가지고 제3 클록 신호(CLK3)와 다른 위상을 가지는 제4 클록 신호(CLK4)를 더욱 수신할 수 있다. 일 실시예에서, 제1 및 제2 클록 신호들(CLK1, CLK2)은, 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고 상기 액티브 레벨로서 상기 제1 로우 레벨을 가지는 PMOS 트랜지스터들을 위한 제1 및 제2 P-타입 클록 신호들(PCLK1, PCLK2)이고, 제3 및 제4 클록 신호들(CLK3, CLK4)은 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고 상기 액티브 레벨로서 상기 하이 레벨을 가지는 NMOS 트랜지스터들을 위한 제1 및 제2 N-타입 클록 신호들(NCLK1, NCLK2)일 수 있다. 또한, 일 실시예에서, 제1 내지 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4) 각각은 약 50% 이하의 클록 사이클을 가질 수 있다. 예를 들어, 제1 내지 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4) 각각은 약 40%의 클록 사이클을 가질 수 있으나, 이에 한정되지 않는다. 이 경우, 상기 N-타입 클록 신호인 제4 클록 신호(CLK4)의 인액티브 구간, 즉, 로우 레벨 구간은 상기 P-타입 클록 신호인 제2 클록 신호(CLK2)의 액티브 구간, 즉, 로우 레벨 구간보다 길 수 있다.
일 실시예에서, 도 10에 도시된 바와 같이, 로직 회로(210)의 안정화부(280)는 제4 노드(NQB')에 연결된 게이트, 하이 게이트 전압(VGH)을 수신하는 제1 단자, 및 제3 노드(NQ')에 연결된 제2 단자를 포함하는 제2 트랜지스터(T2), 제4 노드(NQB')에 연결된 제1 전극, 및 제2 노드(NQB)에 연결된 제2 전극을 포함하는 제2 커패시터(C2), 제2 노드(NQB)에 연결된 게이트, 제4 노드(NQB')에 연결된 제1 단자, 및 제4 클록 신호(CLK4)를 수신하는 제2 단자를 포함하는 제3 트랜지스터(T3'), 및 제1 클록 신호(CLK1)를 수신하는 게이트, 제2 노드(NQB)에 연결된 제1 단자, 및 로우 게이트 전압(VGL)을 수신하는 제2 단자를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다. 제2 트랜지스터(T2), 제2 커패시터(C2), 제3 트랜지스터(T3') 및 제5 트랜지스터(T5)를 포함하는 안정화부(280)는, 제4 클록 신호(CLK4)의 상기 로우 레벨 구간 동안, 제2 노드(NQB)의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경시킬 수 있다. 제2 노드(NQB)의 전압이 상기 제2 로우 레벨로 변경되면, 제9 및 제11 트랜지스터들(T9, T11)에 의해 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 인액티브 레벨인 상기 하이 레벨 및 상기 제1 로우 레벨로 안정화될 수 있다. 한편, 제4 클록 신호(CLK4)의 상기 로우 레벨 구간이 제2 클록 신호(CLK2)의 상기 로우 레벨 구간보다 길 수 있고, 따라서 도 1의 스테이지(100)에 비하여, 도 10의 스테이지(200)에서 액티브-로우 스캔 신호(PSS) 및 액티브-하이 스캔 신호(NSS)가 더욱 안정화될 수 있다.
도 11은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이고, 도 12는 본 발명의 실시예들에 따른 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이고, 도 13은 본 발명의 일 실시예에 따른 도 10의 표시 장치에 포함된 스캔 드라이버를 나타내는 블록도이고, 도 14는 본 발명의 일 실시예에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 표시 장치(300)는 복수의 화소들(PX)을 포함하는 표시 패널(310), 복수의 화소들(PX)에 데이터 신호들(DS)을 제공하는 데이터 드라이버(320), 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, …) 및 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)을 제공하는 스캔 드라이버(330), 및 데이터 드라이버(320) 및 스캔 드라이버(330)를 제어하는 컨트롤러(350)를 포함할 수 있다. 일 실시예에서, 표시 장치(300)는 복수의 화소들(PX)에 발광 신호들(SEM)을 제공하는 발광 드라이버(340)를 더 포함할 수 있다.
표시 패널(310)은 복수의 데이터 신호 배선들, 복수의 액티브-하이 스캔 신호 배선들, 복수의 액티브-로우 스캔 신호 배선들, 복수의 발광 신호 배선들, 및 이들에 연결된 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에서, 각 화소(PX)는 적어도 하나의 커패시터, 적어도 두 개의 트랜지스터들 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 포함하고, 표시 패널(310)은 OLED 표시 패널일 수 있다. 또한, 일 실시예에서, 각 화소(PX)는 소비 전력 감소를 위한 저주파 구동에 적합하도록 서로 다른 타입들의 트랜지스터들을 포함할 수 있다. 예를 들어, 각 화소(PX)는 적어도 하나의 LTPS(Low-Temperature Polycrystalline Silicon) PMOS 트랜지스터 및 적어도 하나의 산화물(Oxide) NMOS 트랜지스터를 포함할 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 각 화소(PX)는 구동 전류를 생성하는 구동 트랜지스터(PXT1), 스캔 드라이버(330)로부터의 액티브-로우 스캔 신호(PSS)에 응답하여 데이터 드라이버(320)로부터의 데이터 신호(DS)를 구동 트랜지스터(PXT1)의 제1 단자에 전달하는 스위칭 트랜지스터(PXT2), 스캔 드라이버(330)로부터의 액티브-로우 스캔 신호(NSS)에 응답하여 구동 트랜지스터(PXT1)를 다이오드 연결시키는 보상 트랜지스터(PXT3), 스위칭 트랜지스터(PXT2) 및 상기 다이오드 연결된 구동 트랜지스터(PXT1)를 통하여 전달된 데이터 신호(DS)를 저장하는 저장 커패시터(CST), 스캔 드라이버(330)로부터의 초기화 신호(SI)(또는 이전 화소 행의 화소들(PX)에 대한 액티브-로우 스캔 신호(PRE_NSS))에 응답하여 저장 커패시터(CST) 및 구동 트랜지스터(PXT1)의 게이트에 초기화 전압(VINIT)을 제공하는 제1 초기화 트랜지스터(PXT4), 발광 드라이버(340)로부터의 발광 신호(SEM)에 응답하여 제1 전원 전압(ELVDD)의 라인을 구동 트랜지스터(PXT1)의 상기 제1 단자에 연결하는 제1 발광 트랜지스터(PXT5), 발광 신호(SEM)에 응답하여 구동 트랜지스터(PXT1)의 제2 단자를 유기 발광 다이오드(EL)에 연결하는 제2 발광 트랜지스터(PXT6), 스캔 드라이버(330)로부터의 바이패스 신호(SB)(또는 다음 화소 행의 화소들(PX)에 대한 액티브-하이 스캔 신호(NEXT_PSS))에 응답하여 유기 발광 다이오드(EL)에 초기화 전압(VINIT)을 제공하는 제2 초기화 트랜지스터(또는 바이패스 트랜지스터)(PXT7), 및 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)의 라인으로의 상기 구동 전류에 기초하여 발광하는 유기 발광 다이오드(EL)를 포함할 수 있다.
구동 트랜지스터(PXT1), 스위칭 트랜지스터(PXT2), 보상 트랜지스터(PXT3), 제1 초기화 트랜지스터(PXT4), 제1 발광 트랜지스터(PXT5), 제2 발광 트랜지스터(PXT6) 및 제2 초기화 트랜지스터(PXT7) 중 적어도 하나는 PMOS 트랜지스터로 구현되고, 적어도 다른 하나는 NMOS 트랜지스터로 구현될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 보상 트랜지스터(PXT3) 및 제1 초기화 트랜지스터(PXT4)는 NMOS 트랜지스터들로 구현될 수 있고, 다른 트랜지스터들(PXT1, PXT2, PXT5, PXT6)은 PMOS 트랜지스터들로 구현될 수 있다. 이 경우, 보상 트랜지스터(PXT3) 및 제1 초기화 트랜지스터(PXT4)에는 액티브-하이 신호들(NSS, PRE_NSS)이 인가될 수 있다. 한편, 저장 커패시터(CST)에 직접 연결된 트랜지스터들(PXT3, PXT4)이 상기 NMOS 트랜지스터들로 구현됨으로써, 저장 커패시터(CST)로부터의 누설 전류가 감소될 수 있고, 따라서 화소(PX)는 저주파 구동에 적합할 수 있다. 한편, 도 2에는 보상 트랜지스터(PXT3) 및 제1 초기화 트랜지스터(PXT4)가 상기 NMOS 트랜지스터들로 구현된 예가 개시되어 있으나, 본 발명의 실시예들에 따른 각 화소(PX)의 구성은 도 2의 예에 한정되지 않는다. 또한, 다른 실시예에서, 표시 패널(310)은 LCD(Liquid Crystal Display) 패널이거나, 또는 다른 표시 패널일 수 있다.
데이터 드라이버(320)는 컨트롤러(350)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 데이터 신호들(DS)을 생성하고, 상기 복수의 데이터 신호 배선들을 통하여 복수의 화소들(PX)에 데이터 신호들(DS)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(320) 및 컨트롤러(350)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(320) 및 컨트롤러(350)는 각각 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(330)는 컨트롤러(350)로부터 수신된 스캔 제어 신호에 기초하여 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, …) 및 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)을 생성하고, 상기 복수의 액티브-로우 스캔 신호 배선들 및 상기 복수의 액티브-하이 스캔 신호 배선들을 통하여 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, …) 및 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)을 제공할 수 있다. 일 실시예에서, 상기 스캔 제어 신호는 스캔 개시 신호(FLM), 제1 및 제2 P-타입 클록 신호들(PCLK1, PCLK2), 및 제1 및 제2 N-타입 클록 신호들(NCLK1, NCLK2)을 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 스캔 드라이버(330)는 표시 패널(310)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(330)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
일 실시예에서, 스캔 드라이버(330)는, 도 13에 도시된 바와 같이, 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, …) 및 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)을 출력하는 복수의 스테이지들(331, 332, 333, 334, …)을 포함할 수 있다. 일 실시예에서, 각 스테이지(예를 들어, 331)가 P-타입 트랜지스터(예를 들어, PMOS 트랜지스터)를 위한 액티브-로우 스캔 신호(예를 들어, PSS1) 및 N-타입 트랜지스터(예를 들어, NMOS 트랜지스터)를 위한 액티브-하이 스캔 신호(예를 들어, NSS1)를 출력할 수 있고, 따라서 NP 통합 스테이지라 불릴 수 있다.
복수의 스테이지들(331, 332, 333, 334, …)은 스캔 개시 신호(FLM)를 수신하고, 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고 액티브 레벨로서 로우 레벨을 가지는 제1 및 제2 P-타입 클록 신호들(PCLK1, PCLK2)을 수신하고, 서로 다른 위상들(예를 들어, 반대되는 위상들)을 가지고 상기 액티브 레벨로서 하이 레벨을 가지는 위한 제1 및 제2 N-타입 클록 신호들(NCLK1, NCLK2)을 수신할 수 있다. 복수의 스테이지들(331, 332, 333, 334, …) 중 첫 번째 스테이지(311)는 입력 신호(SIN)로서 스캔 개시 신호(FLM)를 수신하고, 나머지 스테이지들(332, 333, 334, …)은 입력 신호(SIN)로서 이전 스테이지로부터 출력된 액티브-로우 스캔 신호(PSS1, PSS2, PSS3, PSS4, …)를 수신할 수 있다. 일 실시예에서, 홀수 번째 스테이지들(331, 333, …)은 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 제3 클록 신호(CLK3)로서 제1 P-타입 클록 신호(PCLK1), 제2 P-타입 클록 신호(PCLK2) 및 제2 N-타입 클록 신호(NCLK2)을 각각 수신하고, 짝수 번째 스테이지들(332, 334, …)은 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 제3 클록 신호(CLK3)로서 제2 P-타입 클록 신호(PCLK2), 제1 P-타입 클록 신호(PCLK1) 및 제1 N-타입 클록 신호(NCLK1)을 각각 수신할 수 있다.
실시예에 따라, 복수의 스테이지들(331, 332, 333, 334, …) 각각은 도 1의 스테이지(100)의 구성, 도 10의 스테이지(200)의 구성, 또는 이와 유사한 구성을 가질 수 있다. 예를 들어, 복수의 스테이지들(331, 332, 333, 334, …) 각각은 입력 신호(SIN) 및 제1 클록 신호(CLK1)에 기초하여 제1 노드의 전압을 제1 로우 레벨로 변경하고, 제2 클록 신호(CLK2)에 기초하여 상기 제1 노드의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로, 상기 제1 노드의 전압에 응답하여 제2 클록 신호(CLK2)를 다음 스테이지의 입력 신호(SIN), 즉 캐리 신호로서 또한 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, PSS3, PSS4, …) 중 상응하는 하나로서 출력하는 제1 출력 버퍼, 및 상기 제1 노드의 전압에 응답하여 제3 클록 신호(CLK3)를 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, NSS3, NSS4, …) 중 상응하는 하나로서 출력하는 제2 출력 버퍼를 포함할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 제1 스테이지(331)는 제2 N-타입 클록 신호(NCLK2)에 동기시켜 제1 화소 행에 제1 액티브-하이 스캔 신호(NSS1)를 출력하고, 제2 P-타입 클록 신호(PCLK2)에 동기시켜 상기 제1 화소 행에 제1 액티브-로우 스캔 신호(PSS1)를 출력할 수 있다. 또한, 제2 스테이지(332)는 제1 N-타입 클록 신호(NCLK1)에 동기시켜 제2 화소 행에 제2 액티브-하이 스캔 신호(NSS2)를 출력하고, 제1 P-타입 클록 신호(PCLK1)에 동기시켜 상기 제2 화소 행에 제2 액티브-로우 스캔 신호(PSS2)를 출력할 수 있다. 또한, 제3 스테이지(333)는 제2 N-타입 클록 신호(NCLK2)에 동기시켜 제3 화소 행에 제3 액티브-하이 스캔 신호(NSS3)를 출력하고, 제2 P-타입 클록 신호(PCLK2)에 동기시켜 상기 제3 화소 행에 제3 액티브-로우 스캔 신호(PSS3)를 출력할 수 있다. 또한, 제4 스테이지(334)는 제1 N-타입 클록 신호(NCLK1)에 동기시켜 제4 화소 행에 제4 액티브-하이 스캔 신호(NSS4)를 출력하고, 제1 P-타입 클록 신호(PCLK1)에 동기시켜 상기 제4 화소 행에 제4 액티브-로우 스캔 신호(PSS4)를 출력할 수 있다. 이러한 방식으로, 복수의 스테이지들(331, 332, 333, 334, …)은 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, PSS3, PSS4, …)을 화소 행 단위로 순차적으로 출력하고, 복수의 화소들(PX)에 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, NSS3, NSS4, …)을 화소 행 단위로 순차적으로 출력할 수 있다.
발광 드라이버(340)는 컨트롤러(350)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 발광 신호들(SEM)을 생성하고, 상기 복수의 발광 신호 배선들을 통하여 복수의 화소들(PX)에 발광 신호들(SEM)을 제공할 수 있다. 일 실시예에서, 발광 신호들(SEM)은 복수의 화소들(PX)에 화소 행 단위로 순차적으로 제공될 수 있다. 다른 실시예에서, 발광 신호들(SEM)은 복수의 화소들(PX)에 대하여 실질적으로 동시에 제공되는 글로벌 신호일 수 있다. 일 실시예에서, 발광 드라이버(340)는 표시 패널(310)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(340)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(350)는 외부의 호스트(예를 들어, 그래픽 처리부(Graphic Processing Unit; GPU) 또는 그래픽 카드(Graphic Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(350)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 상기 스캔 제어 신호 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(320)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(320)를 제어하고, 스캔 드라이버(330)에 상기 스캔 제어 신호를 제공하여 스캔 드라이버(330)를 제어하고, 발광 드라이버(440)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(440)를 제어할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(300)에서, 각 스테이지(예를 들어, 331)는 액티브-로우 스캔 신호(예를 들어, PSS1) 및 액티브-하이 스캔 신호(예를 들어, NSS1)를 출력할 수 있다. 이에 따라, 상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호를 각각 출력하는 별개의 스테이지들을 포함하는 스캔 드라이버에 비하여, 본 발명의 실시예들에 따른 표시 장치(300)의 스캔 드라이버(330)의 사이즈 및 전력 소모가 감소될 수 있다.
도 15는 본 발명의 다른 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이고, 도 16은 본 발명의 다른 실시예에 따른 도 15의 표시 장치에 포함된 스캔 드라이버를 나타내는 블록도이고, 도 17은 도 16의 스캔 드라이버에 포함된 P-타입 스테이지의 일 예를 나타내는 회로도이고, 도 18은 본 발명의 다른 실시예에 따른 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 15를 참조하면, 본 발명의 다른 실시예들에 따른 표시 장치(400)는 표시 패널(410), 데이터 드라이버(420), 스캔 드라이버(430), 발광 드라이버(440) 및 컨트롤러(450)를 포함할 수 있다. 도 15의 표시 장치(400)는, 복수의 스테이지들(431, 432, …)(또는 복수의 NP 통합 스테이지들)이, 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호(PSS1, PSS2, …) 및 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)을 제공하는 도 11에 도시된 복수의 스테이지들(331, 332, …)과 달리, 복수의 화소들(PX)에 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, …)만을 화소 행 단위로 순차적으로 제공하고, 스캔 드라이버(430)가 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호(PSS1, PSS2, …)을 화소 행 단위로 순차적으로 제공하는 복수의 P-타입 스테이지들(461, 462, …)을 더욱 포함하는 것을 제외하고, 도 11의 표시 장치(100)와 유사한 구성 및 동작을 가질 수 있다.
스캔 드라이버(430)는, 복수의 스테이지들(또는 복수의 NP 통합 스테이지들)(431, 432, 433, 434, …)뿐만 아니라, 복수의 P-타입 스테이지들(461, 462, 463, 464, …)을 포함할 수 있다. 실시예에 따라, 복수의 스테이지들(431, 432, 433, 434, …) 각각은 도 1의 스테이지(100)의 구성, 도 10의 스테이지(200)의 구성, 또는 이와 유사한 구성을 가질 수 있다. 복수의 스테이지들(431, 432, 433, 434, …)은 제1 스캔 개시 신호(FLM1), 제1 및 제2 P-타입 클록 신호들(PCLK1, PCLK2) 및 제1 및 제2 N-타입 클록 신호들(NCLK1, NCLK2)을 수신하고, 복수의 화소 행들에 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, NSS3, NSS4, …)을 화소 행 단위로 순차적으로 제공할 수 있다. 한편, 복수의 스테이지들(431, 432, 433, 434, …) 각각에서 생성되는 액티브-로우 스캔 신호는 복수의 화소들(PX)에 제공되지 않고, 다음 스테이지의 입력 신호, 즉 캐리 신호(CR1, CR2, CR3, CR4)로 이용될 수 있다.
복수의 P-타입 스테이지들(461, 462, 463, 464, …)은 제2 스캔 개시 신호(FLM2), 및 제3 및 제4 P-타입 클록 신호들(PCLK3, PCLK4)을 수신할 수 있다. 일 실시예에서, 복수의 P-타입 스테이지들(461, 462, 463, 464, …) 각각은 도 17에 도시된 P-타입 스테이지(PSTAGE)와 같이 구현될 수 있다. 즉, 각 P-타입 스테이지(PSTAGE)는, 도 17에 도시된 바와 같이, 제1 내지 제7 트랜지스터들(M1 내지 M7), 및 제1 및 제2 커패시터들(PC1, PC2)을 포함할 수 있다. 예를 들어, 각 P-타입 스테이지(PSTAGE)에서, 제1 트랜지스터(M1)는 제3 P-타입 클록 신호들(PCLK3)(짝수 번째 스테이지의 경우, 제4 P-타입 클록 신호들(PCLK4))에 응답하여 제2 개시 신호(FLM2) 또는 이전 액티브-로우 스캔 신호(PRE_PSS)를 제1 노드(N1)에 전송하고, 제2 트랜지스터(M2)는 제2 노드(N2)의 전압에 응답하여 하이 게이트 전압(VGH)을 제3 노드(N3)에 전송하고, 제3 트랜지스터(M3)는 제4 P-타입 클록 신호들(PCLK4)(짝수 번째 스테이지의 경우, 제3 P-타입 클록 신호들(PCLK3))에 응답하여 제3 노드(N3)의 전압을 제1 노드(N1)에 전송하고, 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 응답하여 제3 P-타입 클록 신호들(PCLK3)(짝수 번째 스테이지의 경우, 제4 P-타입 클록 신호들(PCLK4))를 제2 노드(N2)에 전송하고, 제5 트랜지스터(M5)는 제3 P-타입 클록 신호들(PCLK3)(짝수 번째 스테이지의 경우, 제4 P-타입 클록 신호들(PCLK4))에 응답하여 로우 게이트 전압(VGL)을 제2 노드(N2)에 전송하고, 제6 트랜지스터(M6)는 제2 노드(N2)의 전압에 응답하여 출력 노드(NO)에 액티브-로우 스캔 신호(PSS)로서 하이 게이트 전압(VGH)을 출력하고, 제7 트랜지스터(M7)는 제1 노드(N1)의 전압에 응답하여 출력 노드(NO)에 액티브-로우 스캔 신호(PSS)로서 제4 P-타입 클록 신호들(PCLK4)(짝수 번째 스테이지의 경우, 제3 P-타입 클록 신호들(PCLK3))를 출력할 수 있다. 또한, 제1 커패시터(PC1)는 하이 게이트 전압(VGH)과 제2 노드(N2) 사이에 연결되고, 제2 커패시터(PC2)는 제1 노드(N1)와 출력 노드(NO) 사이에 연결될 수 있다. 일 실시예에서, 각 P-타입 스테이지(PSTAGE)의 제1 내지 제7 트랜지스터들(M1 내지 M7)은, 도 17에 도시된 바와 같이, 모두 PMOS 트랜지스터들일 수 있다. 다만, 도 17의 P-타입 스테이지(PSTAGE)의 회로 구성은 예시적인 것으로서 본 발명의 실시예들에 따른 스캔 드라이버(430)의 복수의 P-타입 스테이지들(461, 462, 463, 464, …) 각각의 구성은 이에 한정되지 않는다.
도 16 및 도 18에 도시된 바와 같이, 제1 P-타입 스테이지(461)는 제4 P-타입 클록 신호(PCLK4)에 동기시켜 제1 화소 행에 제1 액티브-로우 스캔 신호(PSS1)를 출력할 수 있고, 제1 스테이지(431)는 제2 N-타입 클록 신호(NCLK2)에 동기시켜 상기 제1 화소 행에 제1 액티브-하이 스캔 신호(NSS1)를 출력할 수 있다. 또한, 제2 P-타입 스테이지(462)는 제3 P-타입 클록 신호(PCLK3)에 동기시켜 제2 화소 행에 제2 액티브-로우 스캔 신호(PSS2)를 출력할 수 있고, 제2 스테이지(432)는 제1 N-타입 클록 신호(NCLK1)에 동기시켜 상기 제2 화소 행에 제2 액티브-하이 스캔 신호(NSS2)를 출력할 수 있다. 또한, 제3 P-타입 스테이지(463)는 제4 P-타입 클록 신호(PCLK4)에 동기시켜 제3 화소 행에 제3 액티브-로우 스캔 신호(PSS3)를 출력할 수 있고, 제3 스테이지(433)는 제2 N-타입 클록 신호(NCLK2)에 동기시켜 상기 제3 화소 행에 제3 액티브-하이 스캔 신호(NSS3)를 출력할 수 있다. 또한, 제4 P-타입 스테이지(464)는 제3 P-타입 클록 신호(PCLK3)에 동기시켜 제4 화소 행에 제4 액티브-로우 스캔 신호(PSS4)를 출력할 수 있고, 제4 스테이지(434)는 제1 N-타입 클록 신호(NCLK1)에 동기시켜 상기 제4 화소 행에 제4 액티브-하이 스캔 신호(NSS4)를 출력할 수 있다. 이러한 방식으로, 복수의 P-타입 스테이지들(461, 462, 463, 464, …)은 복수의 화소들(PX)에 복수의 액티브-로우 스캔 신호들(PSS1, PSS2, PSS3, PSS4, …)을 화소 행 단위로 순차적으로 출력하고, 복수의 스테이지들(431, 432, 433, 434, …)은 복수의 화소들(PX)에 복수의 액티브-하이 스캔 신호들(NSS1, NSS2, NSS3, NSS4, …)을 화소 행 단위로 순차적으로 출력할 수 있다. 일 실시예에서, 도 18에 도시된 바와 같이, 제1 N-타입 클록 신호(NCLK1)의 액티브 구간과 제3 P-타입 클록 신호(PCLK3)의 액티브 구간이 실질적으로 동일(또는 실질적으로 완전히 중첩)하고, 제2 N-타입 클록 신호(NCLK2)의 액티브 구간과 제4 P-타입 클록 신호(PCLK4)의 액티브 구간이 실질적으로 동일(또는 실질적으로 완전히 중첩)할 수 있다. 이 경우, 각 액티브-로우 스캔 신호(예를 들어, PSS1)의 액티브 구간과 상응하는 액티브-하이 스캔 신호(예를 들어, NSS1)의 액티브 구간이 실질적으로 동일(또는 실질적으로 완전히 중첩)할 수 있다.
도 19는 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 19를 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)에서, 스캔 드라이버의 각 스테이지는 액티브-로우 스캔 신호를 출력하는 제1 출력 버퍼 및 액티브-하이 스캔 신호를 출력하는 제2 출력 버퍼를 포함할 수 있다. 이에 따라, 상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호를 각각 출력하는 별개의 스테이지들을 포함하는 스캔 드라이버에 비하여, 본 발명의 실시예들에 따른 표시 장치(1160)의 스캔 드라이버의 사이즈 및 전력 소모가 감소될 수 있다.
실시예들에 따라, 전자 기기(1000)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Table Computer), 디지털 TV(Digital Television), 3D TV, VR(Virtual Reality) 기기, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 3D TV, HMD, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 스테이지
110, 210: 로직 회로
120: 제1 출력 버퍼
130: 제2 출력 버퍼
140: 입력부
150: 스트레스 완화부
160: 부트스트랩부
170: 유지부
180, 280: 안정화부

Claims (20)

  1. 복수의 스테이지들을 포함하는 스캔 드라이버에 있어서,
    상기 복수의 스테이지들 각각은 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들을 수신하고, 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호를 수신하고,
    상기 복수의 스테이지들 각각은,
    입력 신호 및 상기 제1 클록 신호에 기초하여 제1 노드의 전압을 상기 제1 로우 레벨로 변경하고, 상기 제2 클록 신호에 기초하여 상기 제1 노드의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로;
    상기 제1 노드의 전압에 응답하여 상기 제2 클록 신호를 액티브-로우 스캔 신호로서 출력하는 제1 출력 버퍼; 및
    상기 제1 노드의 전압에 응답하여 상기 제3 클록 신호를 액티브-하이 스캔 신호로서 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 스캔 드라이버.
  2. 제1 항에 있어서, 상기 제3 클록 신호의 상승 시점으로부터 하강 시점까지의 액티브 구간은 상기 제2 클록 신호의 하강 시점으로부터 상승 시점까지의 액티브 구간과 부분적으로 중첩되는 것을 특징으로 하는 스캔 드라이버.
  3. 제1 항에 있어서, 상기 제3 클록 신호의 상승 시점은 상기 제1 클록 신호의 하강 시점보다 뒤지고(lag),
    상기 제3 클록 신호의 하강 시점은 상기 제2 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제2 클록 신호의 상승 시점보다 앞선(lead) 것을 특징으로 하는 스캔 드라이버.
  4. 제1 항에 있어서, 상기 로직 회로는,
    상기 제1 클록 신호에 응답하여 상기 입력 신호를 제3 노드에 전달하는 입력부;
    상기 제1 노드와 상기 제3 노드 사이에 배치되고, 상기 제1 노드의 전압이 상기 제1 로우 레벨로 변경되도록 상기 제3 노드에서의 상기 입력 신호를 상기 제1 노드에 전달하는 스트레스 완화부;
    상기 제2 클록 신호에 응답하여 상기 제1 노드를 부트스트랩(bootstrap)하여 상기 제1 노드의 전압을 상기 제2 로우 레벨로 변경하는 부트스트랩부;
    상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호가 출력되는 동안 제2 노드 및 제4 노드를 상기 하이 레벨로 유지시키는 유지부; 및
    상기 액티브-로우 스캔 신호 및 상기 액티브-하이 스캔 신호가 출력된 후, 상기 제4 노드의 전압에 응답하여 상기 제3 노드에 하이 게이트 전압을 주기적으로 인가하고, 상기 제2 노드의 전압을 주기적으로 상기 제2 로우 레벨로 변경하는 안정화부를 포함하는 것을 특징으로 하는 스캔 드라이버.
  5. 제4 항에 있어서, 상기 입력부는,
    상기 제1 클록 신호를 수신하는 게이트, 상기 입력 신호를 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  6. 제4 항에 있어서, 상기 부트스트랩부는,
    상기 액티브-로우 스캔 신호가 출력되는 제1 출력 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  7. 제4 항에 있어서, 상기 안정화부는,
    상기 제4 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터;
    상기 제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 상기 제2 클록 신호를 수신하는 제2 단자를 포함하는 제3 트랜지스터; 및
    상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  8. 제4 항에 있어서, 상기 복수의 스테이지들 각각은, 상기 액티브 레벨로서 하이 레벨을 가지고 상기 제3 클록 신호와 다른 위상을 가지는 제4 클록 신호를 더욱 수신하고, 상기 안정화부는,
    상기 제4 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터;
    상기 제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 상기 제4 클록 신호를 수신하는 제2 단자를 포함하는 제3 트랜지스터; 및
    상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  9. 제4 항에 있어서, 상기 유지부는,
    상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제1 클록 신호를 수신하는 제2 단자를 포함하는 제4 트랜지스터; 및
    상기 제3 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제4 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  10. 제4 항에 있어서, 상기 스트레스 완화부는,
    로우 게이트 전압을 수신하는 게이트, 상기 제3 노드에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  11. 제1 항에 있어서, 상기 제1 출력 버퍼는,
    상기 제1 노드에 연결된 게이트, 상기 액티브-로우 스캔 신호가 출력되는 제1 출력 노드에 연결된 제1 단자, 및 상기 제2 클록 신호를 수신하는 제2 단자를 포함하는 제8 트랜지스터; 및
    제2 노드에 연결된 게이트, 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제1 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  12. 제1 항에 있어서, 상기 제2 출력 버퍼는,
    상기 제1 노드에 연결된 게이트, 상기 액티브-하이 스캔 신호가 출력되는 제2 출력 노드에 연결된 제1 단자, 및 상기 제3 클록 신호를 수신하는 제2 단자를 포함하는 제10 트랜지스터; 및
    제2 노드에 연결된 게이트, 로우 게이트 전압을 수신하는 제1 단자, 및 상기 제2 출력 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  13. 복수의 스테이지들을 포함하는 스캔 드라이버에 있어서, 상기 복수의 스테이지들 각각은,
    제1 클록 신호를 수신하는 게이트, 입력 신호를 수신하는 제1 단자, 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    제4 노드에 연결된 게이트, 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제3 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    제2 노드에 연결된 게이트, 상기 제4 노드에 연결된 제1 단자, 및 제2 단자를 포함하는 제3 트랜지스터;
    상기 제3 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 제1 클록 신호를 수신하는 제2 단자를 포함하는 제4 트랜지스터;
    상기 제1 클록 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 로우 게이트 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터;
    상기 제3 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제4 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터;
    상기 로우 게이트 전압을 수신하는 게이트, 상기 제3 노드에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제7 트랜지스터;
    제1 출력 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터;
    상기 제4 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터;
    상기 제1 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 단자, 및 제2 클록 신호를 수신하는 제2 단자를 포함하는 제8 트랜지스터;
    상기 제2 노드에 연결된 게이트, 상기 하이 게이트 전압을 수신하는 제1 단자, 및 상기 제1 출력 노드에 연결된 제2 단자를 포함하는 제9 트랜지스터;
    상기 제1 노드에 연결된 게이트, 제2 출력 노드에 연결된 제1 단자, 및 제3 클록 신호를 수신하는 제2 단자를 포함하는 제10 트랜지스터; 및
    상기 제2 노드에 연결된 게이트, 상기 로우 게이트 전압을 수신하는 제1 단자, 및 상기 제2 출력 노드에 연결된 제2 단자를 포함하는 제11 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  14. 제13 항에 있어서, 상기 제1 및 제2 클록 신호들은 액티브 레벨로서 로우 레벨을 가지고, 서로 다른 위상들을 가지며,
    상기 제3 클록 신호는 상기 액티브 레벨로서 하이 레벨을 가지는 것을 특징으로 하는 스캔 드라이버.
  15. 제14 항에 있어서, 상기 제3 클록 신호의 상승 시점으로부터 하강 시점까지의 액티브 구간은 상기 제2 클록 신호의 하강 시점으로부터 상승 시점까지의 액티브 구간과 부분적으로 중첩되는 것을 특징으로 하는 스캔 드라이버.
  16. 제14 항에 있어서, 상기 제3 클록 신호의 상승 시점은 상기 제1 클록 신호의 하강 시점보다 뒤지고(lag),
    상기 제3 클록 신호의 하강 시점은 상기 제2 클록 신호의 하강 시점보다 뒤지고(lag), 상기 제2 클록 신호의 상승 시점보다 앞선(lead) 것을 특징으로 하는 스캔 드라이버.
  17. 제13 항에 있어서, 상기 제3 트랜지스터의 상기 제2 단자는 상기 제2 클록 신호를 수신하거나, 액티브 레벨로서 하이 레벨을 가지고 상기 제3 클록 신호와 다른 위상을 가지는 제4 클록 신호를 수신하는 것을 특징으로 하는 스캔 드라이버.
  18. 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 화소들에 데이터 신호들을 제공하는 데이터 드라이버;
    상기 복수의 화소들에 복수의 액티브-로우 스캔 신호들 및 복수의 액티브-하이 스캔 신호들을 제공하는 스캔 드라이버; 및
    상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함하고,
    상기 스캔 드라이버는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들 각각은 액티브 레벨로서 제1 로우 레벨을 가지는 제1 및 제2 클록 신호들을 수신하고, 상기 액티브 레벨로서 하이 레벨을 가지는 제3 클록 신호를 수신하고,
    상기 복수의 스테이지들 각각은,
    입력 신호 및 상기 제1 클록 신호에 기초하여 제1 노드의 전압을 상기 제1 로우 레벨로 변경하고, 상기 제2 클록 신호에 기초하여 상기 제1 노드의 전압을 상기 제1 로우 레벨보다 낮은 제2 로우 레벨로 변경하는 로직 회로;
    상기 제1 노드의 전압에 응답하여 상기 제2 클록 신호를 다음 스테이지의 상기 입력 신호로서 출력하는 제1 출력 버퍼; 및
    상기 제1 노드의 전압에 응답하여 상기 제3 클록 신호를 상기 복수의 액티브-하이 스캔 신호들 중 상응하는 하나로서 출력하는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 스캔 드라이버.
  19. 제18 항에 있어서, 상기 복수의 스테이지들 각각의 상기 제1 출력 버퍼에서 출력되는 상기 제2 클록 신호는, 상기 복수의 액티브-로우 스캔 신호들 중 상응하는 하나로서, 상기 복수의 화소들 중 상응하는 행의 화소들에 제공되고,
    상기 복수의 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-로우 스캔 신호들을 순차적으로 제공하고, 상기 복수의 화소들에 상기 복수의 액티브-하이 스캔 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
  20. 제18 항에 있어서, 상기 스캔 드라이버는 복수의 P-타입 스테이지들을 더욱 포함하고,
    상기 복수의 P-타입 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-로우 스캔 신호들을 순차적으로 제공하고,
    상기 복수의 스테이지들은 상기 복수의 화소들에 상기 복수의 액티브-하이 스캔 신호들을 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
KR1020190109401A 2019-09-04 2019-09-04 스캔 드라이버 및 표시 장치 KR20210028774A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190109401A KR20210028774A (ko) 2019-09-04 2019-09-04 스캔 드라이버 및 표시 장치
JP2020089602A JP2021039330A (ja) 2019-09-04 2020-05-22 スキャンドライバ及び表示装置
US16/938,408 US11222596B2 (en) 2019-09-04 2020-07-24 Scan driver and display device
EP20190800.1A EP3789994B1 (en) 2019-09-04 2020-08-13 Scan driver and display device
CN202010893556.3A CN112447136A (zh) 2019-09-04 2020-08-31 扫描驱动器和显示装置
US17/569,058 US11694627B2 (en) 2019-09-04 2022-01-05 Scan driver and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190109401A KR20210028774A (ko) 2019-09-04 2019-09-04 스캔 드라이버 및 표시 장치

Publications (1)

Publication Number Publication Date
KR20210028774A true KR20210028774A (ko) 2021-03-15

Family

ID=72086685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190109401A KR20210028774A (ko) 2019-09-04 2019-09-04 스캔 드라이버 및 표시 장치

Country Status (5)

Country Link
US (2) US11222596B2 (ko)
EP (1) EP3789994B1 (ko)
JP (1) JP2021039330A (ko)
KR (1) KR20210028774A (ko)
CN (1) CN112447136A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11847956B2 (en) 2022-02-25 2023-12-19 Samsung Display Co., Ltd. Scan driver
US11922886B2 (en) 2022-05-02 2024-03-05 Samsung Display Co., Ltd. Scan driver

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210028774A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
KR20220016350A (ko) * 2020-07-30 2022-02-09 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
CN112435630A (zh) 2020-11-25 2021-03-02 京东方科技集团股份有限公司 一种像素驱动电路、驱动方法及显示面板
CN112634811A (zh) * 2021-01-05 2021-04-09 厦门天马微电子有限公司 移位寄存器及驱动方法、扫描驱动电路、显示面板和装置
CN113299217B (zh) * 2021-05-31 2022-08-02 武汉天马微电子有限公司 显示面板和显示装置
CN113516949B (zh) * 2021-07-27 2022-04-26 武汉华星光电半导体显示技术有限公司 像素控制电路及显示面板
CN113506541B (zh) * 2021-07-27 2022-04-26 武汉华星光电半导体显示技术有限公司 像素控制电路
CN115762408A (zh) * 2021-09-03 2023-03-07 乐金显示有限公司 具有发光控制驱动器的显示面板和显示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962909B1 (ko) 2008-08-14 2010-06-10 삼성모바일디스플레이주식회사 주사구동부 및 그를 이용한 유기전계발광표시장치
KR101839953B1 (ko) * 2011-01-21 2018-03-20 삼성디스플레이 주식회사 구동 장치 및 이를 이용한 표시 장치
JPWO2013160941A1 (ja) * 2012-04-25 2015-12-21 株式会社Ｊｏｌｅｄ シフトレジスタ及び表示装置
KR102187771B1 (ko) * 2014-03-13 2020-12-08 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
KR102315888B1 (ko) * 2014-06-09 2021-10-21 삼성디스플레이 주식회사 게이트 회로 및 이를 이용한 표시 장치
KR102266207B1 (ko) * 2014-10-22 2021-06-17 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
CN104392704A (zh) * 2014-12-15 2015-03-04 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN104766580B (zh) * 2015-04-23 2017-08-01 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN105139795B (zh) * 2015-09-22 2018-07-17 上海天马有机发光显示技术有限公司 一种栅极扫描电路及其驱动方法、栅极扫描级联电路
CN105609136A (zh) * 2016-01-04 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
KR102531111B1 (ko) 2016-07-07 2023-05-11 삼성디스플레이 주식회사 통합 구동부 및 이를 포함하는 표시 장치
CN107134246B (zh) * 2017-05-18 2023-09-26 华南理工大学 一种栅极驱动单元及行栅极扫描驱动器及其驱动方法
KR102404766B1 (ko) 2017-06-13 2022-06-03 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
KR102367271B1 (ko) * 2017-07-28 2022-02-23 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치
US10699659B2 (en) * 2017-09-27 2020-06-30 Shenzhen China Star Optoelectronics Technology Co. Ltd. Gate driver on array circuit and liquid crystal display with the same
CN108648705B (zh) * 2018-03-30 2020-03-27 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
KR102508450B1 (ko) * 2018-05-08 2023-03-10 삼성디스플레이 주식회사 스캔 드라이버 및 이를 포함하는 표시 장치
CN108682398B (zh) * 2018-08-08 2020-05-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11348530B2 (en) * 2018-12-10 2022-05-31 Samsung Display Co., Ltd. Scan driver and display device having the same
KR20200137072A (ko) * 2019-05-28 2020-12-09 삼성디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시 장치
KR20210002282A (ko) * 2019-06-28 2021-01-07 삼성디스플레이 주식회사 스테이지 및 이를 포함하는 주사 구동부
KR20210024343A (ko) * 2019-08-22 2021-03-05 삼성디스플레이 주식회사 스테이지 및 이를 포함하는 주사 구동부
KR20210028774A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11847956B2 (en) 2022-02-25 2023-12-19 Samsung Display Co., Ltd. Scan driver
US11922886B2 (en) 2022-05-02 2024-03-05 Samsung Display Co., Ltd. Scan driver

Also Published As

Publication number Publication date
EP3789994A1 (en) 2021-03-10
CN112447136A (zh) 2021-03-05
US11694627B2 (en) 2023-07-04
US20220130337A1 (en) 2022-04-28
US11222596B2 (en) 2022-01-11
US20210065632A1 (en) 2021-03-04
JP2021039330A (ja) 2021-03-11
EP3789994B1 (en) 2024-05-01

Similar Documents

Publication Publication Date Title
KR20210028774A (ko) 스캔 드라이버 및 표시 장치
KR102463953B1 (ko) 발광 제어 구동부 및 이를 포함하는 표시 장치
CN108399892B (zh) 像素以及具有像素的显示设备
KR102477012B1 (ko) 스캔 드라이버 및 스캔 드라이버를 포함하는 표시 장치
US11380265B2 (en) Scan driver and display device including the same
CN112771602A (zh) 显示装置
CN112735330A (zh) 显示设备的像素以及有机发光二极管显示设备
US10497317B2 (en) Integration driver and a display device having the same
US11636810B2 (en) Scan driver and display device
KR102372054B1 (ko) 표시 장치 및 화소
US11462170B2 (en) Scan driver and display device
CN111179856A (zh) 显示装置
KR20210154297A (ko) 유기 발광 표시 장치의 화소 및 유기 발광 표시 장치
US11551604B2 (en) Scan driver and display device
US10140926B2 (en) Display device and electronic device having the same
US11592859B2 (en) Gate clock generator and display device
KR102661651B1 (ko) 화소 및 이를 포함하는 표시 장치 및 화소
KR20230090382A (ko) 스캔 드라이버 및 표시 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal